JP5888916B2 - 金属−絶縁体−金属キャパシタおよびその製造方法 - Google Patents

金属−絶縁体−金属キャパシタおよびその製造方法 Download PDF

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Description

本開示は、半導体デバイスでの使用のための金属−絶縁体−金属キャパシタ（ＭＩＭＣＡＰ）構造の製造に関する。主に、ランダムアクセスメモリ、例えばＤＲＡＭデバイスにおけるＭＩＭＣＡＰの使用に応用される。
ＤＲＡＭ３Ｘｎｍのノードは、アスペクト比の大きい構造へ適合させるために、非常にコンフォーマル(comformal)な原子層堆積法（ＡＬＤ）プロセスを用いて堆積した、０．４ｎｍ以下の等価酸化膜圧（ＥＯＴ）で小さい漏洩を有するＭＩＭｃａｐを要求することになる。現在製造に使用されている４０未満の誘電率（ｋ）を有するハフニウムベースまたはジルコニウムベースの誘電体は、この要求に応えることはできず、０．６ｎｍより大きいＥＯＴにのみ拡張可能であることが期待される。０．６ｎｍ未満のスケーリングについて期待できる結果を示した高誘電率(high-K)誘電体膜は、ストロンチウムチタン酸化物（ＳＴＯ）およびＲｕベースの下部電極（ＢＥ）上で成長したＡｌドープしたルチルチタン酸化物のみであった。
本発明は、添付した請求項において開示した方法およびデバイスに関する。
したがって、本発明は、半導体基板上に層のスタックを製造するための方法に関し、該方法は、
・基板を準備するステップと、
・前記基板上に第１電気導電性層を設けるステップと、
・原子層堆積法によって、前記導電性層上に層のサブスタックを設けるステップであって、前記サブスタックの少なくとも一層はＴｉＯ２層であり、サブスタックの他層は、前記層のサブスタックの結晶化の際に、ペロブスカイト相を形成するのに好適な組成を有する誘電体材料層であるステップとを含み、さらに、
・前記層のサブスタックを含む基板に熱処理を施し、前記第１導電性層上で、結晶化した誘電体層を得るステップ、および
・前記結晶化した誘電体層上に第２電気導電性層を設けるステップ、
または、
・前記層のサブスタック上に第２電気導電性層を設けるステップ、および
・前記層のサブスタックおよび前記第２導電性層を含む基板に熱処理を施し、前記第１導電性層上で、結晶化した誘電体層を得るステップを含む。
本発明の方法の実施形態に従って、前記層のサブスタックは、次のステップによって製造される。
・原子層堆積法によって、前記第１導電性層上にＴｉＯ２から成る中間層を堆積するステップと、
・原子層堆積法によって、前記中間ＴｉＯ２層上に、結晶化の際に立方晶ペロブスカイト相を形成するのに好適な組成を有する誘電体材料層を堆積するステップ。
別の実施形態に従って、前記層のサブスタックは、次のステップによって製造される。
・原子層堆積法によって、前記第１導電性層上に、結晶化の際に立方晶ペロブスカイト相を形成するのに好適な組成を有する誘電体材料層を堆積するステップと、
・原子層堆積法によって、前記誘電体材料層上に前記ＴｉＯ２層を堆積するステップ。
本発明の方法において、ＴｉＯ２層と誘電体層とを交互に重ねる配列（逆も同様）を、原子層堆積法によって前記第１導電性層上に堆積してもよい。
前記誘電体材料は、準安定相のＳＴＯでもよく、前記準安定ＳＴＯ層の組成において、結晶化した誘電体層が、５０％より大きく、６５％より小さいＳｒ／（Ｓｒ＋Ｔｉ）比率を有してもよい。
好ましい実施形態に従って、前記準安定ＳＴＯ層のＳｒ／（Ｓｒ＋Ｔｉ）比率は５１％より大きく、６５％より小さい。
本発明に係る方法において、前記サブスタックは、ストロンチウム酸化物から成る少なくとも一層を備えてもよい。
好ましい実施形態に従って、前記熱処理は、不活性雰囲気における６００℃以下の温度での熱アニールである。
一実施形態に従って、前記第１導電性層は、少なくとも上面に、過剰酸素を蓄積する材料を含み、酸素の貯留層を作成して、前記熱処理中に、第１導電性層から誘電体に向けて酸素を放出する。
さらに、前記第２導電性層は、少なくとも下面に、過剰酸素を蓄積する材料を含み、酸素の貯留層を作成して、続いての熱処理中に、第２導電性層から誘電体に向けて酸素を放出する。
好ましい実施形態に従って、前記過剰酸素を蓄積する材料は、ルテニウム酸化物である。
本発明はまた、
・下部電極と、
・前記下部電極上に、立方晶ペロブスカイト構造を有する誘電体材料を含む誘電体層と、
・前記誘電体層上に、前記誘電体層のｋ値が５０〜１００であり、ＭＩＭキャパシタのＥＯＴが０．３５ｎｍ〜０．５５ｎｍである上部電極とを備える金属−絶縁体−金属（ＭＩＭ）キャパシタに関する。
本発明に係るＭＩＭｃａｐにおいて、前記誘電体層は、５０％より大きく、６５％より小さいＳｒ／Ｓｒ＋Ｔｉを有するＳＴＯ層でもよい。
本発明に係るＭＩＭｃａｐにおいて、前記下部電極は、少なくとも上面に、過剰酸素を蓄積する材料から成る層を備え、酸素の貯留層を作成して、前記熱処理中に、第１導電性層から誘電体に向けて酸素を放出してもよく、および／または、前記上部電極は、少なくとも下面に、過剰酸素を蓄積する材料から成る層を備え、酸素の貯留層を作成して、続いての熱処理中に、第２導電性層から誘電体に向けて酸素を放出してもよい。
好ましい実施形態に従って、前記過剰酸素を蓄積する材料は、ルテニウム酸化物である。
すべての図面は、本開示のいくつかの態様および実施形態を図示することを意図している。記載される図面は概略的にすぎず、限定的でない。図面において使用される式ＴｉＯｘにおいて、ｘの値は２である。
制御されたＲｕ酸化層および界面ＴｉＯ２層を有する本発明のスタック工学を使用した、プロセスフロー（上）および３００ｍｍの製造ラインで製造されるＭＩＭＣａｐのスタック（下）を概略的に示している。 制御されたＲｕ酸化プロセスを表しており、ＸＲＲ（Ｘ線反射率）によって決定するＲｕおよびＲｕＯｘの厚さの発展(evolution)を示している。大きいＲｕＯｘの結晶または表面粗さを有しない滑らかな膜が得られる。 図３（ａ）は、ＳＴＯのＡＬＤ堆積を概略的に示しており、図３（ｂ）は、Ｓｒ対Ｔｉパルス比率を変更することによるＳＴＯ組成制御を示す。 Ｓｒ含有量の関数として、準安定ペロブスカイトＳＴＯ膜の性質（誘電率、バンドギャップおよび格子パラメータ）を示す。 図５（ａ）はＣＶ特性を示し、図５（ｂ）は、静電容量対ＴｉＮ／Ｒｕ／ＲｕＯｘ／ＴｉＯ２／ＳＴＯ／ＴｉＮのＭＩＭＣａｐｓの領域特性、および優れた領域スケーリングを有するＣＶの振る舞いを示す。 図６（ａ）は、０．５ｎｍのＴｉＯ２界面層について、ＥＯＴ対堆積したＳＴＯの厚さを示し、図６（ｂ）は、８ｎｍのＳＴＯを有するスタックについて、ＥＯＴ対堆積したＴｉＯ２の厚さを示している。記号は、測定データに対応し、実線は、結晶化中のＴｉＯ２層とＳＴＯ層との混合を仮定した計算に対応する（Ｔｉ含有率のより大きいＳＴＯとより大きいｋ値をもたらす）。 図７（ａ）は、０．５ｎｍのＴｉＯ２を有する、ＴｉＮ／Ｒｕ／ＲｕＯｘ／ＴｉＯ２／ＳＴＯの堆積スタックについて、図７（ｂ）は、ＴｉＮ／Ｒｕ／ＲｕＯｘ／ＳＴＯの堆積スタック（ＴｉＯ２を有しない）について、それぞれ（上）結晶化アニールおよびＭＩＭＣａｐｓスタックの後の、ＴｉＮ上部電極（ＴＥ）加工の断面図を示している。（下）結晶化アニール後のＳＥＭ上面画像を示す。 さまざまなＴｉＯ２パターンについて、結晶化アニール後のＴｉＮ／Ｒｕ／ＲｕＯｘ／ＴｉＯ２／ＳｒリッチなＳＴＯのスタックのＸ線回折パターンを示す。ＳＴＯのピークポジションは、ＴｉＯ２の厚さに伴ってシフトする。これは、格子パラメータが変化することを示している。縦線は、バルクの化学量論的なＳＴＯ（１１０）回折の位置に対応する。 図９（ａ）は、図８でＸＲＤデータから抽出したＳＴＯの格子パラメータ対ＴｉＯ２厚さを示しており、図９（ｂ）は、測定した格子パラメータのシフトから、またはＴｉＯ２層とＳｒリッチなＳＴＯ層との混合を仮定することによって計算して（図４における相関関係を使用して）生じるＳＴＯ組成を示しており、図９（ｃ）は、計算した組成（図４の相関関係を使用して）対応するｋ値を示す。混合モデルを使用して推定したＥＯＴは、測定値とよく一致する（図６）。 ０．５ｎｍのＴｉＯ２を用いて製造した、さまざまな領域のＴｉＮ／Ｒｕ／ＲｕＯｘ／ＴｉＯ２／ＳｒリッチなＳＴＯ／ＴｉＮのＭＩＭｃａｐｓについて、漏洩／面積対電圧Ｖを示す。優れた領域スケーリングが観察される。 ＴｉＮ／Ｒｕ／ＲｕＯｘ／ＴｉＯ２／ＳｒリッチなＳＴＯ／ＴｉＮのＭＩＭｃａｐｓについて、漏洩／面積対電圧Ｖを示す。正の電圧は、下部ＲｕＯｘ電極からの電子注入に対応し、負の極性は、上部ＴｉＮ電極からの電子注入に対応する。漏洩は、ＥＯＴ値が小さくなるに従って非対称になる。 面積漏洩密度対ＥＯＴ（上：＋１Ｖ、下：０．８Ｖ）を示しており、Ｒｕ／ＲｕＯｘ／ＴｉＯ２／ＳＴＯ／ＴｉＮのスタック（本開示）を、大きな改善を示す最良の文献データ（ベンチマーク）と比較している。 キャパシタのスタック断面の概略図を、誘電体堆積後（ａ）、結晶化アニール後（ｂ）、ＴｉＮ堆積およびエッチング後（キャパシタの完成）（ｃ）について示している。 図１４（ａ）は、ＥＯＴ対堆積したＴｉＯ２の厚さおよび対応する誘電率を示す（記号は、測定データに対応し、実線は、結晶化中のＴｉＯ２層とＳＴＯ層との混合を仮定した計算に対応する）。図１４（ｂ）は、堆積したＴｉＯ２のさまざまな厚さについて、結晶化アニール後のＸＲＤパターンを示す。 図１５（ａ）は、完成したＭＩＭキャパシタのＪｇ対電圧（Ｖ）を、同じ誘電体を種々のＢＥ上に堆積して比較している。図１５（ｂ）は、ＲｕＯｘ上の最適スタックについて、完成したＭＩＭキャパシタのＪｇ対電圧（Ｖ）を示している。 １．０Ｖ（ａ）、０．８Ｖ（ｂ）および−１．０Ｖ（ｃ）でのＪｇ対ＥＯＴを、本開示と基準となる文献との比較結果を示している。
本発明は、最先端の向上した能力を有するＭＩＭキャパシタに関する。より具体的には、本発明は、高度なＤＲＡＭデバイス、例えばサブ−０．５ｎｍのＥＯＴについて１０−６Ａ／ｃｍ２以下の漏洩を有する３ＸｎｍのノードのＤＲＡＭに使用するのに好適である。
本発明は、
・下部電極と、
・前記下部電極上に、立方晶ペロブスカイト構造を有する誘電体材料を含む、または該誘電体材料で構成される誘電体層と、
・前記誘電体層上に、前記誘電体層のｋ値が５０〜１００であり、ＭＩＭキャパシタのＥＯＴが０．３５ｎｍ〜０．５５ｎｍである上部電極とを備える金属−絶縁体−金属（ＭＩＭ）キャパシタに関する。
好ましい実施形態に従って、下部電極の表面は、金属層、もしくは前記金属の酸化物から成る層に覆われた金属層で構成され、または該層を備える。本発明に係るＭＩＭＣＡＰにおいて、前記金属は窒化チタン、ルテニウムまたは下部電極を形成するのに好適な他の任意の金属が可能である。好ましくは、酸化物がＥＯＴに寄与しない金属特性を有する金属を使用する。かかる金属の例は、ルテニウム（Ｒｕ）である。したがって、前記金属は、好ましくは、上面がＲｕ層またはルテニウム酸化物で覆われたＲｕ層で構成され、または上面に該層を備える。下部電極は、金属層のスタックを備える可能性がある。例えば、ＴｉＮ層を基板上に堆積し、Ｒｕ層をＴｉＮ層の上に堆積する。
本発明に係るＭＩＭＣＡＰにおいて、Ｓｒリッチなストロンチウムチタン酸化物（ＳＴＯ）、即ちＳｒ−Ｔｉ酸化物（一般式ＳｒｘＴｉｙＯｚ）で構成してもよく、Ｓｒ／Ｔｉ比率ｘ／ｙは１より大きい。即ち、Ｓｒ／（Ｓｒ＋Ｔｉ）は５０％より大きい。好ましくは、本発明に係るＭＩＭＣＡＰにおいて、以下で、最終のＳｒ／（Ｓｒ＋Ｔｉ）比率と呼ぶ、結晶化した材料のＳｒ／（Ｓｒ＋Ｔｉ）比率は、５０％より大きく、６５％より小さい。より好ましくは５５から６２％の間にあり、さらに好ましくは５８％〜６１％である。ＳｒリッチなＳＴＯ層（例えばＳｒ／（Ｓｒ＋Ｔｉ）が約６２％）は、化学量論的なＳＴＯ膜よりも優れた漏洩特性を有する。これは、化学量論的な膜の結晶化の際の、ナノクラック(crack)および星形のパターン（ＳＥＭで観察）を有する大きいＳＴＯ粒子（５００ｎｍより大きい粒子サイズを有する）の形成に起因する一方、小さい粒子サイズ（約５０ｎｍの粒子サイズ）のクラックを有しない膜が、ＳｒリッチなＳＴＯの結晶化の際に得られる。しかしながら、現在のところ、先行技術において、０．４ｎｍ未満のＥＯＴと結びついた５０より大きいｋ値を有するＳｒリッチなＳＴＯ誘電体層を備えるＭＩＭｃａｐを得ることはできなかった。
本発明はまた、上記ＭＩＭＣＡＰを製造するのに好適な、半導体基板上に層のスタックを製造するための方法であって、
・基板を準備するステップと、
・前記基板上に第１導電性層、好ましくは金属層、または前記金属の酸化物に覆われた金属層を設けるステップと、
・ＡＬＤによって前記第１導電性層上に層のサブスタックを設けるステップであって、前記サブスタックの少なくとも一層はＴｉＯ２層であり、サブスタックの他の層は、前記層のサブスタックの結晶化の際に立方晶ペロブスカイト相を形成するのに好適な組成を有する誘電体材料層であるステップと、
・前記層のサブスタックを含む基板に熱処理を施し、第１導電性層上で結晶化した誘電体層を得るステップと、
・前記結晶化した誘電体層上に第２電気導電性層を設けるステップとを含む方法に関する。第１導電性層および第２導電性層自体は、導電性層のスタックから構成することが可能である。代替として、第２導電性層は、上記層のサブスタック上に設けてもよく、また、サブスタックおよび第２導電性層を含む基板に熱処理を施してもよい。
本開示との関連で、および理論に拘束されることなく、サブスタックに熱処理を施す際に、混合が生じ、立方晶ペロブスカイト構造を有する誘電体層が形成される。少なくとも１つのＴｉＯ２層が他の層と混合し、第１導電性層と第２導電性層との間に、誘電体層が形成される。ＴｉＯ２層は、誘電体層のＴｉ含有率を増加させるが、そのマイクロ構造に影響を与えるものではない。これにより、ｋ値、漏洩およびＥＯＴに関して優れた性質を有するＭＩＭｃａｐを得ることができる。前記混合により、より大きなＴｉ含有量および結果としてより大きなｋ値を有する均一なＳＴＯ層を生じる。完全に混合したスタックの最終のＳＴＯ組成は、サブスタックにおける種々の層の堆積厚に依存する。
一実施形態に従って、本発明の方法は、
・基板を準備するステップと、
・前記基板上に第１導電性層、好ましくは金属層、または前記金属の酸化物に覆われた第１金属層を設けるステップと、
・原子層堆積法によって、前記第１導電性層上にＴｉＯ２から成る中間層を堆積するステップと、
・原子層堆積法によって、前記ＴｉＯ２層上に誘電体材料層を堆積し、ＴｉＯ２層および第２誘電体層のサブスタックを得るステップであって、前記誘電体材料は、前記ＴｉＯ２層および前記第２誘電体層で形成されたスタックの結晶化の際に立方晶ペロブスカイト相を形成するのに好適な組成を有するステップと、
・サブスタックを含む基板に熱処理を施して結晶化した誘電体層を得るステップと、
・前記結晶化した誘電体層上に第２導電性層を設けるステップとを含む。
代替の実施形態において、前記第２誘電体層が最初に堆積され、前記第１導電性層を覆って接触する。次に、ＴｉＯ２層が、第２誘電体層を覆って接触し、かつ、第２導電性層の下にくるように堆積される。
しかし、他の実施形態においては、ＴｉＯ２層のサブ層と第２誘電体層のサブ層とが交互に形成される。
第２誘電体層は、ＳｒリッチなＳＴＯまたは他の好適な材料、即ち、結晶化の際に立方晶ペロブスカイト構造を形成するのに好適な他の誘電体材料が可能である。かかる材料の例として、ｐ＜０．５とした、ＢａｐＳｒ１−ｐＴｉｘＯｙがある。
別の実施形態に従って、サブスタックは、１以上のＴｉＯ２層に加えて、結晶化の際にペロブスカイト相を形成しない材料から成る層であって、好ましくは結晶化の際にかかる相を形成する層とサブスタックにおいて結合した層を含む。例えば、サブスタックは、ＳｒＯから成る１以上の層およびＳＴＯから成る１以上の層を含んでもよい。ＳｒＯ層自体は、結晶化の際にペロブスカイト相を形成しないが、ＳｒＯまたはＳＴＯから成る結合スタックは、かかる相を形成する。ＳｒＯの機能は、立方晶ペロブスカイト相の最終組成を制御することである。
好ましい実施形態に従って、熱処理は、約６００℃以下の温度でＮ２または他の不活性環境で行う高速熱処理（ＲＴＰ）アニールである。好ましくは、該熱アニールは、前記層のサブスタックを堆積した後、第２導電性層を形成する前に実施する。
既知のドーピング方法に従って、サブスタックのＡＬＤの途中または後に、ドーパントを誘電体層に付加してもよい。ドーパントは、Ｓｒ，Ｔｉ，Ｔａ，Ａｌ，Ｈｆ，Ｇｄ，Ｚｒ，Ｓｃ，Ｄｙから成る群から選択することができる。
これ以降でより詳細に説明される好ましい実施形態に従って、熱処理ステップの後に第１導電性層と第２導電性層との間に存在する誘電体層は、ＳｒリッチなＳＴＯ層である。該ＳｒリッチなＳＴＯ層は、下部から上部まで無秩序に配列した誘電体層のスタックであって、少なくとも１つのＴｉＯ２層、準安定相ＳＴＯから成る少なくとも一層、および場合によってはストロンチウム酸化物（ＳｒＯ）から成る少なくとも一層から構成されたスタックに、熱処理を施す際に形成される。最終のＳｒ／（Ｓｒ＋Ｔｉ）比率は、アニーリング後のＳｒ／（Ｓｒ＋Ｔｉ）比率である。準安定相ＳＴＯ層は、ＳｒリッチまたはＴｉリッチのいずれかの層である。ＴｉリッチなＳＴＯ層は、Ｓｒ／Ｓｒ＋Ｔｉ比率が５０％より小さく、好ましくは４０％〜４９％である。その場合、最終の誘電体層がＳｒリッチなＳＴＯであるように、サブスタックにおいて１以上のＳｒＯ層の使用が要求される（Ｓｒ／Ｓｒ＋Ｔｉ比率は５０％より大きい）。
準安定相ＳＴＯは、５１％〜６５％のＳｒ／（Ｓｒ＋Ｔｉ）比率を有するＳＴＯ材料のＡＬＤ堆積によって形成してもよい。より好ましくは、堆積した状態(as-deposited)での準安定相のＳｒ／（Ｓｒ＋Ｔｉ）比率は５５％〜６５％であり、さらに好ましくは、５８％〜６２％である。
５８％未満のＳｒ／（Ｓｒ＋Ｔｉ）を有するＳＴＯ準安定相が堆積する実施形態において、ＳｒＯ層を、ＳＴＯの下にくるように、および／またはＳＴＯを覆うように堆積可能である。その結果、熱処理の際に、最終のＳｒ／（Ｓｒ＋Ｔｉ）比率に達する。好ましくは、ＳｒＯ層の厚さは２ｎｍ以下である。
代替として、準安定ＳＴＯから成るサブ層をＳｒＯから成るサブ層に換えることによって、より均一な分布を得ることができる。好ましくは、さまざまなＳｒＯのサブ層の全厚は２ｎｍ以下である。
５５％より大きいＳｒ／（Ｓｒ＋Ｔｉ）を有するＳＴＯ準安定相を堆積する実施形態において、前記ＴｉＯ２層を、ＳＴＯの下にくるように、および／またはＳＴＯを覆うように堆積可能である。その結果、熱処理の際に、目標としたＳｒ／（Ｓｒ＋Ｔｉ）比率に達する。好ましくは、さまざまなＴｉＯ２層の厚さは２ｎｍ以下である。
代替として、準安定ＳＴＯのサブ層をＴｉＯ２から成るサブ層に換えることによって、均一な分布を得ることができる。好ましくは、さまざまなＴｉＯ２のサブ層の全厚は２ｎｍ以下である。
第２導電性層で作成された上部電極は、Ｒｕ層もしくはＴｉＮ層またはいずれの好適な層でもよい。
先行技術のＭＩＭｃａｐにおいて、下部電極は、誘電体結晶化アニール中に誘電体から酸素を除去し（取り出し／捕捉し）、酸素欠乏（例えば酸素空孔）と結びついて誘電体における欠陥を生じ、誘電体におけるトラップ密度を増加させ、したがってキャパシタの漏洩を増加させる。
上記除去メカニズムがある一方、本発明の好ましい実施形態に従って、結晶化アニール中に誘電体に放出可能な剰余酸素を蓄える（少なくとも下部電極の上面で）下部電極を使用し、欠陥を「修復」(healing)し、漏洩を減少させる。該下部電極は、結晶化アニール中に誘電体に放出される酸素の貯留層として作用し、欠陥を修復し、漏洩を減少させる。
この種の電極の例は、酸化Ｒｕである。低圧酸化Ｒｕ電極（即ち、上部にルテニウム酸化層を有する第１導電性層）の実施形態において、剰余酸素が蓄えられ、結晶化アニール中にＳＴＯに放出される。他の貴金属、近貴金属またはそれらの酸化物（好ましくは酸化アニールによって得られる）も同様に作用するだろう。下部電極を形成するのに好適な材料の、説明に役立つ例は、Ｐｔ、ＩｒＯｘおよびそれらの任意の混合物または組み合わせである。
同様に、酸化環境で、および／もしくは導電性層において過剰酸素をもたらすプロセスを用いて、または少なくとも上部電極の下面で堆積している材料が、上部電極（第２導電性層）にとって好ましい。これは、更なる処理中に上部電極から除去することを妨げ、上部電極に近接した誘電体領域における、追加の酸素の取り込み、即ち後続の処理中の更なる誘電体の「修復」に至る効果を覆すかもしれない。
本発明は、図面および先の説明において、詳細に図示され、説明されているが、かかる図示および説明は、説明目的または例示的なものであり、限定的と考えるべきではない。開示した実施形態に対する他の変形が、図面、開示内容および添付した請求項の研究から、請求項の発明を実施する際に、当業者によって理解され達成されるであろう。請求項において、「備える、含む」(comprising)は、他のエレメントまたはステップを除外せず、不定冠詞「１つの」(aまたはan)は複数を除外しない。この説明中、層が他の層の「上に」(on)設けられていると述べる場合、好ましくは、これは層が前記他の層上にあること、および他の層と接していることを意味し、２層の間に中間層が存在することを除外するものではない。ある手段が異なる従属請求項に相互に記載されているという単なる事実は、これらの手段の組み合わせが有利に使用することができないことを言うものではない。請求項におけるどの参照符号も範囲を狭く限定するものと解釈すべきでない。
先の説明は、本発明の特定の実施形態を詳細に述べている。しかしながら、どれほど詳細に先の説明を明細書にて行っても、本発明は多くの方法で実施でき、また開示した実施形態に限定されないことが理解されるだろう。本発明のある特徴または態様を述べる場合の特定の用語の使用は、その用語が関係する本発明の特徴または態様のいかなる特定の特徴も含むように限定するように、その用語が本明細書で再定義されるということを暗示するように取られるべきではないことに注目すべきである。
（実施例−試験結果）
第１の実験において、ＭＩＭキャパシタを３００ｍｍラインで製造した。フローシーケンスおよびＭＩＭｃａｐスタック断面の概略図を図１に示している。
５ｎｍの厚さを有し、非常に滑らかな表面（ＡＦＭで０．２ｎｍ未満のＲＭＳ）を有するルテニウム膜を、１０ｎｍのＴｉＮ上に堆積した。比較のために、いくつかのウエハを、Ｒｕがない状態、即ちＴｉＮ下部電極（ＢＥ）を有する状態で放置した。
図２に示すように制御された酸化プロセスを、ＲｕのＢＥを有するウエハに付加し、制御された極薄の表面酸化をもたらし、粗さにおいて不利益を有しない（即ち、ＡＦＭで０．２ｎｍ未満のＲＭＳの値を維持する）１ｎｍのルテニウム酸化（以下「ＲｕＯｘ」と呼ぶ）層を形成する。この制御された酸化は、Ｒｕ下部電極層をＯ２、またはＯ２と１以上の不活性ガス、例えばＮ２との混合物から構成される低圧雰囲気下にさらすことで実現する。Ｏ２の圧力または分圧は、１ｍＴｏｒｒ〜１０Ｔｏｒｒである（即ち、０．１３Ｐａ〜１３３３．２２Ｐａである）。酸化中の温度は、２００℃〜４５０℃である。酸化時間は１分〜３０分であり、より高い温度にはより短い酸化時間を適用することができる。
前述の酸化プロセスは、ＲｕＯｘの巨大な結晶形成または膜表面の大きな粗さをもたらすが、どちらもＤＲＡＭのＭＩＭｃａｐ製造にとっては好ましくない。
次に、０．５または１ｎｍの厚さを有する薄いＴｉＯ２の界面層を、酸化剤としてＴｉ（ＯＣＨ３）４およびＨ２Ｏを用いた２５０℃でのＡＬＤによって成長させた。比較のために、いくつかのウエハを、ＴｉＯ２界面層を有しない状態に保持した。
次に、７〜９ｎｍの厚さを有するＳＴＯ膜を、酸化剤としてＳｒ（ｔ−Ｂｕ３Ｃｐ）２およびＴｉ（ＯＣＨ３）４の前駆体ならびにＨ２Ｏを用いた２５０℃でのＡＬＤによって堆積させた。大きいＳｒ／Ｔｉ幅に対する優れた組成制御は、図３に示すようにＳｒ対Ｔｉパルス比率を調整することによって得られる。
膜は、６００℃以下の温度のＮ２下での高速熱処理（ＲＴＰ）アニールによって結晶化した。結晶化したＳＴＯ膜の特性は組成に依存し、図４に示すように、ＴｉＯ２界面層を有しない膜については、Ｓｒの増加に伴って、ｋ値は減少し、格子パラメータは増加する。バンドギャップ値では、小さい変化のみが観察される。
結晶化および上部電極（ＴＥ）加工（反応性イオンエッチングＲＩＥによってＴｉＮパターン化した）の後、膜を電気的に特徴付けた。ＥＯＴ値は、図５に示すＣＶ測定結果から抽出した。
好適な振る舞いをするＣＶおよび優れた領域スケーリングが見られた。図６（ａ）に示すように、堆積したＳＴＯの厚さが増加するに従って、ＥＯＴ値が増加する。このプロットの勾配から抽出される見かけのｋ値、約８５（ＴｉＯ２＝０．５ｎｍ）は、ＳｒリッチなＳＴＯ（ＴｉＯ２層を有さず（図４参照）、得られるｋ値は、Ｓｒ／（Ｓｒ＋Ｔｉ）＝６２％で６５である）で期待されるよりも大きい値である。
しかしながら、より重要な観察結果として、図６（ｂ）で見られるのと同じＳＴＯの厚さについて、堆積した界面ＴｉＯ２の厚さが増加するに従って、ＥＯＴが減少することがわかった。
図７（ａ）に示すように、結晶化アニール、およびＴｉＮのＴＥ加工後のＴＥＭ特性は、０．５ｎｍのＴｉＯ２界面層を有するＭＩＭスタックと、有しないＭＩＭスタックで観察可能な差を示さなかった。
両方のケースにおいて、粒子サイズは小さいままである（５０ｎｍ以下）。同様に、図７（ｂ）に示すように、結晶化アニール後の上面図ＳＥＭ分析において、０．５ｎｍの界面ＴｉＯ２を有するスタックと有しないスタックとの間で差異は観察されなかった。
しかしながら、ＸＲＤ分析は、図８に示すように、ＳＴＯのピークが、堆積した界面ＴｉＯ２の厚さと相関してシフトすることを明らかにした。これは、図９に示すように、結晶化後のＳＴＯ膜の組成がＴｉＯ２の厚さに伴って変化することを示しており、また、結晶化アニール中のＴｉＯ２層とＳＴＯ層との混合を考えると理解することができる。
混合に起因して、生じる結晶化した膜は、堆積したＳＴＯ膜よりも大きいＴｉ含有量を有する。その結果、図９および図６に示すように、より大きいｋ値と、より小さいＥＯＴとを生じる。しかしながら、膜は、Ｓｒリッチな膜の好ましいマイクロ構造を維持する。
図１０に示すように、ＩＶ特性は、優れた領域スケーリングを示した。典型的な漏洩密度ｖｓ電圧（Ｖ）プロットを図１１に示す。ＥＯＴが減少するに従って、漏洩はより非対称になり、ＲｕＯｘからの注入に対応して、正極性において漏洩がより小さくなる。これに起因して、ＴｉＮの上部電極と比較して、ＲｕＯｘの仕事関数（ＷＦ）がより大きくなる。
Ｊｇ−ＥＯＴプロットを図１２に示す。本発明に係るデータを、基準となる最良の文献データと比較している。ＴｉＯ２層の付加が、漏洩における大きな不利益を生じないでＥＯＴの大きな減少をもたらすことが観察された。１０−６Ａ／ｃｍ２および１０−８Ａ／ｃｍ２のＪｇという小さな漏洩値が、０．８Ｖで、それぞれ０．４ｎｍおよび０．５ｎｍのＥＯＴで達成される。これらの値は、好ましくはＡＬＤ成長した高誘電率誘電体を用いた最先端のＭＩＭｃａｐと比較され、０．４ｎｍのＥＯＴで、１００×Ｊｇの減少量より多い値を表す。
前述のように、ＴｉＮまたはＲｕの代替としてＲｕＯｘを下部電極に使用することは、漏洩減少に対して大きな利点をもたらす。このようにして、ＴｉＮの上部電極を有するキャパシタについて両極性で漏洩が減少する。この改善点は、下部電極が、結晶化アニール中の酸素除去における差異に起因するＳＴＯの誘電体品質、即ちトラップ分布に与える影響に起因する。
更なる実験において、ＳｒリッチなＳＴＯ膜（７−１０ｎｍ）を、種々の下部電極、ＴｉＮ，Ｒｕ，ＲｕＯｘを、薄い（０，０．５，１ｎｍ）ＴｉＯ２層上に堆積した。ＲｕＯｘ下部電極を、２５０℃でＲｕの低圧酸化によって形成し、Ｒｕ膜の上部で、薄い（１Ｎｍ）のＲｕＯ２層を得た。両方の誘電体を、酸化剤としてＳｒ（ｔ−Ｂｕ３Ｃｐ）２およびＴｉ（ＯＣＨ３）４の金属前駆体ならびにＨ２Ｏを使用したＡＬＤによって２５０℃で堆積した。ＳＴＯ膜は、堆積の際、２０未満のｋ値を有するアモルファスである。より大きいｋ値を達成するために、６００℃のＮ２下で６０秒間、高速熱処理（ＲＴＰ）を実施し、ＳＴＯを結晶化して、ペロブスカイト相にした。次に、電気的特徴付けのために、ＴｉＮ上部電極を堆積およびパターン化し、ＭＩＭキャパシタを形成した。
図１３（ａ）は、誘電体の堆積後、ＲｕＯｘ下部電極およびＴｉＯ２とＳｒリッチなＳＴＯとの誘電体スタックを有するサンプル断面の概略図を示す。
図１４（ａ）は、ＲｕＯｘ下部電極および９ｎｍの（堆積した）ＳｒリッチなＳＴＯを有するＭＩＭキャパシタについて、堆積したＴｉＯ２の厚さの関数としてＥＯＴを示す。ＴｉＯ２の厚さが増加するに従って、ＥＯＴの大きな減少が観察される。結晶化アニールの後に取得するＲｕＯｘ上の同じ誘電体スタックのＸ線回折（ＸＲＤ）パターンは、準安定ペロブスカイトＳＴＯに対応する結晶ピーク(crystalline peak)を示した。図１４（ｂ）において、ＳＴＯ（１１０）ＸＲＤピークの２シータ位置は、ＴｉＯ２層の厚さが増加するに従って増加するのが見られ、格子パラメータは対応して減少することを示している。ＥＯＴの減少および格子パラメータの減少という両方の影響を、結晶化アニールの途中にＴｉＯ２層とＳｒリッチなＳＴＯ層を混合し、より大きいＴｉ含有量および結果としてより大きいｋ値（図１３に概略図を示す）を有する均一なＳＴＯ層が得られることで説明することができる。
完全に混合したスタックの最終のＳＴＯ組成は、ＳＴＯ層およびＴｉＯ２層の両方の堆積厚に依存し、この実験において観察したスタックについてＳｒ／（Ｓｒ＋Ｔｉ）が約５４〜６４％の範囲で変化する。完全に混合した層のＥＯＴは、ラザフォード背景散乱分光法（ＲＢＳ）、Ｘ線反射率分析（ＸＲＲ）から抽出した膜厚および膜密度、ならびに報告されている、ＳＴＯのＳｒ含有量へのｋ値の依存性、によって決定する、既知の堆積したＴｉおよびＳｒの面(areal)原子濃度をベースとして計算可能である。ＥＯＴ対ＴｉＯ２の厚さの実験値と、観察したすべてのスタックについての層の完全な混合を仮定した場合の計算値（図１４（ａ）において、９ｎｍの堆積したＳＴＯの厚さを有するスタックについて示した）と充分一致する。さらに、既に報告された格子パラメータ−組成の関係を考慮すると、図１４（ｂ）におけるＸＲＤスペクトルから決定する、対応する格子パラメータもまた、混合した膜（不図示）の計算組成について期待される格子パラメータと充分一致する。結晶化アニール後に実施する走査型電子顕微鏡（ＳＥＭ）による観察、およびＭＩＭ構造の完成後に実施するＴＥＭによる観察は、ＴｉＯ２層の、ＳＴＯ膜のマイクロ構造上への目に見える影響を示さなかった。これにより、Ｓｒリッチな膜の小さい粒子サイズ特性を有するマイクロ構造が維持される。これは、小さい漏洩に好ましい。
ＴｉＮ、ＲｕおよびＲｕＯｘの下部電極と比較した、０．５ｎｍＴｉＯ２と８ｎｍＳＴＯとの堆積スタック（ＥＯＴ＝０．４５ｎｍをもたらす）についてのＪｇ−Ｖプロット、およびこの実施例におけるすべてのスタックについてのＪｇ−ＥＯＴプロットを、図１５（ａ）および図１６にそれぞれ示している。ＥＯＴの傾向は、すべての下部電極について同様であり、アニール中のＴｉＯ２とＳＴＯとの混合と矛盾しない。いくつかのケースにおいて、ＴｉＮ下部電極（ＢＥ）上で得られるわずかに小さいＥＯＴは、ＴｉＮのわずかな（意図しない）酸化に寄与するかもしれず、多少のＴｉをさらにＳＴＯに取り込むかもしれない（即ち、ＴｉＮ上の自然酸化物がＳＴＯと混合するかもしれない）。＋１ＶでのＪｇ−ＥＯＴの振る舞い（図１６（ａ））を考えると、ＴｉＮおよびＲｕのＢＥが同じ傾向線に従うのは明らかである。ＴｉＮ上に堆積した化学量論的ＳＴＯについての結果（０．５ｎｍのＥＯＴで１Ａ／ｃｍ２（１Ｖ））と比較した場合、それは、この実施例でＴｉＯ２とＳＴＯとを混合することによって得られる、より優れたマイクロ構造に寄与する膜を有するＴｉＮ／ＳＴＯ／ＴｉＮのＭＩＭキャパシタについて、Ｊｇの４桁の改善（０．５ｎｍのＥＯＴで１０−４Ａ／ｃｍ２（１Ｖ））を示す。
しかしながら、下部電極をＴｉＮまたはＲｕからＲｕＯｘに変更した場合（図１５および図１６）に、漏洩の最も大きな改善が得られた。図１６（ａ）に示すように、＋１Ｖ（ＢＥからの電子注入）で、堆積したＴｉＯ２とＳＴＯとの誘電体スタックおよびＲｕＯｘの下部電極を有するＭＩＭキャパシタは、ＴｉＮまたはＲｕの下部電極上の同じ誘電体スタックと比較して、同じＥＯＴでＪｇが３以上減少する（例えば０．５０ｎｍのＥＯＴで、０．５ｎｍＴｉＯ２と９ｎｍとのＳＴＯについて、ＴｉＮまたはＲｕのＢＥ上の１０−４Ａ／ｃｍ２に対してＲｕＯｘ上では１０−７Ａ／ｃｍ２である）。図１５（ｂ）は、本開示のスタック（ＲｕＯｘ／１ｎｍＴｉＯ２／ＳＴＯ／ＴｉＮ −十字、ＲｕＯｘ／０．５ｎｍＴｉＯ２／ＳＴＯ／ＴｉＮ-フルシンボル(full symbol)）から得られる＋０．８ＶでのＪＧ（ＥＯＴ）の傾向線の、基準となる文献データ（ＲｕＯｘ／ＡｌドープしたルチルＴｉＯ２／Ｐｔ−星印、およびＲｕ／ＳＴＯ／Ｐｔ）との比較を示しており、ＲｕＯｘ／ＴｉＯ２／ＳＴＯのスタックを有する０．４５ｎｍのＥＯＴでＪｇの２桁以上の減少を示している。０．４５ｎｍのＥＯＴでの漏洩は、ＡｌドープしたルチルＴｉＯ２について得られる１０−５Ａ／ｃｍ２からＲｕＯｘ／０．５ｎｍＴｉＯ２／ＳＴＯ／ＴｉＮを用いて１０−７Ａ／ｃｍ２まで改善し、ＴｉＯ２の厚さを０．５から１ｎｍまで増加させた場合、さらに約３×１０−８Ａ／ｃｍ２まで減少させることができる。
意外なことに、ＲｕＯｘの下部電極を有するＪｇ−ＥＯＴの改善（ＴｉＮまたはＲｕのＢＥと比較して）が、負極性について、即ち上部ＴｉＮ電極からの電子注入についても観察される（図１５および図１６（ｃ））。これは、誘電体自体に対するＢＥの影響を示している。ＳｒリッチなＳＴＯ膜における漏洩が、電極からの注入(injection)バリアによって制御されないが、ＳＴＯの伝導帯端から約０．８ｅＶ低い位置で、トラップエネルギーを用いて、トラップ支援の導電性によって、ＢＥから独立して支配されるのは明らかである。これらの観察は、ＲｕＯｘのＢＥを用いたＪｇの改善は、仕事関数の効果に関係する可能性は低いが、ＳＴＯ膜内のトラップ密度分布の変化には関係する可能性が高いことを示唆している。ＲｕＯｘのＢＥに近接したトラップ密度の減少は、この電極からの電子注入について、漏洩がより大きく改善することと矛盾しないであろう。この効果を説明するために、結晶アニール中の除去効果を考察し、ＳＴＯ内のトラップを酸素欠乏と結合させる。ＴｉＮ電極またはＲｕ電極について、酸素はＳＴＯ膜から除去されて、電極へ移動すると考えるのが妥当であろう。しかしながら、低温低圧で酸化されたＲｕ電極の場合、これはＲｕＯ２およびサブ表面の酸素種の形成につながること、ならびにこの表面酸化に起因する酸素は、ＳＴＯ結晶化アニール中にＳＴＯに向かって放出される可能性があることに留意する。したがって、ＢＥに近接するＳＴＯの誘電体品質の改善は、結晶化アニール中にＢＥによる酸素除去がされず、または逆流さえすることに起因し、該改善により、ＢＥに近接したＳＴＯでより小さいトラップ密度を生じることを提示する。
ＡＬＤ堆積したＴｉＯ２とＳｒリッチなＳＴＯとのスタックは、結晶化アニール中に混合し、５０〜１００の範囲にある、調整された（層の厚さによって）ｋ値、小さい粒子サイズ、クラックのないマイクロ構造を含む、適合した（最適化した）特性を有するペロブスカイトＳＴＯ誘電体を形成し、０．３５〜０．５５ｎｍの範囲にあるＥＯＴを有する、優れた電気的特性を備えたキャパシタを形成することが可能になる。さらに、酸化したＲｕのＢＥと結合したこのスタックアプローチの使用により、積極的にスケーリングされたＥＯＴであっても、ＴｉＮまたはＲｕのＢＥと比較して漏洩が大幅に減少し、漏洩の小さいキャパシタをもたらす。酸化したＲｕからの電子注入についてより大きい、両極性についての漏洩の改善は、酸化したＲｕのＢＥに近接したＳＴＯのトラップ密度の減少の原因となる。明確に言うと、ＲｕＯｘのＢＥを用いて、ＳＴＯからＢＥに酸素を除去して移動させることがされず、または逆流さえすることの原因となる。示したように、０．４ｎｍのＥＯＴでの１０−７Ａ／ｃｍ２のＪＧ（Ｊｇ＝０．８Ｖ）を得て、ＲｕＯｘ／ＴｉＯ２／ＳＴＯ／ＴｉＮのスタックを、将来の（即ち、３Ｘさらには１Ｘの）ＤＲＡＭ技術ノードの一番の候補にしている。

Claims (11)

  1. 半導体基板上に層のスタックを製造するための方法であって、
    基板を準備するステップと、
    前記基板上に第１導電性層を設けるステップと、
    原子層堆積法によって、前記導電性層上に層のサブスタックを設けるステップであって、前記サブスタックの少なくとも１層はＴｉＯ２層であり、サブスタックの残りの層は、前記層のサブスタックの結晶化の際に、立方晶ペロブスカイト相を形成するのに好適な組成を有する誘電体材料層であるステップとを含み、さらに、
    前記層のサブスタック上に第２導電性層を設けるステップ、および、前記層のサブスタックと前記第２導電性層とを含む基板に熱処理を施し、前記第１導電性層上で、結晶化した誘電体層を得るステップと、を含む方法。
  2. 原子層堆積法によって、前記第１導電性層上にＴｉＯ２から成る中間層を堆積するステップと、
    原子層堆積法によって、前記ＴｉＯ２の中間層上に、結晶化の際に立方晶ペロブスカイト相を形成するのに好適な組成を有する誘電体材料層を堆積するステップとによって、前記層のサブスタックを設けるようにした請求項１記載の方法。
  3. 原子層堆積法によって、前記第１導電性層上に、結晶化の際に立方晶ペロブスカイト相を形成するのに好適な組成を有する誘電体材料層を堆積するステップと、
    原子層堆積法によって、前記誘電体材料層上に前記ＴｉＯ２から成る層を堆積するステップとによって、前記層のサブスタックを設けるようにした請求項１記載の方法。
  4. 交互に重なるＴｉＯ２層と誘電体材料層を、原子層堆積法によって前記第１導電性層上に堆積する請求項１〜３のいずれかに記載の方法。
  5. 前記誘電体材料は、準安定相のＳＴＯであり、前記準安定ＳＴＯ層の組成において、結晶化した誘電体層が、５０％より大きく、６５％より小さいＳｒ／（Ｓｒ＋Ｔｉ）比率を有する請求項１〜４のいずれかに記載の方法。
  6. 前記準安定ＳＴＯ層のＳｒ／（Ｓｒ＋Ｔｉ）比率は、５１％〜６５％である請求項５記載の方法。
  7. 前記サブスタックは、ストロンチウム酸化物から成る少なくとも一層を備える請求項５または６記載の方法。
  8. 前記熱処理は、不活性雰囲気における６００℃以下の温度での熱アニールである請求項１〜７のいずれかに記載の方法。
  9. 前記第１導電性層は、少なくとも上面に、過剰酸素を蓄積する材料を含み、酸素の貯留層を作製して、前記熱処理中に、第１導電性層から誘電体に向けて酸素を放出する請求項１〜８のいずれかに記載の方法。
  10. 前記第２導電性層は、少なくとも下面に、過剰酸素を蓄積する材料を含み、酸素の貯留層を作製して、続いての熱処理中に、第２導電性層から誘電体に向けて酸素を放出する請求項１〜９のいずれかに記載の方法。
  11. 前記過剰酸素を蓄積する材料は、ルテニウム酸化物である請求項９または１０記載の方法。
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