TWI482874B - 金紅石結構氧化鈦的製備方法及其疊層結構 - Google Patents

金紅石結構氧化鈦的製備方法及其疊層結構 Download PDF

Info

Publication number
TWI482874B
TWI482874B TW101127131A TW101127131A TWI482874B TW I482874 B TWI482874 B TW I482874B TW 101127131 A TW101127131 A TW 101127131A TW 101127131 A TW101127131 A TW 101127131A TW I482874 B TWI482874 B TW I482874B
Authority
TW
Taiwan
Prior art keywords
oxide layer
layer
precursor
titanium
ruthenium
Prior art date
Application number
TW101127131A
Other languages
English (en)
Other versions
TW201329278A (zh
Inventor
Chun I Hsieh
Vishwanath Bhat
Jennifer Sigman
Vassil Antonov
Wei Hui Hsu
Original Assignee
Nanya Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nanya Technology Corp filed Critical Nanya Technology Corp
Publication of TW201329278A publication Critical patent/TW201329278A/zh
Application granted granted Critical
Publication of TWI482874B publication Critical patent/TWI482874B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223Capacitor integral with wiring layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • H01L28/60Electrodes
    • H01L28/65Electrodes comprising a noble metal or a noble metal oxide, e.g. platinum (Pt), ruthenium (Ru), ruthenium dioxide (RuO2), iridium (Ir), iridium dioxide (IrO2)
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00Stock material or miscellaneous articles
    • Y10T428/26Web or sheet containing structurally defined element or component, the element or component having a specified physical dimension
    • Y10T428/263Coating layer not in excess of 5 mils thick or equivalent
    • Y10T428/264Up to 3 mils
    • Y10T428/2651 mil or less

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)
  • Chemical Vapour Deposition (AREA)
  • Inorganic Compounds Of Heavy Metals (AREA)

Description

金紅石結構氧化鈦的製備方法及其疊層結構
本發明係關於一種疊層結構的製備方法,特別係關於形成一氧化鈦層於一氧化鐠層之上,以使該氧化鈦層具有金紅石(rutile)之晶體結構的方法。
互補式金氧半(CMOS)元件的效能持續依據摩爾定律四十年來的預測而有所進展。當積體電路上的元件數目以指數成長,電晶體的最小特徵尺寸每年亦以指數方式縮減。動態隨機存取記憶體(DRAM)為一種具有許多記憶單元之元件,任一記憶單元具有一可儲存電荷之電容,以代表該記憶單元之資料數值(1或0),上述兩種元件的結構基本上為金屬層/絕緣層/金屬層(MIM)。為了跟上元件尺寸縮減的腳步,該絕緣層的厚度,典型地例如二氧化矽,已經降至2奈米以下。在這種厚度條件下,不可忽略的漏電流將因為電子直接穿隧該絕緣層而形成。本技術領域的一解決方法為找尋新的材料,一方面具有較厚的絕緣層結構以避免穿隧效應的發生;另一方面具有較高的介電常數以保持必要的電容量。電容量與絕緣層厚度和介電常數的關係可由下列公式描述:
其中C 為電容量,ε0 為真空介電常數,ε r 為相對介電常數,A 為金屬層與絕緣層介面的面積,t 為該絕緣層的厚度。由該 公式可知,保持ε r t 於一預定的比值即可有效發現具有高介電常數與足夠厚度的新材料。換句話說,新材料能夠造成低漏電流,並具有高介電常數以維持一定的ε r /t 比值,即為一種能夠解決上述尺寸縮減問題的理想標的。
特徵尺寸小於3X奈米的DRAM需要有一絕緣層的相對介電常數大於70,因此二氧化鈦(TiO2 )為一理想的材料。自然存在的二氧化鈦具有三種習知的晶體結構:金紅石(rutile)、銳鈦礦(anatase)、及板鈦礦(brookite),其中具有金紅石結構的二氧化鈦根據不同的形成條件,會具有介於90至170之間的介電常數。然而,現今工業界利用原子層沈積(atomic layer deposition,ALD)量產的二氧化鈦卻主要具有銳鈦礦晶體結構,該結構具有較低的介電常數。要藉由原子層沈積方法形成金紅石結構的二氧化鈦通常需要額外的模板、摻雜、高溫ALD製程、或後沈積回火(攝氏600度以上)等條件。
經由模板以形成金紅石結構二氧化鈦的方法具有以下幾項缺點:例如,圖1顯示一ALD製程使用四氯化鈦(TiCl4 )作為鈦的前驅物以及水作為氧化劑,為了於掠角X光繞射中顯現金紅石結構二氧化鈦的特徵波峰,在此種成長條件下,該二氧化鈦的厚度必須至少為10奈米以上。除此之外,高成長溫度亦為必要條件。
圖2顯示掠角X光繞射於不同厚度及處理溫度的二氧化鈦層的結果。在製程條件為攝氏450度、二氧化鈦層的厚度為70埃的情況下,一明顯的金紅石結構二氧化鈦特徵波峰出現於27.5度(2θ)左右。過高的成長溫度將粗化金紅石結構二氧 化鈦的表面形貌,造成較鬆散的結構進而引發較大的漏電流。進一步而言,一具有模板的ALD製程使用四氯化鈦(TiCl4 )作為鈦的前驅物以及臭氧作為氧化劑不僅將造成低沈積速率,並且造成下層材料的氧化或蝕刻。例如,在此種生長條件下,若下層材料中具有釕或氧化釕等材料,金紅石結構二氧化鈦中將會發現釕的污染物。
其它額外的成長條件如摻雜和後沈積回火各具有不同的缺點。例如,於ALD中利用矽或鋯摻雜的方式非常難以控制,同時低輸出及高成本也是待解決的問題;然而,高溫處理CMOS相關元件將導入機械應力於已形成之下部結構中。
綜上可知,工業界需要一除了模板、摻雜、或額外熱處理的新方法以形成一具有良好結晶品質的金紅石結構二氧化鈦薄膜。為了提供一解決辦法,本發明揭露一疊層結構,不用上述之方法,以形成金紅石結構二氧化鈦層。
本發明的一目的為揭露一種疊層結構,該結構包含一基板;一第一氧化層,疊置於該基板上;包含氧化鐠的一第二氧化層,疊置於該第一氧化層上;以及包含氧化鈦的一第三氧化層,疊置於該第二氧化層上。
本發明的另一目的為揭露一種疊層結構的製程方法,其中該疊層結構具有一金紅石結構(rutile phase)的氧化鈦頂層。該製程方法包含形成一氧化釕層於一基板上;形成一氧化鐠層於該氧化釕層之上;以及形成一氧化鈦層於 該氧化鐠層上;其中形成於該氧化鐠層上的氧化鈦層具有一金紅石結構。
本揭露之技術內容及技術特點已揭示如上,然而本揭露所屬技術領域中具有通常知識者應瞭解,在不背離後附申請專利範圍所界定之本揭露精神和範圍內,本揭露之教示及揭示可作種種之替換及修飾。例如,上文揭示之許多製程可以不同之方法實施或以其它製程予以取代,或者採用上述二種方式之組合。
本揭露係構築於一重要的薄膜成長技術-原子層沈積(Atomic Layer Deposition,ALD)的基礎之上。ALD製程依據有次序性的飽和表面化學反應,並於任兩次添加前驅物之中間添加惰性氣體以清除前一次之前驅物。因為具表面控制性質,ALD製程可用來成長高一致性與高均勻性的表面薄膜,並可精確控制薄膜厚度。圖3至6描繪一ALD週期,包含下列步驟:於圖3中,一基板31的表面被官能基化而形成一吸附層32,例如暴露該基板於水氣中而形成一羥基層(注意,不同的前驅物或許需要不同的吸附層);導入第一前驅物33並使其進行化學性吸附,其中第一前驅物33包含一主體33a以及複數個反應部位33b,該些反應部位33b用於與該吸附層32進行化學性吸附並與第二前驅物51(於後續步驟中導入)進行反應。
圖4描繪導入一第一惰性氣體以清理多餘未被吸附的 第一前驅物33。圖5描繪一第二前驅物51,具有一主體51a以及複數個反應部位51b,該些反應部位51b用於與該第一前驅物33的反應部位33b進行反應。該第一前驅物33與該第二前驅物51之反應會於反應室中產生副產物52。圖6描繪導入一第二惰性氣體以清理多餘未被吸附的第二前驅物51以及副產物52。任一ALD週期如圖3至6所示將形成一單層(monolayer),經過複數個ALD週期即可形成特定厚度與特定材料的薄膜。
圖7至9為剖面示意圖,例示具有金紅石結構的氧化鈦疊層結構。參見圖7,一基板71具有一第一氧化層72沈積於其上。在本發明一實施例中,該基板71之材料可選自RuSi、Ti、TiSi、TiN、或TaN,而該第一氧化層72包含釕(Ru)與釕的氧化物(RuOx )。該Ru/RuOx 層係由ALD製程以及一後續的氧化步驟而形成,並具有一較佳厚度4至10奈米。圖8顯示一第二氧化層73沈積於該第一氧化層72之上。在本發明一實施例中,該第二氧化層73係由一ALD製程形成,本實施例中之第二氧化層73為一氧化鐠層,其係利用鐠的前驅物Pr(Cp)3 以及臭氧(氧化劑)有次序性地進行薄膜成長。
複參圖3至圖6,在本發明一實施例中,反應室的氣壓設定於1至5 torr之間,基板溫度維持在攝氏240至300度之間。於圖3中,鐠的前驅物Pr(Cp)3 此時用作第一前驅物33,Pr(Cp)3 被導入反應室並由該等反應部位33b對基板31上的吸附層32進行化學吸附。圖4顯示第一惰性氣體清除步驟, 該步驟持續10秒以上。使用於該ALD製程中的氧化劑為臭氧;於圖5中,臭氧為第二前驅物51。接下來進行持續10秒以上的第二惰性氣體清除步驟,用以移除過剩未吸附的臭氧。
圖6顯示在一個完整的ALD週期後,形成一氧化釕單層(monolayer)。在本實施例中,至少需要執行五個ALD週期以形成具有厚度為0.1至1nm的氧化釕層。因為僅僅五個單層並無法在一掠角X光繞射圖中產生強而明確的建設性干涉波峰,該氧化釕層是否形成僅能由成分分析,例如電子能量損失能譜(electron energy loss spectroscopy,EELS)。
在本發明另一實施例中,形成一氧化釕層的過程可施加一選擇性的氧化步驟。該選擇性氧化步驟使得該釕的前驅物暴露於具有氧氣的環境中。本實施例並非由一層一層堆疊的方式成長,而是即時(in-situ)氧化該釕的前驅物以形成該氧化釕層。
圖9顯示第三氧化層74沈積於該第二氧化層73之上。在本發明一實施例中,ALD製程用以形成該第三氧化層74,在此為氧化鈦層。形成該氧化鈦層是使用鈦的前驅物,包含四氯化鈦(TiCl4 )、異丙氧基鈦(TTIP)、CH3 C5 H4 Ti(N(CH3 )2 )3 (TIMCTA)、以及臭氧(氧化劑),以有次序性的方式成長。
複照圖3至圖6,在本發明一實施例中,反應室的氣壓設定於1至5 torr之間,基板溫度維持在攝氏150至500度之 間。於圖3中,TiCl4 、TTIP、TIMCTA之一可用來當作第一前驅物33,該第一前驅物33被導入反應室並由該等反應部位33b對基板31上的吸附層32進行化學吸附。圖4顯示第一惰性氣體清除步驟,該步驟持續10秒以上。使用於該ALD製程中的氧化劑為臭氧;於圖5中,臭氧為該第二前驅物51,且該臭氧的體積佔總氣體體積的10-20%。接下來進行持續10秒以上的第二惰性氣體清除步驟,用以移除過剩未吸附的臭氧。
圖6顯示在一個完整的ALD週期後,形成一氧化鈦單層(monolayer)。本實施例中,至少需要執行六十個ALD週期以形成具有厚度為5nm的氧化鈦層。對於產業利用性而言,具有高結晶品質以及厚度大於5nm的介電層即可以有效防止電子穿遂效應的產生,進而降低漏電流。
於另一實施例中,形成一氧化鈦層的ALD製程中可施加一選擇性的數位摻雜(digital doping)步驟。該數位摻雜步驟是以20比1的單層比例來導入摻雜物。數位摻雜方式經常用於磊晶過程中導入摻雜物,該方式將於圖11中詳加說明。一基板31的表面被官能基化而形成一吸附層32。第一前驅物34與第二前驅物35反應後形成一單層,在一完整週期後,該單層包含該第一前驅物34的主體與該第二前驅物35的主體。如圖11所示,經過4個完整週期後(亦即形成四個單層),導入一個特別的週期以將摻雜物帶入ALD反應室。該摻雜物的前驅物之主體37,與先前沈積的四個單層形成一具有5個單層的超週期結構36。本實施例中,20 個具有金紅石結構的氧化鈦單層先行成長,接續著1個摻雜物單層,便完成一單層比例20比1的數位摻雜。本實施例中用於形成該摻雜單層的前驅物為三甲基鋁(trimethylaluminum,TMA)。
上述疊層結構可進一步製作成一電容,亦即一金屬-絕緣層-金屬(M-I-M)的結構。如圖10所示,直到形成具有金紅石結構的氧化鈦層之前的步驟都已敘述如上,一上電極75可進一步形成於該氧化鈦層上而製成一電容。在一實施例中,該上電極75較佳地可濺鍍與基板相同的材料而形成,例如RuSi、Ti、TiSi、TiN、或TaN。
圖12顯示一掠角X光繞射圖,該圖顯示在兩種情況下具有金紅石結構的氧化鈦層的特徵波峰:1)該氧化鈦層下具有一氧化鐠層,及2)該氧化鈦層下不具有一氧化鐠層。該粗線顯示第一種情況的繞射圖,而該細線顯示第二種情況的繞射圖。有標記Ru的波峰位於27、38、43、45、54、69、以及78度2θ角,代表釕存在於該疊層結構;而標記有R的波峰位於27、36、42、44、54、63、以及69度2θ角,代表具有金紅石結構的氧化鈦層存在於該疊層結構。如上所述,由於氧化鐠層的建設性干涉過於薄弱(厚度極薄),因此無法於繞射圖中顯示。
圖13顯示圖12由掠角20度至40度2θ角的放大圖。因為圖12中該兩種情況的唯一差別為該極薄氧化鐠層的存在與否,此一實驗結果顯示成長於具有氧化鐠疊層結構上的該氧化鈦層只具有金紅石結構;而成長於不具有氧化鐠疊層 結構上的該氧化鈦層不具有任何證據支持金紅石結構的存在。
圖14顯示一掠角X光繞射圖,該圖顯示利用TIMCTA作為鈦的前驅物的非晶氧化鈦層之特徵波峰。如圖14所示,位於38以及45度2θ角的特徵波峰代表釕存在於該疊層結構中,因為使用TIMCTA當作氧化鈦層的前驅物時,所成長出來的氧化鈦具有非晶特性,因此不具有任何特徵波峰。圖15顯示一掠角X光繞射圖,該圖顯示由兩種不同前驅物(TiCl4 以及TIMCTA)所形成的具有金紅石結構之氧化鈦層,兩種氧化鈦層之下皆具有一氧化鐠層。利用TiCl4 當作鈦的前驅物所形成的氧化鈦層具結晶結構,但利用兩種不同前驅物的成長狀況卻顯示具有相同特徵的X光繞射圖。圖15顯示不論所使用的前驅物為TiCl4 或TIMCTA,具有金紅石結構的TiO2 都會存在。比較圖15與圖14,許多代表具有金紅石結構的TiO2 的特徵波峰只顯示在圖15中,而不見於圖14。因此,圖15的結果顯示了在氧化鈦層之下先成長一氧化鐠層是形成具有金紅石結構的TiO2 的重要方法,一旦採取此方法,使用於ALD製程的前驅物種類為何並不會影響具有金紅石結構的TiO2 的生成。
綜上所述,本發明揭露一種能夠運用ALD製程形成具有金紅石結構的TiO2 的疊層結構。預先沈積的一層氧化鐠層的存在將導致後續成長的氧化鈦層具有金紅石結構。在該疊層結構中,該氧化鐠層具體的厚度及成長方法皆於本發明中被揭露,該疊層結構的X光繞射圖用以證明以本案揭 示之方法形成的氧化鈦層具有金紅石結構。
上文已相當廣泛地概述本揭露之技術特徵及優點,俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解,可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解,這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
此外,本案之權利範圍並不侷限於上文揭示之特定實施例的製程、機台、製造、物質之成份、裝置、方法或步驟。本揭露所屬技術領域中具有通常知識者應瞭解,基於本揭露教示及揭示製程、機台、製造、物質之成份、裝置、方法或步驟,無論現在已存在或日後開發者,其與本案實施例揭示者係以實質相同的方式執行實質相同的功能,而達到實質相同的結果,亦可使用於本揭露。因此,以下之申請專利範圍係用以涵蓋用以此類製程、機台、製造、物質之成份、裝置、方法或步驟。
31‧‧‧基板
32‧‧‧吸附區
33‧‧‧前驅物
33a‧‧‧主體
33b‧‧‧反應部位
34‧‧‧第一前驅物
35‧‧‧第二前驅物
37‧‧‧摻雜前驅物
51‧‧‧第二前驅物
51a‧‧‧主體
51b‧‧‧反應部位
52‧‧‧副產物
71‧‧‧基板
72‧‧‧第一氧化層
73‧‧‧第二氧化層
74‧‧‧第三氧化層
75‧‧‧上電極
圖1顯示一掠角X光繞射圖(grazing angle XRD),該圖顯示不同厚度,具有金紅石結構的氧化鈦層的特徵波峰;圖2顯示一掠角X光繞射圖,該圖顯示不同厚度及在不 同處理溫度下,具有金紅石結構的氧化鈦層的特徵波峰;圖3至圖6係一原子層沈積(atomic layer deposition,ALD)的一週期示意圖,包含以下步驟:第一前驅物的導入及化學吸附、第一次排空未反應之第一前驅物、第二前驅物的導入及化學吸附、以及第二次排空未反應之第二前驅物與反應副產物;圖7至圖9係堆疊該氧化層的剖面示意圖;圖10係一電容的剖面疊層示意圖;圖11係於原子層沈積過程中一摻雜層的假想示意圖;圖12顯示一掠角X光繞射圖,該圖顯示在兩種情況下具有金紅石結構的氧化鈦層的特徵波峰:1)該氧化鈦層下具有一氧化鐠層,及2)該氧化鈦層下不具有一氧化鐠層;圖13顯示圖12由掠角20度至40度的放大圖;圖14顯示一掠角X光繞射圖,該圖顯示利用TIMCTA作為鈦的前驅物的非晶氧化鈦層之特徵波峰;圖15顯示一掠角X光繞射圖,該圖顯示由兩種不同前驅物(TiCl4 以及TIMCTA)所形成的具有金紅石結構之氧化鈦層,兩種氧化鈦層之下皆具有一氧化鐠層。
71‧‧‧基板
72‧‧‧第一氧化層
73‧‧‧第二氧化層
74‧‧‧第三氧化層
75‧‧‧上電極

Claims (15)

  1. 一種疊層結構,包含:一基板;一第一氧化層,疊置於該基板上;一第二氧化層,疊置於該第一氧化層上,該第二氧化層包含氧化鐠;以及一第三氧化層,疊置於該第二氧化層上,該第三氧化層包含氧化鈦,其中氧化鈦具有一金紅石結構,且氧化鐠疊置於該金紅石結構之氧化鈦下面。
  2. 根據請求項1所述之疊層結構,其中該第一氧化層含有釕以及氧化釕。
  3. 根據請求項1所述之疊層結構,其中該第二氧化層之厚度介於0.1奈米至1.0奈米之間。
  4. 根據請求項1所述之疊層結構,其中該基板為一電容之下電極,並包含RuSi、Ti、TiSi、TiN、或TaN。
  5. 根據請求項4所述之疊層結構,進一步包含一頂層,置放於該第三氧化層之上,其中該頂層為該電容之上電極,並包含RuSi、Ti、TiSi、TiN、或TaN。
  6. 一種疊層結構的製備方法,包含下列步驟:形成一氧化釕層於一基板上;形成一氧化鐠層於該氧化釕層之上;以及形成一氧化鈦層於該氧化鐠層上;其中形成於該氧化鐠層上的氧化鈦層具有一金紅石結構。
  7. 根據請求項6所述之製備方法,其中該氧化釕層之厚度介 於4奈米至10奈米之間。
  8. 根據請求項6所述之製備方法,其中形成該氧化鐠層之步驟包含:依序利用鐠的前驅物與氧化劑,進行至少5個週期的原子層沈積製程,以形成該氧化鐠層,其厚度介於0.1奈米至1.0奈米之間。
  9. 根據請求項8所述之製備方法,其中該鐠的前驅物包含Pr(Cp)3 ,且該氧化劑包含臭氧。
  10. 根據請求項6所述之製備方法,其中形成該氧化鈦層之步驟包含:依序利用鈦的前驅物與氧化劑,進行一預定週期的原子層沈積製程,以形成該氧化鈦層,其厚度至少為5.0奈米;以及其中在該等原子層沈積製程中,該基板的溫度係保持於攝氏150度至攝氏500度之間。
  11. 根據請求項10所述之製備方法,其中該鈦的前驅物包含TiCl4 、TTIP、TIMCTA、或其混合物,且該氧化劑包含臭氧。
  12. 根據請求項10所述之製備方法,其中形成該氧化鈦層的步驟進一步包含一摻雜製程,其依序使用鈦的前驅物、摻雜物的前驅物、以及氧化劑於該等原子層沈積製程中。
  13. 根據請求項12所述之製備方法,其中該鈦的前驅物包含TiCl4 、TTIP、TIMCTA、或其混合物,該摻雜物的前驅物包含TMA,且該氧化劑包含臭氧。
  14. 根據請求項6所述之製備方法,其中形成該氧化鐠層的步 驟進一步包含一氧化處理製程,該氧化處理製程利用的氣體包含氧氣。
  15. 根據請求項6所述之製備方法,進一步包含形成一頂層於該氧化鈦層之上,其中該基板為一電容之下電極,且該頂層為該電容之上電極。
TW101127131A 2012-01-12 2012-07-27 金紅石結構氧化鈦的製備方法及其疊層結構 TWI482874B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US13/348,761 US8659869B2 (en) 2012-01-12 2012-01-12 Method for forming rutile titanium oxide and the stacking structure thereof

Publications (2)

Publication Number Publication Date
TW201329278A TW201329278A (zh) 2013-07-16
TWI482874B true TWI482874B (zh) 2015-05-01

Family

ID=48755652

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101127131A TWI482874B (zh) 2012-01-12 2012-07-27 金紅石結構氧化鈦的製備方法及其疊層結構

Country Status (3)

Country Link
US (1) US8659869B2 (zh)
CN (1) CN103208477B (zh)
TW (1) TWI482874B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ES2673878T3 (es) * 2014-12-10 2018-06-26 Goo Chemical Co., Ltd. Composición líquida resistente a soldadura y tarjeta de circuitos impresos revestida
US20160233322A1 (en) * 2015-02-06 2016-08-11 G-Force Nanotechnology Ltd. Method for fabricating chalcogenide films
JP2016155123A (ja) * 2015-02-20 2016-09-01 国立大学法人 大分大学 アンモニア合成触媒とその製造方法
CN107540014B (zh) * 2016-06-27 2019-08-16 中国科学院金属研究所 一种异质种子中孔单晶金红石二氧化钛可控生长制备方法
CN117410365A (zh) * 2023-12-15 2024-01-16 宁波长阳科技股份有限公司 一种太阳能电池组件反光膜及其制备方法、应用

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100397644C (zh) * 2003-08-13 2008-06-25 三星电子株式会社 半导体设备的电容器和使用同样电容器的存储器设备
US7482242B2 (en) * 2005-09-21 2009-01-27 Samsung Electronics Co., Ltd. Capacitor, method of forming the same, semiconductor device having the capacitor and method of manufacturing the same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7042043B2 (en) * 2001-08-30 2006-05-09 Micron Technology, Inc. Programmable array logic or memory devices with asymmetrical tunnel barriers
US6844260B2 (en) * 2003-01-30 2005-01-18 Micron Technology, Inc. Insitu post atomic layer deposition destruction of active species
US7081421B2 (en) * 2004-08-26 2006-07-25 Micron Technology, Inc. Lanthanide oxide dielectric layer
TWI332669B (en) * 2006-12-22 2010-11-01 Taiwan Textile Res Inst Flexible supercapacitor and method for electrode fabrcation thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100397644C (zh) * 2003-08-13 2008-06-25 三星电子株式会社 半导体设备的电容器和使用同样电容器的存储器设备
US7482242B2 (en) * 2005-09-21 2009-01-27 Samsung Electronics Co., Ltd. Capacitor, method of forming the same, semiconductor device having the capacitor and method of manufacturing the same

Also Published As

Publication number Publication date
CN103208477A (zh) 2013-07-17
US8659869B2 (en) 2014-02-25
TW201329278A (zh) 2013-07-16
US20130182367A1 (en) 2013-07-18
CN103208477B (zh) 2015-09-30

Similar Documents

Publication Publication Date Title
TWI312542B (en) Atomic layer deposited titanium aluminum oxide films
TWI482221B (zh) 形成金紅石二氧化鈦之方法以及形成半導體結構之相關方法
KR101123433B1 (ko) 고 유전률을 갖는 구조물을 형성하는 방법 및 고 유전률을 갖는 구조물
TWI482874B (zh) 金紅石結構氧化鈦的製備方法及其疊層結構
JP5888916B2 (ja) 金属−絶縁体−金属キャパシタおよびその製造方法
US8649154B2 (en) Method for producing a metal-insulator-metal capacitor for use in semiconductor devices
US20060289921A1 (en) Method of manufacturing a capacitor for semiconductor device
Kim et al. Atomic layer deposition of titanium dioxide films using a metal organic precursor (C12H23N3Ti) and H2O (DI water)
US8563392B2 (en) Method of forming an ALD material
Aarik et al. Atomic layer deposition of rutile-phase TiO2 on RuO2 from TiCl4 and O3: growth of high-permittivity dielectrics with low leakage current
KR101116166B1 (ko) 반도체 소자의 커패시터 및 그 제조 방법
TW201044426A (en) Capacitor and process for manufacturing capacitor
JP2012174707A (ja) 半導体装置の製造方法
US9202860B2 (en) Method for fabricating capacitor having rutile titanium oxide dielectric film
KR101060771B1 (ko) 반도체 소자의 전극 제조 방법
KR20190060530A (ko) 이산화티타늄 박막을 포함하는 고유전막 형성 방법
Henegar Surface Chemistry and Interface Evolution during the Atomic Layer Deposition of High-k Metal Oxides on InAs (100) and GaAs (100) Surfaces
WO2012049735A1 (ja) Pzt薄膜の形成方法及び半導体装置の製造方法