JP5884922B2 - 積層型電子装置およびその製造方法 - Google Patents

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Description

本発明は、基板が配置された基板層と部品が配置された部品層とが交互に積層された積層型電子装置およびその製造方法に関する。
近年の電子機器の小型化に伴い、これに搭載される電子装置の小型化が要求されているため、従来では、図6に示すように、その表面および内部に配線パターンが形成された配線基板と、部品が配置された部品層とが交互に積層された積層型電子装置が提案されている(特許文献1参照)。
この積層型電子装置100は、それぞれ表面および内部に電気回路を構成する配線パターンが形成された配線基板からなる複数の基板層101と、それぞれ半導体素子103が熱硬化性樹脂組成物104で被覆されてなる複数の部品層102とを備え、その下面に外部接続用の接続端子105が形成された基板層101を最下層として、配線基板101と部品層102とが交互に上下に積層される。
この場合、各部品層102に配置される各半導体素子103は、各々、部品層102の上下側の両配線基板の一方の主面に実装される。そして、各部品層102には、各々、上下側に配置された両配線基板どうしを接続する層間接続導体106が形成され、各基板層101の配線基板、各部品層102の半導体素子103および層間接続導体106により3次元的な配線構造を有する電気回路等が形成される。したがって、単層の配線基板に半導体素子等の部品を配置して2次元的に電気回路を形成する従来の積層型電子装置と比較して、基板層101の配線基板の主面の面積を小さくすることができるため、積層型電子装置100の小型化を図ることができる。
特開2006−120935号公報(段落0023、段落0117、段落0118、図16等参照)
ところで、近年の電子機器に搭載される電子装置には、上記したような基板層101の配線基板の主面の面積を小さくすることによる小型化のみならず、積層方向の高さを抑える薄型化も要求されている。しかしながら、上記特許文献1に記載の積層型電子装置100では、部品層102の上下側には必ず基板層101の配線基板があるため、当該部品層102に配置される半導体素子103の高さよりも上下側の両配線基板101の間隔を小さくすることができない。
また、例えば、一の部品層102の上側に位置する配線基板101にグランド電極を形成した場合、当該部品層102の上下側に位置する両基板層101の配線基板の間隔を小さくすると、部品層102に配置された半導体素子103とグランド電極との間の浮遊容量が増大したり、下側に位置する基板層101の配線基板に形成された配線パターンとグランド電極との間の浮遊容量が増大したりするため、意図的に上下側の両基板層101の間隔を大きくせざるを得ない場合もある。このように、従来の積層型電子装置100は、薄型化を図る上での設計上の制約が多い。
さらに、例えば、最上層の配線基板101に形成された配線パターンと最下層の配線基板101の外部接続用の接続端子105とを接続させたい場合であっても、1つの層間接続導体106で直接接続させることができず、それら最上下層の間の基板層101の配線基板に形成された配線パターンやビア導体等を介して接続する必要があり、寄生インダクタンスが増大するという問題も生じる。
本発明は、上記した課題に鑑みてなされたものであり、積層型電子装置の設計自由度の向上を図ることを第1の目的とする。また、積層型電子装置の薄型化を図ることを第2の目的とする。
上記した目的を達成するために、本発明の積層型電子装置は、基板が配置された基板層と、少なくとも1つの部品が配置された部品層とが交互に上下に積層されて成る積層型電子装置において、当該部品層の上側に位置する基板層である上側基板層の基板および当該部品層の下側に位置する基板層である下側基板層の基板のうちの一方に接続されるとともに、当該部品層の前記部品の周囲を囲うように配置された層間接続用の複数の柱状導体を備え、前記上側基板層の基板、前記下側基板層の基板、前記部品および前記各柱状導体が樹脂により被覆されており、前記上側基板層および前記下側基板層のうちの一方の基板層の基板には、平面視で他方の基板層の基板に重ならない非重合領域が形成され、当該部品層は前記非重合領域の位置に配置された少なくとも1つの前記部品を有し、前記各柱状導体の少なくとも1つは、前記一方の基板層の基板の前記非重合領域に配置されてその一端が前記一方の基板層の基板に接続され、その他端が前記樹脂の表面から露出していることを特徴としている。
このように構成することにより、上側基板層および下側基板層のうちの一方の基板層の基板に、平面視で他方の基板層の板に重ならない非重合領域が形成される。この場合、非重合領域に対応する他方の基板層の領域には基板が配置されないため、当該非重合領域の他方の基板層側に設計上必要なスペースを確保することができる。すなわち、上下側基板層の間隔を変えずに、当該部品層にその高さが上下基板層の間隔よりも大きい部品を配置したり、下側基板層の基板と上側基板層の1つ上の基板層の基板とを上側基板層の基板を介さずに直接層間接続導体で接続したりすることができるため、積層型電子装置の設計自由度の向上を図ることができ、これにより本発明の第1の目的を達成することができる。また、各柱状導体を部品の周囲を囲うように配置することで、各柱状導体をICやチップ部品に対する外部からの不要な電磁波を遮断するシールド部材として利用することができる。また、柱状導体の他端を樹脂の表面から露出させることにより、当該柱状導体を外部のマザー基板等との接続用の外部接続端子として利用することができる。また、当該柱状導体は、その一端が一方の基板層の基板の非重合領域に接続された状態で、その他端が他方の基板層の基板に接続されずに樹脂の表面に露出するため、他方の基板層の基板に形成された配線パターンやビア導体を介して樹脂の表面に引き出される場合と比較して、柱状導体の他端と他方の基板層の基板との接続箇所での接続抵抗を無くすことができ、引き出し経路が長くなることに起因した寄生インダクタンスの増加を防止することができる。
また、前記上側基板層の基板および前記下側基板層の基板のうち、いずれか一方の平面視における面積が他方よりも小さくてもかまわない。このように、上側基板層の基板および下側基板層の基板のうちの一方の平面視における面積を他方よりも小さくすることにより、この他方の基板層の基板に設計上必要なスペースを確保するための非重合領域を形成することができる。
また、前記非重合領域の位置に配置された前記部品積層方向における高さが、前記上側基板層の基板および前記下側基板層の基板の対向主面どうしの間隔よりも大きくなるようにしてもよい。このように構成することにより、その高さが上側基板層の基板と下側基板層の基板の対向主面どうしの間隔よりも大きな部品を部品層に配置しても、上側基板層と下側基板層との間隔を部品に合わせて大きくする必要がないため、積層型電子装置の低背化を図ることができ、これにより本発明の第2の目的を達成することができる。
また、当該部品層は、前記上側基板層の基板と前記下側基板層の基板とが平面視で相互に重なる重合領域の位置に配置された少なくとも1つの前記部品を有するようにしてもよい。このように構成することにより、部品層の重合領域の位置にも部品を配置することができるため、部品の高密度実装化を図ることができる。
また、前記重合領域に配置された前記部品はICであり、前記ICは、前記上側基板層の基板および前記下側基板層の基板のうちの一方に実装され、前記ICの実装面と反対側面が、前記上側基板層の基板および前記下側基板層の基板のうちの他方に接していてもよい。このようにすると、ICの発熱性が高い場合であっても、その発生熱が他方の基板層の基板に形成された配線電極等に伝導して放熱されるため、ICの放熱特性が向上する。
また、前記他方の基板層の基板は、前記一方の基板層の基板との対向主面と反対側の主面が前記樹脂の表面から露出され、当該露出された主面に外部接続用の接続端子が設けられていてもよい。このように構成することにより、その他端が樹脂の表面に露出した柱状導体および他方の基板層の基板に設けられた接続端子の両方を用いて外部と接続することができる。また、基板に設けられた接続端子は、樹脂の熱膨張・収縮の影響を受けにくいため、外部との接続信頼性の向上を図ることができる。
また、本発明にかかる積層型電子装置の製造方法は、第1の基板と、それぞれ一端が前記第1の基板の一方主面に接続され前記一方主面の所定領域を囲むように配列された複数の第1柱状導体とを備える第1部材を準備する第1準備工程と、その主面の面積が前記第1の基板の主面の面積よりも小さい第2の基板と、それぞれ一端が前記第2の基板の一方主面に接続され、前記第2の基板の一方主面に実装される部品を囲うように配列された複数の第2柱状導体とを備える第2部材を準備する第2準備工程と、前記各第1柱状導体による囲繞領域内に前記第2部材を配置する配置工程と、前記第1部材および前記第2部材を樹脂により封止する樹脂封止工程とを備えることを特徴としている。
このように構成することにより、第1の基板に、平面視で第2の基板と相互に重ならない非重合領域を容易に形成することができるため、その内部に設計上必要なスペースを確保することができる積層型電子装置を容易に製造することができる。
また、各第1柱状導体は、それぞれ一端が第1の基板の一方主面に接続されるとともに、当該一方主面の所定領域を囲むように配列され、これらの各第1柱状導体による囲繞領域内に前記第2部材が配置されるため、各第1柱状導体それぞれの他端は第2部材の第2の基板に接続されない。したがって、第1の基板と外部のマザー基板等とを第2の基板に形成された配線パターンやビア導体を介さずに各第1柱状導体により直接接続することができる積層型電子装置を製造することができる。
また、第2の基板に実装された部品は、各第2柱状導体により囲まれているため、部品のシールド特性が優れた積層型電子装置を製造することができる。
また、各第1柱状導体を外部接続用の接続導体として利用することができるとともに、各第2柱状導体が第1の基板と第2の基板とを接続する接続導体として機能する積層型電子装置を製造することができる。
本発明によれば、上側基板層および下側基板層のうちの一方の基板層の基板に、平面視で他方の基板層の板に重ならない非重合領域が形成される。この場合、非重合領域に対応する他方の基板層の領域には基板が配置されないため、当該非重合領域の他方の基板層側に設計上必要なスペースを確保することができ、これにより、積層型電子装置の設計自由度の向上を図ることができる。
本発明の第1実施形態にかかる積層型電子装置の断面図である。 図1の積層型電子装置の製造方法を説明するための図である。 本発明の第2実施形態にかかる積層型電子装置の断面図である。 図3の積層型電子装置の製造方法を説明するための図である。 本発明の第3実施形態にかかる積層型電子装置の断面図である。 従来の積層型電子装置の断面図である。
<第1実施形態>
本発明の第1実施形態にかかる積層型電子装置の構成について、図1を参照して説明する。なお、図1は第1実施形態にかかる積層型電子装置の断面図である。
この実施形態にかかる積層型電子装置1は、基板が配置された基板層と、少なくとも1つの部品が配置された部品層とが交互に上下に積層されてなり、電子機器のマザー基板等に実装されて、当該電子機器に形成される電気回路の一部を構成するものである。
具体的には、積層型電子装置1は、基板2a1が配置された第1基板層2a(本発明における「上側基板層」に相当)と、部品としてSiやGaAs等で形成された半導体素子であるIC4aとチップコンデンサやチップインダクタ等からなるチップ部品5とが配置された第1部品層3a(本発明における「当該部品層」に相当)と、基板2b1が配置された第2基板層2b(本発明における「下側基板層」に相当)と、部品としてIC4bが配置された第2部品層3bとで形成される。なお、以下では、第1基板層2aの基板2a1を「第1の基板2a1」と、第2基板層2bの基板2b1を「第2の基板2b1」という場合もある。
また、積層型電子装置1は、上記構成に加えて、それぞれの一端が第1基板層2aの基板2a1の下側の主面(本発明における「第1の基板の一方主面」に相当)に接続された複数の第1柱状導体6aと、それぞれの一端が第2基板層2bに配置された基板2b1の下側の主面(本発明における「第2の基板の一方主面」に相当)に接続された複数の第2柱状導体6bと、第1基板層2aの基板2a1の下側に位置する両IC4a,4b、チップ部品5、第2基板層2bの基板2b1、各柱状導体6a,6bを被覆する樹脂7とを備えている。
第1基板層2aの基板2a1および第2基板層2bの基板2b1は、それぞれガラスエポキシ樹脂、ガラス、セラミック等で形成することができ、その両主面には配線パターンが形成されるとともに、その内部にビア導体等が形成される。また、第2基板層2bの基板2b1の平面視における面積は、第1基板層2aの基板2a1の面積よりも小さく、各層2a,2b,3a,3bが積層された状態で、第1基板層2aの基板2a1には、平面視で第2基板層2bの基板2b1と相互に重ならない非重合領域が形成される。なお、第1基板層2aの基板2a1の平面視における面積を第2基板層2bの基板2b1の面積よりも小さくして、第2基板層2bの基板2b1に非重合領域を形成する構成であってもよい。また、例えば、平面視における第1基板層2aの基板2a1の面積と第2基板層2bの基板2b1面積とが同じ面積になるように両基板2a1,2b1を形成して、積層方向と垂直な方向に両基板2a1,2b1をずらして配置することにより、両基板2a1,2b1それぞれに非重合領域を形成する構成であってもよい。
第1部品層3aに配置されるIC4aおよびチップ部品5は、それぞれ第1基板層2aの基板2a1の下側の主面に実装され、第2部品層3bに配置されるIC4bは、第2基板層2bの基板2b1の下側の主面に実装される。これらの各部品4a,4b,5の実装は、周知の表面実装技術により行われる。このとき、第1部品層3aに実装されるチップ部品5の高さは、第1基板層2aの基板2a1の下側の主面および第2基板層2bの基板2b1の上側の主面の間隔、すなわち、両基板2a1,2b1の対向主面どうしの間隔よりも大きいが、第1基板層2aの基板2a1の非重合領域の位置に配置されることで、チップ部品5が第2基板層2bの基板2b1に干渉するのが防止されている。
各第1柱状導体6aは、各々、Cu等からなる線材を加工して形成されたピン状の導体であり、それぞれの一端が第1基板層2aの基板2a1の下側の主面の非重合領域に接続されるとともに、第1部品層3aに配置されるIC4aおよびチップ部品5を囲うように配列される。また、それぞれの他端が樹脂7の表面から露出している。なお、各第1柱状導体6aは、必ずしも上記部品4a,5を囲うように配列されていなくてもよく、その一端が第1基板層2aの基板2a1の非重合領域に接続されるものであれば、どこに配設されていてもよい。
各第2柱状導体6bは、各々、Cu等からなる線材を加工して形成されたピン状の導体であり、それぞれの一端が第2基板層2bの基板2b1の下側の主面に接続されるとともに、第2部品層3bに配置されるIC4bを囲うように配列される。また、それぞれの他端が樹脂7の表面から露出している。なお、各第2柱状導体6bも、必ずしも第2部品層3bに配置されるIC4bを囲うように配列されていなくてもよい。また、各柱状導体6a,6bとして、ポスト電極やビアホールに導電性ペーストを充填してなるビア導体を形成する構成であってもかまわない。
また、第1基板層2aの基板2a1に実装されるIC4aの実装面と反対面を、第2基板層2bの基板2b1の他方主面(IC4bおよび各第2柱状導体6bそれぞれの一端が接続される一方主面と反対面)に接するように、各第1柱状導体6aおよび各第2柱状導体6bそれぞれの長さを調整してもよい。このように構成することにより、第1基板層2aの基板2a1に実装されるIC4aから発生する熱が第2基板層2bの基板2b1に形成された配線パターン等を伝導して放熱されるため、第1基板層2aの基板2a1に実装されるIC4aの放熱特性が向上する。
樹脂7は、第1基板層2aの基板2a1の下側に位置する各IC4a,4b、チップ部品5、第2基板層2bの基板2b1、各柱状導体6a,6bを被覆するものであり、例えばエポキシ樹脂で形成される。
次に、積層型電子装置1の製造方法について、図2を参照して説明する。なお、図2は、積層型電子装置1の製造方法を説明するための図であり、(a)〜(f)は製造方法の各工程を示している。
まず、図2(a)に示すように、その表面や内部に配線パターンやビア導体が形成された第1の基板2a1の一方主面にIC4aおよびチップ部品5を周知の表面実装技術を用いて実装する。
次に、図2(b)に示すように、複数の第1柱状導体6aを、第1の基板2a1の一方主面の所定領域を囲うように、すなわち、実装したIC4aおよびチップ部品5を囲うように配列して、それぞれの一端を第1の基板2a1の一方主面に接続することにより、第1の基板2a1、IC4a、チップ部品5および各第1柱状導体6aを備える第1部材8aを準備する(第1準備工程)。このとき、各第1柱状導体6aにより、後述する第2部材8bを配置するための囲繞領域が形成される。なお、IC4aおよびチップ部品5の実装および各第1柱状導体6aの基板2a1への接続の順番は、逆であってもかまわない。すなわち、各第1柱状導体6aを備える第1の基板2a1にIC4aおよびチップ部品5を実装して第1部材8aを準備してもよい。
次に、図2(c)に示すように、その主面の面積が第1の基板2a1の主面の面積よりも小さい第2の基板2b1の一方主面にIC4bを実装した後、複数の第2柱状導体6bを、実装したIC4bを囲うように配列して、それぞれの一端を第2の基板2b1の一方主面に接続することにより、第2の基板2b1、IC4bおよび各第2柱状導体6bを備える第2部材8bを準備する(第2準備工程)。なお、この場合もIC4bの実装および各第2柱状導体6bの第2の基板2b1への接続の順番が逆であってもかまわない。
次に、図2(d)に示すように、一方主面に接着シート(図示せず)等が貼り付けられた支持体9の一方主面に第2部材8bの各第2柱状導体6bそれぞれの他端を接着するとともに、第1部材8aの各第1柱状導体6aによる囲繞領域内に第2部材8bが配置されるように第1部材8aを配置して、各第1柱状導体6aそれぞれの他端を支持体9の一方主面に接着する(配置工程)。このとき、その高さが第1の基板2a1および第2の基板2b1の対向主面どうしの間隔よりも大きいチップ部品5が第2の基板2b1に干渉しない位置に第1部材8aおよび第2部材8bを配置する。このように配置することで、第1の基板2a1には、平面視で第2の基板2b1に重ならない非重合領域が形成され、当該非重合領域の位置に、第1部材8aの各第1柱状導体6aおよびチップ部品5が配置されることになる。
次に、図2(e)に示すように、第1の基板2a1の一方主面と支持体9の一方主面との間に樹脂を充填し、例えば、180℃程度の温度で樹脂を硬化させる。これにより、第1部材8aの第1の基板2a1に実装されたIC4a、チップ部品5および各第1柱状導体6a並びに第2部材8bが樹脂により被覆される。
最後に、図2(f)に示すように、支持体9を剥離することにより積層型電子装置1を製造する。このとき、各第1柱状導体6aおよび各第2柱状導体6bそれぞれの他端が樹脂の表面から露出する。なお、支持体9と樹脂7との境界面を研磨または研削して、各第1柱状導体6aおよび各第2柱状導体6bの長さを調節したり、それぞれの他端が確実に露出させるようにしたりしてもよい。
したがって、上記した実施形態によれば、第1基板層2aの基板2a1に、平面視で第2基板層2bの基板2b1と相互に重ならない非重合領域が形成されるため、第1基板層2aの基板2a1の非重合領域の下側の領域に、第2基板層2bの基板2b1に邪魔されないスペースを確保することができる。したがって、第1基板層2aの基板2a1と第2基板層2bの基板2b1との間隔を変えずに、当該スペース内に背の高いチップ部品5を配置したり、各第1柱状導体6aを第2基板層2bの基板2b1を介さずに直接外部と接続したりすることができるため、積層型電子装置1の設計自由度の向上を図ることができる。
また、第2基板層2bの基板2b1の平面視における面積を第1基板層2aの基板2a1よりも小さくすることにより、第1基板層2aの基板2a1に容易に非重合領域を形成することができる。
また、その高さが第1基板層2aの基板2a1および第2基板層2bの基板2b1の対向主面どうしの間隔よりも大きい第1部品層3aのチップ部品5を、第1部品層3aにおける第1基板層2aの基板2a1の非重合領域の位置に配置することにより、チップ部品5の高さに応じて第1基板層2aの基板2a1および第2基板層2bの基板2b1の対向主面どうしの間隔を大きくする必要がないため、一の部品層の上下側に配置される両基板層の基板どうしが平面視で重ならない非重合領域を有さない従来の積層型電子装置と比較して、積層型電子装置1の低背化を図ることができる。
また、第1基板層2aの基板2a1と第2の基板層2bの基板2b1との間隔を小さくした場合であっても、第1基板層2aの基板2a1の非重合領域にグランド電極を形成すれば、第1部品層3aにおける第1基板層2aの基板2a1および第2基板層2bの基板2b1の重合領域の位置に配置されたIC4aと当該グランド電極との間に生じる浮遊容量や、第2基板層2bの基板2b1に形成された配線パターンと当該グランド電極との間に生じる浮遊容量を小さくすることができる。したがって、これらの浮遊容量の影響を避けるために部品層の上下側の両基板層どうしを所定距離離す必要があった従来の積層型電子装置と比較して、積層型電子装置1の低背化を図ることができる。
また、第1部品層3aにおける第1基板層2aの基板2a1および第2基板層2bの基板2b1どうしが平面視で相互に重なる重合領域の位置にもIC4aが配置されるとともに、第2部品層3bにおける当該重合領域の位置にもIC4bが配置されるため、部品4,5の高密度実装化を図ることができる。
また、各第1柱状導体6aは、第1部品層3aに配置されるIC4aおよびチップ部品5を囲むように配列されるとともに、各第2柱状導体は、第2部品層3bに配置されるIC4bを囲むように配列されるため、各第1柱状導体6aおよび各第2柱状導体6bをIC4a、IC4bやチップ部品5に対する外部からの不要な電磁波を遮断するシールド部材として利用することができる。
また、各第1柱状導体6aおよび各第2柱状導体6bは、それぞれの他端が樹脂7の表面から露出しているため、各第1柱状導体6aおよび各第2柱状導体6bそれぞれを外部接続用の接続導体として利用することができる。また、各第1柱状導体6aは、各々、同じ材質の1つの導体で、第2基板層2bの基板2b1に形成された配線パターンやビア導体を介さずに直接樹脂7の表面に引き出されるため、第2基板層2bの基板2b1との接続抵抗をなくすことができたり、引き出し経路が長くなることによる寄生インダクタンスの増加を防止したりすることができる。
また、図2を参照して説明した積層型電子装置1の製造方法によれば、積層型電子装置1は、それぞれ周知の表面実装技術を用いて、IC4aと、チップ部品5と、各第1柱状導体6aとが実装された第1部材8a、および、IC4bと、各第2柱状導体6bとが実装された第2部材8bを所定の位置に配置して支持体9に接着することにより製造することができる。したがって、第1の基板2a1(第1基板層2aの基板2a1)に第2の基板2b1(第2基板層2bの基板2b1)と平面視で重ならない非重合領域を有し、これにより内部に設計上必要なスペースを確保することができる積層型電子装置1を容易に製造することができる。
また、第1の基板2a1および第2の基板2b1の対向主面どうしの間隔よりもその高さが大きいチップ部品5を、第2部材8bの第2の基板2b1と干渉しないように第1部材8aおよび第2部材8bを配置することにより、第1部材8aの第1の基板2a1および第部材8bの第2の基板2b1の対向主面どうしの間隔をチップ部品5の高さに応じて大きくする必要がないため、低背化が図られた積層型電子装置1を製造することができる。
また、各第1柱状導体6aによる囲繞領域内に第2部材8bを配置することにより、各第1柱状導体6aを、各々、同じ材質の1つの導体で、第2の基板2b1に形成された配線パターンやビア導体を介さずに直接樹脂7の表面に引き出すことができるため、第2の基板2b1との接続抵抗をなくし、引き出し経路が長くなることによる寄生インダクタンスの増加を防止することができる積層型電子装置1を製造することができる。
また、各第1柱状導体6aを第1部材8aのIC4aを囲むように配列するとともに、各第2柱状導体6bを第2部材8bのIC4bを囲むように配列するため、IC4a,IC4bのシールド特定が優れた積層型電子装置1を製造することができる。
<第2実施形態>
本発明の第2実施形態にかかる積層型電子装置1aについて、図3を参照して説明する。なお、図3は積層型電子装置1aの断面図である。
この実施形態にかかる積層型電子装置1aが、図1を参照して説明した第1実施形態の積層型電子装置1と異なるところは、図3に示すように、第2部品層3bの代わりに第1基板層2aの上側に第3部品層3cが積層されている点と、第1部品層3aに各第2柱状導体6bが設けられている点と、第2基板層2bの基板2b1の下側の主面が樹脂7の表面から露出している点である。その他の構成は、第1実施形態と同じであるため、同一符号を付すことにより説明を省略する。
この場合、第3部品層3cには、IC4cと2つのチップ部品5が配置され、これらの部品4c,5が樹脂7により被覆される。なお、IC4cおよび両チップ部品5は、周知の表面実装技術を用いて第1基板層2aの基板2a1に実装される。
また、第1部品層3aには、第2基板層2bの基板2b1に実装されたIC4dが配置される。また、第1部品層3aに配置された各第2柱状導体6bそれぞれは、その一端が第2基板層2bの基板2b1に接続されるとともに、その他端が第1基板層2aの基板2a1に接続される。
第2基板層2bの基板2b1は、第1部品層3aのIC4dが実装される主面と反対側の主面が樹脂7の表面から露出しており、その露出した主面に複数の外部接続用の接続端子10が設けられる。各接続端子10は、Ag等の導電性ペーストを用いた印刷技術やめっき処理を施すことにより形成される。
各第1柱状導体6aは、各々、第1実施形態の積層型電子装置1と同様に、その一端が第1基板層2aの基板2a1の非重合領域に接続され、その他端が樹脂7の表面から露出している。
なお、各第2柱状導体6bの長さを調整することにより、第1部品層3aに配置されるIC4dの実装面と反対面を第1基板層2aの基板2a1の下側の主面と接するようにしてもよい。このように構成することで、第1部品層3aに配置されるIC4dの放熱特性が向上する。
次に、この実施形態にかかる積層型電子装置1aの製造方法について、図4を参照して説明する。なお、図4は積層型電子装置1aの製造方法を説明するための図であり、(a)〜(f)は製造方法の各工程を示している。
まず、図4(a)に示すように、第1の基板2a1の一方主面に複数の第1柱状導体6aそれぞれの一端を接続するとともに、第1の基板2a1の他方主面にIC4cおよび2つのチップ部品5を実装することにより、第1の基板2a1、各第1柱状導体6a、IC4cおよび2つのチップ部品5を備える第3部材8cを準備する。このとき、各第1柱状導体6aを第1の基板2a1の一方主面の所定領域を囲むように配列し、後述する第4部材8dを収納するための囲繞領域を形成する。
次に、図4(b)に示すように、その主面の面積が第1の基板2a1の主面の面積よりも小さい第2の基板2b1の一方主面にIC4dを実装した後、このIC4dを囲むように複数の第2柱状導体6bを配列して、それぞれの一端を第2の基板2b1の一方主面に接続することにより、第2の基板2b1、IC4dおよび各第2柱状導体6bを備える第4部材8dを準備する。なお、第2の基板2b1の他方主面には、予め外部接続用の接続端子10がAg等の導電性ペーストを用いた印刷技術やめっき処理等により形成されている。
次に、図4(c)に示すように、第4部材8dを第3部材8cの各第1柱状導体6aによる囲繞領域内に配置して、各第2柱状導体6bそれぞれの他端を第3部材8cの第1の基板2a1の一方主面に接続する。このように、第3部材8cおよび第4部材8dを配置することにより、第3部材8cの第1の基板2a1に第4部材8dの第2の基板2b1と平面視で重ならない非重合領域が形成され、該非重合領域に対応する位置に各第1柱状導体6aが配置されることになる。
次に、図4(d)に示すように、その一方主面に接着シート(図示せず)等が貼り付けられた支持体9の当該一方主面に、第3部材8cの各第1柱状導体6aそれぞれの他端および第4部材8dの第2の基板2b1の各接続端子10が形成された他方主面を接着することにより、支持体9に第3部材8cおよび第4部材8dを固定する。
次に、図4(e)に示すように、第3部材8cおよび第4部材8dが被覆されるように樹脂7を充填し、例えば、180℃の温度で樹脂7を硬化させる。
最後に、図4(f)に示すように、支持体9を剥離することにより積層型電子装置1aを製造する。このとき、各第1柱状導体6aそれぞれの他端および第4部材8dの第2の基板2b1の他方主面が樹脂7の表面から露出する。
この実施形態によれば、各第1柱状導体6aそれぞれの他端および第2基板層2bの基板2b1の各接続端子10が形成された他方主面が樹脂7の表面から露出しているため、各第1柱状導体6aおよび各接続端子10の両方を用いて外部と接続することができる。また、第2基板層2bの基板2b1に形成された各接続端子10は、樹脂7の熱膨張・収縮の影響(例えば、接続端子10の位置ずれ)を受けにくいため、外部との接続信頼性の向上を図ることができる。また、各第1柱状導体6aを第1基板層2aの基板2a1
の非重合領域の位置に配置することにより、第2基板層2bの基板2b1を介さずに、直接外部と接続することができるため、第1実施形態と同様に、第2基板層2bの基板2b1との接続抵抗をなくしたり、引き出し経路が長くなることによる寄生インダクタンスの増加を防止したりすることができる。
また、第2基板層2bの基板2b1の他方主面が樹脂7の表面から露出しているため、積層型電子装置1aの部品4c,4d,5等から発生する熱の放熱特性が向上する。
また、各第2柱状導体6bの他端を第1基板層2aの基板2a1に接続させることにより、各第2柱状導体6bを第1基板層2aおよび第2基板層2bの層間接続導体として利用することができる。
また、図4を参照して説明した積層型電子装置1aの製造方法によれば、第4部材8dの各第2柱状導体6bそれぞれの他端を第3部材8cの第1の基板2a1の一方主面に接続することにより、第3部材8cの第1の基板2a1に第4部材8dの第2の基板2b1と平面視で重ならない非重合領域を形成することができるため、その内部に設計上必要なスペースを有する積層型電子装置1aを製造することができる。
<第3実施形態>
本発明の第3実施形態にかかる積層型電子装置1bについて、図5を参照して説明する。なお、図5は積層型電子装置1bの断面図である。
この実施形態にかかる積層型電子装置1bが、図1を参照して説明した第1実施形態の積層型電子装置1と異なるところは、図5に示すように、第1基板層2aの基板2a1の平面視における面積が第2基板層2bの基板2b1よりも小さく、第2基板層2bの基板2b1に第1基板層2aの基板2a1と平面視で重ならない非重合領域が形成されている点と、第1基板層2aの基板2a1および第2基板層2bの基板2b1それぞれにおいて、第1部品層3aに接する主面と反対側の主面が樹脂7の表面から露出している点である。その他の構成は、第1実施形態と同じであるかこれに相当するものであるため、同一符号を付すことにより説明を省略する。
この場合、第1部品層3aにおける第1基板層2aの基板2a1および第2基板層2bの基板2b1が平面視で相互に重なる重合領域の位置に、第1基板層2aの基板2a1の下側の主面に実装されたIC4eと、第2基板層2bの基板2b1の上側の主面に実装されたIC4fとが対向するように配置され、これらの両IC4e,4fを囲むように第1基板層2aの基板2a1と第2基板層2bの基板2b1とを接続する複数の第3柱状導体6cが配列される。
また、第1基板層2aの基板2a1および第2基板層2bの基板2b1それぞれにおいて、第1部品層3aに接する主面と反対側の主面が樹脂7の表面から露出しており、第2基板層2bの基板2b1の露出した主面には、外部接続用の接続端子10が形成される。
このように、第1基板層2aの基板2a1および第2基板層2bの基板2b1の重合領域において、第1基板層2aの基板2a1および第2基板層2bの基板2b1にそれぞれIC4e、IC4fを実装することで、部品4e,4f,5の高密度実装化を図ることができる。また、各第3柱状導体6cは、IC4e、IC4fを囲むように配列されるため、特に外部からの不要な電磁波の影響を受けやすいIC4e、IC4fのシールド特性を向上させる上で実用的である。また、第1基板層2aの基板2a1の露出した主面にも外部接続用の接続端子を設けて外部と接続させることもできる。
また、第1部品層3aの第2基板層2bの基板2b1の非重合領域の位置に他の柱状導体を設け、その一端を第2基板層2bの基板2b1の上側の主面に接続させ、その他端を樹脂7の表面から露出させるようにしてもよい。このように構成することで、第2基板層2bの基板2b1に接続する当該他の柱状導体を、第1基板層2aの基板2a1を介さずに直接外部と接続させることができる。
なお、本発明は上記した各実施形態に限定されるものではなく、その趣旨を逸脱しない限りにおいて、上記したもの以外に種々の変更を行なうことが可能である。
例えば、上記した各実施形態において、積層型電子装置1,1a,1bを形成する各基板層2a,2bおよび各部品層3a,3b,3cの層数は、上記したものに限らず、さらに多くの層を積層する構成であってもかまわない。
また、各基板層2a,2bに配置される基板2a1,2b1は多層基板であってもよい。
また、本発明は、基板が配置された基板層と部品が配置された部品層とが交互に積層されてなる種々の積層型電子装置に通用することができる。
1,1a,1b 積層型電子装置
2a 第1基板層(上側基板層)
2a1 基板(上側基板層の基板:第1の基板)
2b 第2基板層(下側基板層)
2b1 基板(下側基板層の基板:第2の基板)
3a 第1部品層(部品層)
3b 第2部品層(部品層)
3c 第3部品層(部品層)
4a〜4f IC(部品)
5 チップ部品(部品)
6a 第1柱状導体(柱状導体)
6b 第2柱状導体(柱状導体)
6c 第3柱状導体(柱状導体)
7 樹脂
8a 第1部材
8b 第2部材
8c 第3部材
8d 第4部材
10 接続端子

Claims (7)

  1. 基板が配置された基板層と、少なくとも1つの部品が配置された部品層とが交互に上下に積層されて成る積層型電子装置において、
    当該部品層の上側に位置する基板層である上側基板層の基板および当該部品層の下側に位置する基板層である下側基板層の基板のうちの一方に接続されるとともに、当該部品層の前記部品の周囲を囲うように配置された層間接続用の複数の柱状導体を備え、
    前記上側基板層の基板、前記下側基板層の基板、前記部品および前記各柱状導体が樹脂により被覆されており、
    前記上側基板層および前記下側基板層のうちの一方の基板層の基板には、平面視で他方の基板層の基板に重ならない非重合領域が形成され、
    当該部品層は前記非重合領域の位置に配置された少なくとも1つの前記部品を有し、
    前記各柱状導体の少なくとも1つは、
    前記一方の基板層の基板の前記非重合領域に配置されてその一端が前記一方の基板層の基板に接続され、その他端が前記樹脂の表面から露出していることを特徴とする積層型電子装置。
  2. 前記上側基板層の基板および前記下側基板層の基板のうち、いずれか一方の平面視における面積が他方よりも小さいことを特徴とする請求項1に記載の積層型電子装置。
  3. 前記非重合領域の位置に配置された前記部品積層方向における高さが、前記上側基板層の基板および前記下側基板層の基板の対向主面どうしの間隔よりも大きいことを特徴とする請求項1または2に記載の積層型電子装置。
  4. 当該部品層は、前記上側基板層の基板と前記下側基板層の基板とが平面視で相互に重なる重合領域の位置に配置された少なくとも1つの前記部品を有することを特徴とする請求項1ないし3のいずれかに記載の積層型電子装置。
  5. 前記重合領域に配置された前記部品はICであり、
    前記ICは、前記上側基板層の基板および前記下側基板層の基板のうちの一方に実装され、
    前記ICの実装面と反対側面が、前記上側基板層の基板および前記下側基板層の基板のうちの他方に接していることを特徴とする請求項4に記載の積層型電子装置。
  6. 前記他方の基板層の基板は、前記一方の基板層の基板との対向主面と反対側の主面が前記樹脂の表面から露出され、
    当該露出された主面に外部接続用の接続端子が設けられていることを特徴とする請求項1ないし5のいずれかに記載の積層型電子装置。
  7. 第1の基板と、それぞれ一端が前記第1の基板の一方主面に接続され前記一方主面の所定領域を囲むように配列された複数の第1柱状導体とを備える第1部材を準備する第1準備工程と、
    その主面の面積が前記第1の基板の主面の面積よりも小さい第2の基板と、それぞれ一端が前記第2の基板の一方主面に接続され、前記第2の基板の一方主面に実装される部品を囲うように配列された複数の第2柱状導体とを備える第2部材を準備する第2準備工程と、
    前記各第1柱状導体による囲繞領域内に前記第1の基板の一方主面と前記第2の基板の一方主面とが対向するように第2部材を配置し、前記各第2柱状導体それぞれの他端を前記第1の基板の一方主面に接続する配置工程と、
    前記各第1柱状導体の他端が露出した状態で前記第1部材および前記第2部材を樹脂により封止する樹脂封止工程とを備える
    ことを特徴とする積層型電子装置の製造方法。
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