JP5877246B2 - 異なった少数キャリア寿命を有するチャネル領域を含む装置および方法 - Google Patents

Description

＜優先権出願＞
本願は、２０１１年８月１６日に出願された米国出願番号１３／２１１，０３３に対する優先権を主張し、これは参照により全体として本願に組み込まれる。

より高密度なメモリデバイスは、常に需要がある。メモリデバイスを半導体チップの表面上に横方向に形成すると、多大なチップ面積を使用する。旧来のメモリデバイスを超える、メモリ密度をさらに高めるための、新しい構成による改良されたメモリデバイスが必要とされる。

本発明の実施形態による、メモリデバイスを示す。 本発明の実施形態による、図１Ａからのメモリストリングのブロック図を示す。 本発明の実施形態による、メモリストリングの動作におけるキャリア発生のモデルを示す。 本発明の実施形態による、メモリストリングの動作におけるキャリア発生のモデルを示す。 本発明の実施形態による、メモリストリングのチャネル領域についての電位‐時間グラフを示す。 本発明の実施形態による、別のメモリデバイスを示す。 本発明の実施形態による、別のメモリデバイスを示す。 本発明の実施形態による、メモリデバイスのための処理オペレーションを示す。 本発明の実施形態による、メモリデバイスのための処理オペレーションを示す。 本発明の実施形態による、メモリデバイスのための処理オペレーションを示す。 本発明の実施形態による、メモリデバイスのための処理オペレーションを示す。 本発明の実施形態による、メモリデバイスのための処理オペレーションを示す。 本発明の実施形態による、メモリデバイスのための処理オペレーションを示す。 本発明の実施形態による、メモリデバイスのための処理オペレーションを示す。 本発明の実施形態による、メモリデバイスのための処理オペレーションを示す。 本発明の実施形態による、メモリデバイスのための処理オペレーションを示す。 本発明の実施形態による、メモリデバイスを用いた情報取扱いシステムを示す。

以下の本発明の詳細な説明において、本願の一部を形成する添付の図面に対する参照がなされ、そこで説明のために、本発明が実施され得る具体的な実施形態が示される。これらの実施形態は、当業者が本発明を実施することができるよう、十分に詳細に説明される。他の実施形態が利用されてもよく、および、論理的、電気的変更等がなされ得る。

図１Ａは、基板１０２上に形成された、メモリデバイス１００の形の装置を示す。図１Ｂは、図１Ａからのメモリストリング１０１を示す。電荷蓄積構造１１２（例えば、トンネル誘電体、ポリシリコン、および電荷ブロッキング材料の組み合わせ、窒化物、酸化物、および窒化物の組み合わせ、または現在知られているか、もしくは将来開発される、電荷蓄積機能を提供することができるあらゆる他の材料の組み合わせ）は、図１Ｂに示すように、細長いチャネル領域１１０を実質的に取り囲み、複数のメモリセルゲート１１４（これはまた細長いチャネル領域１１０および電荷蓄積構造（複数可）１１２の各々の横断面を実質的に取り囲み得る）のそれぞれに対応する各々の電荷蓄積構造を形成する。電荷蓄積構造は、単一の構造の各々の複数の部分であってもよく、または複数の分離した別々の構造から成ってもよい。

第１の選択ゲート１２０および第２の選択ゲート１２２は、細長いチャネル領域１１０をソース領域１３０およびドレイン領域１３２に各々選択的に連結するように示される。誘電体１０４は、上述のもの等のコンポーネントの間の空間を埋めることができる。

一例では、細長いチャネル領域１１０は、ｐ型および／または非ドープポリシリコン等の半導体材料から形成される。細長いチャネル領域１１０は、第１の終端１１１が第２の終端１１３および／または中間部分等の細長いチャネル領域１１０の他の部分を形成するために用いられるものとは異なるポリシリコン蒸着活動で形成されるように、複数のプロセス活動において形成されることができる。ソース領域１３０およびドレイン領域１３２は、細長いチャネル領域１１０の第１の終端１１１および第２の終端１１３に各々連結されて示される。一例では、ソース領域１３０およびドレイン領域は、ｎ＋ポリシリコン等のｎ型半導体材料を含む。

動作中、ソース領域１３０、細長いチャネル領域１１０、およびドレイン領域１３２を備えるパスは、途中の信号伝送を可能にする（または阻害する）ように動作する選択ゲート１２０、１２２、メモリセルゲート１１４を持つｎ−ｐ−ｎトランジスタとして働く。コンポーネントは、まとまってメモリストリング１０１を形成する、ソース領域１３０、細長いチャネル領域１１０、ドレイン領域１３２、選択ゲート１２０、１２２、電荷蓄積構造１１２、およびメモリセルゲート１１４を備える。一例では、メモリストリングは、回路の中に構成され、ＮＡＮＤメモリストリングとして動作する。

ビット線１２８等のソース線１２６およびデータ線は、ソース領域１３０およびドレイン領域１３２に各々連結されて示される。ソース線１２６およびビット線１２８は、アルミニウム、銅、もしくはタングステン等の金属、またはこれらもしくは他の導体金属の合金を含むか、それらから成るか、または基本的にそれらから成ることができる。本開示において、「金属」という用語は、金属窒化物、または主に導体として動作する他の金属をさらに含む。

図１Ｂは、図１Ａからのメモリストリング１０１のブロック図を示す。図に示されるいくつかのメモリセルゲート１１４は、説明のみを目的とする。一例では、メモリストリング１０１は、選択ゲート１２０、１２２の間に８個のメモリセルゲート１１４を備える。

チャネル領域１１０は、図１Ａおよび図１Ｂに示すように、第１の再結合領域１０６、および第２の再結合領域１０８（および第１の再結合領域と第２の再結合領域との間の本体領域）を含むことができる。第１の再結合領域１０６および第２の再結合領域１０８は、細長いチャネル領域１１０の一部として形成され、かつ同一の導電型のものであることができる。一例では、第１の再結合領域１０６および第２の再結合領域１０８は、細長いチャネル領域１１０の本体領域の少数キャリア寿命よりも低い少数キャリア寿命を有するように構成される。一例では、第１の再結合領域１０６および第２の再結合領域１０８は、実質的に類似の構成に形成され、実質的に同一の少数キャリア寿命を有する。一例では、第１の再結合領域１０６および第２の再結合領域１０８は、異なる少数キャリア寿命を有し、両方の少数キャリア寿命は、細長いチャネル領域１１０の本体領域の少数キャリア寿命よりも低い。

いくつかの構成および関連付けられる形成のプロセスが、第１の再結合領域１０６および第２の再結合領域１０８について可能である。一例では、第１の再結合領域１０６および第２の再結合領域１０８は、本体領域１１０よりも高濃度にドープされ、より低い少数キャリア寿命を提供する。一例では、細長いチャネル領域（第１の再結合領域１０６および第２の再結合領域１０８を備える）は、ｐ型ドーパントでドープされる。ｐ型ドーパントの例は、ホウ素、アルミニウム、ガリウム、およびインジウムを含むがこれらに限定されない。

ドーピング濃度の一例は、約５×１０^１８原子／ｃｍ^３またはそれ以上の濃度にドープされる第１の再結合領域１０６および第２の再結合領域１０８を持つ、約１×１０^１８原子／ｃｍ^３の濃度にドープされる細長いチャネル領域１１０の本体領域を含む。第１の再結合領域１０６および第２の再結合領域１０８におけるより高いドーピング濃度は、細長いチャネル領域１１０の本体領域におけるものよりも低い少数キャリア寿命をもたらす。別の例は、非ドープの本体領域１１０よりも高い実効濃度にドープされる第１の再結合領域１０６および第２の再結合領域１０８を持つ、非ドープである細長いチャネル領域１１０を含む。

複数のメモリセルゲート１１４の外側の領域におけるより低い少数キャリア寿命は、メモリ動作の間に細長いチャネル領域１１０のより良い選択的隔離を提供するはずである。例えば、消去動作の間、消去のためにストリング１０１が選択され得る。この場合、他のストリング１０１が隔離されることが望ましい。第１の再結合領域１０６および第２の再結合領域１０８において少数キャリア寿命を低くすることにより、電荷が選択されていないストリングを貫流しづらくなり、そしてより高いパフォーマンスとともに、メモリ動作がより信頼性の高いものとなる。

図１Ｃは、細長いチャネル領域１１０、再結合領域１０８、およびメモリセルゲート１１４のモデル例を示す。図は、衝突イオン化領域において、抑止条件の間、消去動作等の動作において、選択されていないストリングについて、キャリア発生が電位降下によって維持されていることを示す。本発明の実施形態の適用なしでは、ブーストされたチャネルが短時間でその電位を失い得る。例えば、図１Ｄは、再結合領域を持たないデバイスのためのチャネル領域電位１５４を示す。図からわかるように、チャネル領域電位１５４は時間とともに低下する。本発明の実施形態によるドーパント加工例を用いると、チャネル領域電位１５２が同一の期間で維持されることがわかっている。

第１の再結合領域１０６および第２の再結合領域１０８についての他の構成および関連付けられる形成のプロセスは、歪みエンジニアリングおよび代替的な材料の選択を含む。歪みエンジニアリングの例では、ドーパント元素を含む可能性があるか、または含まない可能性がある不純物元素が、第１の再結合領域１０６および第２の再結合領域１０８内の格子の内部へと注入されるか、または別様に導入される。不純物元素（複数可）の追加によって格子に提供された歪みは、領域を修正し（すなわち、本体領域とは異なる格子歪み状態を有する領域をもたらす）、これは細長いチャネル領域１１０の本体領域よりも低い少数キャリア寿命を有する領域をもたらす。

代替的な材料の例では、第１の再結合領域１０６および第２の再結合領域１０８は、細長いチャネル領域１１０の本体領域を形成するために用いられるものとは異なる半導体材料から形成される。材質の選択の異なる特性は、再結合領域１０６、１０８において、細長いチャネル領域１１０の本体領域におけるよりも低い少数キャリア寿命をもたらす。図１Ｄは、材料を工夫した例のモデル例を示す。図からわかるように、材料を工夫した例についてのチャネル領域電位１５０は、経時的に維持されるように示される。

一例では、第１の再結合領域１０６および第２の再結合領域１０８は、それぞれ少なくとも選択ゲート１２２、１２０内部の各々の位置から（領域１０６の場合）および／または個々の位置へ（領域１０８の場合）伸張する。図１Ｂは、第１の再結合領域１０６および第２の再結合領域１０８がそれぞれ、選択ゲート１２２、１２０の各々の縁部から、および／または縁部まで伸張する例を示す。

図２は、メモリストリング２０１を示す。メモリストリング２０１は、その間に細長いチャネル領域２１０が連結されたソース領域２３０およびドレイン領域２３２を備える。細長いチャネル領域２１０に隣接し、いくつかの電荷蓄積構造２１２によって細長いチャネル領域２１０から分離されたいくつかのメモリセルゲート２１４が示される。第１の選択ゲート２２０は、細長いチャネル領域２１０の第１の終端２１１に配置され、および第２の選択ゲート２２２は、細長いチャネル領域２１０の第２の終端２１３に配置される。

細長いチャネル領域２１０は、第１の再結合領域２０６および第２の再結合領域２０８（ならびに第１のおよび第２の再結合領域２０６、２０８の間の細長い本体領域）を備える。一例では、第１の再結合領域２０６および第２の再結合領域２０８は、選択ゲート２２０、２２２の縁部の前および／または越えたそれぞれの位置からおよび／または位置へと各々伸張する。図２に示される例では、第１の再結合領域２０６は、選択ゲート２２０の縁部の前の位置から伸張し（例えば、これはメモリセルゲート２１４の縁部２１６から伸張する）、第２の再結合領域２０８は、選択ゲート２２２の縁部を越えた位置まで伸張する（例えば、これはメモリセルゲート２１４の別の縁部２１７まで伸張する）。

図１Ａ、図１Ｂ、および図２は、垂直配向のメモリストリングを図示する。水平および「Ｕ」形を含む他の構成もまた可能である。図３Ａおよび図３Ｂは、「Ｕ」形メモリストリングの例を図示する。図３Ａは、その間に連結された細長いチャネル領域３１０および細長いチャネル領域３１０の長さに沿って位置するいくつかのメモリセルゲート３１４を持つ、ソース領域３３２およびドレイン領域３３４を備えるメモリストリング３００を示す。示される構成において、ソース領域３３２およびドレイン領域３３４は、上向きであり、細長いチャネル領域３１０が「Ｕ」形を形成している。

図３Ａで、細長いチャネル領域３１０は、第１の再結合領域３０６および第２の再結合領域３０８（およびその間の本体領域）を備える。一例では、第１の再結合領域３０６および第２の再結合領域３０８は、より高濃度のドーピング、歪みエンジニアリング、または細長いチャネル領域３１０の本体領域を形成するために用いられるものとは異なる材料選択を用いて上述のとおりに形成される。

図３Ａは、第１の選択ゲート３２０および第２の選択ゲート３２２の各々の縁部から各々伸張する、第１の再結合領域３０６および第２の再結合領域３０８を示す。図３Ｂは、第１の選択ゲート３２０および第２の選択ゲート３２２の各々の縁部の前の位置から伸張する（例えば、いくらかのゲート３１４の縁部３６０からそれぞれ伸張する）第１の再結合領域３５６および第２の再結合領域３５８を持つ、類似のメモリストリング３５０を示す。

上述の図に関連して記載されたように、垂直、水平、および「Ｕ」形等のメモリストリングの数個の異なる構成が可能である。以下の図４Ａ〜図４Ｉは、垂直メモリストリングを形成するために用いられることのできるプロセスの例を説明する。本プロセスは、他の構成と合わせて、前述の構成を形成するための一般的指針として用いられることができる。

図４Ａは、基板４０２の一部上のｎ型にドープされた領域４０４の形成を示す。一例では、基板４０２の一部分がソース線を形成する。一例では、ｎ型にドープされた領域４０４は、ｎ＋になるように、高濃度にドープされる。図４Ｂで、誘電体層４０５が形成され、ポリシリコン４０６の層が形成される。

図４Ｃで、ポリシリコン４０６には、パターニングおよびエッチングをし、ポリシリコン４０６を部分的に隔離する開口４０８を形成する。図４Ｄで、第１の選択ゲート４１６を形成するポリシリコン４０６の一部を通じて第１の再結合領域４１０が形成される。一例では、第１の再結合領域４１０は、ドープしたポリシリコンとして蒸着される。他の例では、第１の再結合領域４１０のための材料が蒸着され、続いて拡散、イオン注入、または他のドーピング方法等によってドープされる。一例では、第１の再結合領域４１０は、ｐ＋になるように、高濃度にドープされる。一例では、第１の再結合領域４１０は、約５×１０^１８原子／ｃｍ^３のドーパント濃度を含む。

一例では、第１の再結合領域４１０は、歪みエンジニアリングによって形成される。歪みエンジニアリングの一例は、ポリシリコン構造を形成することと、第１の再結合領域４１０の格子を歪ませて第１の再結合領域４１０内の少数キャリア寿命を修正する不純物元素を注入するか、または別様にともに形成することとを含む。

一例では、第１の再結合領域４１０は、続いて形成される細長いチャネル領域の本体領域４１２よりも低い少数キャリア寿命を有する材料から形成される。一例では、第１の再結合領域４１０のための材料選択は、ガリウムヒ素、ゲルマニウム等の非シリコン半導体を含む。

図４Ｄに示される例では、第１の再結合領域４１０は、ドープされた領域４０４からポリシリコン４０６を通り、第１の選択ゲート４１６の縁部まで伸張する。他の例では、図２に示されるように、第１の再結合領域４１０は、第１の選択ゲート４１６の縁部を越えていくつかのメモリセルゲートの縁部まで伸張する。多くの実施形態では、第１の再結合領域４１０は、複数の処理オペレーションにおいて形成される細長いチャネル領域の一部である。

図４Ｅは、細長いチャネル領域の本体領域４１２の形成、および細長いチャネル領域の本体領域４１２の長さに沿ったいくつかのメモリセルゲート４１４の形成を示す。一例では、本体領域４１２はｐ型にドープされているが、他の例では異なるようにドープされるか、または非ドープであってもよい。一例では、領域４１２は、約１×１０^１８原子／ｃｍ^３のｐ型ドーパント濃度を含む。前述のとおり、本体領域４１２は、複数の処理オペレーションにおいて形成される細長いチャネル領域の一部である。

図４Ｆは、別のポリシリコン層４１８の形成を示す。図４Ｇで、ポリシリコン層４１８は、パターニングおよびエッチングされて第２の選択ゲート４２０を形成する。示される例では、それぞれの第２の選択ゲート４２０が個別のメモリストリング４２２の専用である一方で、第１の選択ゲート４１６は、２つの隣接するストリング４２２によって共有される。他の例は、メモリデバイス構成の要件に応じ、共有される第２の選択ゲート４２０および個別の第１の選択ゲート４２０の組み合わせを含む。

図４Ｈで、第２の再結合領域４２４は、第２の選択ゲート４２０を通って形成される。第１の再結合領域４１０と同じく、一例では、第２の再結合領域４２４は、ドープされたポリシリコンとして蒸着される。他の例では、第２の再結合領域４２４のための材料が蒸着され、続いて拡散、イオン注入、または他のドーピング方法等によってドープされる。一例では、第２の再結合領域４２４は、ｐ＋になるように、高濃度にドープされる。一例では、第２の再結合領域４２４は、約５×１０^１８原子／ｃｍ^３のドーパント濃度を含む。歪みエンジニアリング、または第１の再結合領域４１０の場合と同じく材料選択等の他の例が第２の再結合領域４２４内で用いられることができ、細長いチャネル領域の本体領域４１２よりも低い少数キャリア寿命を提供する。

図４Ｈに示される例では、第２の再結合領域４２４は、第２の選択ゲート４２０の縁部から伸張する。他の例では、図２に示すように、第２の再結合領域４２４は、いくつかのメモリセルゲート４１４の縁部から伸張する。前述のとおり、第２の再結合領域４２４は、複数の処理オペレーションにおいて形成される細長いチャネル領域の一部分である。

図４Ｉで、第２の再結合領域４２４に接続されるように、ｎ型にドープされた領域４２６が形成される。細長いチャネル領域がｐ型にドープされた領域である実施形態では、ｎ型にドープされた領域４２６、細長いチャネル領域（第２の再結合領域４２４、本体領域４１２、および第１の再結合領域４１０を含む）、およびｎ型にドープされた領域４０４は、メモリストリングとして機能するｎ−ｐ−ｎ接合を形成する。最後に、図４Ｉで、データ線４２８（例えばビット線）が形成され、メモリストリングと接続し、メモリデバイスを形成する。

コンピュータ等の情報取扱いシステムの形をとる装置の実施形態は図５に含まれ、高レベルなデバイス応用の本発明のための実施形態を示す。図５は、上記に記載の本発明の実施形態による１つ以上のメモリデバイス５０７を組み込んだ、情報取扱いシステム５００のブロック図である。情報取扱いシステム５００は、そこで本発明のメモリデバイスが用いられることができる、電子システムの単なる一実施形態である。他の例は、タブレットコンピュータ、カメラ、携帯情報端末（ＰＤＡ）、携帯電話、ＭＰ３プレーヤ、航空機、衛星、軍用車両等を含むがこれらに限定されない。

本例では、情報取扱いシステム５００は、システムの種々のコンポーネントを連結するシステムバス５０２を備えるデータ処理システムを備える。システムバス５０２は、情報取扱いシステム５００の種々のコンポーネント間に通信リンクを提供し、単一のバス、バスの組み合わせ、またはあらゆる他の適切な手法において実装され得る。

チップアセンブリ５０４は、システムバス５０２に連結される。チップアセンブリ５０４は、あらゆる回路または動作可能に互換性のある組み合わせの回路を含み得る。一実施形態では、チップアセンブリ５０４は、あらゆる種類であることができるプロセッサ５０６を備える。本願において用いられる「プロセッサ」とは、マイクロプロセッサ、マイクロコントローラ、グラフィックプロセッサ、デジタル信号プロセッサ（ＤＳＰ）、またはあらゆる他の種類のプロセッサまたはプロセッサ回路等を含むがこれらに限定されない、あらゆる種類の計算回路を意味する。

一実施形態では、メモリデバイス５０７は、チップアセンブリ５０４内に含まれる。一実施形態では、メモリデバイス５０７は、上記に記載の実施形態によるＮＡＮＤメモリデバイス等のメモリデバイスを備える。本願に記載のプロセスによって形成されたメモリデバイス５０７は、別個のデバイスまたはチップとして一体化され（プロセッサ５０６および／または論理５０８と組み合わされてチップアセンブリ５０４の一部を形成しない）、バス５０２に連結されてもよい。

一実施形態では、チップアセンブリ５０４内にプロセッサチップの他に追加的な論理チップ５０８が含まれる。プロセッサの他の論理チップ５０８の例は、アナログ・デジタル変換器を備える。本発明の一実施形態では、カスタム回路、特定用途向け集積回路（ＡＳＩＣ）等の論理チップ５０８上の他の回路もまた含まれる。

情報取扱いシステム５００はまた、外部メモリ５１１を含んでもよく、外部メモリ５１１は、１つ以上のハードドライブ５１２等の、特定の用途に適した１つ以上のメモリ要素および／またはコンパクトディスク（ＣＤ）、フラッシュドライブ、デジタルビデオディスク（ＤＶＤ）、および同等のもの等の取り外し可能な媒体５１３を取扱う１つ以上のドライブを含むことができる。上記の例において説明されるように、構成される半導体メモリダイは、おそらくメモリ５１１の一部として情報取扱いシステム５００内に含まれる。

情報取扱いシステム５００はまた、モニタまたはタッチスクリーン等の表示デバイス５０９、スピーカ等の追加の周辺コンポーネント５１０、およびキーボードおよび／またはコントローラ５１４を含んでもよく、これらはマウス、タッチスクリーン、トラックボール、ゲームコントローラ、声認識デバイス、またはシステムユーザが情報取扱いシステム５００に情報を入力し、およびこのシステムから情報を受信することを許可する、あらゆる他のデバイスを含み得る。

本願において使用される「水平な」という用語は、ウエハまたはダイ等の従来型の平面または基板の表面に、基板の配向に関わらず、平行な平面として定義される。「垂直な」という用語は、上記で定義された水平に対して直角の向きを指す。「〜上の」、「側」（「側壁」に見られる）、「より高い」、「より低い」、「上方の」、「下方の」等の前置詞は、基板の配向に関わらず、基板の表面の頂面にある従来型の平面または表面に関して定義される。以下の詳細な説明は、したがって、制限的な意味に捉えられず、かつ本発明の範囲は、添付の請求項によってのみ、かかる請求項が権利を有する均等物の全体の範囲とあわせて画定される。

本発明のいくつかの実施形態が記載されたが、上記の列挙は網羅的であることを意図するものではない。本願において具体的な実施形態が説明され記載されているが、同一の目的を達成するために計画されたあらゆる配置が、示された具体的な実施形態の代わりとなり得るということは、当業者には認識されるであろう。本願は、本発明のあらゆる適合または変形を含めることを意図する。上記の記述は説明的であることを意図し、制限的であることを意図しないことが理解されるものとする。上記の実施形態および他の実施形態の組み合わせは、上記の説明を閲読すれば当業者には明白となるであろう。

Claims (19)

1. 第１の終端と第２の終端とを有する、細長いチャネル領域があって、
   前記細長いチャネル領域は、前記第１の終端に位置する第１の再結合領域と、前記第２の終端に位置する第２の再結合領域と、前記第１の再結合領域と前記第２の再結合領域との間に挟まれた本体領域と、を含み、
   前記細長いチャネル領域を覆う電荷蓄積構造と、
   前記電荷蓄積構造を介して前記本体領域と相対する複数のメモリセルゲートと、
   前記電荷蓄積構造を介して前記第１の再結合領域と相対する第１の選択ゲートと、
   前記電荷蓄積構造を介して前記第２の再結合領域と相対する第２の選択ゲートと、
   前記第１の終端で、前記第１の再結合領域に隣接して連結されるソース領域と、
   前記第２の終端で、前記第２の再結合領域に隣接して連結されるドレイン領域と、をさらに備え、
   前記第１の再結合領域および前記第２の再結合領域の少なくとも１つは、前記本体領域とは異なる格子歪み状態を有する、
   ことを特徴とする装置。
2. 前記第１の再結合領域および前記第２の再結合領域の少なくとも１つは、前記本体領域とは異なる格子歪み状態を有すると共に、前記本体領域とは異なるドーピング濃度を有する、請求項１に記載の装置。
3. 前記第１の再結合領域および前記第２の再結合領域の少なくとも１つを、前記本体領域とは異なる半導体材料で構成することにより、前記本体領域と異なる格子歪み状態とする、請求項１に記載の装置。
4. 前記第１の再結合領域および前記第２の再結合領域の少なくとも１つの格子内に不純物元素を導入することにより、前記本体領域とは異なる格子歪み状態とする、請求項１に記載の装置。
5. 前記細長いチャネル領域はｐ型にドープされ、前記ソース領域および前記ドレイン領域はｎ型にドープされ、前記第１の再結合領域および前記第２の再結合領域の前記少なくとも１つは、前記本体領域よりも高濃度にドープされる、請求項１に記載の装置。
6. 前記電荷蓄積構造は、誘電体層を含む、請求項１に記載の装置。
7. 前記装置は、ＮＡＮＤメモリストリングのアレイを備える、請求項１に記載の装置。
8. 前記装置は、前記ＮＡＮＤメモリストリングのアレイを備えるメモリデバイスに連結されたプロセッサをさらに備える、請求項７に記載の装置。
9. 前記プロセッサに連結された表示デバイスをさらに備える、請求項８に記載の装置。
10. 互いに連結された再結合領域および本体領域と、
    前記再結合領域に連結され、前記本体領域と反対方向に延在する１つのソースドレイン領域と、
    前記再結合領域および前記本体領域を覆う電荷蓄積構造と、
    前記電荷蓄積構造を介して前記再結合領域と相対する選択ゲートと、
    前記電荷蓄積構造を介して前記本体領域と相対する複数のメモルセルゲートと、を含み、
    前記再結合領域は、前記本体領域とは異なる格子歪み状態を有する、
    ことを特徴とする装置。
11. 前記再結合領域は、前記本体領域とは異なる格子歪み状態を有すると共に、前記本体領域とは異なるドーピング濃度を有する、請求項１０に記載の装置。
12. 前記再結合領域を、前記本体領域とは異なる半導体材料で構成することにより、前記本体領域と異なる格子歪み状態とする、請求項１０に記載の装置。
13. 前記本体領域は、「Ｕ」形を形成する、請求項１０に記載の装置。
14. 前記再結合領域の格子内に不純物元素を導入することにより、前記本体領域とは異なる格子歪み状態とする、請求項１０に記載の装置。
15. メモリストリングを形成する方法であって、
    ソース領域およびドレイン領域を形成することと、
    前記ソース領域および前記ドレイン領域の間に連結される細長いチャネル領域を形成することと、
    前記細長いチャネル領域を覆う電荷蓄積構造を形成することと、
    前記細長いチャネル領域の少なくとも１つの終端を含み、前記ソース領域および前記ドレイン領域のいずれか一方と隣接する終端部分を形成することと、
    前記終端部分と相対する選択ゲートを形成することと、を含み、
    前記細長いチャネル領域の前記終端部分は、前記細長いチャネル領域の他の部分とは異なる格子歪みを有する、方法。
16. ソース領域およびドレイン領域を形成することは、ｎ型にドープされたソース領域およびドレイン領域を形成することを含み、細長いチャネル領域を形成することは、ｐ型にドープされた細長いチャネル領域を形成することを含む、請求項１５に記載の方法。
17. 終端部分を形成することは、ドープされたポリシリコンを、前記細長いチャネル領域の前記他の部分を形成するために用いられるよりも高いドーパント濃度で蒸着して前記終端部分を形成することを含む、請求項１５に記載の方法。
18. 終端部分を形成することは、前記細長いチャネル領域の前記他の部分を形成するために用いられるよりも高いドーパント濃度でドーパントを注入して前記終端部分を形成することを含む、請求項１５に記載の方法。
19. 終端部分を形成することは、前記終端部分の格子内にドーパント元素とは異なる不純物元素を導入することを含む、請求項１５に記載の方法。

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