JP5834888B2 - 環線系統保護継電システムのクロック生成回路 - Google Patents

Description

本発明は、環線系統を保護する環線系統保護継電システムに係り、特に中央通信装置と複数の端末装置間で送受信する時分割多重化情報を多チャンネルＨＤＬＣ回線で伝送するためのクロック生成回路に関する。

一般に、電力系統の保護継電システムは、コンピュータ資源を利用してシステムを構築し、保護対象となる電力系統から収集した系統電圧や系統電流などのディジタル情報を基にディジタル保護演算を行い、事故検出とその事故区間が特定されたときは事故区間に繋がる系統しゃ断器などを開放して事故区間を系統から切り離し、健全区間のみによる電力系統の円滑な運用を図る。

環線系統のディジタル保護継電システムの例を、図６に電力系統と保護継電システムの概略構成で示す。同図において、電力系統は変電所ＳＳから各需要家Ｄ１〜Ｄ３までの線路接続を環線構成とし、線路に断線などの故障が発生した場合にその区間を切り離し、残りの健全区間には迂回路（変電所からみて時計方向と反時計方向の線路）を通して需要家への給電路を確保可能とする。

保護継電システムは、変電所側に設けた中央通信装置ＭＳと、各需要家側に設けた複数の端末装置ＲＳ１、ＲＳ２、ＲＳ３との間を１系と２系の二重化ループ伝送路で結合し、需要家側の各端末装置ＲＳ１〜ＲＳ３が同時刻サンプリングで収集したデータを時分割で多重化して１系伝送路と２系伝送路を通して中央通信装置ＭＳに伝送し、中央通信装置ＭＳは受信した多重化データを需要家別に分離し、この情報と変電所ＳＳ側で同時刻サンプリングで収集したデータを利用して中央継電装置ＣＰが保護演算を行い、この保護演算で事故発生を検出したときには事故発生した需要家を環線系統から切り離す制御情報を含めた多重情報を中央通信装置ＭＳが伝送し、各需要家の各端末装置ＲＳ１〜ＲＳ３は中央通信装置ＭＳから伝送されてくる多重情報から自局宛の機器制御情報を分離抽出し、当該端末装置では当該需要家をそのしゃだん器のトリップで環線系統から取り除き、電力系統の運用を継続可能にする。

この保護継電システムにおける中央通信装置ＭＳと各端末装置ＲＳ１〜ＲＳ３間の情報伝送には、複数の情報を時分割で多重化して送受信する多重情報伝送が行われる。また、保護継電システムの性質から、多重情報伝送処理を実現するため、実時間処理、サイクリック伝送、同時サンプリングのための同期化等が施される。

上記の中央通信装置ＭＳと各端末装置ＲＳ１〜ＲＳ３間の多重情報伝送処理は、図７にフレーム構成の例を示すように、所定のサイクル構成，フレーム構成及びワード構成の伝送フォーマット化処理と、伝送速度等に基づいた送受信処理と、各種インタフェースによる多重分離を行う。

このような時分割多重化情報を多チャンネルＨＤＬＣ（ハイレベル・データ・リンク・コントロール）回線で伝送する場合、各チャンネルのＨＤＬＣ伝送には、データとクロック伝送路が必要である。一般的には、それぞれが独立した回線であるので、それぞれにデータとクロックを独立に用意する。

具体的事例として、特許文献１に挙げられる１９２ＫｂｐｓのＨＤＬＣ回線について説明する。従来は、図８の（ａ）のように、各チャンネルの受信回路に受信用ＤＰＬＬ（ディジタルＰＬＬ）回路を設ける。また、同図の（ｂ）のように、送信回路も同様のＤＰＬＬ回路を設ける。これらは、多重分離のタイミングは、伝送フレームの多重タイミング、分離タイミングによりそのタイミングの基点が定まるからである。

このような設計においては、図８の（ｂ）のように、送信回路において、送信情報の多重タイミングにより多重用ＨＤＬＣ送信クロック（ＴＸ＿ＤＣＬＫ）が生成される。複数回線あれば、それぞれの多重タイミングがタイムスロット毎ずれているので、そのタイミングでＤＰＬＬ回路により生成されたＴＸ＿ＤＬＣＫは、回線毎に異なる。したがって、図９の（ｂ）のように多重回路が１からＮ回路あれば、それぞれのＴＸ＿ＤＣＬＫもＴＸ＿ＤＣＬＫ１からＴＸ＿ＤＣＬＫ＿Ｎ必要になる。

同様に、受信回路においては、受信情報の分離タイミングにより分離用ＨＤＬＣ受信クロック（ＲＸ＿ＤＣＬＫ）が生成される。複数回線あれば、それぞれの分離タイミングがタイムスロット毎ずれているので、そのタイミングでＤＰＬＬ回路により生成されたＲＸ＿ＤＬＣＫは、回線毎に異なることになる。したがって、図９の（ａ）のように分離回路が１からＮ回路あれば、それぞれのＲＸ＿ＤＣＬＫもＲＸ＿ＤＣＬＫ＿１からＲＸ＿ＤＣＬＫ＿Ｎ必要になる。

例えば、多重分離装置の伝送速度が６．３１２ＭＨｚの場合、１クロックは、１５８．４ｎｓであるので、図７のようなフレーム構成においては、９ビット毎に多重、または分離タイミング毎に動作するように設計するのが一般的である。この場合、各ＣＨ（チャンネル）間には９ビット分の時間差があるので、そのＣＨ毎のタイミング生成では、１５８．４ｎｓ×９ビット＝１．４２６μｓ毎ずれたクロック生成回路が必要となる。

特許２６８９５０８「ディジタル保護継電システムの多重情報伝送処理装置」

前記のように、多重化情報を多チャンネルＨＤＬＣ伝送する多重化情報伝送処理において、情報の多重・分離にはＨＤＬＣ受信クロック（ＲＸ＿ＤＣＬＫ）及び送信クロック（ＴＸ＿ＤＣＬＫ）の生成が必要となる。

図１０を使用して受信（分離）時のクロック生成タイミングを詳細に説明する。一般的にデータ分離する各チャンネル毎に、Ｓ／Ｐ（シリアル／パラレル）変換後、直ちにその分離タイミングで下位の伝送１９２Ｋｂｐｓで送信する場合、前記のように、ＣＨ毎に１．４２６μＳｅｃずつデータがずれるため、ＲＸ＿ＤＣＬＫ（１９２ＫＨｚ，周期５．２μＳｅｃ）も同じ時間だけずれることになる。つまり、各ＣＨ間では、ＣＨのタイミングによりクロック（ＲＸ＿ＤＣＬＫ）を生成する場合、ＲＸ＿ＤＣＬＫの共通化はできない。即ち各チャンネル毎にＲＸ＿ＤＣＬＫが必要となる。

したがって、従来の既設計回路は、多重・分離のチャンネル（ＣＨ）タイミングに併せてそれぞれのＣＨ毎の回路で、低速側の通信速度を上位のクロック系と非同期で生成する場合、ＤＰＬＬ回路を構成して、クロックの抽出を行っていた。すなわち、多重・分離チャンネル毎に独立したＤＰＬＬ回路を必要としていた。

本発明の目的は、多重分離するＨＤＬＣ回線毎のクロックを生成するＤＰＬＬ回路の受信クロック回路および送信クロック回路を削減およびクロック端子を削減できる環線系統保護継電システムのクロック生成回路を提供することにある。

本発明は、前記の課題を解決するため、同一タイミングでＨＤＬＣ伝送できる複数チャンネルの送信クロックまたは受信クロックを共通化、もしくは複数チャンネルの送信クロックと受信クロックの両方を共通化するようにしたもので、以下の構成を特徴とする。

（１）電力系統は電源変電所から各需要家までを環線で接続し、電源変電所端に配置する中央通信装置と各需要家端に配置する端末装置間で送受信する時分割多重化情報を多チャンネルＨＤＬＣ回線で伝送し、前記中央通信装置または各端末装置の受信回路は、時分割多重化受信データを一旦シリアル／パラレル（Ｓ／Ｐ）変換し、この変換タイミングで生成するＤＰＬＬ受信クロックで受信データをパラレル／シリアル（Ｐ／Ｓ）変換して時分割多重化情報から分離する環線系統保護継電システムにおいて、
前記ＤＰＬＬ受信クロックを生成するクロック生成回路は、前記シリアル／パラレル（Ｓ／Ｐ）変換するときのＳ／Ｐ変換タイミングの制御により、複数チャンネル間で同一タイミングで前記パラレル／シリアル（Ｐ／Ｓ）変換できる共通のＤＰＬＬ受信クロックを生成することを特徴とする。

（２）電力系統は電源変電所から各需要家までを環線で接続し、電源変電所端に配置する中央通信装置と各需要家端に配置する端末装置間で送受信する時分割多重化情報を多チャンネルＨＤＬＣ回線で伝送し、前記中央通信装置または各端末装置の送信回路は、送信データを一旦パラレル／シリアル（Ｐ／Ｓ）変換し、この変換タイミングで生成するＤＰＬＬ送信クロックで送信データをシリアル／パラレル（Ｓ／Ｐ）変換して多重化する環線系統保護継電システムにおいて、
前記ＤＰＬＬ送信クロックを生成するクロック生成回路は、前記パラレル／シリアル（Ｐ／Ｓ）変換するときのＰ／Ｓ変換タイミングの制御により、複数チャンネル間で同一タイミングで前記シリアル／パラレル（Ｓ／Ｐ）変換できる共通のＤＰＬＬ送信クロックを生成することを特徴とする。

（３）電力系統は電源変電所から各需要家までを環線で接続し、電源変電所端に配置する中央通信装置と各需要家端に配置する端末装置間で送受信する時分割多重化情報を多チャンネルＨＤＬＣ回線で伝送し、前記各端末装置の受信回路は、時分割多重化受信データを一旦シリアル／パラレル（Ｓ／Ｐ）変換し、この変換タイミングで生成するＤＰＬＬ受信クロックで受信データをパラレル／シリアル（Ｐ／Ｓ）変換して時分割多重化情報から分離し、前記各端末装置の送信回路は、送信データを一旦パラレル／シリアル（Ｐ／Ｓ）変換し、この変換タイミングで生成するＤＰＬＬ送信クロックで送信データをシリアル／パラレル（Ｓ／Ｐ）変換して多重化する環線系統保護継電システムにおいて、
前記ＤＰＬＬ受信クロックおよびＤＰＬＬ送信クロックを生成するクロック生成回路は、前記シリアル／パラレル（Ｓ／Ｐ）およびパラレル／シリアル（Ｐ／Ｓ）変換するときのＳ／Ｐ変換タイミングおよびＰ／Ｓ変換タイミングの制御により、複数チャンネル間で同一タイミングで前記パラレル／シリアル（Ｐ／Ｓ）変換およびシリアル／パラレル（Ｓ／Ｐ）変換できる共通のＤＰＬＬ受信クロックおよびＤＰＬＬ送信クロックを生成することを特徴とする。

以上のとおり、本発明によれば、同一タイミングでＨＤＬＣ伝送できる複数チャンネルの送信クロックまたは受信クロックを共通化、もしくは複数チャンネルの送信クロックと受信クロックの両方を共通化するため、多重分離するＨＤＬＣ回線毎のクロックを生成するＤＰＬＬ回路の受信クロック回路および送信クロック回路を削減およびクロック端子を削減できる。

実施形態１の受信（分離）の共通クロック生成回路と多重化情報の受信回路図。 実施形態１のクロック生成のタイムチャート。 実施形態２の送信（多重）の共通クロック生成回路と多重化情報の送信回路図。 実施形態２のクロック生成のタイムチャート。 実施形態３の共通クロック生成回路と多重化情報の送受信回路図。 電力系統と保護継電システムの概略構成図。 多重情報伝送のフレーム構成例。 従来のＣＨ毎の受信回路と送信回路例。 従来の分離回路と多重回路の構成例。 従来の個別受信クロックのタイムチャート。

（実施形態１）
時分割多重分離装置から相手装置に１：１で接続する場合、相手装置間の送受信タイミングを共通にすることができる。また、時分割多重分離装置と相手装置間に距離がほとんどなく、伝送遅延による遅れが多重分離タイミングとＨＤＬＣの伝送速度に比較して無視できるような場合、例えば、６．３１２ＭＨｚの伝送で９ビットの時間内で低速の１９２Ｋｂｐｓの信号を８ビット多重・分離する場合、多重・分離タイミングは、１．４２６μｓ（１／６．３１２ＭＨｚ×９ビット）となる。１９２Ｋｂｐｓの伝送路のクロック周期は、５．２μｓ（１／１９２ｋｂｓ）である。

時分割多重分離装置における多重フレーム、例えば、６．３１２ＭＨｚのフレーム内の多重・分離タイミングは、９ビット毎であるから、１．４２６μｓ毎である。

それに対して、多重・分離するＨＤＬＣの伝送速度は、１９２Ｋｂｐｓである場合、５．２μｓビット幅に３ｃｈ分の多重分離タイミングが同じ位相で処理できることがわかる。このことを利用して、３ｃｈ分毎に同一タイミングで変換処理することとする。

例えば、図８の（ａ）および図１０において、６．３１２ＭｂｐｓのＣＨ７データは、一旦Ｓ／Ｐ（シリアル／パラレル）変換され、そのＣＨ７データの変換タイミングで同期したＤＰＬＬクロックＣＨ７＿ＲＸ＿ＣＤＣＬＫが生成される。１９２Ｋｂｐｓ回線では、このＣＨ７＿ＲＸ＿ＣＤＣＬＫで、Ｐ／Ｓ変換され、分離情報が得られる。

多重化に関しても図１０のような図を用意していないが、同様であり、図８の（ｂ）の回路が、６．３１２ＭｂｐｓのＣＨ７の送信タイミングで同期したＤＰＬＬクロックＣＨ７＿ＴＸ＿ＣＤＣＬＫが生成される。１９２Ｋｂｐｓ回線では、このＣＨ７＿ＴＸ＿ＣＤＣＬＫで、１９２Ｋｂｐｓ回線を一旦Ｓ／Ｐ変換し、その後、先のＣＨ７のタイミングで、そのＳ／Ｐ変換された情報をＰ／Ｓ変換して６．３１２Ｍｂｐｓのフレームに多重していく。

図１は本実施形態１を示す受信（分離）の共通クロック生成回路と多重化情報の受信回路図であり、そのクロック生成のタイムチャートを図２に示す。

本実施形態では、分離回路のＨＤＬＣのクロック抽出回路であるＤＰＬＬ回路を、ＣＨ毎の分離（受信）回路で独立して用意していたＤＰＬＬを共通化し、受信クロックを共通化し、回路の削減、クロック端子の削減を図る。

具体的には、受信回路のクロックＲＸ＿ＤＣＬＫを共通化する為に、各チャンネルにＳ／Ｐ変換した分離データをＲＸ＿ＤＣＬＫに同期させる為に必要な時間待たせた後（ディレー）に１９２ＫｂｐｓでＰ／Ｓ変換する。このとき、最大ディレーは約４．７μＳｅｃになる。

例えば、特許文献１の多重分離装置に適用する場合、以下のチャンネル構成とクロック生成タイミングとする。

（ａ）ＣＨ７〜ＣＨ１６の１０チャンネルをＣＨ７〜ＣＨ９、ＣＨ１０〜ＣＨ１２、ＣＨ１３〜ＣＨ１６の３組に分ける。

低速側の信号（１９２Ｋｂｐｓ）のクロック（ＲＸ＿ＤＣＬＫまたは、ＴＸ＿ＤＣＬＫ）の立ち上がりと立ち下がりで６．３１２Ｍｂｐｓフレームとのインタフェースで、同期をとる。つまり、データのセットアップタイム、ホールドタイムを確保できるタイミングとする。

図２の例では、ＣＨ１０のＢＩＴ４の位置で１９２Ｋｂｐｓのクロックの変化点とする。これをＤＰＬＬの同期点とする。このような発想により、６．３１２Ｍｂｐｓの各ＣＨタイミングと１９２Ｋｂｐｓのタイミングが重なることを避け、先の変化点（データのセットアップタイム、ホールドタイムを確保できるタイミング）でＳ／Ｐ変換することでデータのビット欠落は防止できる。

（ｂ）ＣＨ７〜ＣＨ９をＳ／Ｐ変換後、１９２ＫｂｐｓでＰ／Ｓ変換開始すると同時に、ＲＸ＿ＤＣＬＫが立ち下がる様にＤＰＬＬを制御する。

（ｃ）次のＲＸ＿ＤＣＬＫの立ち下がりでＣＨ１０〜ＣＨ１２の１９２Ｋｂｐｓでの６．３１２ＭｂｐｓでＳ／Ｐ変換した８ビットデータのＰ／Ｓ変換を開始する。

（ｄ）同様に、次のＲＸ＿ＤＣＬＫの立ち下がりでＣＨ１３〜ＣＨ１６の１９２ＫｂｐｓでのＰ／Ｓ変換を開始する。

以上のことから、ＣＨ７〜ＣＨ９、ＣＨ１０〜ＣＨ１２、ＣＨ１３〜ＣＨ１６と、それぞれ、３ｃｈずつデータ位相は同じになる。そして、クロックはすべて、共通のＲＸ＿ＤＣＬＫ（または、ＴＸ＿ＤＣＬＫ）となる。したがって、図１のように受信用クロック生成のＤＰＬＬも１回路で済む。

（実施形態２）
実施形態１は、受信回路（分離回路）の場合を示すが、送信回路（多重回路）でも同様な回路方式とすることができる。

図３は本実施形態２を示す送信（多重）の共通クロック生成回路と多重化情報の送信回路図であり、そのクロック生成のタイムチャートを図４に示す。

本実施形態では、多重回路のＨＤＬＣのクロック抽出回路であるＤＰＬＬ回路を、ＣＨ毎の多重（送信）回路で独立して用意していたＤＰＬＬを共通化し、送信クロックを共通化し、回路の削減、クロック端子の削減を図る。

具体的には、時分割多重分離伝送装置の多重フレーム、例えば、６．３１２ＭＨｚのフレーム内の多重タイミングは、９ビット毎であるから、１．４２６μｓ毎である。それに対して、多重するＨＤＬＣ伝送速度は、１９２Ｋｂｐｓである場合、５．２μｓビット幅に３ｃｈ分の多重タイミングが同じ位相で処理できることがわかる。このことを利用して、３ｃｈ分毎に同一タイミングで処理することとする。

実施形態１のようにある特定のＣＨ（例えば、ＣＨ１０）のＣＨタイミングで同期したＤＰＬＬクロックＴＸ＿ＣＤＣＬＫが生成される。１９２Ｋｂｐｓ回線では、このＴＸ＿ＣＤＣＬＫで、Ｓ／Ｐ変換し、所定のＣＨの多重タイミングを待つ。その後、先のＣＨ７のタイミングで、１９２ＫｂｐｓでＳ／Ｐ変換された情報を６．３１２ＭＨｚでＰ／Ｓ変換して６．３１２Ｍｂｐｓのフレームに多重していく。

これにより、ＣＨ７〜ＣＨ９、ＣＨ１０〜ＣＨ１２、ＣＨ１３〜ＣＨ１６と、それぞれ、３ｃｈずつデータ位相は同じになる。そして、クロックはすべて、共通のＴＸ＿ＤＣＬＫとなる。したがって、図３のように送信用クロック生成回路もＤＰＬＬも１回路で済む。

図４に示すクロック生成のタイムチャートで説明する。

（ａ）ＣＨ７〜ＣＨ１６の１０チャンネルをＣＨ７〜ＣＨ９、ＣＨ１０〜ＣＨ１２、ＣＨ１３〜ＣＨ１６の３組に分ける。

低速側の信号（１９２Ｋｂｐｓ）のクロック（ＲＸ＿ＤＣＬＫまたは、ＴＸ＿ＤＣＬＫ）の立ち上がりと立ち下がりで６．３１２Ｍｂｐｓフレームとのインタフェースで、同期をとる。つまり、データのセットアップタイム、ホールドタイムを確保できるタイミングとする。図４の例では、ＣＨ１０のＢＩＴ４の位置で１９２Ｋｂｐｓのクロックの変化点とする。これをＤＰＬＬの同期点とする。このような発想により、６．３１２Ｍｂｐｓの各ＣＨタイミングと１９２Ｋｂｐｓのタイミングが重なることを避け、先の変化点（データのセットアップタイム、ホールドタイムを確保できるタイミング）でＳ／Ｐ変換することでデータのビット欠落は防止できる。

（ｂ）ＣＨ７〜ＣＨ９をＳ／Ｐ変換後、１９２ＫｂｐｓでＰ／Ｓ変換開始すると同時に、ＲＸ＿ＤＣＬＫが立ち下がる様にＤＰＬＬ制御する。

（ｃ）次のＲＸ＿ＤＣＬＫの立ち下がりでＣＨ１０〜ＣＨ１２の１９２Ｋｂｐｓでの６．３１２ＭｂｐｓでＳ／Ｐ変換した８ビットデータのＰ／Ｓ変換を開始する。

（ｄ）同様に、次のＲＸ＿ＤＣＬＫの立ち下がりでＣＨ１３〜ＣＨ１６の１９２ＫｂｐｓでのＰ／Ｓ変換を開始する。

（実施形態３）
図６に示すシステムの中央通信装置ＭＳの場合、送信信号はクロック発振回路により送信（多重）回路に入り、受信信号は伝送路を経て受信（分離）回路に入る。このとき、送信（多重）回路と受信（分離）回路は別々のクロックとなるため、実施形態１、実施形態２のように分離して構成される。

しかし、伝送路の中間にある端末装置ＲＳ１〜ＲＳ３は、受信クロックで受信（分離）回路を動作させ、その受信クロックで送信（多重）回路を動作させる。この場合、端末装置の送信（多重）回路と受信（分離）回路の構成によっては、受信回路の１つのＤＰＬＬ回路は受信（分離）回路と送信（多重）回路ともに使用することができる。

図５は本実施形態３を示す受信（分離）と送信（多重）の共通クロック生成回路と多重化情報の送受信回路図である。ＤＰＬＬ受信クロックおよびＤＰＬＬ送信クロックを生成するクロック生成回路（ＤＰＬＬ＋制御）は、受信回路と送信回路においてシリアル／パラレル（Ｓ／Ｐ）およびパラレル／シリアル（Ｐ／Ｓ）変換するときのＳ／Ｐ変換タイミングおよびＰ／Ｓ変換タイミングの制御により、複数チャンネル間で同一タイミングで送信回路のパラレル／シリアル（Ｐ／Ｓ）変換および受信回路のシリアル／パラレル（Ｓ／Ｐ）変換に共通のクロックＲＴＸ＿ＤＣＬＫを生成する。

本実施形態３によれば、端末装置の送信（多重）回路と受信（分離）回路の構成においては、受信回路の１つのＤＰＬＬ回路は受信（分離）回路と送信（多重）回路ともに使用することができる。これにより、多重クロックと分離クロックを共通化し、回路の削減、クロック端子の削減を図る。

ＳＳ 変電所
Ｄ１〜Ｄ３ 需要家
ＭＳ 中央通信装置
ＲＳ１、ＲＳ２、ＲＳ３ 端末装置
ＣＰ 中央継電装置

Claims (3)

1. 電力系統は電源変電所から各需要家までを環線で接続し、電源変電所端に配置する中央通信装置と各需要家端に配置する端末装置間で送受信する時分割多重化情報を多チャンネルＨＤＬＣ回線で伝送し、前記中央通信装置または各端末装置の受信回路は、時分割多重化受信データを一旦シリアル／パラレル（Ｓ／Ｐ）変換し、この変換タイミングで生成するＤＰＬＬ受信クロックで受信データをパラレル／シリアル（Ｐ／Ｓ）変換して時分割多重化情報から分離する環線系統保護継電システムにおいて、
   前記ＤＰＬＬ受信クロックを生成するクロック生成回路は、前記シリアル／パラレル（Ｓ／Ｐ）変換するときのＳ／Ｐ変換タイミングの制御により、複数チャンネル間で同一タイミングで前記パラレル／シリアル（Ｐ／Ｓ）変換できる共通のＤＰＬＬ受信クロックを生成することを特徴とする環線系統保護継電システムのクロック生成回路。
2. 電力系統は電源変電所から各需要家までを環線で接続し、電源変電所端に配置する中央通信装置と各需要家端に配置する端末装置間で送受信する時分割多重化情報を多チャンネルＨＤＬＣ回線で伝送し、前記中央通信装置または各端末装置の送信回路は、送信データを一旦パラレル／シリアル（Ｐ／Ｓ）変換し、この変換タイミングで生成するＤＰＬＬ送信クロックで送信データをシリアル／パラレル（Ｓ／Ｐ）変換して多重化する環線系統保護継電システムにおいて、
   前記ＤＰＬＬ送信クロックを生成するクロック生成回路は、前記パラレル／シリアル（Ｐ／Ｓ）変換するときのＰ／Ｓ変換タイミングの制御により、複数チャンネル間で同一タイミングで前記シリアル／パラレル（Ｓ／Ｐ）変換できる共通のＤＰＬＬ送信クロックを生成することを特徴とする環線系統保護継電システムのクロック生成回路。
3. 電力系統は電源変電所から各需要家までを環線で接続し、電源変電所端に配置する中央通信装置と各需要家端に配置する端末装置間で送受信する時分割多重化情報を多チャンネルＨＤＬＣ回線で伝送し、前記各端末装置の受信回路は、時分割多重化受信データを一旦シリアル／パラレル（Ｓ／Ｐ）変換し、この変換タイミングで生成するＤＰＬＬ受信クロックで受信データをパラレル／シリアル（Ｐ／Ｓ）変換して時分割多重化情報から分離し、前記各端末装置の送信回路は、送信データを一旦パラレル／シリアル（Ｐ／Ｓ）変換し、この変換タイミングで生成するＤＰＬＬ送信クロックで送信データをシリアル／パラレル（Ｓ／Ｐ）変換して多重化する環線系統保護継電システムにおいて、
   前記ＤＰＬＬ受信クロックおよびＤＰＬＬ送信クロックを生成するクロック生成回路は、前記シリアル／パラレル（Ｓ／Ｐ）およびパラレル／シリアル（Ｐ／Ｓ）変換するときのＳ／Ｐ変換タイミングおよびＰ／Ｓ変換タイミングの制御により、複数チャンネル間で同一タイミングで前記パラレル／シリアル（Ｐ／Ｓ）変換およびシリアル／パラレル（Ｓ／Ｐ）変換できる共通のＤＰＬＬ受信クロックおよびＤＰＬＬ送信クロックを生成することを特徴とする環線系統保護継電システムのクロック生成回路。

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