JP5821993B2 - 集積回路装置、電気光学装置及び電子機器 - Google Patents

Description

本発明は、集積回路装置、電気光学装置及び電子機器等に関する。

ＥＰＤ（Electrophoretic Display）パネルなどの電気光学パネルを駆動する集積回路装置が知られている。例えばＥＰＤパネルの従来技術としては特許文献１に開示される技術がある。

ＥＰＤパネルは、各表示セグメントの２極ノードへ印加する駆動バイアス極性により、白または黒を表示する表示媒体であり、カラーフィルターを用いることでカラー表示も可能である。

２極ノードのうちの一方は、第１基体に形成された複数のセグメント（ＳＥＧ）電極（画素電極）であり、２極ノードのうちの他方は、全セグメント電極に共通な共通電極である。共通電極はトッププレーン（ＴＰ）電極とも称される。なお、第１基体には、複数のセグメント電極の周囲に配置されて背景色を表示する背景電極が配置されても良く、この背景電極は駆動上ではセグメント電極と同等に扱われる。この意味で、背景電極はセグメント電極と同視することができるが、トッププレーン（ＴＰ）電極との関係で、背景電極をバックプレーン（ＢＰ）電極とも称することがある。

特開２００９−５３６３９号公報

ＥＰＤパネル等とそれを駆動するドライバＩＣ（集積回路装置）を含む電気光学装置、またはその電気光学装置を含む電子機器では、静電気対策が必要である。一般に、ドライバＩＣを静電気から保護するために、集積回路装置の全端子に接続された入出力セル（入力セル、出力セルまたは入出セルを含む総称である）の各々に、端子に接続された静電気保護素子を設けている。

入出力セルにて静電気耐圧を強化するには、例えばトランジスタの例えばチャネル幅を広くして耐圧を大きくする必要がある。このような静電気耐圧を全ての入出力セルにて強化しようとすると、入出力セルのサイズが大きくなり、結果としてチップサイズが大きくなるか、あるいは内部セルの集積度が低下するという課題が生ずる。

また、ユーザーによってはドライバＩＣの端子の使用の自由度を要求することがあり、ＩＣメーカー側はユーザーのあらゆる使用態様を配慮した結果として、全端子について等しく静電気耐圧を強化するのが慣用であった。

本発明の幾つかの態様によれば、電気光学パネルの特性に鑑みて、静電気を特定の端子に流れるように誘導できる集積回路装置、電気光学装置及び電子機器を提供することができる。

本発明の他の幾つかの態様によれば、静電気が誘導される特定の出力セルのみで静電気耐圧を強化することで大多数の入出力セルのサイズを小さくし、チッブサイズを縮小するか、あるいは内部セル面積を拡大できる集積回路装置、電気光学装置及び電子機器を提供することができる。

（１）本発明の他の態様は、
第１基体に形成された複数のセグメント電極と、前記第１基体と対向する第２基体に形成された共通電極とを含む電気光学パネルを駆動する集積回路装置において、
前記複数のセグメント電極にそれぞれ接続される複数のセグメント電極専用端子と、
前記共通電極に接続される少なくとも一つの共通電極専用端子と、
前記複数のセグメント電極専用端子に接続された静電気保護素子を含む複数の第１出力セルと、
前記少なくとも一つの共通電極専用端子に接続された静電気保護素子を含む少なくとも一つの第２出力セルと、を有し、
前記少なくとも一つの第２出力セルの静電気耐圧が、前記複数の第１出力セルの各々の静電気耐圧よりも大きいことに関する。

本発明の他の態様は、共通電極専用端子に静電気を誘導できる電気光学装置に好適に使用できる集積回路装置を提供できる。静電気が誘導される共通電極専用端子に接続される静電気保護素子を有する第２出力セルの静電気耐圧が強化されているからである。

（２）本発明の他の態様は、前記電気光学パネルの前記第１基体にて前記複数のセグメント電極の周囲に配置された背景電極に接続される少なくとも一つの背景電極接続端子と、前記少なくとも一つの背景電極に接続された静電気保護素子を含む少なくとも一つの第３出力セルとをさらに含み、前記少なくとも一つの第３出力セルの静電気耐圧を、前記複数の第１出力セルの各々の静電気耐圧よりも大きくすることができる。

こうすると、静電気を共通電極専用端子にも誘導することもでき、複数のセグメント電極専用端子に静電気が印加されることを低減できる。

（３）本発明の他の態様では、前記集積回路装置は平面視にて矩形であり、前記矩形の輪郭辺に沿って前記複数のセグメント電極専用端子が配列されたセグメント電極配列部が形成され、前記輪郭辺に沿って配置される前記セグメント電極配列部を挟む両側にそれぞれ、前記少なくとも一つの共通電極専用端子を配置することができる。

こうすると、電気光学パネルに集積回路装置を接続した時に、共通電極専用端子に接続される２本の配線の間に、複数のセグメント電極に接続される複数の配線が必然的に配置される。それにより、その配線領域の側方から印加される静電気を、共通電極専用端子に誘導することができる。

（４）本発明の他の態様では、前記矩形の一辺に沿って前記セグメント電極配列部が形成され、前記矩形の一辺を挟む対向二辺にそれぞれ、前記少なくとも一つの共通電極専用端子を配置することができる。

それにより、電気光学パネルに集積回路装置を接続した時に、共通電極専用端子に接続される２本の配線の間に、複数のセグメント電極に接続される複数の配線が必然的に配置される。

（５）本発明の他の態様では、前記少なくとも一つの共通電極専用端子を、前記複数のセグメント電極専用端子の２つに挟まれた位置にさらに配置することができる。

こうすると、電気光学パネルに集積回路装置を接続した時に、共通電極専用端子に接続される配線を、複数のセグメント電極専用端子の２つに接続される配線の間にさらに配置することができる。これにより、配線領域の側方からだけでなく、配線領域の中心側から印加される静電気も、共通電極専用端子に誘導することができる。

（６）本発明の他の態様では、前記複数の第１出力セルの各々は、第１静電気保護素子領域を含み、前記第１静電気保護素子領域の前記輪郭辺と直交する方向での長さがＬ１であり、前記少なくとも一つの第２出力セルは、第２静電気保護素子領域を含み、前記第２静電気保護素子領域の前記輪郭辺と直交する方向での長さを、Ｌ１よりも短いＬ２とすることができる。つまり、静電気耐圧が強化されない複数の出力セルのサイズを小さくできる。

（７）本発明の他の態様では、前記複数の第１出力セルの各々は、前記複数のセグメント電極専用端子の一つに接続される第１内部配線と、前記第１内部配線途中の第１ノードとグランド配線との間に接続される第１の静電気保護素子を含み、前記少なくとも一つの第２出力セルの各々は、前記少なくとも一つの共通電極専用端子に接続される第２内部配線と、前記第２内部配線途中の第２ノードと前記グランド配線との間に接続される第２の静電気保護素子を含み、前記複数のセグメント電極専用端子の一つと前記第１ノードとの間の抵抗値を、前記少なくとも一つの共通電極専用端子と前記第２ノードとの間の抵抗値よりも大きくすることができる。

こうして、複数のセグメント電極専用端子を経由する経路のインピーダンスを上げ、逆に共通電極専用端子を経由する経路のインピーダンスを下げて、静電気を共通電極専用端子に誘導することができる。

（８）本発明の他の態様では、前記複数の第１出力セルの各々は、前記複数のセグメント電極専用端子の一つに接続される第１内部配線と、前記第１内部配線途中の第１ノードとグランド配線との間に接続される第１の静電気保護素子を含み、前記少なくとも一つの第２出力セルの各々は、前記少なくとも一つの共通電極専用端子に接続される第２内部配線と、前記第２内部配線途中の第２ノードと前記グランド配線との間に接続される第２の静電気保護素子を含み、前記第１ノードと前記グランド配線との間の抵抗値を、前記第２ノードと前記グランド配線との間の抵抗値よりも大きくすることができる。

この場合も、複数のセグメント電極専用端子を経由する経路のインピーダンスを上げ、逆に共通電極専用端子を経由する経路のインピーダンスを下げて、静電気を共通電極専用端子に誘導することができる。

（９）本発明の他の態様では、前記集積回路装置は平面視にて矩形であり、前記矩形の輪郭辺に沿って前記複数のセグメント電極専用端子が配列されたセグメント電極配列部が形成され、前記輪郭辺に沿って配置される前記セグメント電極配列部を挟む両側にそれぞれ、前記少なくとも一つの共通電極専用端子と前記少なくとも一つの背景電極専用端子とを配置することができる。

こうすると、共通電極専用端子に静電気を誘導できる原理と同様にして、背景電極専用端子にも静電気を誘導することができ、複数のセグメント電極専用端子に静電気が誘導されることを低減できる。

（１０）本発明の他の態様では、前記輪郭辺に沿った方向にて、前記セグメント電極配列部と前記少なくとも一つの共通電極専用端子との間に、前記少なくとも一つの背景電極専用端子を配置することができる。

こうすると、共通電極専用端子に静電気を誘導できる原理と同様にして、背景電極専用端子にも静電気を誘導することができ、複数のセグメント電極専用端子に静電気が誘導されることを低減できる。

（１１）本発明の他の態様では、前記矩形の一辺に沿って前記セグメント電極配列部が形成され、前記矩形の一辺を挟む対向二辺にそれぞれ、前記少なくとも一つの共通電極専用端子と前記少なくとも一つの背景電極専用端子とが配置され、前記対向二辺の各々にて、前記少なくとも一つの背景電極専用端子を前記少なくとも一つの共通電極専用端子よりも前記矩形の一辺に近い位置に配置することができる。

こうすると、共通電極専用端子に静電気を誘導できる原理と同様にして、背景電極専用端子にも静電気を誘導することができ、複数のセグメント電極専用端子に静電気が誘導されることを低減できる。

（１２）本発明の他の態様では、前記少なくとも一つの背景電極専用端子を、前記複数のセグメント電極専用端子の２つに挟まれた位置にさらに配置することができる。

こうすると、共通電極専用端子を同様に設けた場合と同じく、背景電極専用端子にも静電気を誘導することができ、複数のセグメント電極専用端子に静電気が誘導されることを低減できる。

（１３）本発明の他の態様では、前記複数の第１出力セルの各々は、第１静電気保護素子領域を含み、前記第１静電気保護素子領域の前記輪郭辺と直交する方向での長さがＬ１であり、前記少なくとも一つの第３出力セルは、第２静電気保護素子領域を含み、前記第２静電気保護素子領域の前記輪郭辺と直交する方向での長さを、Ｌ１よりも短いＬ２とすることができる。つまり、静電気耐圧が強化されない第１出力セルのサイズを小さくできることが分かる。

（１４）本発明の他の態様では、電源端子をさらに有し、前記電源端子は、前記複数のセグメント電極よりも前記少なくとも一つの共通電極専用端子の近くに配置することができる。こうして、共通電極専用端子を経由して電源端子に至る静電気放出経路のインピーダンスを下げることができ、静電気を共通電極専用端子に誘導できる。

（１５）本発明の他の態様では、電源端子をさらに有し、前記電源端子は、前記複数のセグメント電極よりも前記少なくとも一つの背景電極専用端子の近くに配置することができる。こうして、背景電極専用端子を経由して電源端子に至る静電気放出経路のインピーダンスを下げることができ、静電気を背景電極専用端子にも誘導できる。

（１６）本発明のさらに他の態様では、第１基体に形成された複数のセグメント電極と、前記第１基体と対向する第２基体に形成された共通電極とを含む電気光学パネルと、前記電気光学パネルを駆動する上述の集積回路装置と有する電気光学装置を定義している。

（１７）本発明のさらに他の態様は、上述した電気光学装置を有する電子機器を定義している。

図１（Ａ）はトッププレーン電極が形成される対向基板の平面図であり、図１（Ｂ）はセグメント電極及びパックプレーン電極が形成される基板の平面図である。 電気光学パネルの断面図である。 図３（Ａ）（Ｂ）は、電気光学パネルでの白表示及び黒表示の表示原理を説明するための図である。 電気光学装置の概略説明図である。 集積回路装置の入出力セルと内部セルを示す平面図である。 第１〜第３出力セルの等価回路図である。 抵抗器によりインピーダンスを高くした第１出力セルの回路図である。 静電気耐圧の強化の有無により生ずるサイズの相違を示す図である。 図４の変形例を示す図である。 図４のさらに他の変形例を示す図である。 集積回路装置の概略ブロック図である。 集積回路装置のより具体的なブロック図である。 駆動波形を示す図である。 電子機器の一例を示す図である。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．電気光学パネル
図１及び図２に示すように、電気光学パネル１００は、電気泳動表示装置（ＥＰＤ：Electrophoretic Display）のパネルを例にとれば、基板（第１基体）１１０と、対向基板（第２基体）１２０と、基板１１０と対向基板１２０との間に設けられた電気光学層例えば電気泳動層１３０を含むことができる。電気泳動層（電気泳動シート）１３０は、電気泳動物質を有する多数のマイクロカプセル（電気光学素子）１３２により構成される。

パッシブ型のＥＰＤパネル１００を例にとれば、ガラスや透明樹脂により形成される基板１１０には、図１（Ｂ）に示すように、例えば複数のセグメント電極（画素電極）１１２が設けられる。また、図１（Ａ）に示すように、対向基板１２０にはトッププレーン電極（共通電極）１２２が設けられる。

複数のセグメント電極１１２は、本実施形態では図１（Ｂ）に示すように、７セグメントで０〜９中の任意の数字を示す４つの数字セグメント群１１６と、２つのドット１１８とを含んで時計表示を可能としている。実際には、複数のセグメント電極１１２は、時計表示のような単一機能に限らず、各種のアイコンや文字等の表示に用いることができ、その数は数十個から百を超える本数となる。この他、複数のセグメント電極１１２をマトリクス状に二次元配置して多数の画素電極とし、画素毎に画素スイッチをそれぞれ配置したアクティブ型ＥＰＤパネルとしても良い。

図１（Ｂ）に示すようにパッシブ型であって複数のセグメント電極１１２が散在配置される場合には、複数のセグメント電極１１２の周囲を囲んで基板１１０に背景色を表示するための背景電極（パックプレーン電極）１１４を配置することができる。なお、バックプレーン電極１１４は基板１１０に形成される一つのセグメント電極１１２と駆動上では同一視することができる。

ただし、本実施形態では、複数のセグメント電極１１２の個々の面積や、複数セグメント電極１１２のトータル面積と比較して、トッププレーン電極１２２と同様にパックプレーン電極１１４の面積が大きいので、静電気対策上でセグメント電極１１２と区別することが有利となる。

よって、静電気対策としては、電気光学パネル１００の特性上、トッププレーン電極１２２に誘導することが主たる目的であり、それに従属してバックプレーン電極１１４に誘導しても良い。なお、以下の説明では、静電気対策上でトッププレーン電極１２２とバックプレーン電極１１４とを同等に扱うように記述することもあるが、例えばアクティブマトリクス型ＥＰＤではバックプレーン電極１１４は不要であり、主たる対策はトッププレーン電極１２２に静電気を誘導することである。

図１（Ａ）（Ｂ）には、基板１１０，１２０の周縁部にパネル側端子が模式的に示されている。図１（Ｂ）に示すように、複数のセグメント電極１１２にそれぞれ接続される複数のパネル側セグメント端子１１２Ａと、バックプレーン電極１１４に接続される例えば２つのパネル側パックプレーン端子１１４Ａが示されている。なお、複数のセグメント電極１１２と複数のパネル側セグメント電極端子１１２Ａとを接続する配線１１９は、パックプレーン電極１１４と絶縁され、しかも表示に悪影響がないように細幅にて形成される。同様に、対向基板１２０の周縁部には、トッププレーン電極１２２に接続される例えば２つのパネル側トッププレーン端子１２２Ａが示されている。なお、パネル側トッププレーン端子１２２Ａは、基板１１０側に設けても良い。

本実施形態では、図１（Ｂ）に示すように、基板１１０に設けられる複数のパネル側セグメント電極端子１１２Ａは、基板１１０の厚さ方向から見た平面視にて矩形の一辺１１０Ａに沿って配置され。また、基板１１０に設けられる２つのパネル側バックプレーン電極端子１１４Ａは、互いの距離が離れる位置に設けられ、例えば基板１１０の一辺１１０Ａを挟む対向２辺１１０Ｂ，１１０Ｃにそれぞれ１つずつ設けられている。

また、図１（Ａ）に示すように、対向基板１２０に設けられる２つのパネル側トッププレーン電極端子１２２Ａは、互いの距離が離れる位置に設けられ、例えば対向基板１２０の一辺１２０Ａを挟む対向２辺１２０Ｂ，１２０Ｃにそれぞれ１つずつ設けられている。

図２に示すように、マイクロカプセル１３２をセグメント電極１１２、パックプレーン電極１１４及びトッププレーン電極１２２に固着する接着層１４０は、基板１１０と対向基板１２０との間で、複数のマイクロカプセル１３２の周囲を埋めるように充填されている。

このマイクロカプセル１３２は、図３（Ａ）（Ｂ）に示すように、例えば負に帯電した白色の負帯電粒子（電気泳動物質）１３４と、正に帯電した黒色の正帯電粒子（電気泳動物質）１３６と、を分散液１３８中に分散させ、この分散液１３８を例えば５０μｍ程度の粒径の微少な中空カプセル１３２に封入することで実現される。

セグメント電極１１２（バックプレーン電極１１４）とトッププレーン電極１２２の間に電界が印加されると、マイクロカプセル１３２に封入された負帯電粒子（白色）１３４及び正帯電粒子（黒色）１３６には、その帯電の正負に応じた方向に静電気力が作用する。例えばトッププレーン電極１２２の方がセグメント電極１１２（バックプレーン電極１１４）よりも高電位である場合には、図３（Ａ）に示すように、トッププレーン電極１２２側に負帯電粒子（白色）１３４が移動するため、その画素は白表示になる。一方、セグメント電極１１２（バックプレーン電極１１４）の方がトッププレーン電極１２２よりも高電位である場合には、図３（Ｂ）に示すように黒表示になる。

なお、マイクロカプセル１３２としては、白色、黒色の２粒子系のものに限定されるものではなく、１粒子系のものも使用可能である。１粒子系のマイクロカプセル１３２では、分散液１３８に着色したものを使用してもよい。２粒子系、１粒子系のいずれにおいても、粒子の色については、白と黒以外の種々の色を採用することができる。例えば白色及び黒色の顔料に代えて赤色、緑色、青色等の顔料を用いることで、赤色、緑色、青色等を表示する電気光学パネル１００を構成できる。

また、電気光学パネル１００は、ＥＰＤパネルには限定されず、例えばＥＣＤ（electrochromic display）パネルなど他のパネルであってもよい。ＥＣＤパネルは、電圧を印加すると、酸化還元反応により物質に色がついたり、光透過度が変化したりする現象を利用して表示動作を実現するパネルである。

２．電気光学装置及び集積回路装置での静電気対策
図４に、電気光学パネル１００と、それを駆動する駆動ＩＣ（集積回路装置）１と、電気光学パネル１００と駆動ＩＣ１とを接続する配線２１０を含む電気光学装置２００が示されている。なお、図４に示す配線２１０は、基板１１０及び対向基板１２０の一方を延長した部分に形成するか、あるいは電気光学装置１００の基板、あるいは電気光学装置１００が搭載される電子機器の基板に形成することができる。

電気光学装置２００は、電気光学パネル１００のパネル側端子１１２Ａ，１１４Ａ，１２２Ａと、駆動ＩＣ１の厚さ方向からみた平面視にて例えば矩形の４辺の輪郭辺２のうちの例えば３辺２Ａ〜２Ｃに沿って配置された端子群ＰＤの一部の電極専用端子とを配線２１０によって接続して構成される。

本実施形態にて静電気を特定端子に誘導する原理は、次の通りである。先ず、電気光学パネル１００が図１（Ａ）に示すように、大面積のトッププレーン電極１２２を電気光学装置２００の表面側に有することから、この電気光学パネル１００の特性に鑑みて、電気光学パネル１００の表面側からの静電気をトッププレーン電極１２２に誘導するものである。次に、これに従属して、電気光学パネル１００が図１（Ｂ）に示すように、大面積のバックプレーン電極１１４を有することから、この電気光学パネル１００の特性に鑑みて、電気光学パネル１００の裏面側からの静電気をバックプレーン電極１１４に誘導するものである。

このため、駆動ＩＣ１の全端子ＰＤのうち、トッププレーン電極１２２を経由する経路の静電気耐圧を、セグメント電極１１２を経由する経路の静電気耐圧よりも高めている。加えて、バックプレーン電極１１４を経由する経路の静電気耐圧を、セグメント電極１１２を経由する経路の静電気耐圧よりも高めている。

こうして、セグメント電極１１２を経由する経路の静電気耐圧を強化しなくて済むため、その分静電気保護素子の領域の面積を小さくできる。

本実施形態にて、電気光学装置２００にて特定端子に静電気を誘導することと、集積回路装置１にて静電気が誘導され得る特定端子を経由する経路の静電気耐圧を強化することとは、従来技術に対して、それぞれ対応する特別な技術的特徴を有するものである。

２．１．集積回路装置の電極専用端子の配置
本実施形態では、基板１１０に形成された端子１１２Ａ，１１４Ａの総数をｍ個とする。図４に示すように、駆動ＩＣ１には、パネル側セグメント電極端子１１２Ａと接続される複数のセグメント（ＳＥＧ）電極専用端子ＰＤ１〜ＰＤｍ−２（ＳＥＧ１〜ＳＥＧｍ−２）が設けられている。また、駆動ＩＣ１には、パネル側パックプレーン電極端子１１４Ａと接続される少なくとも一つ、例えば２つのバックプレーン（ＢＰ）電極専用端子ＰＤｍ−１〜ＰＤｍ（ＢＰ０，ＢＰ１）が設けられている。さらに、駆動ＩＣ１には、パネル側トッププレーン電極端子１２２Ａと接続される少なくとも一つ、例えば２つのトッププレーン（ＴＰ）電極専用端子ＰＤｍ＋１，ＰＤｍ＋２（ＴＰ０，ＴＰ１）が設けられている。

つまり、本実施形態では、複数の電極端子ＰＤ１〜ＰＤｍ−２（ＳＥＧ１〜ＳＥＧｍ−２）がセグメント電極専用端子であり、２つの電極端子ＰＤｍ−１〜ＰＤｍ（ＢＰ０，ＢＰ１）がバックプレーン電極専用端子であり、電極端子ＰＤｍ＋１，ＰＤｍ＋２（ＴＰ０，ＴＰ１）がトッププレーン電極専用端子である。このため、静電気対策として、主としてトッププレーン電極専用端子ＰＤｍ＋１，ＰＤｍ＋２に接続される静電気保護素子の静電気耐圧を強化し、それと従属的にバックプレーン電極専用端子ＰＤｍ−１〜ＰＤｍに接続される静電気保護素子の静電気耐圧を強化することができる。換言すれば、セグメント電極専用端子ＰＤ１〜ＰＤｍ−２やその他の入出力端子に接続される静電気保護素子の静電気耐圧は強化しなくて済む。

ここで、駆動ＩＣ１の矩形の輪郭辺２に沿って配列された複数のセグメント（ＳＥＧ）電極専用端子ＰＤ１〜ＰＤｍ−２（ＳＥＧ１〜ＳＥＧｍ−２）を、図４に示すセグメント電極配列部４と称する。本実施形態では、輪郭辺２に沿って配置されるセグメント電極配列部４を挟む両側にそれぞれ、各一つのトッププレーン（ＴＰ）電極専用端子とバックプレーン（ＢＰ）電極専用端子とを配置している。

より具体的には、基板１１０の一辺１１０Ａと対向して配置される駆動ＩＣ１の一辺２Ａに沿って、セグメント電極配列部４が形成されている。その一辺１Ａを挟む対向二辺２Ｂ，２Ｃのうちの一辺２Ｂに、トッププレーン（ＴＰ）電極専用端子ＰＤｍ＋１とバックプレーン（ＢＰ）電極専用端子ＰＤｍ−１とを配置している。同様に、一辺１Ａを挟む対向二辺２Ｂ，２Ｃのうちの他の一辺２Ｃに、トッププレーン（ＴＰ）電極専用端子ＰＤｍ＋２とバックプレーン（ＢＰ）電極専用端子ＰＤｍとを配置している。

図４では三辺２Ａ，２Ｂ，２Ｃに電極専用端子ＰＤ１〜ＰＤｍ＋２を設けたが、一辺２Ａに電極専用端子ＰＤ１〜ＰＤｍ＋２を設けても良い。この場合にも、一辺２Ａに沿って配置されるセグメント電極配列部４を挟む両側にそれぞれ、各一つのトッププレーン（ＴＰ）電極専用端子とバックプレーン（ＢＰ）電極専用端子とを配置すればよい。

２．２．出力セルでの静電気耐圧
このような端子配列を有する駆動ＩＣ１と電気光学パネル１１０とを含む本実施形態の電気光学装置２００に静電気が印加された時には、セグメント（ＳＥＧ）電極専用端子を経由させないようにし、トッププレーン（ＴＰ）電極専用端子ＰＤｍ＋１，ＰＤｍ＋２またはバックプレーン（ＢＰ）電極専用端子ＰＤｍ−１〜ＰＤｍに誘導されて、静電気を駆動ＩＣ１の電源ラインＶＳＳまたはＶＤＤに逃がすようにしている。このために、本実施形態では、トッププレーン（ＴＰ）電極専用端子ＰＤｍ＋１，ＰＤｍ＋２及びバックプレーン（ＢＰ）電極専用端子ＰＤｍ−１〜ＰＤｍに接続される静電気保護素子の耐圧が強化されている。

図５に示すように、駆動ＩＣ１は輪郭辺２に沿って配置された複数のＩ／Ｏセル領域７の内側にゲートアレイやマクロセル等にて形成される内部セル領域６を有する。Ｉ／Ｏセル７領域には、電源や噛合の入力セルに加えて、図６に示す第１出力セル７Ａ、第２出力セル７Ｂ、第３出力セル７Ｃが含まれる。これら第１〜第３出力セル７Ａ，７Ｂ，７Ｃは、図６に示す等価回路を有することで共通している。

ただし、第１出力セル７Ａよりも、第２，第３出力セル７Ｂ，７Ｃの静電気耐圧が強化されている。図６では、第１出力セル７Ａよりも強化された静電気耐圧を有する第２，第３出力セル７Ｂ，７Ｃは、同一の静電気耐圧を有するものとして取り扱う。

複数の第１出力セル７Ａの各々は、図６に示すように、複数のセグメント電極専用端子ＰＤの一つと内部回路６Ａとの間に接続される第１内部配線６Ｂと、第１内部配線６Ｂ途中の第１ノードＮＤ１とグランド配線ＶＳＳ（広義には第１電源配線）との間に接続される第１の静電気保護素子８Ａを含む。

２つの第２出力セル７Ｂの各々は、トップフレート電極専用端子ＰＤと内部回路６Ａとの間に接続される第２内部配線６Ｃと、第２内部配線６Ｃ途中の第２ノードＮＤ２とグランド配線ＶＳＳとの間に接続される第２の静電気保護素子８Ｂを含む。

２つの第３出力セル７Ｃの各々も第２出力セル７Ｂと同様に、バックプレーン電極専用端子ＰＤと内部回路６Ａとの間に接続される第２内部配線６Ｃと、第２内部配線６Ｃ途中の第２ノードＮＤ２とグランド配線ＶＳＳとの間に接続される第２の静電気保護素子８Ｂを含む。

なお、図６に示すように、第１出力セル７Ａでは、ＶＳＳ配線とＶＤＤ配線（広義には、第１電源配線の電位よりも高い電位の第２電源配線）との間に静電気保護素子８Ｃをさらに設けている。同様に、第２，３出力セル７Ｂ，７Ｃでは、ＶＳＳ配線とＶＤＤ配線（広義には、第１電源配線の電位よりも高い電位の第２電源配線）との間に静電気保護素子８Ｄをさらに設けている。

図６において、静電気保護素子８Ａ〜８Ｄはそれぞれ等価電気素子上で逆接続されるダイオードにて構成でき、通常動作時には静電気保護素子８Ａ〜８Ｄに電流は流れない。それぞれの端子ＰＤに大電圧である静電気が印加された時には、その静電気の極性によって図６の矢印ＡまたはＢのルートに沿って電源配線に静電気を逃がすことができる。こうして、内部回路６Ａを静電気から保護している。

ここで、上述の通り、本実施形態では、トッププレーン（ＴＰ）電極専用端子ＰＤｍ＋１，ＰＤｍ＋２及びバックプレーン（ＢＰ）電極専用端子ＰＤｍ−１〜ＰＤｍに接続される静電気保護素子８Ｂ，８Ｄの耐圧が、セグメント電極専用端子ＰＤ１〜ＰＤｍ−２に接続される静電気保護素子８Ａ，８Ｃよりも強化されている。このために、トッププレーン（ＴＰ）電極専用端子ＰＤｍ＋１，ＰＤｍ＋２及びバックプレーン（ＢＰ）電極専用端子ＰＤｍ−１〜ＰＤｍに接続される図６の静電気保護素子８Ｂ，８Ｄをそれぞれ、例えばダイオード接続されたトランジスタにて形成したとき、そのトランジスタのチャネル幅を、セグメント電極専用端子ＰＤ１〜ＰＤｍ−２に接続される静電気保護素子８Ａ，８Ｃよりも広くしている。

加えて、セグメント電極専用端子ＰＤ１〜ＰＤｍ−２に接続される第１の静電気保護素子８Ａに流れる電流経路の抵抗値を、トッププレーン（ＴＰ）電極専用端子ＰＤｍ＋１，ＰＤｍ＋２またはバックプレーン（ＢＰ）電極専用端子ＰＤｍ−１〜ＰＤｍに接続される第２の静電気保護素子８Ｂに流れる電流経路の抵抗値よりも大きくすることができる。こうすると、静電気はインピーダンスの低いトッププレーン（ＴＰ）電極専用端子ＰＤｍ＋１，ＰＤｍ＋２またはバックプレーン（ＢＰ）電極専用端子ＰＤｍ−１〜ＰＤｍに誘導されるからである。

このために、図７に示すように、第１出力セル７Ａでは、セグメント電極ＰＤと第１ノードＮＤ１との間に第１抵抗器Ｒ１を設けることができる。こうすると、セグメント電極専用端子と第１ノードＮＤ１との間の抵抗値（第１内部配線６Ｂの配線抵抗値＋第１抵抗器Ｒ１の抵抗値）が、トッププレーン電極専用端子またはバックプレーン電極専用端子と第２ノードＮＤ２との間の抵抗値（第２内部配線６Ｃの抵抗値）よりも大きくなり、静電気は第１静電気保護素子８Ａよりも第２静電気保護素子８Ｂに流れやすくなる。

第１抵抗器Ｒ１に加えて、あるいは第１抵抗器Ｒ１に代えて、図７に示すように、第１出力セル７Ａでは、第１ノードＮＤ１とＶＳＳ配線との間に第２抵抗器Ｒ２を設けることができる。こうすると、第１ノードＮＤ１とＶＳＳ配線との間の抵抗値が、第２ノードＮＤ２とＶＳＳ配線との間の抵抗値よりも第２抵抗器Ｒ２の抵抗値分だけ大きくなり、静電気は第１静電気保護素子８Ａよりも第２静電気保護素子８Ｂに流れやすくなる。なお、抵抗器Ｒ２の抵抗値は、第１ノードＮＤ１と内部回路６Ａとの間の抵抗器（または抵抗成分）Ｒ３の抵抗値よりも小さい（Ｒ２＜Ｒ３）。そうしないと、第１出力セル７Ａでは静電気が内部回路６Ａ側に流れてしまい、第１の静電気保護素子８Ａが機能しなくなるからである。

インピーダンスの低いトッププレーン（ＴＰ）電極専用端子ＰＤｍ＋１，ＰＤｍ＋２またはバックプレーン（ＢＰ）電極専用端子ＰＤｍ−１〜ＰＤｍに誘導させる他の手段とし、図４に示す駆動ＩＣ１内での電源端子（ＶＳＳ電源端子またはＶＤＤ電源端子）の配置を挙げることができる。

図４では、駆動ＩＣ１の電源端子（ＶＳＳ電源端子またはＶＤＤ電源端子）を、複数のセグメント電極専用端子ＰＤ１〜ＰＤｍ−２よりもトッププレーン電極専用端子ＰＤｍ＋１，ＰＤｍ＋２の近くに配置される。加えて、駆動ＩＣ１の電源端子（ＶＳＳ電源端子またはＶＤＤ電源端子）を、複数のセグメント電極専用端子ＰＤ１〜ＰＤｍ−２よりもバックプレーン電極ＰＤｍ−１，ＰＤｍの近くに配置されることができる。

こうした理由は、図６に示す静電気放出経路Ａ，Ｂから明らかである。静電気は、結果的にＶＳＳ端子及びＶＤＤ端子を経て駆動ＩＣ１の外部に放出されるからである。静電気が誘導される電極専用端子ＰＤｍ−１〜ＰＤｍ＋２が電源端子（ＶＳＳ電源端子またはＶＤＤ電源端子）に近ければ、静電気放出経路のインピーダンスが低減されて静電気を誘導できるからである。

２．３．チップ面積の縮小効果
図８は、第１出力セル７Ａと第２出力セル７Ｂ及び第３出力セル７Ｃとの占有面積差を示している。図３において、矢印Ｄ方向は、図６に示すように駆動ＩＣ１の輪郭辺２と直交する方向を示している。第１出力セル７Ａは図６に示す静電気保護素子８Ａ，８Ｃのサイズが大きくなり、さらには図７に示す第１抵抗器Ｒ１及び／または第２抵抗器Ｒ２を有することから、静電気領域９Ａの矢印Ｄ方向では長さＬ１を有する。

一方、第２，第３出力セル７Ｂ，７Ｃは図６に示す静電気保護素子８Ｂ，８Ｄのサイズが小さくなり、さらには図７に示す第１抵抗器Ｒ１及び／または第２抵抗器Ｒ２を必ずしも有する必要がなく、仮に抵抗器を挿入接続したとしても低抵抗で済むことから、静電気領域９Ａの矢印Ｄ方向での長さＬ２は長さＬ１よりもΔＬ（＝Ｌ１−Ｌ２）だけ短くなる
（Ｌ２＜Ｌ１）。

しかも、第１出力セル７Ａは図４に示す駆動ＩＣ１の一辺２Ａに多数設けられることから、駆動ＩＣ１内での面積削減効果は大きい。このことを数値にて示すと、図８に示すΔＬは例えば１５μｍとなる。図８に示す矢印Ｄ方向と直交する端子ＰＤの幅を９０μｍとし、セグメント電極専用端子の個数を１２８個とすると、１５×９０×１２８＝１６７４００μｍ²のサイズを縮小できる。このダウンサイジングにより、駆動ＩＣ１のチッブサイズを縮小するか、あるいは図５に示す内部セル６の面積を拡大できる。また、第１出力セル７Ａの静電気耐圧は他の入力セルと同等にすることができるので、入力セルの総面積も縮小でき、上述の効果がより顕著となる。

２．４．電気光学装置にて特定端子に静電気を誘導する対策
図４に示すように、電気光学装置２００は、配線２１０として、第１〜第３配線２２０，２３０，２４０を含む。第１配線２２０は、複数のパネル側セグメント電極端子１１２Ａと、駆動ＩＣ１の複数のセグメント電極専用端子ＰＤ１〜ＰＤｍ−２とをそれぞれ接続する。第２配線２３０は、共通電極端子１２２Ａと少なくとも一つのトッププレート電極専用端子ＰＤｍ＋１，ＰＤｍ＋２とを接続する。第３配線２４０は、バックプレート電極端子１１４Ａと駆動ＩＣ１の少なくとも一つのバックプレート電極専用端子ＰＤｍ−１，ＰＤｍとを接続する。

ここで、第２配線２３０のインピーダンスを複数の第１配線２２０の各々のインピーダンスよりも小さくすることができる。こうすると、静電気は第１配線２２０よりも第２配線２３０の方に流れ易くなり、静電気をトッププレート電極専用端子ＰＤｍ＋１，ＰＤｍ＋２に誘導できるからである。同様に、第３配線２４０のインピーダンスを複数の第１配線２２０の各々のインピーダンスよりも小さくすることができる。こうすると、静電気は第１配線２２０よりも第３配線２４０の方に流れ易くなり、静電気をバックプレート電極専用端子ＰＤｍ−１，ＰＤｍに誘導できるからである。

より具体的には、図４に示すように、第２配線２３０の幅を複数の第１配線２２０の各々の幅よりも広くすることができる。同様に、第３配線２４０の幅を複数の第１配線２２０の各々の幅よりも広くすることができる。

図９は、図４の変形例を示している。図９では、複数の第１配線２２０の各々に、抵抗器Ｒを挿入接続している。こうして、複数の第１配線２２０の各々のインピーダンスを、第２，第３配線２３０，２４０よりもさらに高めることができる。なお、第２，第３配線２３０，２４０の配線幅を広げられない事情がある時には、複数の第１配線２２０の各々に抵抗器Ｒを挿入接続だけでも良い。

図４または図９に示すように、駆動ＩＣ１では輪郭辺２に沿って配置されるセグメント電極配列部４を挟む両側の一方にはトッププレーン電極専用端子ＰＤｍ＋１（ＴＰ０）が、他方にはトッププレーン電極専用端子ＰＤｍ＋２（ＴＰ１）が配置されている。これにより、２つの第２配線２３０は、複数の第１配線２２０を両側から囲むことができる。その結果、配線２２０の領域の側方から入射される静電気は、複数の第１配線２２０よりも２つの第２配線２３０の一方に誘導され易くなる。

同様に、図４または図９に示すように、駆動ＩＣ１では輪郭辺２に沿って配置されるセグメント電極配列部４を挟む両側の一方にはバックプレーン電極専用端子ＰＤｍ−１（ＢＰ０）が、他方にはバックプレーン電極専用端子ＰＤｍ（ＢＰ１）が配置されている。これにより、２つの第２配線２３０は、複数の第１配線２２０を両側から囲むことができる。その結果、配線２２０の領域の側方から入射される静電気は、複数の第１配線２２０よりも２つの第３配線２４０の一方に誘導され易くなる。

図１０は、図４の他の変形例を示している。図１０では、追加された少なくとも一つのトッププレーン電極専用端子ＴＰ２を、複数のセグメント電極専用端子ＳＥＧ１〜ＳＥＧｍ−２の２つに挟まれた位置に配置することができる。これにより、追加された少なくとも一つの第２配線２３０を、複数の第１配線２２０の２つに挟まれた位置に配置することができる。

図１０ではさらに、追加された少なくとも一つのバックプレーン電極専用端子ＢＰ２を、複数のセグメント電極専用端子ＳＥＧ１〜ＳＥＧｍ−２の２つに挟まれた位置に配置することができる。これにより、追加された少なくとも一つの第３配線２４０を、複数の第１配線２２０の２つに挟まれた位置に配置することができる。

このようにすることで、複数のセグメント電極専用端子ＳＥＧ１〜ＳＥＧｍ−２に静電気が誘導することをより低減できる。なぜなら、配線２１０の領域の側方からだけでなく中心側から印加される静電気を、中心側の位置に追加された第２，第３配線２３０，２４０に誘導することができるからである。

３．集積回路装置の回路
以下の説明では、静電気が誘導されるトッププレーン電極専用端子またはバックプレーン電極専用端子が、例えばＶＳＳ電位等の一定電位に維持されるものではなく、あくまで信号出力端子であることを説明する。以下の説明により、本実施形態は電源端子でなく特定の信号端子に静電気を誘導していることが理解される。

３．１．駆動ＩＣ（集積回路装置）
本実施形態の集積回路装置１は、電気光学パネル１００を駆動するための駆動波形生成機能を有する。具体的には、電気光学パネル１００の表示変更（白から白、白から黒、黒から黒または黒から白）の際に必要なシーケンシャルな駆動波形の生成機能を有する。その際に、正極性バイアスと負極性バイアスを混在させたシーケンシャルな駆動バイアスを印加している。そのために、複数のセグメント電極１１２、バックプレーン電極１１４及びトッププレーン電極１２２のいずれにも、図１３にて後述するような正極性バイアスと負極性バイアスを混在させたシーケンシャルな駆動バイアスが印加される。駆動波形生成のための波形情報は、例えばプログラマブルな記憶部（不揮発性メモリー、ＲＯＭ、レジスター等）に格納され、駆動波形生成機能は、このプログラマブルな記憶部に格納される波形情報に基づき実現される。

このような駆動波形生成機能を実現するために、本実施形態の集積回路装置１は、図１１に示すように、複数のセグメント電極１１２またはバックプレーン電極１１４を駆動する第１の駆動電圧出力部１０Ａ、トッププレーン電極１２２を駆動する第２の駆動電圧出力部１０Ｂ、第１の駆動電圧出力部１０Ａに接続される表示データ記憶部２０、第１の駆動波形情報出力部３０Ａ、第２の駆動波形情報出力部３０Ｂ及びタイミング制御部４０を有する。

第１の駆動波形情報出力部３０Ａは、複数のセグメント電極１１２またはバックプレーン電極１１４のための駆動波形情報ＩＤＷＶ（駆動波形パターン情報、駆動電圧情報）を出力する。例えば、電気光学パネル１００のセグメント電極１１２（またはバックプレーン電極１１４）での表示状態（階調）が第１の表示データＤＬに対応する第１の表示状態（第１の階調。白表示及び黒表示の一方）から第２の表示データＤＰに対応する第２の表示状態（第２の階調。白表示及び黒表示の他方）に変化する際の駆動波形情報ＩＤＷＶを出力する。ここで例えば第１の表示データＤＬは前回の表示データであり、第２の表示データＤＰは今回の表示データである。駆動波形情報ＩＤＷＶは、例えば第１の表示状態から第２の表示状態に変化する場合に、第１、第２の表示状態間での駆動波形の変化を規定する情報である。例えば複数の変化期間の各期間での駆動電圧ＶＤが、駆動波形情報ＩＤＷＶにより特定される。

なお、駆動電圧ＶＤは、２値（例えば０Ｖ、１５Ｖ）であってもよいし、３値（例えば０Ｖ、＋１５Ｖ、−１５Ｖ、或いは０Ｖ、１５Ｖ、３０Ｖ）であってもよい。或いは４値以上であってもよい。また駆動電圧ＶＤの値は、電気光学パネル１００の種類等に応じて様々な値を採用できる。

そして第１の駆動電圧出力部１０Ａは、表示データ記憶部２０から出力される表示データＤＳＥＧ（セグメントデータ）である第１の表示データＤＬ及び第２の表示データＤＰと、第１の駆動波形情報出力部３０Ａからの駆動波形情報ＩＤＷＶとによって特定される駆動電圧ＶＤを出力する。例えば第１、第２の表示データＤＬ、ＤＰに基づいて、駆動波形情報ＩＤＷＶの複数の駆動波形信号から出力駆動波形信号を選択し、選択された出力駆動波形信号により特定（設定）される駆動電圧ＶＤを、第１，第３の配線２２０，２４０を介して電気光学パネル１００のセグメント電極１１２またはパックプレーン電極１１４に出力する。

一方、図１１に示すように、第２の駆動波形情報出力部３０Ｂからは、タイミング制御部４０にて第１の駆動波形情報出力部３０Ａと同期が取られて、トッププレーン電極１２２を駆動する駆動波形が出力される（図１２のＴＰ波形参照）。第２の駆動電圧出力部１０Ｂは、第２の駆動波形情報出力部３０Ｂからの駆動波形に基づく電圧を、トッププレーン電極専用端子及び第２の配線２４０を介して電気光学パネル１００のトッププレーン電極１２２に出力する。

３．２．集積回路装置の詳細な構成例
図１２に本実施形態の集積回路装置の詳細な構成例を示す。この集積回路装置は、第１，第２の駆動電圧出力部１０Ａ，１０Ｂ、表示データ記憶部２０、第１，第２の駆動波形情報出力部３０Ａ，３０Ｂ、タイミング制御部４０に加えて、ホストＩ／Ｆ（インターフェース）５０を含む。また電源回路７０、クロック選択回路８０、クロック生成回路８２を含むことができる。なおこれらの構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

図１２の構成例では、第１の駆動波形情報出力部３０Ａは、２×２＝４本（広義にはＮ×Ｎ本。Ｎは２以上の整数）の駆動波形信号ＳＷＶ（１、１）〜ＳＷＶ（２、２）（広義にはＳＷＶ（１、１）〜ＳＷＶ（Ｎ、Ｎ））を出力する。ここで駆動波形信号ＳＷＶ（１、１）〜ＳＷＶ（２、２）のうちの駆動波形信号ＳＷＶ（ｉ、ｊ）は、第１の表示状態がｉ状態（１≦ｉ≦Ｎ）で第２の表示状態がｊ状態（１≦ｊ≦Ｎ）である場合の駆動波形信号ある。

例えば第１の表示状態には黒表示と白表示という２つの状態があり、第２の表示状態にも黒表示と白表示という２つの状態がある。そしてＳＷＶ（１、１）は、第１及び第２の表示状態が共に黒表示（Ｂ）である場合の駆動波形信号であり、ＳＷＶ（１、２）は、第１の表示状態が黒表示（Ｂ）であり第２の表示状態が白表示（Ｗ）である場合の駆動波形信号である。同様にＳＷＶ（２、１）は、第１の表示状態が白表示（Ｗ）であり第２の表示状態が黒表示（Ｂ）である場合の駆動波形信号であり、ＳＷＶ（２、２）は、第１及び第２の表示状態が共に白表示（Ｗ）である場合の駆動波形信号である。

そして第１の駆動電圧出力部１０Ａは、第１の表示データＤＬ及び第２の表示データＤＰに基づいて駆動波形信号ＳＷＶ（１、１）〜ＳＷＶ（２、２）の中から出力駆動波形信号ＳＷＱを選択する。そして出力駆動波形信号ＳＷＱにより特定される電圧を駆動電圧ＶＤｍとして出力する。

例えば第１の表示状態に対応する第１の表示データＤＬが黒表示のデータであり、第２の表示状態に対応する第２の表示データＤＰが黒表示のデータである場合には、駆動波形信号ＳＷＶ（１、１）が選択され、ＤＬが黒表示のデータでありＤＰが白表示のデータである場合にはＳＷＶ（１、２）が選択される。同様にＤＬが白表示のデータでありＤＰが黒表示のデータである場合にはＳＷＶ（２、１）が選択され、ＤＬ及びＤＰが共に白表示のデータである場合にはＳＷＶ（２、２）が選択される。

なお、以上では、第１、第２の表示状態の各状態が、黒表示及び白表示の２階調（２状態）である場合について説明したが、これらの各状態は３階調以上であってもよい。例えば各状態がＮ階調である場合には、第１の駆動波形情報出力部３０Ａは、Ｎ×Ｎ本の駆動波形信号ＳＷＶ（１、１）、ＳＷＶ（１、２）・・・ＳＷＶ（１、Ｎ）、ＳＷＶ（２、Ｎ）、ＳＷＶ（３、Ｎ）・・・ＳＷＶ（Ｎ、Ｎ）を出力することになる。

第１の駆動電圧出力部１０Ａは、駆動回路ＤＲ、セレクタＳＥＬ、駆動波形選択回路ＣＳＬを含む。駆動回路ＤＲは、例えば０Ｖ、１５Ｖというような２値の駆動電圧ＶＤｍを出力する。この駆動電圧ＶＤｍは、集積回路装置のパッドＰＤｍ（端子）を介して電気光学パネルに出力され、電気光学パネルのセグメント電極が駆動される。

なお駆動電圧ＶＤｍは３値以上であってもよく、ＶＤｍの電圧値は電気光学パネル（ＥＰＤパネル、ＥＣＤパネル）の種類に応じて適宜設定される。

また駆動回路ＤＲは、第１の駆動波形情報出力部３０Ａからのハイインピーダンス状態の設定信号ＳＨＺがアクティブになると、その出力端子をハイインピーダンス状態に設定する。これにより、セグメント電極の駆動のオン・オフ制御が可能になる。このような駆動のオン・オフ制御機能を持たせているのは、ＥＰＤパネルやＥＣＤパネルの種類においては、駆動シーケンスの過程において、２値や３値のみの特定の駆動電圧のみならず、ハイインピーダンス状態も必要になる場合があるからである。

セレクタＳＥＬは、シーケンシャルモードとダイレクトモードの切り替えを行うための回路である。例えばダイレクトモード選択信号ＳＤＩＲがアクティブになると、動作モードがダイレクトモードに設定され、今回表示データ記憶部２２からの表示データＤＰの信号が選択されて、駆動回路ＤＲに出力される。

一方、信号ＳＤＩＲが非アクティブになると、駆動波形選択回路ＣＳＬからの出力駆動波形信号ＳＷＱが選択されて、駆動回路ＤＲに出力される。これにより、集積回路装置によりシーケンシャルな駆動波形が自動生成されるシーケンシャルモードが実現される。

駆動波形選択回路ＣＳＬは、表示データ記憶部２０からの表示データＤＬ、ＤＰに基づいて、第１の駆動波形情報出力部３０Ａが駆動波形情報として出力した駆動波形信号ＳＷＶ（１、１）〜ＳＷＶ（２、２）のいずれかを選択して、出力駆動波形信号ＳＷＱとして出力する。例えばＤＬ＝０、ＤＰ＝０が黒表示に対応し、ＤＬ＝１、ＤＰ＝１が白表示に対応していたとする。すると、ＤＬ＝０、ＤＰ＝０ではＳＷＶ（１、１）が選択され、ＤＬ＝０、ＤＰ＝１ではＳＷＶ（１、２）が選択され、ＤＬ＝１、ＤＰ＝０ではＳＷＶ（２、１）が選択され、ＤＬ＝１、ＤＰ＝１ではＳＷＶ（２、２）が選択される。

表示データ記憶部２０は、今回の表示データＤＰを記憶する今回表示データ記憶部２２と、前回の表示データＤＬを記憶する前回表示データ記憶部２４を含む。

例えばホストからの表示データは、ホストＩ／Ｆ５０を介して今回表示データ記憶部２２に入力されて保持される。例えばセグメント電極数が１２４個である場合には、１２４個分の表示データ（セグメントデータ）が今回表示データ記憶部２２に入力されて保持される。そして全ての表示データ（１２４個）が今回表示データ記憶部２２に入力され、その表示データに基づく表示が終了すると、今回表示データ記憶部２２に保持された表示データは、前回表示データ記憶部２４に転送されて保持（ラッチ）される。なお表示データ記憶部２０は、フリップフロップにより実現してもよいし、ＳＲＡＭなどのメモリーにより実現してもよい。

第１の駆動波形情報出力部３０Ａは、駆動波形生成部３２を含む。駆動波形生成部３２は、レジスターＲＴ１〜ＲＴＭ（Ｍは２以上の整数）、レジスター選択回路ＲＳＥＬを含む。タイミング制御部４０は、図示しないタイミングセットカウンター及びウェイトタイマーを含むことができる。

レジスターＲＴ１〜ＲＴＭは、期間Ｔ１〜ＴＭの各期間での駆動波形信号ＳＷＶ（１、１）〜ＳＷＶ（２、２）（ＳＷＶ（１、１）〜ＳＷＶ（Ｎ、Ｎ））の信号レベルを特定するレジスター値を記憶する。具体的には、レジスターＲＴ１〜ＲＴＭのうちのレジスターＲＴｋ（１≦ｋ≦Ｍ）は、期間Ｔ１〜ＴＭのうちの期間Ｔｋでの駆動波形信号ＳＷＶ（１、１）〜ＳＷＶ（２、２）の信号レベルを特定するレジスター値を記憶する。例えば、レジスターＲＴ１は、ＳＷＶ（１、１）〜ＳＷＶ（２、２）の期間Ｔ１での信号レベルを特定するレジスター値を記憶し、レジスターＲＴ２は、ＳＷＶ（１、１）〜ＳＷＶ（２、２）の期間Ｔ２での信号レベルを特定するレジスター値を記憶する。レジスターＲＴ３〜ＲＴＭも同様である。これらのレジスターＲＴ１〜ＲＴＭのレジスター値は、ホストＩ／Ｆ５０を介して入力されて、レジスターＲＴ１〜ＲＴＭに書き込まれる。

レジスター選択回路ＲＳＥＬは、タイミング制御部４０からの選択信号ＳＲＳＥＬに基づいて、レジスターＲＴ１〜ＲＴＭのいずれかからのレジスター値を選択する。例えば期間Ｔ１ではレジスターＲＴ１からのレジスター値を選択し、期間Ｔ２ではレジスターＲＴ２からのレジスター値を選択する。期間Ｔ３〜ＴＭにおいても同様である。これにより第１の駆動波形情報出力部３０Ａは、レジスターＲＴ１〜ＲＴＭからのレジスター値を、期間Ｔ１〜ＴＭの各期間において出力できるようになる。具体的には第１の駆動波形情報出力部３０Ａは、ＲＴ１〜ＲＴＭのうちのレジスターＲＴｋからのレジスター値を、期間Ｔｋにおいて出力する。例えば期間Ｔ１では、レジスターＲＴ１からの信号レベルレジスター値を出力し、期間Ｔ２では、レジスターＲＴ２からの信号レベルレジスター値を出力する。期間Ｔ３〜ＴＭにおいても同様である。

なおレジスターＲＴ１〜ＲＴＭは、駆動波形信号ＳＷＶ（１、１）〜ＳＷＶ（２、２）の信号レベルレジスター値以外にも、例えば、Ｔ１〜ＴＭの各期間の長さを特定するための期間長レジスター値などを記憶できる。例えばＲＴ１〜ＲＴＭのうちのレジスターＲＴｋは、期間Ｔｋの長さを設定するための期間長レジスター値を記憶する。

そして第１の駆動波形情報出力部３０Ａは、レジスターＲＴｋからの期間長レジスター値に基づいて、期間Ｔｋの長さを設定する。例えばレジスターＲＴ１からの期間長レジスター値に基づいて期間Ｔ１の長さを設定し、レジスターＲＴ２からの期間長レジスター値に基づいて期間Ｔ２の長さを設定する。期間Ｔ３〜ＴＭの長さの設定についても同様である。

具体的には、レジスターＲＴ１〜ＲＴＭからの期間長レジスター値は、レジスター選択回路ＲＳＥＬを介して信号ＳＷＴとしてタイミング制御部４０に入力される。そして信号ＳＷＴによりウェイトタイマー値がタイミング制御部４０内のウェイトタイマー（図示せず）に設定される。そして、タイミング制御部４０のタイミングセットカウンター（図示せず）は、ウェイトタイマー値に基づき得られる信号ＳＲＳＥＬを、駆動波形生成部３２に出力する。これにより、Ｔ１〜ＴＭの各期間の長さが調整される。

またレジスターＲＴ１〜ＲＴＭは、駆動回路ＤＲの出力端子をハイインピーダンス状態に設定するためのレジスター値を記憶してもよい。例えば期間Ｔｋにおいて、駆動回路ＤＲの出力端子をハイインピーダンス状態に設定する場合には、期間Ｔｋに対応するレジスターＲＴｋのハイインピーダンス状態の設定ビットを、例えば「１」に設定する。これにより、期間Ｔｋにおいてハイインピーダンス状態の設定信号ＳＨＺがアクティブになる。

ホストＩ／Ｆ５０は、ホスト（ＣＰＵ、ＭＰＵ、制御デバイス）との間のインターフェース処理を行う。ホストは、ホストＩ／Ｆ５０を介して、表示設定レジスター５２、トリガーレジスター５４、割り込みレジスター５６、電源設定レジスター５８などの制御レジスターにアクセスする。

例えば表示設定レジスター５２は、タイミング制御部４０の各種タイマーが使用するクロックの選択指示、電気光学パネルの表示状態からの表示反転の指示、全黒表示や全白表示の指示、ダイレクトモードやシーケンシャルモードの選択指示などを設定するためのレジスターである。トリガーレジスター５４は、駆動波形生成動作を開始させるトリガーを発行するためのレジスターである。割り込みレジスター５６は、駆動波形生成動作の終了後に発生する割り込みフラグや、割り込みマスクが設定されるレジスターである。電源設定レジスター５８は、電源回路７０のオン・オフ指示、定電圧回路（レギュレーター）の設定、昇圧倍数の設定、昇圧電圧の微調整（コントラスト、トリミング）などの各種制御を行うためのレジスターである。

電源回路７０は、電源端子から供給される電源電圧に基づいて、電気光学パネルの駆動に必要な駆動電源電圧を生成する。例えば０Ｖ／１５Ｖの２値駆動の場合には、ＶＤＤ端子からの電源電圧を昇圧して、例えばＨＶＤＤ＝１５Ｖの駆動電源電圧を生成して、第１の駆動電圧出力部１０Ａの駆動回路ＤＲに供給する。駆動回路ＤＲは、ＨＶＤＤ＝１５ＶとＶＳＳ端子からのＶＳＳ＝０Ｖを使用して、駆動電圧ＶＤｍを出力する。

クロック生成回路８２は、図示しない発振回路及び分周回路を有し、各種の周波数のクロックＣＫを生成する。クロック選択回路８０は、クロック生成回路８２のクロックＣＫの中から選択されたクロックＣＫＳを、タイミング制御部４０等に供給する。

なお、図１２の第１の駆動電圧出力部１０Ａは、セグメント電極専用端子またはバックプレート電極専用端子を有する複数の出力セルに設けられる。

例えば図１２では、ｍ個の出力セルに対して第１の駆動電圧出力部１０Ａが設けられている。そしてｍ個の第１の駆動電圧出力部１０Ａから出力された駆動電圧ＶＤ１〜ＶＤｍが、電極専用端子ＰＤ１〜ＰＤｍを介して電気光学パネル１００のセグメント電極専用端子ＳＥＧ１〜ＳＥＧｍ−２及び２つのバックプレート電極専用端子ＢＰ０，ＢＰ１に出力される。

一方、トッププレーン電極１２２を駆動する電圧は、表示状態に拘らずに正極性バイアス、負極性バイアスの混在波形となる。この駆動波形は図１２に示す第２の駆動波形情報出力部３０Ｂよりタイミング制御部４０からの信号ＳＲＳＥＬと同期して出力され、２つの第２の駆動電圧出力部１０Ｂを介して出力される。

３．３．駆動波形
図１３に、このような駆動波形の例を示す。図中の「０」は例えば０Ｖ駆動を意味し、「１」は例えば１５Ｖ駆動を意味する。

図１３において、全セグメントに共通なトッププレーン電極１２２に供給される２値の駆動波形がＴＰである。駆動波形ＴＰは、タイミング制御部４０の制御によって、以下に説明するセグメント電極１１２及びバックプレーン電極１１４を駆動する波形と同期が取られている。

セグメント電極１１２及びバックプレーン電極１１４を駆動する波形としては、ＢＢは黒から黒、ＢＷは黒から白、ＷＢは白から黒、ＷＷは白から白に表示状態が変化する場合（第１の表示状態から第２の表示状態に変化する場合）の駆動波形である。これらのＢＢ、ＢＷ、ＷＢ、ＷＷは、各々、図１２の駆動波形信号ＳＷＶ（１、１）、ＳＷＶ（１、２）、ＳＷＶ（２、１）、ＳＷＶ（２、２）に対応する。

例えば図１３のＡ１のアイドル状態ではハイインピーダンス状態に設定される。そしてＡ２の電荷抜き期間では、ＴＰ＝０、ＢＢ＝０であるためノンバイアスになり、黒表示が維持される。Ａ３では、ＴＰ＝１、ＢＢ＝０であるため正極性バイアスになり、黒表示から白表示に変化する。Ａ４では、ＴＰ＝０、ＢＢ＝１であるため負極性バイアスになり、白表示から黒表示に変化する。Ａ５では、ＴＰ＝１、ＢＢ＝０であるため正極性バイアスになり、黒表示から白表示に変化する。そしてＡ６では、ＴＰ＝０、ＢＢ＝１になり、メモリー内容の表示が行われ、黒表示になる。即ち、ＢＢは、第１の表示状態が黒表示であり、第２の表示状態が黒表示である場合の駆動波形であるため、Ａ６では、第２の表示状態（表示データＤＰ）に対応する黒表示になる。そして、その後、Ａ７に示す電荷抜きが行われ、Ａ８に示すアイドル状態になる。

同様に駆動波形ＢＷでは、Ｂ１、Ｂ２、Ｂ３、Ｂ４、Ｂ５に示すように、アイドル状態、電荷抜き、白表示、黒表示、白表示が行われる。そしてＢ６では、ＴＰ＝０、ＢＷ＝０のノンバイアスになり、Ｂ５で設定された白表示が維持されることで、メモリー内容の表示が行われる。即ち、ＢＷは、第１の表示状態が黒表示であり、第２の表示状態が白表示である場合の駆動波形であるため、Ｂ６では、第２の表示状態（表示データＤＰ）に対応する白表示になる。そして、その後、Ｂ７に示す電荷抜きが行われ、Ｂ８に示すアイドル状態になる。駆動波形ＷＢ、ＷＷについても同様である。

またＣ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６では、Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６の各期間の長さが設定されている。即ち駆動波形を変化させる時間的なタイミングが設定されている。

図１３のように、実際のメモリー内容（波形情報）の表示を行う前に、様々な長さに設定される各期間において白表示や黒表示を繰り返し行うことで、ＥＰＤの高品位な表示品質を実現できる。即ち、ＥＰＤでは、ＬＣＤとは異なり、前回の表示データ（ＤＬ）に対応する第１の表示状態から、今回の表示データに対応する第２の表示状態に変化する際に、複数期間に亘って駆動波形をシーケンシャルに変化させる。例えば図１３のＡ２〜Ａ６では、第１の表示状態である黒表示から第２の表示状態である黒表示に変化する際に、複数の期間毎に駆動波形を変化させる。同様に、Ｂ２〜Ｂ６では、第１の表示状態である黒表示から第２の表示状態である白表示に変化する際に、複数の期間毎に駆動波形を変化させている。このようにシーケンシャルに駆動波形を変化させることで表示品質を向上できる。

４．電子機器
上述した電気光学装置２００は、電子ペーパー、リモコン、時計、携帯電話機、携帯情報端末、電卓等の種々の電子機器に搭載できる。特に、電気光学パネル１００の薄型化が可能であり、かつ、消費電力が少ないために、携帯型電子機器例えば図１４に示すカード型電子機器に好適である。

図１３に示すカード型電子機器３００は、カード専用ＩＣ３１０や図示しない電池に加えて、上述した駆動ＩＣ１及び電気光学パネル１００を含む電気光学装置２００を内蔵している。電気光学パネル１００には、操作後の所定期間だけ例えばパスワードを表示することができる。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（電気光学パネル等）と共に記載された用語（ＥＰＤパネル等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また集積回路装置、電子機器の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。

１ 集積回路装置、２ 輪郭辺、２Ａ 一辺、２Ｂ，２Ｃ 対向２辺、４ セグメント電極端子配列部、６ 内部セル、７ Ｉ／Ｏセル領域、７Ａ 第１の出力セル、７Ｂ 第２の出力セル、７Ｃ 第３の出力セル、８Ａ〜８Ｄ 静電気保護素子、８Ａ 第１の静電気保護素子、８Ｂ 第２の静電気保護素子、９Ａ 第１の静電気保護素子領域、９Ｂ 第２の静電気保護素子領域、１００ 電気光学パネル、１１０ 第１基体（基板）、１１２ セグメント電極、１１４ 背景電極（バックプレーン電極）、１２０ 第２基体（対向基板）、１２２ 共通電極（トッププレーン電極）、１３０ 電気光学層（電子泳動層）、１３２ 電気光学素子、１４０ 接着層、２００ 電気光学装置、２１０ 配線、２２０ 第１の配線、２３０ 第２の配線、２４０ 第３の配線、ＮＤ１ 第１ノード、ＮＤ２ 第２ノード、ＰＤ 端子、ＰＤ１〜ＰＤｍ−２（ＳＥＧ１〜ＳＥＧｍ−２） セグメント電極専用端子、ＰＤｍ−１，ＰＤｍ（ＢＰ０，ＢＰ１） バックプレーン電極専用端子、ＰＤｍ＋１，ＰＤｍ＋２（ＴＰ０，ＴＰ１） トッププレーン電極専用端子。

Claims (17)

1. 第１基体に形成された複数のセグメント電極と、前記第１基体と対向する第２基体に形成された共通電極と、を含む電気光学パネルを駆動する集積回路装置において、
   前記複数のセグメント電極にそれぞれ接続される複数のセグメント電極専用端子と、
   前記共通電極に接続される少なくとも一つの共通電極専用端子と、
   前記複数のセグメント電極専用端子に接続された静電気保護素子を含む複数の第１出力セルと、
   前記少なくとも一つの共通電極専用端子に接続された静電気保護素子を含む少なくとも一つの第２出力セルと、
   を有し、
   前記少なくとも一つの第２出力セルの静電気耐圧が、前記複数の第１出力セルの各々の静電気耐圧よりも大きいことを特徴とする集積回路装置。
2. 請求項１において、
   前記電気光学パネルの前記第１基体にて前記複数のセグメント電極の周囲に配置された背景電極に接続される少なくとも一つの背景電極接続端子と、
   前記少なくとも一つの背景電極に接続された静電気保護素子を含む少なくとも一つの第３出力セルと、
   をさらに含み、
   前記少なくとも一つの第３出力セルの静電気耐圧が、前記複数の第１出力セルの各々の静電気耐圧よりも大きいことを特徴とする集積回路装置。
3. 請求項１または２において、
   前記集積回路装置は平面視にて矩形であり、前記矩形の輪郭辺に沿って前記複数のセグメント電極専用端子が配列されたセグメント電極配列部が形成され、
   前記輪郭辺に沿って配置される前記セグメント電極配列部を挟む両側にそれぞれ、前記少なくとも一つの共通電極専用端子が配置されることを特徴とする集積回路装置。
4. 請求項３において、
   前記矩形の一辺に沿って前記セグメント電極配列部が形成され、前記矩形の一辺を挟む対向二辺にそれぞれ、前記少なくとも一つの共通電極専用端子が配置されることを特徴とする集積回路装置。
5. 請求項１乃至４のいずれかにおいて、
   前記少なくとも一つの共通電極専用端子は、前記複数のセグメント電極専用端子の２つに挟まれた位置にさらに配置されることを特徴とする集積回路装置。
6. 請求項３又は４において、
   前記複数の第１出力セルの各々は、第１静電気保護素子領域を含み、前記第１静電気保護素子領域の前記輪郭辺と直交する方向での長さがＬ１であり、前記少なくとも一つの第２出力セルは、第２静電気保護素子領域を含み、前記第２静電気保護素子領域の前記輪郭辺と直交する方向での長さが、Ｌ１よりも短いＬ２であることを特徴とする集積回路装置。
7. 請求項１乃至６のいずれかにおいて、
   前記複数の第１出力セルの各々は、前記複数のセグメント電極専用端子の一つに接続される第１内部配線と、前記第１内部配線途中の第１ノードとグランド配線との間に接続される第１の静電気保護素子を含み、
   前記少なくとも一つの第２出力セルの各々は、前記少なくとも一つの共通電極専用端子に接続される第２内部配線と、前記第２内部配線途中の第２ノードと前記グランド配線との間に接続される第２の静電気保護素子を含み、
   前記複数のセグメント電極専用端子の一つと前記第１ノードとの間の抵抗値が、前記少なくとも一つの共通電極専用端子と前記第２ノードとの間の抵抗値よりも大きいことを特徴とする集積回路装置。
8. 請求項１乃至６のいずれかにおいて、
   前記複数の第１出力セルの各々は、前記複数のセグメント電極専用端子の一つに接続される第１内部配線と、前記第１内部配線途中の第１ノードとグランド配線との間に接続される第１の静電気保護素子を含み、
   前記少なくとも一つの第２出力セルの各々は、前記少なくとも一つの共通電極専用端子に接続される第２内部配線と、前記第２内部配線途中の第２ノードと前記グランド配線との間に接続される第２の静電気保護素子を含み、
   前記第１ノードと前記グランド配線との間の抵抗値が、前記第２ノードと前記グランド配線との間の抵抗値よりも大きいことを特徴とする集積回路装置。
9. 請求項２において、
   前記集積回路装置は平面視にて矩形であり、前記矩形の輪郭辺に沿って前記複数のセグメント電極専用端子が配列されたセグメント電極配列部が形成され、
   前記輪郭辺に沿って配置される前記セグメント電極配列部を挟む両側にそれぞれ、前記少なくとも一つの共通電極専用端子と前記少なくとも一つの背景電極専用端子とが配置されることを特徴とする集積回路装置。
10. 請求項９において、
    前記輪郭辺に沿った方向にて、前記セグメント電極配列部と前記少なくとも一つの共通電極専用端子との間に、前記少なくとも一つの背景電極専用端子が配置されることを特徴とする集積回路装置。
11. 請求項１０において、
    前記矩形の一辺に沿って前記セグメント電極配列部が形成され、前記矩形の一辺を挟む対向二辺にそれぞれ、前記少なくとも一つの共通電極専用端子と前記少なくとも一つの背景電極専用端子と、が配置され、
    前記対向二辺の各々にて、前記少なくとも一つの背景電極専用端子が前記少なくとも一つの共通電極専用端子よりも前記矩形の一辺に近い位置に配置されることを特徴とする集積回路装置。
12. 請求項９乃至１１のいずれかにおいて、
    前記少なくとも一つの背景電極専用端子は、前記複数のセグメント電極専用端子の２つに挟まれた位置にさらに配置されることを特徴とする集積回路装置。
13. 請求項９乃至１２のいずれかにおいて、
    前記複数の第１出力セルの各々は、第１静電気保護素子領域を含み、前記第１静電気保護素子領域の前記輪郭辺と直交する方向での長さがＬ１であり、前記少なくとも一つの第３出力セルは、第２静電気保護素子領域を含み、前記第２静電気保護素子領域の前記輪郭辺と直交する方向での長さが、Ｌ１よりも短いＬ２であることを特徴とする集積回路装置。
14. 請求項１乃至１３のいずれかにおいて、
    電源端子をさらに有し、
    前記電源端子は、前記複数のセグメント電極よりも前記少なくとも一つの共通電極専用端子の近くに配置されることを特徴とする集積回路装置。
15. 請求項２及び請求項９乃至１３のいずれかにおいて、
    電源端子をさらに有し、
    前記電源端子は、前記複数のセグメント電極よりも前記少なくとも一つの背景電極専用端子の近くに配置されることを特徴とする集積回路装置。
16. 第１基体に形成された複数のセグメント電極と、前記第１基体と対向する第２基体に形成された共通電極と、を含む電気光学パネルと、
    前記電気光学パネルを駆動する請求項１乃至１５のいずれかに記載の集積回路装置と、
    を有することを特徴とする電気光学装置。
17. 請求項１６に記載の電気光学装置を有することを特徴とする電子機器。

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