JP5712591B2 - 集積回路装置、電子機器及び集積回路装置の製造方法 - Google Patents

Description

本発明は、集積回路装置、電子機器及び集積回路装置の製造方法等に関する。

従来、ＥＰＤ（Electrophoretic Display）パネルなどの電気光学パネルを駆動する集積回路装置が知られている。例えばＥＰＤパネルの従来技術としては特許文献１に開示される技術がある。

このようなＥＰＤパネル（電気泳動パネル）の駆動では、駆動電圧をシーケンシャルに変化させる場合がある。この場合には、ＥＰＤパネルを駆動する表示ドライバー等の集積回路装置は、シーケンシャルに変化する駆動電圧をＥＰＤパネルに供給する。

しかしながら、このようなシーケンシャルに変化する駆動電圧の選択指示を、集積回路装置の外部に設けられたＭＰＵ等の制御デバイスが実行すると、制御デバイスの処理負荷が重くなってしまう。

ＥＰＤパネル、ＥＣＰ（Electrochromics Display）パネル、ＮＣＤ（Nanochromics Display）パネル等は、電子ペーパーパネルと呼ぶこともできる。駆動方式が異なる複数の電子ペーパーパネル（広義には電気光学パネル）に対応するためには、それぞれが１つの電子ペーパーパネルを駆動する複数の集積回路装置を準備する必要があり、開発コストが増加してしまう。

電気光学パネルを駆動する集積回路装置は、駆動電圧を出力する出力トランジスター（出力段）を含むが、電気光学パネルを駆動しない集積回路装置も、出力電圧を出力する出力トランジスターを含むことができる。出力電圧が異なる複数の出力トランジスターに対応するためには、それぞれが１つの出力電圧を出力する出力トランジスターを含む複数の集積回路装置を準備する必要があり、開発コストが増加してしまう。

特開２００９−５３６３９号公報

本発明の幾つかの態様によれば、製造や開発コストを低減可能な集積回路装置、電子機器及び集積回路装置の製造方法等を提供できる。

本発明の一態様は、共通トランジスター構造が形成された半導体基板にマスクを変えて配線することで、出力端子から出力される電圧値に応じて複数種の中から選択される耐圧に設定されるマスタースライス型の集積回路装置であって、
前記共通トランジスター構造は、
第１の耐圧を有する第１の出力トランジスター構造と、
前記第１の耐圧よりも高い第２の耐圧を有する第２の出力トランジスター構造と、
を含み、
配線により前記第１の耐圧が選択される時に、前記第１，第２の出力トランジスター構造の双方が前記出力端子と接続され、前記第２の出力トランジスター構造は、ダイオード接続されて、前記第１の出力トランジスター構造で形成される第１耐圧出力段トランジスターを前記出力端子に印加される静電気から保護する静電気保護素子を形成し、
配線により前記第２の耐圧が選択される時に、前記第１の出力トランジスター構造は前記出力端子に非接続とされ、前記第２の出力トランジスター構造が前記出力端子と接続される第２耐圧出力段トランジスターを形成する集積回路装置に関係する。

本発明の一態様によれば、例えば電気光学パネルの駆動方式に応じて、駆動電圧（広義には出力電圧）が異なりかつ耐圧が異なる複数の出力トランジスター構造の中から１つの出力トランジスター構造を選択し、選択された出力トランジスター構造で出力トランジスターを形成することができる。即ち、集積回路装置は、第１耐圧出力段トランジスター又は第２耐圧出力段トランジスターで駆動電圧（広義には出力電圧）を出力できる。このとき、第２の出力トランジスター構造は、第１，第２の耐圧のいずれが選択されるときにも出力端子に配線されて使用される。第１，第２の耐圧に兼用される第２の出力トランジスター構造は、第１の耐圧が選択されたときにはトランジスター接続されて第１耐圧出力段トランジスターの静電保護素子として機能し、第２の耐圧が選択された時には第２耐圧出力段トランジスターとして機能する。また、マスタースライス方式により複数の出力トランジスター構造を例えば１つのバルク基板に対して共通にすることができ、少なくとも１枚のマスクを変更して配線することができるので、製造や開発コストを低減することができる。

また本発明の一態様では、集積回路装置は、前記ダイオード接続される前記第２の出力トランジスター構造は、前記第１の出力端子と高電源電圧ラインとの間に逆接続して設けられる第１のダイオードと、前記第１の出力端子と低電源電圧ラインとの間に逆接続して設けられる第２のダイオードとを含むことができる。こうして、第１，第２のダイオードをプラスとマイナスの静電気に対する保護素子として機能させることができる。

また本発明の一態様では、前記第１の耐圧が選択された時に、前記高電源電圧ラインを介して前記第１耐圧出力段トランジスターに供給される電圧が入力される電圧入力端子と、前記出力端子に接続され、前記第２の耐圧が選択された時に前記第２耐圧出力段トランジスターを前記静電気から保護する第２の静電気保護素子と、前記電圧入力端子に接続され、前記第１の耐圧が選択された時に前記第１耐圧出力段トランジスターを前記静電気から保護する第２の静電気保護素子と、をさらに有することができる。

こうすると、第２耐圧出力段トランジスターを静電気から保護する第２の静電気保護素子を用いずに、第１耐圧出力段トランジスターを静電気から保護することができる。つまり、出力端子に印加されるプラスの静電気は、第１のダイオード及び第１の静電気保護素子を介して低電源電圧ラインに逃がされる。一方、出力端子にマイナスの静電気が印加されると、第２のダイオードを介して出力端子と低電源電圧ラインとの間で電流を流すことができる。

また本発明の一態様では、前記半導体基板は、複数の抵抗素子構造をさらに含み、前記第１の耐圧が選択された時に、前記複数の抵抗素子構造のうちの一つが、前記第１の静電気保護素子と前記第１耐圧出力段トランジスターとの間に直列接続される保護抵抗とし、前記第２の耐圧が選択された時に、前記複数の抵抗素子構造が、前記出力端子と前記第２耐圧出力段トランジスターとの間に並列接続される出力抵抗とすることができる。

こうすると、保護抵抗の抵抗値は大きくして第１耐圧出力段トランジスターを静電気から保護できる一方で、第２耐圧出力段トランジスターの出力抵抗は小さくして電圧降下を抑制できる。

また本発明の一態様では、前記出力端子が複数配列された出力端子配列部と、前記高電源電圧ラインと前記低電源電圧ラインとの間に設けられ、前記第１の耐圧が選択された時に前記第１耐圧出力段トランジスターを前記静電気から保護する少なくとも一つの第３の静電気保護素子とをさらに含むことができる。このようにすれば、第２の静電気保護素子だけでなく、第３の静電気保護素子でも、第１の出力トランジスターを静電気から保護することができる。しかも、第３の静電気保護素子は第２の静電気保護素子よりも出力端子に近く配置することができるので、出力端子と第３の静電気保護素子とをショートパス接続することができる。

また本発明の一態様では、前記少なくとも一つの第３の静電気保護素子は、前記出力端子配列部にて隣接する２以上の出力端子に対して一つ配置することができる。こうすると、所定の静電気対策効果を発揮しながらも、第３の静電気保護素子を出力端子毎に設ける場合よりも回路面積を縮小できる。

また本発明の他の態様では、共通トランジスター構造が形成された半導体基板にマスクを変えて配線することで、出力端子から出力される電圧値に応じて複数種の中から選択される耐圧に設定されるマスタースライス型の集積回路装置であって、
前記共通トランジスター構造は、
第１の耐圧を有する第１の出力トランジスター構造と、
前記第１の耐圧よりも高い第２の耐圧を有する第２の出力トランジスター構造と、
を含み、
配線により前記第１の耐圧が選択され、前記第１，第２の出力トランジスター構造の双方が前記出力端子と接続され、前記第２の出力トランジスター構造は、ダイオード接続されて、前記第１の出力トランジスター構造で形成される第１耐圧出力段トランジスターを前記出力端子に印加される静電気から保護する静電気保護素子を形成する集積回路装置に関係する。

こうすると、第１耐圧出力段トランジスターを備えたマスタースライス型の集積回路装置を提供できる。

また本発明のさらに他の態様では、共通トランジスター構造が形成された半導体基板にマスクを変えて配線することで、出力端子から出力される電圧値に応じて複数種の中から選択される耐圧に設定されるマスタースライス型の集積回路装置であって、
前記半導体基板は、
第１の耐圧を有する第１の出力トランジスター構造と、
前記第１の耐圧よりも高い第２の耐圧を有する第２の出力トランジスター構造と、
複数の抵抗素子構造と、
を含み、
配線により前記第２の耐圧が選択され、前記第１の出力トランジスター構造は前記出力端子に非接続とされ、前記第２の出力トランジスター構造が前記出力端子と接続される第２耐圧出力段トランジスターを形成し、前記複数の抵抗素子構造が、前記出力端子と前記第２耐圧出力段トランジスターとの間に並列接続される出力抵抗となる集積回路装置に関係する。

こうすると、第２耐圧出力段トランジスターを備えたマスタースライス型の集積回路装置を提供できる。

また本発明のさらに他の態様は、上記のいずれかに記載の集積回路装置を含む電子機器に関係する。

また本発明のさらに他の態様は、第１の耐圧を有する第１の出力トランジスター構造と、前記第１の耐圧よりも高い第２の耐圧を有する第２の出力トランジスター構造と、を含む共通トランジスター構造が形成された半導体基板を準備する工程と、マスクを変えて前記半導体基板に配線し、出力端子から出力される電圧値に応じて複数種の中から選択される耐圧に設定されるマスタースライス型の集積回路装置を製造する工程と、有し、配線により前記第１の耐圧が選択される時には、前記第１，第２の出力トランジスター構造の双方が前記出力端子と接続され、前記第２の出力トランジスター構造は、ダイオード接続されて、前記第１の出力トランジスター構造で形成される第１耐圧出力段トランジスターを前記出力端子に印加される静電気から保護する静電気保護素子を形成し、配線により前記第２の耐圧が選択される時に、前記第１の出力トランジスター構造は前記出力端子に非接続とされ、前記第２の出力トランジスター構造が前記出力端子と接続される第２耐圧出力段トランジスターを形成する集積回路装置の製造方法に関係する。

こうすると、マスタースライス方式によって、出力端子から出力される電圧値に応じた耐圧に設定される集積回路装置を製造できる。

本実施形態の集積回路装置の構成例。 図２（Ａ）〜図２（Ｃ）は第１、第２の比較例の集積回路装置の説明図。 本実施形態の集積回路装置の詳細な構成例。 各Ｉ／Ｏセルに駆動電圧出力部を設ける手法の説明図。 本実施形態の動作を説明するための駆動波形例。 図６（Ａ）、図６（Ｂ）は駆動波形生成用のレジスター値の設定例。 本実施形態の動作を説明するための駆動波形例。 図８（Ａ）、図８（Ｂ）は駆動波形生成用のレジスター値の設定例。 駆動回路の構成例。 駆動回路の他の構成例。 図１１（Ａ）、図１１（Ｂ）は、電源回路の構成例。 静電気保護機能を有する駆動回路の比較例。 静電気保護機能を有する駆動回路の他の比較例。 静電気保護機能を有する駆動回路の更なる他の構成例。 図１４に示す駆動回路の等価回路。 静電気保護機能を有する駆動回路の更なる他の構成例。 静電気保護機能を有する駆動回路の概略レイアウト図。 本実施形態の集積回路装置の第１の変形例。 本実施形態の集積回路装置の第２の変形例。 本実施形態の電子機器の構成例。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．構成
図１に本実施形態の集積回路装置の構成例を示す。本実施形態の集積回路装置は、電気光学パネル１００を駆動するための駆動波形生成機能を有する。具体的には、電気光学パネル１００の表示変更の際に必要なシーケンシャルな駆動波形の生成機能を有する。そして駆動波形生成のための波形情報は、例えばプログラマブルな記憶部（不揮発性メモリー、ＲＯＭ、レジスター等）に格納され、駆動波形生成機能は、このプログラマブルな記憶部に格納される波形情報に基づき実現される。

このような駆動波形生成機能を実現するために、本実施形態の集積回路装置は、駆動電圧出力部１０、表示データ記憶部２０、駆動波形情報出力部３０を有する。

なお、集積回路装置は、電気光学パネル１００を駆動しなくてもよく、出力トランジスターを含んでいればよい。以下に、本実施形態の集積回路装置の１例として、電気光学パネル１００を駆動する集積回路装置について説明する。なお、図１の構成例では、駆動電圧出力部１０が駆動電圧（広義には出力電圧）を出力する出力トランジスター（出力段）を含む。図１の構成例では、集積回路装置は、駆動電圧出力部１０だけを含んでもよい。

電気光学パネル１００は、電気泳動表示装置（ＥＰＤ：Electrophoretic Display）のパネルを例にとれば、基板と、対向基板と、基板と対向基板との間に設けられた電気泳動層を含むことができる。電気泳動層（電気泳動シート）は、電気泳動物質を有する多数のマイクロカプセルにより構成される。このマイクロカプセルは、例えば正に帯電した黒色の正帯電粒子（電気泳動物質）と、負に帯電した白色の負帯電粒子（電気泳動物質）を分散液中に分散させ、この分散液を微少なカプセルに封入することで実現される。

パッシブ型のＥＰＤパネルを例にとれば、ガラスや透明樹脂により形成される基板には、例えばセグメント電極（駆動電極、画素電極）が設けられる。また、対向基板（電気泳動シート）にはトッププレーン電極（共通電極）が設けられる。なお透明樹脂層に透明な導電材料でトッププレーン電極を形成し、この上に接着剤等を塗布して電気泳動層を接着することで、電気泳動シートを形成してもよい。

セグメント電極とトッププレーン電極の間に電界が印加されると、マイクロカプセルに封入された正帯電粒子（黒色）及び負帯電粒子（白色）には、その帯電の正負に応じた方向に静電気力が作用する。例えばセグメント電極の方がトッププレーン電極よりも高電位である場合には、トッププレーン電極側に正帯電粒子（黒色）が移動するため、その画素は黒表示になる。一方、トッププレーン電極の方がセグメント電極よりも高電位である場合には白表示になる。

なお電気光学パネル１００は、ＥＰＤパネルには限定されず、ＥＣＤ（electrochromicdisplay）パネルなどであってもよい。ＥＣＤパネルは、電圧を印加すると、酸化還元反応により物質に色がついたり、光透過度が変化したりする現象を利用して表示動作を実現するパネルである。

また、電気光学パネル１００は、ＥＣＰ（Electrochromics Display）パネル、ＮＣＤ（Nanochromics Display）パネル等の電子ペーパーパネルであってもよい。集積回路装置は、複数の電気光学パネルに対応することができ、複数の電気光学パネルの１つの電気光学パネル１００を例えば図１に示すように駆動電圧出力部１０に接続することができる。以下に、１つの電気光学パネル１００に接続される駆動電圧出力部１０（広義には１つの出力トランジスターを含む集積回路装置）の例を説明し、駆動方式が異なる複数の電気光学パネルに共通な駆動電圧出力部１０（広義には複数の出力トランジスターを含む集積回路装置）の具体的な構成については、「４．他の詳細な構成」で後述する。また、複数の出力トランジター構造を含む集積回路装置の具体的な構成については、「４．４．トランジスター構造」で後述する。

駆動電圧出力部１０（駆動部）は、電気光学パネル１００に供給される駆動電圧ＶＤ（駆動信号）を出力する。例えば電気光学パネル１００のセグメント電極（アイコン電極、駆動電極、画素電極）に供給される駆動電圧ＶＤを出力する。これによりパッシブ型のＥＰＤパネル等の駆動を実現できる。

表示データ記憶部２０（画像データ記憶部）は、表示データＤＳＥＧ（画像データ）を記憶する。この表示データ記憶部２０は、フリップフロップなどにより構成されるレジスターやＳＲＡＭなどのメモリーにより実現できる。

駆動波形情報出力部３０は、駆動波形情報ＩＤＷＶ（駆動波形パターン情報、駆動電圧情報）を出力する。例えば、電気光学パネル１００のセグメント電極での表示状態（階調）が第１の表示データＤＬに対応する第１の表示状態（第１の階調。白表示及び黒表示の一方）から第２の表示データＤＰに対応する第２の表示状態（第２の階調。白表示及び黒表示の他方）に変化する際の駆動波形情報ＩＤＷＶを出力する。ここで例えば第１の表示データＤＬは前回の表示データであり、第２の表示データＤＰは今回の表示データである。駆動波形情報ＩＤＷＶは、例えば第１の表示状態から第２の表示状態に変化する場合に、第１、第２の表示状態間での駆動波形の変化を規定する情報である。例えば複数の変化期間の各期間での駆動電圧ＶＤが、駆動波形情報ＩＤＷＶにより特定される。

なお、駆動電圧ＶＤは、２値（例えば０Ｖ、１５Ｖ）であってもよいし、３値（例えば０Ｖ、＋１５Ｖ、−１５Ｖ、或いは０Ｖ、１５Ｖ、３０Ｖ）であってもよい。或いは４値以上であってもよい。また駆動電圧ＶＤの値は、電気光学パネル１００の種類等に応じて様々な値を採用できる。

また、駆動電圧ＶＤ（例えば１５Ｖ）を印加する期間の長さを調整し、セグメント電極を流れる電流の量を調整してもよい。駆動電圧ＶＤの印加方法は、電気光学パネル１００の種類等に応じて様々な手法を採用できる。

そして駆動電圧出力部１０は、表示データ記憶部２０から出力される表示データＤＳＥＧ（セグメントデータ）である第１の表示データＤＬ及び第２の表示データＤＰと、駆動波形情報出力部３０からの駆動波形情報ＩＤＷＶとによって特定される駆動電圧ＶＤを出力する。例えば第１、第２の表示データＤＬ、ＤＰに基づいて、駆動波形情報ＩＤＷＶの複数の駆動波形信号から出力駆動波形信号を選択し、選択された出力駆動波形信号により特定（設定）される駆動電圧ＶＤを、電気光学パネル１００のセグメント電極に出力する。

図２（Ａ）に本実施形態の第１の比較例の集積回路装置の構成例を示す。この集積回路装置は、駆動電圧出力部５１０、ホストＩ／Ｆ（インターフェース）５２０、電源回路５３０（ＤＣ−ＤＣコンバーター）を含む。

駆動電圧出力部５１０は、パッシブ型のＥＰＤパネルなどの電気光学パネル１００をダイレクト駆動するために、ＥＱ［１２３：０］の端子から２値や３値の駆動電圧を出力する。例えば２値駆動の場合には、０Ｖ（＝ＧＮＤ）、１５Ｖのいずれかを出力する。

電源回路５３０（ＤＣ−ＤＣコンバーター）は、外部電源電圧ＭＶＤＤを昇圧して駆動電源電圧ＨＶＤＤを生成する。例えば外部電源電圧ＭＶＤＤがリチウム電池からの３Ｖの電源電圧である場合には、チャージポンプ方式で６倍昇圧を行って、約１５〜１８Ｖの駆動電源電圧ＨＶＤＤを生成して、駆動電圧出力部５１０に供給する。これにより０Ｖ、１５Ｖの２値駆動が可能になる。なお電源回路５３０は、ＥＰＤの駆動負荷の影響により電圧が降下することを考慮して、１５Ｖよりも高い１８Ｖの電圧を生成している。また駆動電源電圧ＨＶＤＤは外部から供給してもよい。

駆動電圧出力部５１０は、電源回路５３０から駆動電源電圧ＨＶＤＤが供給され、０Ｖ又は１５Ｖのいずれかの駆動電圧を選択して、ＥＱ［１２３：０］の各端子に出力して、電気光学パネル１００のセグメント電極を駆動する。この駆動電圧の選択機能は、ホストＩ／Ｆ５２０（ＭＰＵＩ／Ｆ）により実現される。

例えばホストＩ／Ｆ５２０には、ロジック電源電圧ＬＶＤＤが供給される。そして、ＭＰＵ（ＭＣＵ）等の外部の制御デバイスから、チップセレクト信号ＸＣＳ、シリアルクロックＳＣＫ、出力イネーブル信号ＳＥＮ、データＳＤＡＴ［３：０］が入力される。この場合に、論理レベル「０」が０Ｖ駆動となり、論理レベル「１」が１５Ｖ駆動となるようにデータに意味を持たせ、ドライバー端子ＥＱ［１２３：０］の各端子の駆動情報（０Ｖ、１５Ｖ）を、ホストＩ／Ｆ５２０を介して外部の制御デバイスから受信する。そして図２（Ｂ）に示すように、出力イネーブル信号ＳＥＮにより、ＥＱ［１２３：０］の端子からの駆動電圧の出力のオン・オフ制御が行われる。

図２（Ｃ）に本実施形態の第２の比較例の集積回路装置の構成例を示す。この集積回路装置は、駆動電圧出力部５６０、ラッチ回路５７０、シフトレジスター５８０、電源回路５９０（ＤＣ−ＤＣコンバーター）を含む。外部の制御デバイスからシリアルに入力されるＤＡＴＡＩＮがクロックＣＫＩＮに同期してシフトレジスター５８０に入力される。そして、全てのドライバー端子ＥＱ１、ＥＱ２・・・に対応するデータが駆動情報としてシフトレジスター５８０に入力されると、この駆動情報はラッチ信号ＬＡＴＣＨによりラッチ回路５７０にラッチされる。そしてラッチされた駆動情報に対応する０Ｖ又は１５Ｖの駆動電圧が、駆動電圧出力部５６０からドライバー端子ＥＱ１、ＥＱ２・・・に出力されて、電気光学パネルのセグメント電極が駆動される。そしてラッチ回路５７０への駆動情報のラッチ後に、次のデータがシフトレジスター５８０に入力され、シフトレジスター５８０からの駆動情報がラッチ回路５７０に再度ラッチされて、ドライバー端子ＥＱ１、ＥＱ２・・・に０Ｖ又は１５Ｖの駆動電圧が出力される。

このように図２（Ａ）〜図２（Ｃ）の第１、第２の比較例では、ＭＰＵ等の外部の制御デバイスがシーケンシャルな繰り返し処理を行うことで、ＥＰＤパネルの表示を変更するために必要な駆動波形が生成される。具体的には、第１の表示状態（例えば黒表示）から第２の表示状態（例えば白表示）に変更するために駆動波形をシーケンシャルに変化させる場合に、制御デバイスはシーケンシャルな複数の変化期間の各期間において、ホストＩ／Ｆやシフトレジスターにデータを入力して、出力イネーブル信号をアクティブ（Ｈレベル）にする処理を行う。例えば、駆動波形を１０回変化させる場合には、制御デバイスは、データを入力して出力イネーブル信号をアクティブにする処理を１０回繰り返して実行する。従って、制御デバイスの処理負荷が重くなってしまい、他の処理に支障を来すなどの問題を招く。

これに対して図１の本実施形態の集積回路装置では、電気光学パネル１００の表示変更に必要なシーケンシャルな駆動波形が自動生成される。即ち駆動波形情報出力部３０は、第１の表示状態（例えば黒表示）から第２の表示状態（例えば白表示）に表示が変化する際の複数期間分の駆動波形を、駆動波形情報ＩＤＷＶとして出力する。そして駆動電圧出力部１０は、第１の表示状態に対応する前回の表示データＤＬと、第２の表示状態に対応する今回の表示データＤＰと、駆動波形情報ＩＤＷＶとに基づいて、複数期間分の駆動電圧ＶＤを出力する。従って、ＭＰＵ等の制御デバイスは、駆動情報のデータを入力する処理や出力イネーブル信号をアクティブにする処理を繰り返して実行しなくても済むようになる。例えば制御デバイスが第２の表示データのセットとトリガー信号を入力するだけで、第１の表示状態から第２の表示状態へ表示を変化させるためのシーケンシャルな駆動波形が自動生成される。従って、制御デバイスの処理負荷を、図２（Ａ）、図２（Ｃ）の第１、第２の比較例に比べて格段に軽減できる。

２．詳細な構成
図３に本実施形態の集積回路装置の詳細な構成例を示す。この集積回路装置は、駆動電圧出力部１０、表示データ記憶部２０、駆動波形情報出力部３０に加えて、ホストＩ／Ｆ（インターフェース）５０を含む。また電源回路７０、クロック選択回路８０、クロック生成回路８２を含むことができる。なおこれらの構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

図３の構成例では、駆動波形情報出力部３０は、２×２＝４本（広義にはＮ×Ｎ本。Ｎは２以上の整数）の駆動波形信号ＳＷＶ（１、１）〜ＳＷＶ（２、２）（広義にはＳＷＶ（１、１）〜ＳＷＶ（Ｎ、Ｎ））を出力する。ここで駆動波形信号ＳＷＶ（１、１）〜ＳＷＶ（２、２）のうちの駆動波形信号ＳＷＶ（ｉ、ｊ）は、第１の表示状態がｉ状態（１≦ｉ≦Ｎ）で第２の表示状態がｊ状態（１≦ｊ≦Ｎ）である場合の駆動波形信号である。

例えば第１の表示状態には黒表示と白表示という２つの状態があり、第２の表示状態にも黒表示と白表示という２つの状態がある。そしてＳＷＶ（１、１）は、第１及び第２の表示状態が共に黒表示（Ｂ）である場合の駆動波形信号であり、ＳＷＶ（１、２）は、第１の表示状態が黒表示（Ｂ）であり第２の表示状態が白表示（Ｗ）である場合の駆動波形信号である。同様にＳＷＶ（２、１）は、第１の表示状態が白表示（Ｗ）であり第２の表示状態が黒表示（Ｂ）である場合の駆動波形信号であり、ＳＷＶ（２、２）は、第１及び第２の表示状態が共に白表示（Ｗ）である場合の駆動波形信号である。

そして駆動電圧出力部１０は、第１の表示データＤＬ及び第２の表示データＤＰに基づいて駆動波形信号ＳＷＶ（１、１）〜ＳＷＶ（２、２）の中から出力駆動波形信号ＳＷＱを選択する。そして出力駆動波形信号ＳＷＱにより特定される電圧を駆動電圧ＶＤｍとして出力する。

例えば第１の表示状態に対応する第１の表示データＤＬが黒表示のデータであり、第２の表示状態に対応する第２の表示データＤＰが黒表示のデータである場合には、駆動波形信号ＳＷＶ（１、１）が選択され、ＤＬが黒表示のデータでありＤＰが白表示のデータである場合にはＳＷＶ（１、２）が選択される。同様にＤＬが白表示のデータでありＤＰが黒表示のデータである場合にはＳＷＶ（２、１）が選択され、ＤＬ及びＤＰが共に白表示のデータである場合にはＳＷＶ（２、２）が選択される。

なお、以上では、第１、第２の表示状態の各状態が、黒表示及び白表示の２階調（２状態）である場合について説明したが、これらの各状態は３階調以上であってもよい。例えば各状態がＮ階調である場合には、駆動波形情報出力部３０は、Ｎ×Ｎ本の駆動波形信号ＳＷＶ（１、１）、ＳＷＶ（１、２）・・・ＳＷＶ（１、Ｎ）、ＳＷＶ（２、Ｎ）、ＳＷＶ（３、Ｎ）・・・ＳＷＶ（Ｎ、Ｎ）を出力することになる。

駆動電圧出力部１０は、駆動回路ＤＲ、セレクターＳＥＬ、駆動波形選択回路ＣＳＬを含む。駆動回路ＤＲは、例えば０Ｖ、１５Ｖというような２値の駆動電圧ＶＤｍを出力する。この駆動電圧ＶＤｍは、集積回路装置のパッドＰＤｍ（端子）を介して電気光学パネルに出力され、電気光学パネルのセグメント電極が駆動される。

集積回路装置のパッドＰＤｍ（端子）は、駆動回路ＤＲの出力端子と呼ぶこともできる。

なお駆動電圧ＶＤｍは３値以上であってもよく、ＶＤｍの電圧値は電気光学パネル（ＥＰＤパネル、ＥＣＤパネル）の種類に応じて適宜設定される。また例えば駆動回路ＤＲにはレベルシフターが設けられ、このレベルシフターは、電源回路７０からの駆動電源電圧（例えば１５Ｖ）を用いて、出力駆動波形信号ＳＷＱの電圧レベル（例えば３Ｖ）をＶＤｍの電圧レベル（例えば１５Ｖ）に変換する。

また駆動回路ＤＲは、駆動波形情報出力部３０からのハイインピーダンス状態の設定信号ＳＨＺがアクティブになると、その出力端子をハイインピーダンス状態に設定する。これにより、セグメント電極の駆動のオン・オフ制御が可能になる。このような駆動のオン・オフ制御機能を持たせているのは、ＥＰＤパネルやＥＣＤパネルの種類においては、駆動シーケンスの過程において、２値や３値のみの特定の駆動電圧のみならず、ハイインピーダンス状態も必要になる場合があるからである。

セレクターＳＥＬは、シーケンシャルモードとダイレクトモードの切り替えを行うための回路である。例えばダイレクトモード選択信号ＳＤＩＲがアクティブになると、動作モードがダイレクトモードに設定され、今回表示データ記憶部２２からの表示データＤＰの信号が選択されて、駆動回路ＤＲに出力される。これにより図２（Ａ）の比較例のように、外部のＭＰＵ等の制御デバイスがシーケンシャルな駆動電圧の設定を直接行うダイレクトモードが実現される。

一方、信号ＳＤＩＲが非アクティブになると、駆動波形選択回路ＣＳＬからの出力駆動波形信号ＳＷＱが選択されて、駆動回路ＤＲに出力される。これにより、集積回路装置によりシーケンシャルな駆動波形が自動生成されるシーケンシャルモードが実現される。

駆動波形選択回路ＣＳＬは、表示データ記憶部２０からの表示データＤＬ、ＤＰに基づいて、駆動波形情報出力部３０が駆動波形情報として出力した駆動波形信号ＳＷＶ（１、１）〜ＳＷＶ（２、２）のいずれかを選択して、出力駆動波形信号ＳＷＱとして出力する。例えばＤＬ＝０、ＤＰ＝０が黒表示に対応し、ＤＬ＝１、ＤＰ＝１が白表示に対応していたとする。すると、ＤＬ＝０、ＤＰ＝０ではＳＷＶ（１、１）が選択され、ＤＬ＝０、ＤＰ＝１ではＳＷＶ（１、２）が選択され、ＤＬ＝１、ＤＰ＝０ではＳＷＶ（２、１）が選択され、ＤＬ＝１、ＤＰ＝１ではＳＷＶ（２、２）が選択される。

表示データ記憶部２０は、今回の表示データＤＰを記憶する今回表示データ記憶部２２と、前回の表示データＤＬを記憶する前回表示データ記憶部２４を含む。この今回表示データ記憶部２２は、例えば図２（Ｃ）のシフトレジスター５８０と同様の機能を有し、前回表示データ記憶部２４は、図２（Ｃ）のラッチ回路５７０と同様の機能を有する。

例えばホストからの表示データは、ホストＩ／Ｆ５０を介して今回表示データ記憶部２２に入力されて保持される。例えばセグメント電極数が１２４個である場合には、１２４個分の表示データ（セグメントデータ）が今回表示データ記憶部２２に入力されて保持される。そして全ての表示データ（１２４個）が今回表示データ記憶部２２に入力され、その表示データに基づく表示が終了すると、今回表示データ記憶部２２に保持された表示データは、前回表示データ記憶部２４に転送されて保持（ラッチ）される。なお表示データ記憶部２０は、フリップフロップにより実現してもよいし、ＳＲＡＭなどのメモリーにより実現してもよい。

駆動波形情報出力部３０は、駆動波形生成部３２、タイミング制御部３４を含む。駆動波形生成部３２は、レジスターＲＴ１〜ＲＴＭ（Ｍは２以上の整数）、レジスター選択回路ＲＳＥＬを含む。タイミング制御部３４は、タイミングセットカウンター３６、ウェイトタイマー３８を含む。

レジスターＲＴ１〜ＲＴＭは、期間Ｔ１〜ＴＭの各期間での駆動波形信号ＳＷＶ（１、１）〜ＳＷＶ（２、２）（ＳＷＶ（１、１）〜ＳＷＶ（Ｎ、Ｎ））の信号レベルを特定するレジスター値を記憶する。具体的には、レジスターＲＴ１〜ＲＴＭのうちのレジスターＲＴｋ（１≦ｋ≦Ｍ）は、期間Ｔ１〜ＴＭのうちの期間Ｔｋでの駆動波形信号ＳＷＶ（１、１）〜ＳＷＶ（２、２）の信号レベルを特定するレジスター値を記憶する。例えば、レジスターＲＴ１は、ＳＷＶ（１、１）〜ＳＷＶ（２、２）の期間Ｔ１での信号レベルを特定するレジスター値を記憶し、レジスターＲＴ２は、ＳＷＶ（１、１）〜ＳＷＶ（２、２）の期間Ｔ２での信号レベルを特定するレジスター値を記憶する。レジスターＲＴ３〜ＲＴＭも同様である。これらのレジスターＲＴ１〜ＲＴＭのレジスター値は、ホストＩ／Ｆ５０を介して入力されて、レジスターＲＴ１〜ＲＴＭに書き込まれる。

なお、期間Ｔ１〜ＴＭの各期間は、基本期間と呼ぶこともできる。

レジスター選択回路ＲＳＥＬは、タイミング制御部３４からの選択信号ＳＲＳＥＬに基づいて、レジスターＲＴ１〜ＲＴＭのいずれかからのレジスター値を選択する。例えば期間Ｔ１ではレジスターＲＴ１からのレジスター値を選択し、期間Ｔ２ではレジスターＲＴ２からのレジスター値を選択する。期間Ｔ３〜ＴＭにおいても同様である。これにより駆動波形情報出力部３０は、レジスターＲＴ１〜ＲＴＭからのレジスター値を、期間Ｔ１〜ＴＭの各期間において出力できるようになる。具体的には駆動波形情報出力部３０は、ＲＴ１〜ＲＴＭのうちのレジスターＲＴｋからのレジスター値を、期間Ｔｋにおいて出力する。例えば期間Ｔ１では、レジスターＲＴ１からの信号レベルレジスター値を出力し、期間Ｔ２では、レジスターＲＴ２からの信号レベルレジスター値を出力する。期間Ｔ３〜ＴＭにおいても同様である。

なおレジスターＲＴ１〜ＲＴＭは、駆動波形信号ＳＷＶ（１、１）〜ＳＷＶ（２、２）の信号レベルレジスター値以外にも、例えば、Ｔ１〜ＴＭの各期間の長さを特定するための期間長レジスター値などを記憶できる。例えばＲＴ１〜ＲＴＭのうちのレジスターＲＴｋは、期間Ｔｋの長さを設定するための期間長レジスター値を記憶する。

そして駆動波形情報出力部３０は、レジスターＲＴｋからの期間長レジスター値に基づいて、期間Ｔｋの長さを設定する。例えばレジスターＲＴ１からの期間長レジスター値に基づいて期間Ｔ１の長さを設定し、レジスターＲＴ２からの期間長レジスター値に基づいて期間Ｔ２の長さを設定する。期間Ｔ３〜ＴＭの長さの設定についても同様である。

具体的には、レジスターＲＴ１〜ＲＴＭからの期間長レジスター値は、レジスター選択回路ＲＳＥＬを介して信号ＳＷＴとしてタイミング制御部３４に入力される。そして信号ＳＷＴによりウェイトタイマー値がウェイトタイマー３８に設定される。そしてタイミングセットカウンター３６は、ウェイトタイマー値に基づき得られる信号ＳＲＳＥＬを、駆動波形生成部３２に出力する。これにより、Ｔ１〜ＴＭの各期間の長さが調整される。

またレジスターＲＴ１〜ＲＴＭは、駆動回路ＤＲの出力端子をハイインピーダンス状態に設定するためのレジスター値を記憶してもよい。例えば期間Ｔｋにおいて、駆動回路ＤＲの出力端子をハイインピーダンス状態に設定する場合には、期間Ｔｋに対応するレジスターＲＴｋのハイインピーダンス状態の設定ビット（後述する図６（Ａ）のビット１３）を、例えば「１」に設定する。これにより、期間Ｔｋにおいてハイインピーダンス状態の設定信号ＳＨＺがアクティブになる。

ホストＩ／Ｆ５０は、ホスト（ＣＰＵ、ＭＰＵ、制御デバイス）との間のインターフェース処理を行う。ホストは、ホストＩ／Ｆ５０を介して、表示設定レジスター５２、トリガーレジスター５４、割り込みレジスター５６、電源設定レジスター５８などの制御レジスターにアクセスする。

例えば表示設定レジスター５２は、タイミング制御部３４の各種タイマーが使用するクロックの選択指示、電気光学パネルの表示状態からの表示反転の指示、全黒表示や全白表示の指示、ダイレクトモードやシーケンシャルモードの選択指示などを設定するためのレジスターである。トリガーレジスター５４は、駆動波形生成動作を開始させるトリガーを発行するためのレジスターである。割り込みレジスター５６は、駆動波形生成動作の終了後に発生する割り込みフラグや、割り込みマスクが設定されるレジスターである。電源設定レジスター５８は、電源回路７０のオン・オフ指示、定電圧回路（レギュレーター）の設定、昇圧倍数の設定、昇圧電圧の微調整（コントラスト、トリミング）などの各種制御を行うためのレジスターである。

電源回路７０は、電源端子から供給される電源電圧に基づいて、電気光学パネルの駆動に必要な駆動電源電圧を生成する。例えば０Ｖ／１５Ｖの２値駆動の場合には、ＶＤＤ端子からの電源電圧を昇圧して、例えばＨＶＤＤ＝１５Ｖの駆動電源電圧を生成して、駆動電圧出力部１０の駆動回路ＤＲに供給する。駆動回路ＤＲは、ＨＶＤＤ＝１５ＶとＶＳＳ端子からのＶＳＳ＝０Ｖを使用して、駆動電圧ＶＤｍを出力する。

なお、集積回路装置の外部電源ＩＣ等から、ＨＶＤＤ端子に駆動電源電圧を供給するようにしてもよい。例えば電気光学パネルのサイズが大きいため、内蔵される電源回路７０の仕様よりも高い負荷電流が駆動時に必要である場合には、このように外部電源ＩＣ等から駆動電源電圧ＨＶＤＤを供給すればよい。

クロック生成回路８２は、発振回路８４、分周回路８６を有し、各種の周波数のクロックＣＫを生成する。クロック選択回路８０は、クロック生成回路８２のクロックＣＫの中から選択されたクロックＣＫＳを、タイミング制御部３４等に供給する。

なお、集積回路装置が複数のＩ／Ｏセル（入力／出力セル）を有する場合には、複数のＩ／Ｏセルの各Ｉ／Ｏセルに対して、図３の駆動電圧出力部１０を設けることが望ましい。ここでＩ／Ｏセルは、集積回路装置のパッド（端子）に接続され、入力バッファー及び出力バッファーの少なくとも一方を有する入力／出力セルである。

例えば図４では、ＩＯ１〜ＩＯｍの各Ｉ／Ｏセルに対して駆動電圧出力部１０が設けられている。そしてＩ／ＯセルＩＯ１〜ＩＯｍの駆動電圧出力部１０から出力された駆動電圧ＶＤ１〜ＶＤｍが、パッドＰＤ１〜ＰＤｍを介して電気光学パネルのセグメント電極ＳＥＧ１〜ＳＥＧｍに出力される。

Ｉ／ＯセルＩＯ１〜ＩＯｍには、駆動波形情報出力部３０からの駆動波形信号ＳＷＶ（１、１）〜ＳＷＶ（２、２）やハイインピーダンス設定信号ＳＨＺなどが供給される。これらのＳＷＶ（１、１）〜ＳＷＶ（２、２）、ＳＨＺの信号線は、Ｉ／Ｏセルのチップコア側領域（パッドと反対側の領域）又はＩ／Ｏセル上に配線され、これらの信号線からＳＷＶ（１、１）〜ＳＷＶ（２、２）、ＳＨＺの各信号が各Ｉ／Ｏセルに供給される。また表示データ記憶部２０からのＤＳＥＧ１〜ＤＳＥＧｍの各表示データ（ＤＬ、ＤＰ）は、ＩＯ１〜ＩＯｍの各Ｉ／Ｏセルに供給される。

図４のように、駆動電圧出力部１０が設けられたハードマクロのＩ／Ｏセルを設ければ、レイアウト効率を向上でき、集積回路装置のチップサイズを縮小できる。なお、駆動電圧出力部１０の論理回路の部分については、他の論理回路と共に、ゲートアレイやスタンダードセルにより構成される論理回路ブロックに、自動配置配線等により形成するようにしてもよい。

３．駆動波形
次に図５〜図８（Ｂ）を用いて、本実施形態の駆動波形の生成手法の具体例について説明する。

例えばＥＰＤでは、セグメント電極（データ電極）とトッププレーン電極（共通電極）との間に印加される駆動バイアスの極性により、白表示又は黒表示が行われる。なお、カラーフィルターを挿入して、白表示に色を持たせることも可能であり、この場合には白表示の白は、フィルター色に置き換えることができる。

そしてＥＰＤの表示品質を高品位に維持するためには、単なる白表示又は黒表示に必要な駆動極性のバイアスを印加するだけでは十分ではない。例えばＥＰＤの表示変更の際に、白から黒又は白から黒というように、表示変更の対象となるセグメントに対して、必要なバイアスを印加するだけではなく、例えば黒から黒又は白から白というように、表示変更の対象とはならないセグメントを含む全セグメントに対して、正極性バイアスと負極性バイアスを混在させたシーケンシャルな駆動バイアスを印加することが望ましい。なお、表示品質を問わない場合には、この限りではない。

そして、黒から白、白から黒、黒から黒、白から白の各表示状態の変更に対応して、正極性バイアスと負極性バイアスを混在させたシーケンシャルな駆動バイアスパターンが設定される。本実施形態では、このようなパターンを駆動波形と呼ぶ。

図５に、このような駆動波形の例を示す。図中の「０」は例えば０Ｖ駆動を意味し、「１」は例えば１５Ｖ駆動を意味する。

図５において、全セグメントに共通なトッププレーン電極に供給される２値の駆動波形がＴＰである。ＢＢは黒から黒、ＢＷは黒から白、ＷＢは白から黒、ＷＷは白から白に表示状態が変化する場合（第１の表示状態から第２の表示状態に変化する場合）の駆動波形である。これらのＢＢ、ＢＷ、ＷＢ、ＷＷは、各々、図３の駆動波形信号ＳＷＶ（１、１）、ＳＷＶ（１、２）、ＳＷＶ（２、１）、ＳＷＶ（２、２）に対応する。

例えば図５のＡ１のアイドル状態ではハイインピーダンス状態に設定される。そしてＡ２の電荷抜き期間では、ＴＰ＝０、ＢＢ＝０であるためノンバイアスになり、黒表示が維持される。Ａ３では、ＴＰ＝１、ＢＢ＝０であるため正極性バイアスになり、黒表示から白表示に変化する。Ａ４では、ＴＰ＝０、ＢＢ＝１であるため負極性バイアスになり、白表示から黒表示に変化する。Ａ５では、ＴＰ＝１、ＢＢ＝０であるため正極性バイアスになり、黒表示から白表示に変化する。そしてＡ６では、ＴＰ＝０、ＢＢ＝１になり、メモリー内容の表示が行われ、黒表示になる。即ち、ＢＢは、第１の表示状態が黒表示であり、第２の表示状態が黒表示である場合の駆動波形であるため、Ａ６では、第２の表示状態（表示データＤＰ）に対応する黒表示になる。そして、その後、Ａ７に示す電荷抜きが行われ、Ａ８に示すアイドル状態になる。

同様に駆動波形ＢＷでは、Ｂ１、Ｂ２、Ｂ３、Ｂ４、Ｂ５に示すように、アイドル状態、電荷抜き、白表示、黒表示、白表示が行われる。そしてＢ６では、ＴＰ＝０、ＢＷ＝０のノンバイアスになり、Ｂ５で設定された白表示が維持されることで、メモリー内容の表示が行われる。即ち、ＢＷは、第１の表示状態が黒表示であり、第２の表示状態が白表示である場合の駆動波形であるため、Ｂ６では、第２の表示状態（表示データＤＰ）に対応する白表示になる。そして、その後、Ｂ７に示す電荷抜きが行われ、Ｂ８に示すアイドル状態になる。駆動波形ＷＢ、ＷＷについても同様である。

またＣ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６では、Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６の各期間の長さが設定されている。即ち駆動波形を変化させる時間的なタイミングが設定されている。

図５のように、実際のメモリー内容（波形情報）の表示を行う前に、様々な長さに設定される各期間において白表示や黒表示を繰り返し行うことで、ＥＰＤの高品位な表示品質を実現できる。即ち、ＥＰＤでは、ＬＣＤとは異なり、前回の表示データ（ＤＬ）に対応する第１の表示状態から、今回の表示データに対応する第２の表示状態に変化する際に、複数期間に亘って駆動波形をシーケンシャルに変化させる。例えば図５のＡ２〜Ａ６では、第１の表示状態である黒表示から第２の表示状態である黒表示に変化する際に、複数の期間の各期間毎に駆動波形を変化させる。同様に、Ｂ２〜Ｂ６では、第１の表示状態である黒表示から第２の表示状態である白表示に変化する際に、複数の期間の各期間毎に駆動波形を変化させている。このようにシーケンシャルに駆動波形を変化させることで表示品質を向上できる。

図６（Ａ）は、図５の駆動波形を実現するために図３のレジスターＲＴ１〜ＲＴＭに設定されるレジスター値の例である。図６（Ａ）のＴ１〜Ｔ１２はレジスターＲＴ１〜ＲＴ１２に相当し、各レジスターには１６ビット幅のレジスター値が設定される。そして、各レジスターのビット１２、１１、１０、９、８には、各々、ＴＰ、ＢＢ、ＢＷ、ＷＢ、ＷＷの駆動波形の情報が格納される。またビット７〜０には、各期間の長さ情報（タイミング制御部のウェイトタイマーが使用するカウント数）が設定される。

各レジスターのビット１５はＥＯＷビットであり、駆動波形の終了を示すビットである。そして図６（Ａ）では、期間Ｔ６に対応するレジスターＲＴ６のＥＯＷビットが１に設定されている。従って、図５では期間Ｔ６で駆動波形が終了するようになる。

図６（Ａ）の期間Ｔ１に対応するレジスターＲＴ１のビット１２〜８は、全て０に設定されている。従って、図５の駆動波形に示すように、ＴＰ＝ＢＢ＝ＢＷ＝ＷＢ＝ＷＷ＝０になり、電荷抜きが行われる。また、レジスターＲＴ１のウェイトタイムを表すビット７〜０は、（０００００１０１）に設定されている。従って、図６（Ｂ）に示すように、期間Ｔ１の長さは約４．８８ｍＳに設定される。

図６（Ａ）の期間Ｔ２に対応するレジスターＲＴ２のビット１２、１１、１０、９、８は、各々、１、０、０、１、１に設定されている。従って、図５の駆動波形に示すように、期間Ｔ２ではＴＰ＝１、ＢＢ＝０、ＢＷ＝０、ＷＢ＝１、ＷＷ＝１になり、全白表示が行われる。またレジスターＲＴ２のウェイトタイムを表すビット７〜０は、（１０００００１１）に設定されている。従って、図６（Ｂ）に示すように期間Ｔ２の長さは約１２７．９３ｍＳに設定される。

なお、以上に説明した期間の長さは一例であり、レジスターＲＴｋに設定されるレジスター値やクロック選択回路８０でのクロック選択により任意に変更できる。

また駆動波形は図５には限定されず、ＥＰＤの種類や動作環境などに応じてレジスターＲＴｋのレジスター値を変更することなどにより、駆動波形を、適宜、変更できる。例えば図７に他の駆動波形の例を示し、図８（Ａ）、図８（Ｂ）に図７の駆動波形に対応するレジスター値の設定例を示す。

以上のように本実施形態では、第１、第２の表示データＤＬ、ＤＰに基づいて、複数の駆動波形信号ＳＷＶ（１、１）〜ＳＷＶ（２、２）の中から出力駆動波形信号ＳＷＱが選択され、選択された出力駆動波形信号ＳＷＱにより特定される駆動電圧ＶＤｍが出力される。従って、第１の表示データＤＬに対応する第１の表示状態から第２の表示データＤＰに対応する第２の表示状態に変化する際に、例えばシーケンシャルに変化する駆動波形信号の駆動電圧で、電気光学パネルのセグメント電極を駆動できる。従って、高品質な表示特性を実現できる。また、本実施形態では、このようなシーケンシャルな駆動波形信号が自動生成されるため、ホスト（制御デバイス）の処理負荷も軽減できる。

また本実施形態では、レジスターＲＴ１〜ＲＴＭの各レジスターは各期間での駆動波形信号の信号レベルを特定するレジスター値を記憶する。そして各レジスターからのレジスター値が各期間において出力される。従って、駆動波形信号の各期間での信号レベルを各レジスターのレジスター値で設定して、駆動波形信号を変化させることができる。従って、電気光学パネルの表示特性に応じて、様々な波形の駆動波形信号を生成できる。

また本実施形態では、各レジスターに記憶される期間長レジスター値に基づいて、各期間の長さについても設定できる。従って、各期間での信号レベルのみならず、駆動波形信号の各期間の長さについても可変に設定できるため、更に多様な駆動波形信号の生成が可能になる。

４．他の詳細な構成
駆動方式が異なる複数の電気光学パネルに対応するために、図３の駆動電圧出力部１０及び電源回路７０について、以下に説明する。

なお、図９等を用いて以下に説明する「４．１．駆動電圧出力部」は、第１の出力段Ｔｒ＿Ｍ１，Ｔｒ＿Ｍ２または第２の出力段Ｔｒ＿Ｈ１，Ｔｒ＿Ｈ２を含む。例えば、共通トランジスター構造が形成された半導体基板（マスタースライス）に対する配線を変更することで、第１の出力段Ｔｒ＿Ｍ１，Ｔｒ＿Ｍ２又は第２の出力段Ｔｒ＿Ｈ１，Ｔｒ＿Ｈ２のいずれか一方を出力させることができる。マスタースライスについては、「４．４．トランジスター構造」で後述する。

４．１．駆動電圧出力部
前述の通り、電気光学パネルの種類に応じて、図３の駆動電圧ＶＤｍは、例えば２値（例えば０Ｖ、１５Ｖ）に設定される。このような駆動電圧（０Ｖ、１５Ｖ）で例えばＥＰＤパネルを駆動することができる。しかしながら、ＥＣＰパネルの駆動電圧が例えば２値（例えば０Ｖ、３Ｖ）に設定される場合、駆動電圧（０Ｖ、１５Ｖ）で、このようなＥＣＰパネルを駆動することができない。この場合、図３に示す駆動電圧ＶＤｍが２値（０Ｖ、１５Ｖ）に設定される第１の集積回路装置と、図３に示す駆動電圧ＶＤｍが２値（０Ｖ、３Ｖ）に設定される第２の集積回路装置とを開発する必要がある。

また、ＮＣＤパネルの駆動電圧が例えば２値（例えば０Ｖ、１．５Ｖ）に設定される場合、図３に示す駆動電圧ＶＤｍが２値（０Ｖ、１．５Ｖ）に設定される第３の集積回路装置も開発する必要がある。そこで、駆動方式が異なる複数の電気光学パネルに対応するためには、図９や図１０に示す駆動電圧出力部１０が有用である。

図９は、駆動電圧出力部１０内の駆動回路ＤＲの構成例を示し、図３の駆動回路ＤＲの具体例又は変形例と呼ぶこともできる。図３の駆動波形選択回路ＣＳＬ及びセレクターＳＥＬの組み合わせ（広義には駆動信号生成部）は、そのまま利用することができる。図３の駆動波形選択回路ＣＳＬ（広義には駆動信号生成部）は、表示データ記憶部２０からの第１の表示データＤＬ及び第２の表示データＤＰと駆動波形信号ＳＷＶ（１、１）〜ＳＷＶ（２、２）（広義には駆動波形情報出力部３０からの駆動波形情報）とによって特定される出力駆動波形信号ＳＷＱ（広義には駆動信号）を生成することができる。

ダイレクトモード選択信号ＳＤＩＲが非アクティブになると、図３のセレクターＳＥＬ（広義には駆動信号生成部）は、駆動波形選択回路ＣＳＬからの出力駆動波形信号ＳＷＱを選択して、駆動回路ＤＲに出力する。なお、図３のセレクターＳＥＬは、省略してもよく、図３の駆動回路ＤＲは、出力駆動波形信号ＳＷＱを常に入力してもよい。

図９の駆動回路ＤＲは、例えば出力駆動波形信号ＳＷＱ（広義には駆動信号）を入力し、例えば０Ｖ、３Ｖというような２値の駆動電圧ＶＤｍ（第１の電圧レベル）又は０Ｖ、１５Ｖというような２値の駆動電圧ＶＤｍ（第２の電圧レベル）の何れか一方を出力することができる。なお、ダイレクトモード選択信号ＳＤＩＲがアクティブである場合、図９の駆動回路ＤＲは、出力駆動波形信号ＳＷＱの代わりに、表示データＤＰ（広義には駆動信号）をセレクターＳＥＬを介して入力してもよい。

また、図９の駆動回路ＤＲは、ハイインピーダンス設定信号ＳＨＺ（広義には識別情報）を入力することもできる。上述のように、図３のレジスターＲＴ１〜ＲＴＭは、駆動回路ＤＲの出力端子をハイインピーダンス状態に設定するためのレジスター値（識別情報）を記憶してもよい。例えば期間Ｔｋにおいて、駆動回路ＤＲの出力端子をハイインピーダンス状態に設定する場合には、期間Ｔｋに対応するレジスターＲＴｋのハイインピーダンス状態の設定ビット（例えば図６（Ａ）のビット１３）を、例えば「１」に設定する。これにより、期間Ｔｋにおいてハイインピーダンス状態の設定信号ＳＨＺがアクティブになる。

図９に示されるように、駆動回路ＤＲは、出力駆動波形信号ＳＷＱ（広義には駆動信号）に基づく駆動電圧を第１の電圧レベルで出力する第１の出力段Ｔｒ＿Ｍ１，Ｔｒ＿Ｍ２を有する。また、駆動回路ＤＲは、出力駆動波形信号ＳＷＱに基づく駆動電圧を第２の電圧レベルで出力する第２の出力段Ｔｒ＿Ｈ１，Ｔｒ＿Ｈ２を有する。さらに、駆動回路ＤＲは、第１の電圧レベルを第２の電圧レベルにシフトする第１のレベルシフター１２，１３を有する。

図９の駆動回路ＤＲの出力信号は、電気光学パネル１００を駆動する駆動信号であるが、駆動回路ＤＲの第１の出力段Ｔｒ＿Ｍ１，Ｔｒ＿Ｍ２（第１耐圧出力段トランジスター）及び第２の出力段Ｔｒ＿Ｈ１，Ｔｒ＿Ｈ２（第２耐圧出力段トランジスター）だけで集積回路装置を構成してもよい。この場合、第１の出力段Ｔｒ＿Ｍ１，Ｔｒ＿Ｍ２及び第２の出力段Ｔｒ＿Ｈ１，Ｔｒ＿Ｈ２の前段は、図９の論理回路１６，１７やインバーターＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＩＮＶ４に限定されず、第１の出力段Ｔｒ＿Ｍ１，Ｔｒ＿Ｍ２又は第２の出力段Ｔｒ＿Ｈ１，Ｔｒ＿Ｈ２に必要な回路で構成することができる。

図９の駆動回路ＤＲは、例えばスイッチＳＷを有し、第１の出力段Ｔｒ＿Ｍ１，Ｔｒ＿Ｍ２の出力電圧及び第２の出力段Ｔｒ＿Ｈ１，Ｔｒ＿Ｈ２の出力電圧のいずれか一方が出力端子に出力される。なお、マスタースライス方式では駆動回路ＤＲにスイッチＳＷを有する必要は必ずしもなく、例えば第１の出力段Ｔｒ＿Ｍ１，Ｔｒ＿Ｍ２の出力電圧のみが出力端子に常に出力されるように、第１の出力段Ｔｒ＿Ｍ１，Ｔｒ＿Ｍ２の出力と出力端子とを配線で接続すれば良い。

図９の例において、駆動回路ＤＲは、出力駆動波形信号ＳＷＱと設定信号ＳＨＺとに基づく論理信号を出力する論理回路１６，１７を有する。図９の例において、第１の領域では、論理レベル「０」が例えばＶＳＳ＝０Ｖであり、論理レベル「１」が例えば駆動電源電圧ＨＶＤＤ１＝３Ｖである。第２の領域では、論理レベル「１」が例えば駆動電源電圧ＨＶＤＤ２＝１５Ｖである。

出力駆動波形信号ＳＷＱの論理レベルが「１」を示し、設定信号ＳＨＺの論理レベルが「０」を示す場合、論理回路１６，１７から出力される論理信号の論理レベルは「０」を示す。出力駆動波形信号ＳＷＱの論理レベルが「０」を示し、設定信号ＳＨＺの論理レベルが「０」を示す場合、論理回路１６，１７から出力される論理信号の論理レベルは「１」を示す。このように、出力駆動波形信号ＳＷＱは、論理回路１６，１７から出力される論理信号に反映される。第１の出力段Ｔｒ＿Ｍ１，Ｔｒ＿Ｍ２の出力電圧と出力端子とが接続され、出力駆動波形信号ＳＷＱの論理レベルが「１」を示す場合、第１の出力段Ｔｒ＿Ｍ１，Ｔｒ＿Ｍ２の出力電圧は、３Ｖ−０Ｖ＝３Ｖを示し、駆動電圧ＶＤｍとして出力端子に出力される。

設定信号ＳＨＺの論理レベルが「１」を示す場合、第１の論理回路１６から出力される第１の論理信号の論理レベルは「１」を示し、第２の論理回路１７から出力される第２の論理信号の論理レベルは「０」を示す。このように、設定信号ＳＨＺは、第１及び第２の論理回路１６，１７から出力される第１及び第２の論理信号に反映される。第１の出力段Ｔｒ＿Ｍ１，Ｔｒ＿Ｍ２の出力電圧と出力端子とが接続され、設定信号ＳＨＺの論理レベルが「１」を示す場合、出力端子は、ハイインピーダンス状態に設定される。

第１の出力段Ｔｒ＿Ｍ１，Ｔｒ＿Ｍ２の出力電圧と出力端子とが接続される場合、駆動回路ＤＲ（広義には駆動電圧出力部１０）は、例えば０Ｖ／３Ｖの２値駆動や、ハイインピーダンス状態で例えばＥＣＤパネルを駆動することができる。

第２の出力段Ｔｒ＿Ｈ１，Ｔｒ＿Ｈ２の出力電圧と出力端子とが接続される場合、論理回路１６，１７から出力される論理信号は、第１のレベルシフター１２，１３を介して、第２の出力段Ｔｒ＿Ｈ１，Ｔｒ＿Ｈ２に入力される。出力駆動波形信号ＳＷＱの論理レベルが「１」を示し、設定信号ＳＨＺの論理レベルが「０」を示す場合、第２の出力段Ｔｒ＿Ｈ１，Ｔｒ＿Ｈ２の出力電圧は、１５Ｖ−０Ｖ＝１５Ｖを示し、駆動電圧ＶＤｍとして出力端子に出力される。第２の出力段Ｔｒ＿Ｈ１，Ｔｒ＿Ｈ２の出力電圧と出力端子とが接続され、設定信号ＳＨＺの論理レベルが「１」を示す場合、出力端子は、ハイインピーダンス状態に設定される。

第２の出力段Ｔｒ＿Ｈ１，Ｔｒ＿Ｈ２の出力電圧と出力端子とが接続される場合、駆動回路ＤＲ（広義には駆動電圧出力部１０）は、例えば０Ｖ／１５Ｖの２値駆動や、ハイインピーダンス状態で例えばＥＰＤパネルを駆動することができる。このように、例えばスイッチＳＷにより、例えばＥＰＤパネル又は例えばＥＣＰパネルの何れか一方のパネルを選択し、選択されたパネルを駆動することができる。

図１０は、駆動回路ＤＲの構成例を示す。出力駆動波形信号ＳＷＱの電圧レベルが第１の電圧レベルではなく、第３の電圧レベルである場合、駆動回路ＤＲは、第３の電圧レベルを第１の電圧レベルにシフトする第２のレベルシフター１４，１５を有することができる。図１０の例において、第３の領域（Ｌｏｗ Ｖｏｌｔａｇｅ領域）では、論理レベル「０」が例えばＶＳＳ＝０Ｖであり、論理レベル「１」が例えば論理回路１６，１７やインバーターＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＩＮＶ４の駆動電源電圧（ロジック電源電圧ＬＶＤＤ）＝１．５Ｖである。第１の領域（Ｍｉｄ Ｖｏｌｔａｇｅ領域）の第１の電圧レベルは、例えば駆動電源電圧ＨＶＤＤ１＝３Ｖであり、第２の領域（Ｈｉｇｈ Ｖｏｌｔａｇｅ領域）の第２の電圧レベルは、例えば駆動電源電圧ＨＶＤＤ２＝１５Ｖである。

４．２．電源回路
図９に示すように、駆動回路ＤＲに２つの領域（第１及び第２の領域）が存在する場合、図３の電源回路７０は、例えば２つの定電圧回路（レギュレーター）を有し、第１の電圧レベル（例えば駆動電源電圧ＨＶＤＤ１＝３Ｖ）及び第２の電圧レベル（例えば駆動電源電圧ＨＶＤＤ２＝１５Ｖ）を駆動電圧出力部１０の駆動回路ＤＲに供給する。図１０に示すように、駆動回路ＤＲに３つの領域（第３、第１及び第２の領域）が存在する場合、図３の電源回路７０は、例えばもう１つの定電圧回路（レギュレーター）をさらに有し、第３の電圧レベル（例えば駆動電源電圧（ロジック電源電圧ＬＶＤＤ）＝１．５Ｖ）をさらに供給することができる。

図１１（Ａ）、図１１（Ｂ）は、図９の駆動回路ＤＲ及び図１０の駆動回路ＤＲに対応可能な電源回路７０の構成例を示す。図１１（Ａ）の電源回路７０は、２つの定電圧回路ＲＥＧ１，ＲＥＧ２を有し、図１１（Ｂ）の電源回路７０は、１つの定電圧回路ＲＥＧ１を有する。

図１１（Ａ）の例、図１１（Ｂ）の例において、ＶＤＤ端子からの電源電圧ＶＤＤが例えば３Ｖであり、スイッチＳＷ２がＯＮされる時に定電圧回路ＲＥＧ１が例えば３Ｖの出力電圧を出力し、ＶＤＤ端子からの電源電圧ＶＤＤが例えば２Ｖであり、スイッチＳＷ１がＯＮされる時に定電圧回路ＲＥＧ１が例えば１．５Ｖの出力電圧を出力するように、基準電圧Ｒｅｆ及び抵抗Ｒ１，Ｒ２，Ｒ３を設定することができる。

定電圧回路ＲＥＧ１の出力電圧は、設定電圧と呼ぶこともでき、スイッチＳＷ２又はスイッチＳＷ１の何れか一方がＯＮされることで、設定電圧は、３Ｖ又は１．５Ｖの何れか一方に設定される。

定電圧回路ＲＥＧ１の出力電圧が３Ｖである場合、スイッチＳＷ３がＯＮされることで、３Ｖの駆動電源電圧ＨＶＤＤ１を生成することができる。定電圧回路ＲＥＧ１の出力電圧が１．５Ｖである場合、スイッチＳＷ４がＯＮされることで、１．５Ｖの駆動電源電圧（ロジック電源電圧ＬＶＤＤ）を生成するとともに、例えば２倍に設定される昇圧回路１８を介して３Ｖの駆動電源電圧ＨＶＤＤ１を生成することができる。

スイッチＳＷ２，ＳＷ３がＯＮされる状態で３Ｖの駆動電源電圧ＨＶＤＤ１（及び３Ｖのロジック電源電圧ＬＶＤＤ）を図９の駆動回路ＤＲの第１の領域に供給することができる。なお、３Ｖの駆動電源電圧ＨＶＤＤ１が図９の論理回路１６，１７及びインバーターＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＩＮＶ４に供給されてもよく、３Ｖのロジック電源電圧ＬＶＤＤが図９の論理回路１６，１７及びインバーターＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＩＮＶ４に供給されてもよい。また、スイッチＳＷ１，ＳＷ４がＯＮされる状態で、１．５Ｖの駆動電源電圧（ロジック電源電圧ＬＶＤＤ）を図１０の駆動回路ＤＲの第３の領域に供給し、３Ｖの駆動電源電圧ＨＶＤＤ１を図１０の駆動回路ＤＲの第１の領域に供給することができる。

図１１（Ａ）の例において、例えば７倍に設定される昇圧回路１９を介して２１Ｖの電源電圧が定電圧回路ＲＥＧ２に供給される。定電圧回路ＲＥＧ２が例えば１５Ｖの出力電圧を出力するように、抵抗Ｒ４，Ｒ５を設定することができる。１５Ｖの駆動電源電圧ＨＶＤＤ２を図９及び図１０の駆動回路ＤＲの第２の領域に供給することができる。図１１（Ｂ）の例において、例えば５倍に設定される昇圧回路１９を介して１５Ｖの駆動電源電圧ＨＶＤＤ２を第２の領域に供給することができる。

図９及び図１０の駆動回路ＤＲにおいて、第１の出力段Ｔｒ＿Ｍ１，Ｔｒ＿Ｍ２の出力電圧と出力端子とが接続される場合、第２の出力段Ｔｒ＿Ｈ１，Ｔｒ＿Ｈ２は、動作する必要がない。従って、例えば第１の出力段Ｔｒ＿Ｍ１，Ｔｒ＿Ｍ２からの０Ｖ／３Ｖの２値駆動でＥＣＤパネルを駆動する場合、図１１（Ａ）、図１１（Ｂ）の例えば昇圧回路１９を停止して、１５Ｖの駆動電源電圧ＨＶＤＤ２を生成しなくてもよい。例えば昇圧回路１９が停止することにより、消費電力を低減することができる。

図１１（Ａ）の例、図１１（Ｂ）の例において、スイッチＳＷ２，ＳＷ３がＯＮされ、３Ｖの駆動電源電圧ＨＶＤＤ１が生成される場合、昇圧回路１８を停止することができる。また、図１１（Ａ）の例、図１１（Ｂ）の例において、スイッチＳＷ１だけがＯＮされてもよい。スイッチＳＷ１だけがＯＮされる場合、１．５Ｖの駆動電源電圧（ロジック電源電圧ＬＶＤＤ）を生成し、３Ｖの駆動電源電圧ＨＶＤＤ１を生成しなくてもよい。３Ｖの駆動電源電圧ＨＶＤＤ１が生成されない場合、１．５Ｖの駆動電源電圧（ロジック電源電圧ＬＶＤＤ）を図９及び図１０の例えば第１の出力段Ｔｒ＿Ｍ１，Ｔｒ＿Ｍ２に供給することができる。

図９の例、図１０の例において、第１の出力段Ｔｒ＿Ｍ１，Ｔｒ＿Ｍ２の駆動電源電圧ＨＶＤＤ１（第１の電圧レベル）に１．５Ｖの駆動電源電圧（ロジック電源電圧ＬＶＤＤ、第３の電圧レベル）が供給される場合、第１の出力段Ｔｒ＿Ｍ１，Ｔｒ＿Ｍ２からの例えば０Ｖ／１．５Ｖの２値駆動や、ハイインピーダンス状態で例えばＮＣＤパネルを駆動することができる。

４．３．比較例に係る静電気保護回路
図９や図１０の駆動回路ＤＲでは、静電気保護機能が省略されている。以下に、静電気保護機能について説明する。

図１２は、静電気保護機能を有する駆動回路ＤＲの比較例を示し、図１０の駆動回路ＤＲに静電気保護機能を追加した例である。また、上述した構成例と同一の構成については同じ符号を付し、一致点の説明を省略し、以下に相違点について説明する。

図１２の例では、第２の出力段Ｔｒ＿Ｈ１，Ｔｒ＿Ｈ２（第２耐圧出力段トランジスター）の出力ノードと駆動回路ＤＲの出力端子ＯＵＴ（図１０の例では、出力端子ＰＤｍ）との間に、静電気保護素子ＥＳＤが設けられている。静電気保護素子ＥＳＤは、例えばゲートコントロールドダイオード（ＧＣＤ）で構成することができる。静電気保護素子ＥＳＤは、第２の出力段Ｔｒ＿Ｈ１，Ｔｒ＿Ｈ２を静電気から保護し、第２の出力段Ｔｒ＿Ｈ１，Ｔｒ＿Ｈ２の耐圧電圧を考慮して形成することができる。

図１２の例では、駆動回路ＤＲ（広義には集積回路装置）は、入力端子Ｄａｔａ，ＥＮＢを含み、入力端子Ｄａｔａ，ＥＮＢは、図１０の出力駆動波形信号ＳＷＱや設定信号ＳＨＺ等の制御信号を入力することができる。また、図１２の論理回路１６，１７やインバーターＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＩＮＶ４の接続例は、図９の論理回路１６，１７やインバーターＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＩＮＶ４の接続例と異なる。入力端子又は制御信号の数を少なく又は多くすることもでき、その場合、第２の出力段Ｔｒ＿Ｈ１，Ｔｒ＿Ｈ２の前段の構成は、集積回路装置の目的に応じて形成することができる。また、第２の出力段Ｔｒ＿Ｈ１，Ｔｒ＿Ｈ２の構成も、集積回路装置の目的に応じて形成することができる。

図１２の例では、図９のＶＳＳが接地電圧レベルＧＮＤに設定され、図９の第３の領域が低電圧レベルＬＶ（例えば１．５Ｖ）に設定され、図９の第１の領域（ＨＶＤＤ１）が中電圧レベルＭＶ（例えば３Ｖ）に設定され、図９の第２の領域（ＨＶＤＤ２）が高電圧レベルＨＶ（例えば１５Ｖ）に設定されている。

図１３は、図１２の回路と共通のトランジスター構造を有する半導体基板（マスタースライス）への配線を図１２とは異ならせることで、ＭＶ系出力が選択された駆動回路ＤＲの他の比較例を示す。また、上述した構成例と同一の構成については同じ符号を付し、一致点の説明を省略し、以下に相違点について説明する。

図１２の駆動回路ＤＲでは、第２の出力段Ｔｒ＿Ｈ１，Ｔｒ＿Ｈ２（第１耐圧出力段トランジスター）が出力電圧を出力端子ＯＵＴに出力する一方、図１３の駆動回路ＤＲでは、第１の出力段Ｔｒ＿Ｍ１，Ｔｒ＿Ｍ２（第１耐圧出力段トランジスター）が出力電圧を出力端子ＯＵＴに出力する。第１の出力段Ｔｒ＿Ｍ１，Ｔｒ＿Ｍ２は、中電圧レベルＭＶの出力電圧を出力でき、第２の出力段Ｔｒ＿Ｈ１，Ｔｒ＿Ｈ２は、高電圧レベルＨＶの出力電圧を出力できるので、第２の出力段Ｔｒ＿Ｈ１，Ｔｒ＿Ｈ２の耐圧電圧（第２の耐圧電圧）は、第１の出力段Ｔｒ＿Ｍ１，Ｔｒ＿Ｍ２の耐圧電圧（第１の耐圧電圧）よりも高い。静電気保護素子ＥＳＤは、第２の耐圧電圧を考慮して、第２の出力段Ｔｒ＿Ｈ１，Ｔｒ＿Ｈ２を静電気から保護するように設定されているので、第１の出力段Ｔｒ＿Ｍ１，Ｔｒ＿Ｍ２を十分に保護することができない。なぜなら、静電気保護素子ＥＳＤのブレーク電圧は、第１の出力段Ｔｒ＿Ｍ１，Ｔｒ＿Ｍ２のブレーク電圧よりも遥かに高いからである。そこで、第１の出力段Ｔｒ＿Ｍ１，Ｔｒ＿Ｍ２も静電気から十分に保護できる集積回路装置が望まれていることを本発明者は認識した。

４．４．実施形態に係る静電気保護回路
図１４〜図１８は、静電気保護機能を有する駆動回路ＤＲに本発明を適用した実施形態を示す。また、上述した構成例と同一の構成については同じ符号を付し、一致点の説明を省略し、以下に相違点について説明する。

マスタースライス型集積回路装置は、金属配線工程の前までの製造が終わっている未完成ウエハー（マスタースライス）を用いて製造される。このマスタースライスに、ユーザーからの回路機能に従って配線と保護膜とを成膜することで、完成ウエハーが得られる。未完成ウエハーを在庫として所持しておくことで、ユーザーへの集積回路装置の納期が短縮される。

図１４は第１の耐圧の集積回路装置を示し、図１５は図１４の集積回路装置での静電気の放出動作を示している。図１５は第１の耐圧よりも高い第２の耐圧の集積回路装置を示し、図１７は図１６に示す静電気保護素子の平面レイアウト例を示している。図１４または図１６の集積回路装置は、共通トランジスター構造が形成された半導体基板にマスクを変えて配線することそれぞれ製造される。

図１４及び図１６の集積回路装置では、共通トランジスター構造として、第１出力トランジスター構造Ｔｒ＿Ｍ１，Ｔｒ＿Ｍ２と、第２出力トランジスター構造Ｔｒ＿Ｈ１，Ｔｒ＿Ｈ２とを有する。図１４では、第１出力トランジスター構造を構成する２つのトランジスターＴｒ＿Ｍ１，Ｔｒ＿Ｍ２の各々において、ゲート、ソース、ドレイン及びサブストレートを図１４に示すように配線する。言い換えれば、第１の出力トランジスター構造のすべてを有効にすることで、第１の出力トランジスター構造は、第１の出力段Ｔｒ＿Ｍ１，Ｔｒ＿Ｍ２（ＣＭＯＳトランジスター）を形成する。

また、図１４の例では、第２の出力トランジスター構造は、第２の出力段Ｔｒ＿Ｈ１，Ｔｒ＿Ｈ２（ＣＭＯＳトランジスター）を形成せず、その代わりに、静電気保護回路を形成する。具体的には、第２出力トランジスター構造を構成する２つのトランジスターＴｒ＿Ｈ１，Ｔｒ＿Ｈ２の各々はダイオード接続されている。ダイオード接続例として、２つのトランジスターＴｒ＿Ｈ１，Ｔｒ＿Ｈ２の各々において、ゲートとレベルシフター１２，１３との配線を断絶し、ソースと電源電圧ＨＶ，ＧＮＤとの配線を断絶し、ドレイン及びサブストレートを図１４に示すように配線する。つまり、第２の出力トランジスター構造は、配線によってダイオード接続されることで、静電気保護回路を構成する第１，第２ダイオードＤ１，Ｄ２を形成する。

なお、前述の通り、第２の出力トランジスター構造Ｔｒ＿Ｈ１，Ｔｒ＿Ｈ２の耐圧電圧（第２の耐圧電圧）は、第１の出力トランジスター構造Ｔｒ＿Ｍ１，Ｔｒ＿Ｍ２の耐圧電圧（第１の耐圧電圧）よりも高い。

図１４の例では、第１の出力段Ｔｒ＿Ｍ１，Ｔｒ＿Ｍ２（第１の出力トランジスター構造）は、２つのトランジスターで構成されるが、これに限定されるものではなく、これを変更することもできる。

図１４の静電気保護素子ＥＳＤ１（第１の静電気保護素子、高電圧レベルＨＶ用の静電気保護素子）は、図１３等の静電気保護素子ＥＳＤと同じで、出力端子ＯＵＴ（第１の出力端子）と接地電圧レベルＧＮＤ（第１の電圧ライン）との間に設けられ、第２の耐圧電圧を考慮して、設計されている。

図１４の例では、出力端子ＯＵＴは、第１の出力段Ｔｒ＿Ｍ１，Ｔｒ＿Ｍ２（第１耐圧出力段トランジスター）だけでなく、静電気保護回路（狭義には、２つのダイオードＤ１，Ｄ２の接続ノード、広義には、第２の出力トランジスター構造）に接続される。図１４に示すように、２つのダイオードＤ１，Ｄ２の接続ノードに接続され、且つ第１の出力段Ｔｒ＿Ｍ１，Ｔｒ＿Ｍ２からの出力信号（第１の出力信号）を出力する出力端子ＯＵＴを準備することができる。

また、図１４の例では、静電気保護素子ＥＳＤ１（第１の静電気保護素子）だけでなく、静電気保護素子ＥＳＤ２（第２の静電気保護素子）も準備する。静電気保護素子ＥＳＤ２は、接地電圧レベルＧＮＤと中電圧レベルＭＶ（第１の耐圧が選択されたときの高電源電圧ライン）との間に設けられる。静電気保護素子ＥＳＤ２は、例えばゲートコントロールドダイオード（ＧＣＤ）で構成することができる。静電気保護素子ＥＳＤ２は、第１の出力段Ｔｒ＿Ｍ１，Ｔｒ＿Ｍ２（第１耐圧出力段トランジスター）を静電気から保護するもので、第１の出力段Ｔｒ＿Ｍ１，Ｔｒ＿Ｍ２の第１の耐圧電圧を考慮して形成することができる。

さらに、図１４の例では、集積回路装置は、図示される電源供給端子ＭＶ（第１の耐圧が選択されたときの電圧入力端子）を含み、また、中電圧レベルＭＶと高電圧レベルＨＶとが配線で接続（ショート）される。

加えて、図１４の例では、集積回路装置は、保護抵抗として、抵抗素子Ｒ６（第１の抵抗素子）を含み、抵抗素子Ｒ６は、第１の出力段Ｔｒ＿Ｍ１，Ｔｒ＿Ｍ２（狭義には、２つのトランジスターＴｒ＿Ｍ１，Ｔｒ＿Ｍ２の接続ノード）と静電気保護回路（狭義には、２つのダイオードＤ１，Ｄ２の接続ノード）との間に設けられる。

なお、図１４の例では、集積回路装置は、抵抗素子構造Ｒ７を含むが、抵抗素子構造Ｒ７と出力端子ＯＵＴとの配線を断絶し、抵抗素子構造Ｒ７と２つのダイオードＤ１，Ｄ２の接続ノードとの配線を断絶している。言い換えれば、抵抗素子構造Ｒ７のすべてを無効にしている。

第１の出力トランジスター構造を第１の出力段Ｔｒ＿Ｍ１，Ｔｒ＿Ｍ２に形成し、第２の出力トランジスター構造を静電気保護素子（狭義には、２つのダイオードＤ１，Ｄ２）に形成する場合、図１４に示すような集積回路装置を製造することができる。一方、第２の出力トランジスター構造を第２の出力段Ｔｒ＿Ｈ１，Ｔｒ＿Ｈ２に形成する場合、図１６に示すような集積回路装置を製造することができる。

図１５は、図１４に示す集積回路装置の等価回路を示す。図１５に示されるように、図１４の第２の出力トランジスター構造を静電気保護回路（例えばＰ型ゲートコントロールドダイオードＤ１及びＮ型ゲートコントロールドダイオードＤ２）に形成することができる。

なお、図１５は、静電気を印加した時のパスＡ，Ｂ，Ｃ，Ｄも示す。パスＣに示されるように、出力端子ＯＵＴと電源供給端子ＭＶとの間の静電気、即ち出力端子ＯＵＴに印加されるプラスの静電気は、Ｐ型ゲートコントロールドダイオードＤ１をぬけ、中電圧レベルＭＶに吸収される。また、パスＢに示されるように、出力端子ＯＵＴと接地電圧レベルＧＮＤとの間の静電気、即ち出力端子ＯＵＴに印加されるマイナスの静電気は、Ｎ型ゲートコントロールドダイオードＤ２をぬけ、接地電圧レベルＧＮＤに吸収される。このように、ダイオード接続により形成される静電気保護素子（例えばＰ型ゲートコントロールドダイオードＤ１及びＮ型ゲートコントロールドダイオードＤ２）は、第１の出力段Ｔｒ＿Ｍ１，Ｔｒ＿Ｍ２を静電気から保護することができ、静電気による第１の出力段Ｔｒ＿Ｍ１，Ｔｒ＿Ｍ２の破壊を抑制することができる。

パスＡに示されるように、出力端子ＯＵＴと接地電圧レベルＧＮＤとの間の静電気、即ち出力端子ＯＵＴに印加されるプラスの静電気は、Ｐ型ゲートコントロールドダイオードＤ１を通って、中電圧レベルＭＶにぬけ、静電気保護素子ＥＳＤ２がブレイクして、接地電圧レベルＧＮＤに吸収される。また、パスＤに示されるように、出力端子ＯＵＴと電源供給端子ＭＶとの間の静電気、即ち出力端子ＯＵＴに印加されるマイナスの静電気は、Ｎ型ゲートコントロールドダイオードＤ２をぬけ、接地電圧レベルＧＮＤを通り、静電気保護素子ＥＳＤ２がブレイクして、中電圧レベルＭＶに吸収される。

このように、静電気保護回路（例えばＰ型ゲートコントロールドダイオードＤ１及びＮ型ゲートコントロールドダイオードＤ２）及び静電気保護素子ＥＳＤ２は、第１の出力段Ｔｒ＿Ｍ１，Ｔｒ＿Ｍ２を静電気から保護することができ、静電気による第１の出力段Ｔｒ＿Ｍ１，Ｔｒ＿Ｍ２の破壊を抑制することができる。

図１６の例では、第１の出力トランジスター構造のすべてを無効にする。具体的には、図１６の例では、第１の出力段Ｔｒ＿Ｍ１，Ｔｒ＿Ｍ２を構成可能な２つのトランジスターの各々において、ゲートとレベルシフター１４，１５との配線を断絶し、ソースと電源電圧ＨＶ，ＧＮＤとの配線を断絶する。また、２つのトランジスターの２つのドレイン間の配線を断絶する。なお、図１６の例と異なり、例えば２つのトランジスターの２つのドレイン間の配線を断絶し、２つのトランジスターの各々において、ゲート及びソースの双方と電源電圧ＨＶ，ＧＮＤとを配線を接続してもよい。

また、図１６の例では、第２の出力トランジスター構造のすべてを有効にし、第２の出力段Ｔｒ＿Ｈ１，Ｔｒ＿Ｈ２（第２耐圧出力段トランジスター）を形成する。具体的には、第２の出力段Ｔｒ＿Ｈ１，Ｔｒ＿Ｈ２を構成する２つのトランジスターの各々において、ゲート、ソース及びドレインを図１６に示すように配線する。

図１６の例では、出力端子ＯＵＴは、第２の出力段Ｔｒ＿Ｈ１，Ｔｒ＿Ｈ２（第２耐圧出力段トランジスター）に接続される。図１６に示すように、第２の出力段Ｔｒ＿Ｈ１，Ｔｒ＿Ｈ２からの出力信号（第２の出力信号）を出力する出力端子ＯＵＴを準備することができる。

また、図１４の例では、集積回路装置は、図示される電源供給端子ＭＶ（入力端子）を含み、また、中電圧レベルＭＶと高電圧レベルＨＶとが配線で接続（ショート）されていた。図１６の例では、中電圧レベルＭＶと高電圧レベルＨＶとが配線で接続（ショート）されない。

さらに、図１４の例では、集積回路装置は、保護抵抗として、抵抗素子Ｒ６（第１の抵抗素子）を含み、抵抗素子Ｒ６は、第１の出力段Ｔｒ＿Ｍ１，Ｔｒ＿Ｍ２（狭義には、２つのトランジスターＴｒ＿Ｍ１，Ｔｒ＿Ｍ２の接続ノード）と静電気保護回路（狭義には、２つのダイオードＤ１，Ｄ２の接続ノード）との間に設けられていた。図１６の例では、抵抗素子構造Ｒ７のすべてを有効にし、抵抗素子構造Ｒ７を抵抗素子（第２の抵抗素子）に形成する。図１６の例では、第２の抵抗素子Ｒ７は、第１の抵抗素子Ｒ６と並列に接続され、且つ第１の抵抗素子Ｒ６及び第２の抵抗素子Ｒ７は、第２の出力段Ｔｒ＿Ｈ１，Ｔｒ＿Ｈ２（狭義には、２つのトランジスターＴｒ＿Ｈ１，Ｔｒ＿Ｈ２の接続ノード）と出力端子ＯＵＴとの間に、出力抵抗として設けられる。出力抵抗値は、並列接続により上述の保護抵抗Ｒ６よりも低抵抗値化され、出力電圧の降下を抑制できる。なお、第１，第２の抵抗素子Ｒ６，Ｒ７の抵抗素子構造は、半導体基板にて例えば拡散抵抗として形成しておくことができる。

図１６の例では、第２の出力段Ｔｒ＿Ｈ１，Ｔｒ＿Ｈ２（第２の出力トランジスター構造）は、２つのトランジスターで構成されるが、これに限定されるものではなく、これを変更することもできる。

図１７は、静電気保護機能を有する駆動回路ＤＲの概略平面レイアウト図を示す。図１４に示されるように、第１の出力トランジスター構造を第１の出力段Ｔｒ＿Ｍ１，Ｔｒ＿Ｍ２に形成する場合、駆動回路ＤＲ（広義には集積回路装置）は、静電気保護素子ＥＳＤ１（第１の静電気保護素子）及び静電気保護素子ＥＳＤ２（第２の静電気保護素子）を含む。図１７に示されるように、第１の静電気保護素子ＥＳＤ１は、例えばパッドＰＤ１（出力端子ＯＵＴ）の近くに配置されることが好ましい。同様に、第２の静電気保護素子ＥＳＤ２は、例えばパッドＨＤＤＶ１（入力端子ＭＶ）の近くに配置されることが好ましい。例えば図４に示されるように、Ｍ個のセグメント電極ＳＥＧ１〜ＳＥＧｍに対応するＭ個のパッドＰＤ１〜ＰＤｍ（複数の出力端子）が存在する場合、第２の静電気保護素子ＥＳＤ２でＭ個のパッドＰＤ１〜ＰＤｍに対応するＭ個の駆動回路ＤＲ中のＭ個の第１の出力段Ｔｒ＿Ｍ１，Ｔｒ＿Ｍ２を保護することができる。しかしながら、第２の静電気保護素子とＭ個の第１の出力段Ｔｒ＿Ｍ１，Ｔｒ＿Ｍ２との距離が長くなる場合もある。

そこで、Ｍ個の第１の出力段Ｔｒ＿Ｍ１，Ｔｒ＿Ｍ２の各々の近くに、第２の静電気保護素子ＥＳＤ２と同じ第３の静電気保護素子ＥＳＤ３を配置することができる。但し、図１７に示すように、平面視において、第２の静電気保護素子ＥＳＤ２の面積は、第１の出力段Ｔｒ＿Ｍ１，Ｔｒ＿Ｍ２の面積と比べて大きい。従って、例えば図１７に示すように、相隣接する複数個例えば例えば２個の出力段Ｔｒ＿Ｍ１，Ｔｒ＿Ｍ２に対して兼用される一つの第３の静電気保護素子ＥＳＤ３を配置することができる。第３の静電気保護素子Ｄ３は、第２の静電気保護素子Ｄ２と同じく、図１４に示されるような接地電圧レベルＧＮＤと中電圧レベルＭＶ（第２の電圧ライン）との間に設けられる。この場合、駆動回路ＤＲの回路規模が大きくなることを抑制することができる。

なお、第１の出力トランジスター構造を無効にする場合、第３の静電気保護素子ＥＳＤ３も無効にすることができる。

図１７に示されるように、パッドＨＤＤＶ１（入力端子ＭＶ）に接続されてパッドＰＤ１〜ＰＤｍに共通な第３の静電気保護素子ＥＳＤ３は、第１の接続ノードＮＤ１で中電圧レベルＭＶに接続される。パッドＰＤ１，ＰＤ２に共通な第３の静電気保護素子ＥＳＤ３は、第２の接続ノードＮＤ２で中電圧レベルＭＶに接続される。パッドＰＤ１に対応する第１の出力段Ｔｒ＿Ｍ１，Ｔｒ＿Ｍ２は、第３の接続ノードＮＤ３で中電圧レベルＭＶに接続される。

中電圧レベルＭＶ（第２の電圧ライン）上のパッドＨＤＤＶ１（入力端子ＭＶ）及び第１の接続ノードＮＤ１間の距離は、第１の接続ノードＮＤ１及び第２の接続ノードＮＤ２間の距離よりも短く、第２の静電気保護素子ＥＳＤ２は、パッドＨＤＤＶ１（入力端子ＭＶ）の近くに配置される。また、第３の接続ノードＮＤ３及び第２の接続ノードＮＤ２間の距離は、第１の接続ノードＮＤ１及び第２の接続ノードＮＤ２間の距離よりも短く、第３の静電気保護素子ＥＳＤ３は、パッドＰＤ１に対応する第１の出力段Ｔｒ＿Ｍ１，Ｔｒ＿Ｍ２の近くに配置される。

５．変形例
次に本実施形態の種々の変形例について説明する。図１８に本実施形態の集積回路装置の第１の変形例を示す。この第１の変形例は、ドライバー機能を有するマイクロプロセッサーへの適用例である。この集積回路装置は、プロセッサー１１０、メモリーコントローラー１２０、メモリー１３０、ドライバー部１４０、シリアルＩ／Ｆ１５０、温度検出部１６０、電源回路１７０、クロック選択回路１８０、クロック生成回路１８２を含む。なおこれらの構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

プロセッサー１１０（ＣＰＵコア、ホスト）は、種々の制御処理や演算処理を行うものであり、温度情報取得部１１２、表示更新部１１４を含む。温度情報取得部１１２は、例えば温度検出部１６０で検出された温度情報（環境温度）を取得する。表示更新部１１４は、電気光学パネルの表示変更処理を行う。これらの温度情報取得部１１２、表示更新部１１４の機能は、例えばプロセッサー１１０のハードウェアと、プロセッサー１１０により実行されるファームウェア（ソフトウェア）により実現できる。例えばメモリー１３０には、温度情報取得部１１２、表示更新部１１４の処理を実行するためのファームウェアが記憶され、プロセッサー１１０がこのファームウェアに基づき動作することで、温度情報取得部１１２、表示更新部１１４の機能が実現される。

メモリーコントローラー１２０は、メモリー１３０の読み出し制御や書き込み制御などのアクセス制御を行う。メモリー１３０は、例えばフラッシュメモリーなどの不揮発性メモリーである。なおメモリー１３０はマスクＲＯＭなどであってもよい。

ドライバー部１４０は、電気光学パネルの駆動を行うものであり、駆動電圧出力部１０、表示データ記憶部２０、駆動波形情報出力部３０、ホストＩ／Ｆ５０を含む。

シリアルＩ／Ｆ１５０は、外部との間でＳＰＩ、Ｉ２Ｃなどのシリアルインターフェースを実現する。温度検出部１６０は、温度センサー等を用いて温度を検出する。例えばサーミスターと基準抵抗の抵抗比情報を測定して、周囲の温度を検出する。電源回路１７０は、駆動電源電圧などの各種の電源電圧を生成して供給する。クロック生成回路１８２は、各種の周波数のクロックを生成し、クロック選択回路１８０は、クロック生成回路１８２により生成されたクロックのクロック選択を行う。

図１８では、メモリー１３０は、複数の波形情報ＩＷ１〜ＩＷｎを記憶する。メモリー１３０がフラッシュメモリーなどの不揮発性メモリーである場合には、波形情報ＩＷ１〜ＩＷｎが予め不揮発性メモリーにプログラム化される。そしてプロセッサー１１０は、メモリーコントローラー１２０を介して、メモリー１３０に記憶される波形情報ＩＷ１〜ＩＷｎの中から波形情報を選択する。そして、選択された波形情報である選択波形情報は、ドライバー部１４０に転送される。ドライバー部１４０の駆動波形情報出力部３０は、この選択波形情報に基づいて駆動波形情報を出力する。例えば、選択波形情報は、図３のレジスターＲＴ１〜ＲＴＭのレジスター値（信号レベルや期間長のレジスター値）として設定される。

このように、波形情報ＩＷ１〜ＩＷｎを、プロセッサー１１０によりアクセス可能なメモリー１３０に記憶しておくことで、波形情報を使用して駆動波形信号を生成する場合に、必要な波形情報を容易に選択して転送することが可能になる。

なお波形情報ＩＷ１〜ＩＷｎは、例えばシリアルＩ／Ｆ１５０や汎用入出力端子を用いて外部デバイス（外部メモリー等）からロードして、メモリー１３０に書き込むことができる。

また、複数の波形情報が不要であることが分かっている集積回路装置（カスタムＩＣ等）の場合には、決められた波形情報だけをメモリー１３０に記憶するようにしてもよい。

図１８では、ホストであるプロセッサー１１０は、ドライバー部１４０への波形情報の転送を行った後に、図３で説明した各種のレジスター５２、５４、５６、５８への設定を行う。例えば駆動波形のタイミング時間を決定するためのタイマークロックの設定、電源回路７０の電圧設定・昇圧設定、割り込みのイネーブル／ディスエーブルの設定などの基本的な設定を行う。またタイマークロックの生成に必要な発振回路が、プロセッサー１１０のクロック源となる発振回路と異なる場合には、その発振回路の動作をオンにする設定が行われる。

以上のような各種の設定は、プロセッサー１１０の初期設定のルーチンで実行されるソフトウェア（ファームウェア）により実現される。なお、初期設定が行われた後は、これらの設定を不要にすることもできる。そして、初期設定の後、通常のＬＣＤドライバー等と同様なソフトウェア処理で、電気光学パネルの表示を変更することが可能になる。具体的には、プロセッサー１１０が、ドライバー部１４０の表示データ記憶部２０に表示データを書き込む。そして、図３で説明したトリガーレジスター５４に対して、駆動開始のトリガーをセットする。これにより、図５に示すようなシーケンシャルな駆動波形が生成されて、電気光学パネルのセグメント電極が駆動され、電気光学パネルの表示が変更される。

なお、固定の表示内容であれば、図１８に示すようにメモリー１３０に、その固定の表示内容に対応する表示データを予め格納しておく。例えば７セグメント表示において特定の数字を表示する場合には、その特定の数字のフォントに対応する表示データを予め格納しておく。そしてプロセッサー１１０が、この表示データをドライバー部１４０の表示データ記憶部２０に転送することで、電気光学パネルの表示変更が実現される。

そして図１８では、例えば温度情報取得部１１２が、温度検出部１６０を用いて、周囲の温度情報を取得する。すると、ドライバー部１４０の駆動波形情報出力部３０は、取得された温度情報に基づき選択された選択波形情報に基づいて、駆動波形情報を出力する。具体的には、プロセッサー１１０は、メモリー１３０に記憶される波形情報ＩＷ１〜ＩＷｎの中から、取得された温度情報に対応する波形情報を選択する。そして、選択された波形情報がドライバー部１４０に転送され、この波形情報に基づいてシーケンシャルな駆動波形が生成されて、電気光学パネルが駆動される。

このようにすれば、周囲の温度が変化した場合にも、複数の波形情報ＩＷ１〜ＩＷｎの中から、その時の温度に最適な波形情報が選択されて、電気光学パネルの駆動が行われるようになる。従って、周囲の温度が変化しても、高品位な表示特性を維持することが可能になる。

また図１８では、表示更新部１１４は、電気光学パネルの表示更新処理を行う。そしてドライバー部１４０の駆動波形情報出力部３０は、例え電気光学パネルの表示更新時間の長さに応じて選択された波形情報に基づいて、駆動波形情報を出力する。例えば表示更新時間が長くなった場合等には、通常の波形情報を用いて駆動を行っても高い表示品質を維持できない可能性がある。

この点、図１８では、例えば表示更新時間が長くなった場合には、表示更新時間が長くなった場合用にメモリー１３０に記憶された波形情報が選択されて、ドライバー部１４０に転送され、電気光学パネルが駆動される。例えば表示更新時間が所定のしきい値を超えた場合には、黒表示と白表示を繰り返す焼き付き防止用の波形情報（例えば図７）が選択されて、ドライバー部１４０に転送され、表示変更のトリガーが実施される。このようにすれば、長時間に亘って電気光学パネルの表示が更新されない場合にも、焼き付き防止用の波形情報に基づく駆動が間欠的に行われるようなるため、電気光学パネルの焼き付き防止等が可能になる。

図１９に本実施形態の集積回路装置の第２の変形例を示す。この第２の変形例は、表示ドライバーへの適用例である。この集積回路装置は、シリアルＩ／Ｆ２１０、コマンドデコーダー２２０、ドライバー部２４０を含む。なおこれらの構成要素の一部を省略したり、他の構成要素（例えば電源回路、タイミング制御部）を追加するなどの種々の変形実施が可能である。

シリアルＩ／Ｆ２１０は、ＭＰＵなどの制御デバイスから、各種のコマンドや表示データや波形情報を入力するためのインターフェースである。コマンドデコーダー２２０は、制御デバイスが発行したコマンドをデコードして解釈する。ドライバー部２４０は、発行されたコマンドや表示データや波形情報に基づいて、電気光学パネルのセグメント電極ＳＥＧ１、ＳＥＧ２・・・を駆動する。なおシリアルＩ／Ｆ２１０の代わりにパラレルＩ／Ｆなどを設けてもよい。

６．電子機器
図２０に本実施形態の集積回路装置３００を含む電子機器の構成例を示す。この電子機器は、電気光学パネル１００、集積回路装置３００、操作部３１０、記憶部３２０、通信部３３０を含む。なおこれらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

集積回路装置３００は、電気光学パネル１００を駆動する表示ドライバーやドライバー機能を有するマクロコンピューターなどである。

電気光学パネル１００は、各種画像（情報）を表示するためのものであり、例えばＥＰＤパネルやＥＣＤパネルなどである。操作部３１０は、ユーザーが各種情報を入力するためのものであり、各種ボタン、キーボード等により実現できる。記憶部３２０は、各種の情報を記憶するものであり、ＲＡＭやＲＯＭ等により実現できる。通信部３３０は外部との通信処理を行うものである。

なお本実施形態により実現される電子機器としては、例えば、電子カード（クレジットカード、ポイントカード等）、電子ペーパー、リモコン、時計、携帯電話機、携帯情報端末、電卓等の種々の機器を想定できる。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（電気光学パネル等）と共に記載された用語（ＥＰＤパネル等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また集積回路装置、電子機器の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。

１０ 駆動電圧出力部、１２〜１５ レベルシフター、１６，１７ 論理回路、
１８，１９ 昇圧回路、２０ 表示データ記憶部、２２ 今回表示データ記憶部、
２４ 前回表示データ記憶部、３０ 駆動波形情報出力部、３２ 駆動波形生成部、
３４ タイミング制御部、３６ タイミングセットカウンター、
３８ ウェイトタイマー、３９ ループ制御部、５０ ホストＩ／Ｆ、
５２ 表示設定レジスター、５４ トリガーレジスター、５６ 割り込みレジスター、
５８ 電源設定レジスター、７０ 電源回路、８０ クロック選択回路、
８２ クロック生成回路、８４ 発振回路、８６ 分周回路、
１００ 電気光学パネル、１１０ プロセッサー、１１２ 温度情報取得部、
１１４ 表示更新部、１２０ メモリーコントローラー、１３０ メモリー、
１４０ ドライバー部、１５０ シリアルＩ／Ｆ、１６０ 温度検出部、
２１０ シリアルＩ／Ｆ、２２０ コマンドデコーダー、２４０ ドライバー部、
３００ 集積回路装置、３１０ 操作部、３２０ 記憶部、３３０ 通信部、
Ｄ１，Ｄ２ 第１，第２のダイオード、
ＥＳＤ１〜ＥＳＤ３ 第１〜第３の静電気保護素子、
Ｔｒ＿Ｍ１，Ｔｒ＿Ｍ２ 第１のトランジスター構造（第１耐圧出力段トランジスター）Ｔｒ＿Ｈ１，Ｔｒ＿Ｈ２ 第２のトランジスター構造（第２耐圧出力段トランジスター）Ｒ６，Ｒ７ 抵抗素子構造

Claims (10)

1. 共通トランジスター構造が形成された半導体基板にマスクを変えて配線することで、出力端子から出力される電圧値に応じて複数種の中から選択される耐圧に設定されるマスタースライス型の集積回路装置であって、
   前記共通トランジスター構造は、
   第１の耐圧を有する第１の出力トランジスター構造と、
   前記第１の耐圧よりも高い第２の耐圧を有する第２の出力トランジスター構造と、
   を含み、
   配線により前記第１の耐圧が選択される時に、前記第１，第２の出力トランジスター構造の双方が前記出力端子と接続され、前記第２の出力トランジスター構造は、ダイオード接続されて、前記第１の出力トランジスター構造で形成される第１耐圧出力段トランジスターを前記出力端子に印加される静電気から保護する静電気保護素子を形成し、
   配線により前記第２の耐圧が選択される時に、前記第１の出力トランジスター構造は前記出力端子に非接続とされ、前記第２の出力トランジスター構造が前記出力端子と接続される第２耐圧出力段トランジスターを形成することを特徴とする集積回路装置。
2. 請求項１において、
   前記ダイオード接続される前記第２の出力トランジスター構造は、
   前記第１の出力端子と高電源電圧ラインとの間に逆接続して設けられる第１のダイオードと、
   前記第１の出力端子と低電源電圧ラインとの間に逆接続して設けられる第２のダイオードとを含むことを特徴とする集積回路装置。
3. 請求項２において、
   前記第１の耐圧が選択された時に、前記高電源電圧ラインを介して前記第１耐圧出力段トランジスターに供給される電圧が入力される電圧入力端子と、
   前記出力端子に接続され、前記第２の耐圧が選択された時に前記第２耐圧出力段トランジスターを前記静電気から保護する第２の静電気保護素子と、
   前記電圧入力端子に接続され、前記第１の耐圧が選択された時に前記第１耐圧出力段トランジスターを前記静電気から保護する第２の静電気保護素子と、
   をさらに有することを特徴とする集積回路装置。
4. 請求項３において、
   前記半導体基板は、複数の抵抗素子構造をさらに含み、
   前記第１の耐圧が選択された時に、前記複数の抵抗素子構造のうちの一つが、前記第１の静電気保護素子と前記第１耐圧出力段トランジスターとの間に直列接続される保護抵抗となり、
   前記第２の耐圧が選択された時に、前記複数の抵抗素子構造が、前記出力端子と前記第２耐圧出力段トランジスターとの間に並列接続される出力抵抗となることを特徴とする集積回路装置。
5. 請求項３または４において、
   前記出力端子が複数配列された出力端子配列部と、
   前記高電源電圧ラインと前記低電源電圧ラインとの間に設けられ、前記第１の耐圧が選択された時に前記第１耐圧出力段トランジスターを前記静電気から保護する少なくとも一つの第３の静電気保護素子とをさらに含むことを特徴とする集積回路装置。
6. 請求項５において、
   前記少なくとも一つの第３の静電気保護素子は、前記出力端子配列部にて隣接する複数の出力端子に対して一つ配置されていることを特徴とする集積回路装置。
7. 共通トランジスター構造が形成された半導体基板にマスクを変えて配線することで、出力端子から出力される電圧値に応じて複数種の中から選択される耐圧に設定されるマスタースライス型の集積回路装置であって、
   前記共通トランジスター構造は、
   第１の耐圧を有する第１の出力トランジスター構造と、
   前記第１の耐圧よりも高い第２の耐圧を有する第２の出力トランジスター構造と、
   を含み、
   配線により前記第１の耐圧が選択され、前記第１，第２の出力トランジスター構造の双方が前記出力端子と接続され、前記第２の出力トランジスター構造は、ダイオード接続されて、前記第１の出力トランジスター構造で形成される第１耐圧出力段トランジスターを前記出力端子に印加される静電気から保護する静電気保護素子を形成することを特徴とする集積回路装置。
8. 請求項１乃至７のいずれかに記載の集積回路装置を含むことを特徴とする電子機器。
9. 第１の耐圧を有する第１の出力トランジスター構造と、前記第１の耐圧よりも高い第２の耐圧を有する第２の出力トランジスター構造と、を含む共通トランジスター構造が形成された半導体基板を準備する工程と、
   マスクを変えて前記半導体基板に配線し、出力端子から出力される電圧値に応じて複数種の中から選択される耐圧に設定されるマスタースライス型の集積回路装置を製造する工程と、
   を有し、
   前記第１の耐圧が選択される時には、前記第１，第２の出力トランジスター構造の双方が前記出力端子と接続され、前記第２の出力トランジスター構造は、ダイオード接続されて、前記第１の出力トランジスター構造で形成される第１耐圧出力段トランジスターを前記出力端子に印加される静電気から保護する静電気保護素子を形成し、
   前記第２の耐圧が選択される時に、前記第１の出力トランジスター構造は前記出力端子に非接続とされ、前記第２の出力トランジスター構造が前記出力端子と接続される第２耐圧出力段トランジスターを形成することを特徴とする集積回路装置の製造方法。
10. 請求項９において、
    前記第２の耐圧が選択される時は、
    前記第２耐圧出力段トランジスターを前記静電気から保護する第２の静電保護素子に接続することを特徴とする集積回路装置の製造方法。

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