JP5815578B2 - 負荷切換を用いた高線形性低ノイズ受信器 - Google Patents

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Description

本開示は、概して電子回路に関し、より具体的には無線通信用受信器に関する。
受信器は、無線周波数（ＲＦ）被受信（受信された）信号を調整し（例えば、増幅し、濾波し、ダウンコンバートし）、かつベースバンド信号を提供するために、様々な無線通信システム中で広く使用されている。受信器は、典型的には、様々な線形性要件およびノイズ要件を満たすことを要求されている。これらの要件はいくつかの無線通信システムについては厳格であり得る。受信器は、最悪の動作条件の下でその厳格な線形性要件およびノイズ要件を満たすことを目的として、多くの無効成分（例えばインダクタ）および高バイアス電流とともに設計され得る。無効成分は受信器のサイズおよびコストを上げ得、高バイアス電流は電力消費を上げ得る。これらはいずれも望ましくない。
良好な線形性およびノイズ性能を有する受信器が本明細書において記述されている。一デザインでは、受信器は、低ノイズ・アンプ（ＬＮＡ）および相互に結合されている出力を有する複数のミキサ対を含んでいる。ＬＮＡはＬＮＡ入力信号を受信および増幅し、少なくとも１つのＬＮＡ出力信号を提供する。各ミキサ対は、同相（Ｉ）成分用のミキサおよび直交位相（Ｑ）成分用の別のミキサを含んでいる。複数のミキサ対は同じまたは相違するサイズのトランジスタを用いて（によって）実現され、同じまたは相違する量の電流によってバイアスされ、同じまたは相違するバイアス電圧によってバイアスされ、同じまたは相違する信号レベルの局部発振器（ＬＯ）信号によって駆動され得る。各ミキサ対は、イネーブルにされていると、少なくとも１つのＬＮＡ出力信号のうちの１つをダウンコンバートする。各ミキサ対は、例えば複数のモードの中から選択されたモードに基づいて、選択的にイネーブルまたはディセーブルにされ得る。
一デザインでは、複数のモードは、大きな妨害信号が検出される場合に選択され得る高線形性モード、および大きな妨害信号が検出されない場合に選択され得る低線形性モードを含んでいる。高線形性モードについては、第１および第２ミキサ対がイネーブルにされ得る。低線形性モードについては、第１ミキサ対がイネーブルにされ得、第２ミキサ対がディセーブルにされ得る。
一デザインでは、ＬＮＡは入力段および出力段を含んでおり、シングルエンド型または差動型デザインによって実現され得る。入力段はＬＮＡ入力信号を受信および増幅し、被増幅（増幅された）信号を提供する。被増幅信号は電圧または電流のいずれかであり得る。出力段は被増幅信号をバッファし、また少なくとも１つのＬＮＡ出力信号を提供する。出力段は、並列接続された複数の負荷部を含んでいる。各負荷部は、例えば選択されたモードに基づいて選択的にイネーブルまたはディセーブルにされ得る。各負荷部は１組のＮ型金属酸化膜半導体（ＮＭＯＳ）トランジスタに結合されている１組のＰ型金属酸化膜半導体（ＰＭＯＳ）トランジスタを具備し、また（または）抵抗を具備し得る。複数の負荷部は、同じまたは相違するサイズのトランジスタによって実現され、同じまたは相違する量の電流によってバイアスされ得る。
一デザインでは、ＬＮＡは複数のＬＮＡ出力信号を提供し、各ミキサ対は、イネーブルにされていると相違するＬＮＡ出力信号をダウンコンバートする。一デザインでは、ＬＮＡは、（ｉ）第１ミキサ対のための第１ＬＮＡ出力信号を提供する第１負荷部、および（ｉｉ）第２ミキサ対のための第２ＬＮＡ出力信号を提供する第２負荷部、を含んでいる。高線形性モードについては、両方の負荷部および両方のミキサ対がイネーブルにされ得る。低線形性モードについては、第１負荷部および第１ミキサ対がイネーブルにされ得、第２負荷部および第２ミキサ対がディセーブルにされ得る。
概括的には、ＬＮＡは任意の数の負荷部を含み得、直交ダウンコンバータは任意の数のミキサ対を含み得る。高線形性が望まれる場合、より多くの負荷部、より多くのミキサ対、および／またはより大きなトランジスタを有する負荷部ならびにミキサが選択され得る。ノイズ性能を改善することを目的として線形性が必要でない場合、より少ない負荷部、より少ないミキサ対、および／またはより小さなトランジスタを有する負荷部ならびにミキサが選択され得る。
本開示の様々な側面および特徴は、以下に、より詳細に記述されている。
無線装置のブロック図を示している。 ＬＮＡ入力信号スペクトルを示している。 ＬＮＡ出力信号スペクトルを示している。 ミキサによってもたらされる負荷に対する希望信号電流およびＬＮＡの歪み電流のプロットを示している。 ＬＮＡおよび複数のミキサ対のブロック図を示している。 ＬＮＡのデザインの概略図を示している。 ＬＮＡおよび複数のミキサ対の別のブロック図を示している。 ＬＮＡの別のデザインの概略図を示している。 ミキサのデザインの概略図を示している。 ミキサのデザインの概略図を示している。 受信器を動作させるための工程を示している。
詳細な説明
本明細書において記述されている受信器は、符号分割多元接続（ＣＤＭＡ）システム、時分割多元接続（ＴＤＭＡ）システム、周波数分割多元接続（ＦＤＭＡ）システム、直交ＦＤＭＡ（ＯＦＤＭＡ）システム、シングル・キャリアＦＤＭＡ（ＳＣ−ＦＤＭＡ）システム、無線ローカル・エリア・ネットワーク（ＷＬＡＮ）、放送システム、衛星測位システムなどのような様々な通信システムに対して使用され得る。簡潔化のために、以下において、受信器の一部の側面はＣＤＭＡシステムについて記述されている。
図１は、無線装置１００のデザインのブロック図を示している。無線装置１００は、受信器１２０および送信器１２２を含んでいる。概して、無線装置１００は、任意の数の通信システムおよび任意の数の周波数帯用の任意の数の送信器ならびに任意の数の受信器を含み得る。
送信器または受信器はスーパーヘテロダイン・アーキテクチャまたは直接変換アーキテクチャによって実現され得る。スーパーヘテロダイン・アーキテクチャでは、信号は複数段においてＲＦとベースバンドとの間で、例えば受信器のための１段においてＲＦから中間周波数（ＩＦ）へ、次いで別の段においてＩＦからベースバンドへ周波数変換される。直接変換アーキテクチャ（これは、ゼロＩＦアーキテクチャとも称される）では、信号は１段においてＲＦとベースバンドの間で周波数変換される。スーパーヘテロダインおよび直接変換アーキテクチャは、相違する回路ブロックを使用し得、また／または相違する要件を有し得る。図１に示されているデザインでは、受信器１２０は直接変換アーキテクチャによって実現されている。
受信経路上で、アンテナ１１０は、基地局、衛星、および／または他の送信器局からダウンリンク信号を受信し、またデュプレクサ１１２にＲＦ被受信（受信された）信号（受信信号）を提供する。図１に示されているデザインでは、デュプレクサ１１２は、シングルエンド型ＲＦ被受信信号を差動型に変換し、またＬＮＡ１３０に差動ＬＮＡ入力信号を提供する。ＬＮＡ１３０は、差動ＬＮＡ入力信号を増幅し、差動ＬＮＡ出力信号をＩダウンコンバータ１４０およびＱダウンコンバータ１５０に提供する。ダウンコンバータ１４０は、差動ＬＮＡ出力信号を差動Ｉ ＬＯ生成器１６０からのＬＯ信号によってダウンコンバートし、差動Ｉ被ダウンコンバート（ダウンコンバートされた）信号を提供する。低域通過フィルタ１４２は、差動Ｉ被ダウンコンバート信号を濾波し、またデータ・プロセッサ１７０に差動Ｉベースバンド信号（Ｉｂｂ）を提供する。同様に、ダウンコンバータ１５０は、差動ＬＮＡ出力信号をＬＯ生成器１６０からの差動Ｑ ＬＯ信号によってダウンコンバートし、差動Ｑ被ダウンコンバート信号を提供する。低域通過フィルタ１５２は、差動Ｑ被ダウンコンバート信号を濾波し、またデータ・プロセッサ１７０に差動Ｑベースバンド信号（Ｑｂｂ）を提供する。
ＬＯ生成器１６０は、ダウンコンバータ１４０用のＩ ＬＯ信号およびダウンコンバータ１５０用のＱ ＬＯ信号を生成する。ＬＯ生成器１６０は、１または複数の電圧制御発振器（ＶＣＯ）、位相ロック・ループ（ＰＬＬ）、基準発振器、分周器、バッファなどを含み得る。
図１は例示的な受信器デザインを示している。概して、受信器中の信号の調整は１または複数のアンプ、フィルタ、ダウンコンバータなどによって実行され得る。これらの回路ブロックはシングルエンド型信号または差動信号に対して動作し得る。これらの回路ブロックは、図１に示されている構成とは異なって配置されていてもよい。さらに、図１において示されていない他の回路ブロックが、受信器中の信号を調整するために使用され得る。受信器の全体または一部は、１または複数のＲＦ集積回路（ＲＦＩＣ）、アナログＩＣ、混合信号ＩＣ等上で実現され得る。例えば、ＬＮＡ１３０およびダウンコンバータ１４０ならびに１５０は、ＲＦＩＣ上で実現され得る。
送信経路上で、データ・プロセッサ１７０は、送信されるデータを処理し、送信器１２２にアナログＩ信号およびＱ信号を提供する。送信器１２２は、アナログＩ信号およびＱ信号を処理し（例えば、増幅し、濾波し、アップコンバートし）てＲＦ送信信号を生成する。ＲＦ送信信号は、デュプレクサ１１２によってルーティングされ、アンテナ１１０によって送信される。
データ・プロセッサ１７０は、データ送受信および他の機能のための各種処理ユニットを含み得る。例えば、データ・プロセッサ１７０は、アナログ・ディジタル変換器（ＡＤＣ）、ディジタル・アナログ変換器（ＤＡＣ）、ディジタル信号プロセッサ（ＤＳＰ）、縮小命令セット型コンピュータ（ＲＩＳＣ）プロセッサ、中央処理装置（ＣＰＵ）などを含み得る。コントローラ／プロセッサ１８０は、無線装置１００における動作を制御し得る。メモリ１８２は、無線装置１００のためのプログラム・コードおよびデータを格納し得る。データ・プロセッサ１７０、コントローラ／プロセッサ１８０、および／またはメモリ１８２は、１または複数の特定用途向け集積回路（ＡＳＩＣ）ならびに／あるいは他のＩＣ上で実現され得る。
図２Ａは、ＬＮＡ１３０に提供されるＬＮＡ入力信号のスペクトルを示している。図２Ａに示されているように、ＬＮＡ入力信号は、受信周波数ｆＲＸにおける希望信号２１２、周波数ｆＪにおける妨害信号２１４、および送信周波数ｆＴＸにおけるＴＸ漏れ信号２１６を含み得る。妨害信号は、希望信号に周波数において接近している、大きい振幅の不要信号である。妨害信号は、同じ領域内で動作する別の通信システムに由来し得る。希望信号および妨害信号は、アンテナ１１０によって提供されるＲＦ被受信信号に含まれており得る。ＴＸ漏れ信号は、送信器１２２からデュプレクサ１１２を介してＬＮＡ１３０に結合または漏れているＲＦ送信信号の一部である。ＴＸ漏れの量は、デュプレクサ１１２の送信ポートと受信ポートとの間の分離の量に依存する。ＲＦ送信信号はＲＦ被受信信号よりはるかに大きいものであり得る。したがって、ＴＸ漏れ信号は、デュプレクサ１１２の送信ポートと受信ポートとの間の良好な分離があったとしても希望信号よりはるかに大きいものであり得る。
図２Ｂは、ＬＮＡ１３０によって提供されるＬＮＡ出力信号のスペクトルを示している。ＬＮＡ１３０の非線形性は、ＴＸ漏れ信号２１６に対する変調を狭帯域妨害信号２１４に移す可能性がある。このことは、妨害信号のまわりの広げられたスペクトル２１８につながる。スペクトルが広くなることは相互変調または混変調と称される。図２Ｂに示されているように、広げられたスペクトル２１８の一部２２０は希望信号帯域以内にある。部分２２０（これは陰影によって示されている）は、無線装置の性能を悪化させる余計なノイズとして作用する。このノイズはまた、受信器感度を悪化させ、その結果、受信器によって確実に検出されることが可能な最小希望信号がより大きな振幅を有さなければならないだろう。
良好な受信器の性能は相互変調（ＩＭ）歪みを低く維持することによって得られ得る。線形性の高い受信器は、多くのオンチップ・インダクタを使用することによって低いＩＭ歪を達成することが可能である。しかしながら、オンチップ・インダクタは大きなシリコン領域を占領し、このことはダイのコストを上げる。したがって、オンチップ・インダクタの使用を最小化することが望ましい。ＬＮＡ１３０は、負荷としてオンチップ・インダクタの代わりにトランジスタを使用することができる。しかしながら、負荷トランジスタは過度のＩＭ歪を生成し得、このことは、ＣＤＭＡおよび他の高性能システムの厳格な線形性要件を満たすことを困難にし得る。
一側面では、ＬＮＡ１３０に提供されている外部負荷は、良好な性能を達成するために、動作条件に基づいて変えられ得る。ＬＮＡ１３０は、内部負荷としてＰＭＯＳトランジスタを使用し、また低電源電圧（例えば１．３ボルト）で動作し得る。ＰＭＯＳトランジスタは、より小さなダイ領域ゆえにオンチップ・インダクタよりも好ましいものであり得、低い供給（supply）ヘッドルームゆえに抵抗よりも好ましいものであり得る。ＰＭＯＳトランジスタに起因する歪みは、厳格な線形性要件を満たすために外部負荷を変化させることによって対抗され得る。
歪みは、ＬＮＡ１３０の負荷ともＬＮＡ１３０の入力段とも関係し得る。ＬＮＡ負荷によって生成された歪みは例えばＰＭＯＳトランジスタに起因し得、ＬＮＡ１３０からの出力電流は出力電圧の関数として以下のように表現され得る。
Figure 0005815578
ここで、
ＶｏｕｔはＬＮＡ１３０によって提供される出力電圧であり、
ｉｏｕｔはＬＮＡ１３０によって提供される出力電流であり、
ｇ１、ｇ２、およびｇ３はＬＮＡ１３０の線形性を定義する係数である。
等式（１）は、ｇ１、ｇ２、およびｇ３とは異なる係数を使用して、ＬＮＡ１３０についての入力電圧Ｖｉｎの関数として書き直されることが可能である。
ＬＮＡ出力電圧は次のように表現され得る。
Figure 0005815578
ここで、
Ｖｄｅｓｉｒｅｄは周波数ωｄｅｓｉｒｅｄ（ラジアン／秒）での希望信号電圧であり、
ＶＴＸは周波数ωＴＸ１およびωＴＸ２でのＴＸ漏れ信号電圧であり、
ＶＪは周波数ωＪでの妨害信号電圧である。
ωＴＸ１およびωＴＸ２でのＴＸ漏れ成分は被変調（変調された）ＴＸ漏れを表わし得る。
ＬＮＡ出力電流は、周波数ωＴＸ１−ωＴＸ２＋ωＪにおいて、希望電流および相互変調または混変調歪（ＣＭＤ）の電流を含んでいる。混変調歪（ＣＭＤ）が主要な興味対象（main interest）である。なぜなら、被変調ＴＸ漏れが考慮される場合、混変調歪が図２Ｂ中の広げられたスペクトル２１８を含んでいるからである。ＣＭＤについての電流（これは、トリプル・ビート電流（triple beat current）とも称される）は、次のように表現され得る。
Figure 0005815578
ここで、
ｉＴＸはＴＸ漏れ信号電流であり、ｉＪは妨害信号電流であり、ｉＣＭＤはＣＭＤ電流であり、α＝ｉＴＸ／ｉＪはＬＮＡ１３０についての無線通信規格によって規定されている不変の比率であり、ＺｍｉｘｅｒはＬＮＡ１３０の出力によって観察される外部負荷である。
図１に示されているデザインでは、ＬＮＡ１３０の外部負荷はダウンコンバータ１４０および１５０の入力インピーダンスと等しい。したがって、「外部負荷」および「ミキサ入力インピーダンス」という用語は、本明細書において可換的に使用されている。
等式（３）は、外部負荷がＬＮＡ１３０の内部負荷を支配するとしている。これは、カスケード構成の場合に多い。例えば、ミキサ入力インピーダンスは１００オーム未満であり得、他方、ＬＮＡ内部負荷は１キロ・オーム以上であり得る。
等式（３）に示されているように、ＣＭＤ電流の量は、妨害信号電流の量およびミキサ入力インピーダンスＺｍｉｘｅｒに依存する。さらに、ＣＭＤ電流はＺｍｉｘｅｒの３乗に比例する。したがって、Ｚｍｉｘｅｒが因数２だけ減じられると、ＣＭＤ電流は因数８だけ減じられる。したがって、ＣＭＤ電流の量は、Ｚｍｉｘｅｒを変化させることによって制御され得る。
図３は、ミキサ入力インピーダンスＺｍｉｘｅｒに対する希望信号電流ｉｄｅｓｉｒｅｄのプロット３１０およびＣＭＤ電流ｉＣＭＤのプロット３１２を示している。垂直軸は電流を対数目盛で示しており、水平軸はＺｍｉｘｅｒを均等目盛で示している。希望信号電流は１：１スロープを有しており、Ｚｍｉｘｅｒが因数２だけ減じられると６ｄＢだけ減少する。ＣＭＤ電流は３：１スロープを有しており、Ｚｍｉｘｅｒが因数２だけ減じられると１８ｄＢだけ減少する。したがって、Ｚｍｉｘｅｒが減じられると、ＣＭＤ電流は希望信号電流よりはるかに速い速さで低下する。
図４は、ダウンコンバータ１４０ａおよび１５０ａならびにＬＯ生成器１６０のデザインのブロック図を示している。ダウンコンバータ１４０ａおよび１５０ａは、可変の入力インピーダンスを有し、それぞれ図１中のダウンコンバータ１４０および１５０の一デザインである。
図４に示されているデザインにおいて、ダウンコンバータ１４０ａは、第２Ｉミキサ４４２と並列結合（接続）されている第１Ｉミキサ４４０を含んでいる。ダウンコンバータ１５０ａは、第２Ｑミキサ４５２と並列結合されている第１Ｑミキサ４５０を含んでいる。ＬＯ生成器１６０は、ＬＯ信号生成器４５８および４つのバッファ４６０、４６２、４７０、および４７２を含んでいる。生成器４５８はＩ ＬＯ信号およびＱ ＬＯ信号を生成する。バッファ４６０および４６２は、Ｉ ＬＯ信号を受信およびバッファし、第１および第２Ｉ ＬＯ信号をミキサ４４０および４４２にそれぞれ提供する。バッファ４７０および４７２は、Ｑ ＬＯ信号を受信およびバッファし、第１および第２Ｑ ＬＯ信号をミキサ４５０および４５２にそれぞれ提供する。
ミキサ４４０は、イネーブルにされていると、ＬＮＡ出力信号をバッファ４６０からの第１Ｉ ＬＯ信号でダウンコンバートし、第１Ｉ被ダウンコンバート信号を提供する。ミキサ４４２は、イネーブルにされていると、ＬＮＡ出力信号をバッファ４６２からの第２Ｉ ＬＯ信号でダウンコンバートし、第２Ｉ被ダウンコンバート信号を提供する。第１および第２ Ｉ被ダウンコンバート信号は合算され、フィルタ１４２に提供される。ミキサ４５０は、イネーブルにされていると、ＬＮＡ出力信号をバッファ４７０からの第１Ｑ ＬＯ信号でダウンコンバートし、第１Ｑ被ダウンコンバート信号を提供する。ミキサ４５２は、イネーブルにされていると、ＬＮＡ出力信号をバッファ４７２からの第２Ｑ ＬＯ信号でダウンコンバートし、第２Ｑ被ダウンコンバート信号を提供する。第１および第２ Ｑ被ダウンコンバート信号は合算され、フィルタ１５２に提供される。ミキサ４４０および４４２は、それぞれ、それらのバイアス電流Ｂｉａｓ＿Ｉ１およびＢｉａｓ＿Ｉ２を制御することによってイネーブルまたはディセーブルにされ得る。ミキサ４５０および４５２は、それぞれ、それらのバイアス電流Ｂｉａｓ＿Ｑ１およびＢｉａｓ＿Ｑ２を制御することによってイネーブルまたはディセーブルにされ得る。
一デザインでは、ミキサ４４０および４４２は同じサイズのトランジスタによって実現される。別デザインでは、ミキサ４４０および４４２は相違するサイズのトランジスタによって実現される。例えば、ミキサ４４０はより小さなトランジスタによって実現され得、ミキサ４４２はより大きなトランジスタによって実現され得る。一デザインでは、ミキサ４４０および４４２は、イネーブルにされている際、同じ量の電流および／または同じバイアス電圧によってバイアスされる。別デザインでは、ミキサ４４０および４４２は、イネーブルにされている際、相違する量の電流および／または相違するバイアス電圧によってバイアスされる。例えば、ミキサ４４０は、イネーブルにされている際、より少ない電流またはより低いバイアス電圧によってバイアスされ得、ミキサ４４２は、イネーブルにされている際、より多い電流またはより高いバイアス電圧によってバイアスされ得る。一デザインでは、ミキサ４４０および４４２は同様の信号レベルのＬＯ信号によって駆動される。別デザインでは、ミキサ４４０および４４２は相違する信号レベルのＬＯ信号によって駆動される。例えば、ミキサ４４０はより小さなＬＯ信号によって駆動され得、ミキサ４４２はより大きなＬＯ信号によって駆動され得る。同様に、ミキサ４５０および４５２は同じまたは相違するサイズのトランジスタによって実現され得、イネーブルにされている際に同じまたは相違する量の電流および同じまたは相違するバイアス電圧によってバイアスされ得、同様または相違する信号レベルのＬＯ信号によって駆動され得る。ＬＯバッファ４６０、４６２、４７０、および４７２は、それぞれ、ミキサ４４０、４４２、４５０、および４５２のトランジスタ・サイズに従ってスケールされ得る。
ミキサ入力インピーダンスＺｍｉｘｅｒは複数のやり方で変えられ得る。一デザインでは、Ｚｍｉｘｅｒは、Ｉ経路については、ミキサ４４０、ミキサ４４２、または両方のミキサ４４０および４４２を選択することによって変えられ得る。より低いＺｍｉｘｅｒは、より大きなトランジスタを有する１または複数のミキサを選択すること等によってより多くのミキサをイネーブルにすることによって得られ得る。別デザインでは、Ｚｍｉｘｅｒは、選択されたミキサのバイアス条件を調整することによって変えられ得る。より低いＺｍｉｘｅｒは、より高いバイアス電圧によって得られ得る。さらなる別デザインでは、ＺｍｉｘｅｒはＬＯ信号の信号レベルを調整することによって変えられ得る。これは、バッファ４６０および４６２のためのＶＤＤ電源電圧を変えること等によってＬＯバッファ４６０および４６２を変化させることによって（例えばバッファ４６０および４６２中のより多くの段をイネーブルにすることによって）達成され得る。より低いＺｍｉｘｅｒは、より大きなＬＯ信号レベルによって得られ得る。
一デザインでは、高線形性モードと低線形性モードがサポートされ得る。高線形性モードは大きな妨害信号および／または高いＴＸ漏れが検出される場合に選択され得る。ダウンコンバータ１４０および１５０は、高線形性モードにおいてＬＮＡ１３０にとっての低いＺｍｉｘｅｒを得るために、表１に示されているように動作させられ得る。このことは、ＰＭＯＳトランジスタ負荷の歪みが減じられるように、ＬＮＡ出力での信号スイングを減じ得る。低線形性モードは大きな妨害信号および／または高いＴＸ漏れが検出されない場合に選択され得る。ダウンコンバータ１４０および１５０は、低線形性モードにおいてＬＮＡ１３０にとってのより高いＺｍｉｘｅｒを得るために、表１に示されているように動作させられ得る。このことは、ＬＮＡ１３０によって示される寄生容量を減じ得る。このことは、受信器の全体的なノイズ指数を改善し得る。
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別の側面では、ＬＮＡ１３０の内部負荷は、良好な性能を達成するために、動作条件によって変えられ得る。ＬＮＡ１３０の内部負荷は複数の部分に分割され得る。これらの部分は、大きな妨害信号および／または高いＴＸ漏れが検出されているかに基づいて、選択的にイネーブルにされ得る。
図５は、ＬＮＡ１３０ａの概略図を示している。これは、図１および図４中のＬＮＡ１３０の一デザインである。ＬＮＡ１３０ａは、信号増幅をもたらす入力段５１０と、入力段５１０のための能動負荷をもたらす出力段５２０と、を含んでいる。入力段５１０において、ＮＭＯＳトランジスタ５１２ａは、ソースをインダクタ５１４ａの一端に結合されており、ゲートがＬＮＡ入力信号Ｖｉｎｐを受信し、ドレインをノードＡｐに結合されている。ＮＭＯＳトランジスタ５１２ｂは、ソースをインダクタ５１４ｂの一端に結合されており、ゲートが相補ＬＮＡ入力信号Ｖｉｎｎを受信し、ドレインをノードＡｎに結合されている。インダクタ５１４ａおよび５１４ｂの他端は回路グランドに結合されている。ＮＭＯＳトランジスタ５１２ａおよび５１２ｂは差動ＬＮＡ入力信号ＶｉｎｐおよびＶｉｎｎに対する信号増幅をもたらす。ＮＭＯＳトランジスタ５１２ａおよび５１２ｂのバイアス電圧、バイアス電流、およびサイズは、入力段５１０について所望の利得および線形性を得るように選択され得る。インダクタ５１４ａおよび５１４ｂは、ＮＭＯＳトランジスタ５１２ａおよび５１２ｂのためのソース・デジェネレーションをもたらし、またＮＭＯＳトランジスタ５１２ａおよび５１２ｂのゲートを見た（looking into）際のインピーダンス整合をもたらし得る。
出力段５２０は第１負荷部５２４および第２負荷部５２６を含んでいる。出力段５２０において、ＮＭＯＳトランジスタ５３２ａおよび５３４ａは、並列結合されており、ソースをノードＡｐに結合されており、ゲートがＶｂｉａｓｎ１およびＶｂｉａｓｎ２バイアス電圧をそれぞれ受け取り、およびドレインをノードＢｐに結合されている。ＰＭＯＳトランジスタ５４２ａおよび５４４ａも、並列結合されており、ソースをＶＤＤ電源電圧に結合されており、ゲートがＶｂｉａｓｐ１およびＶｂｉａｓｐ２バイアス電圧をそれぞれ受け取り、ドレインをノードＢｐに結合されている。ＮＭＯＳトランジスタ５３２ｂおよび５３４ｂは並列結合されており、ソースをノードＡｎに結合されており、ゲートがＶｂｉａｓｎ１およびＶｂｉａｓｎ２バイアス電圧をそれぞれ受け取り、ドレインをノードＢｎに結合されている。ＰＭＯＳトランジスタ５４２ｂおよび５４４ｂも、並列結合されており、ソースをＶＤＤ電源電圧に結合されており、ゲートがＶｂｉａｓｐ１およびＶｂｉａｓｐ２バイアス電圧をそれぞれ受け取り、ドレインをノードＢｎに結合されている。ＮＭＯＳトランジスタ５３２ａ、５３２ｂ、５３４ａ、および５３４ｂは、ＮＭＯＳトランジスタ５１２ａおよび５１２ｂのための負荷分離をもたらす。ＰＭＯＳトランジスタ５４２ａ、５４２ｂ、５４４ａ、および５４４ｂは、入力段５１０のための能動負荷を提供する。Ｖｂｉａｓｎ１およびＶｂｉａｓｎ２バイアス電圧は、ＮＭＯＳトランジスタ５３２ａ、５３４ａ、５３２ｂ、および５３４ｂを所望の動作点でバイアスするように選択され得る。Ｖｂｉａｓｐ１およびＶｂｉａｓｐ２バイアス電圧は、ＰＭＯＳトランジスタ５４２ａ、５４４ａ、５４２ｂ、および５４４ｂを所望の動作点でバイアスするように選択され得る。
ＬＮＡ１３０ａは１つの差動ＬＮＡ出力信号ＶｏｕｔｐおよびＶｏｕｔｎを生成する。ＭＯＳトランジスタ５３２ａ、５３４ａ、５４２ａ、および５４４ａのドレインが、Ｖｏｕｔｐ信号を提供する。ＭＯＳトランジスタ５３２ｂ、５３４ｂ、５４２ｂ、および５４４ｂのドレインが、Ｖｏｕｔｎ信号を提供する。
図５に示されているデザインでは、ＭＯＳトランジスタ５３２ａ、５３２ｂ、５４２ａ、および５４２ｂは１のサイズを有し、ＭＯＳトランジスタ５３４ａ、５３４ｂ、５４４ａ、および５４４ｂはＫのサイズを有する。図５に示されていない別のデザインでは、ＭＯＳトランジスタは全て同じサイズを有する。
出力段５２０の第１負荷部５２４は、ＭＯＳトランジスタ５３２ａ、５３２ｂ、５４２ａ、および５４２ｂを含んでいる。出力段５２０の第２負荷部５２６はＭＯＳトランジスタ５３４ａ、５３４ｂ、５４４ａ、および５４４ｂを含んでいる。第１負荷部５２４は、ＭＯＳトランジスタ５３２ａ、５３２ｂ、５４２ａ、および５４２ｂのための適切なＶｂｉａｓｎ１およびＶｂｉａｓｐ１バイアス電圧を提供することによってイネーブルにされ得る。第２負荷部５２６は、ＭＯＳトランジスタ５３４ａ、５３４ｂ、５４４ａ、および５４４ｂのための適切なＶｂｉａｓｎ２およびＶｂｉａｓｐ２バイアス電圧を提供することによってイネーブルにされ得る。
高線形性モードでは、より大きなＭＯＳトランジスタを有する第２負荷部５２６が、または第１負荷部５２４および第２負荷部５２６の両方が、低い歪みを達成するためにイネーブルにされ得る。低線形性モードでは、より小さなＭＯＳトランジスタを有する第１負荷部５２４のみが、低ノイズ指数を達成するためにイネーブルにされ得る。
図５は、ＬＮＡ１３０の例示的デザインを示している。ＬＮＡは他のデザインによって実現されてもよい。
さらに別の側面では、ＬＮＡ１３０の内部および外部負荷の両方が、良好な性能を達成するために、動作条件に基づいて変えられ得る。これは、内部負荷を複数の部分に分割することによって、および外部負荷を複数の部分に分割することによっても達成され得る。内部および外部負荷の複数の部分は、大きい妨害信号および／または高いＴＸ漏れが検出されるかに基づいて選択的にイネーブルにされ得る。
図６は、ＬＮＡ１３０ｂ、および可変入力インピーダンスを有するダウンコンバータ１４０ｂならびに１５０ｂのデザインのブロック図を示している。ＬＮＡ１３０ｂは図１中のＬＮＡ１３０の別のデザインである。ダウンコンバータ１４０ｂおよび１５０ｂは、それぞれ、図１中のダウンコンバータ１４０および１５０の別のデザインである。
図６に示されているデザインにおいて、ＬＮＡ１３０ｂはＬＮＡ入力信号を受信し、第１および第２ＬＮＡ出力信号を提供する。ダウンコンバータ１４０ｂは、第２Ｉミキサ６４２と並列結合されている第１Ｉミキサ６４０を含んでいる。ダウンコンバータ１５０ｂは、第２Ｑミキサ６５２と並列接続されている第１Ｑミキサ６５０を含んでいる。ミキサ６４０は、イネーブルにされていると、第１ＬＮＡ出力信号をバッファ４６０からの第１Ｉ ＬＯ信号でダウンコンバートし、第１Ｉ被ダウンコンバート信号を提供する。ミキサ６４２は、イネーブルにされていると、第２ＬＮＡ出力信号をバッファ４６２からの第２Ｉ ＬＯ信号でダウンコンバートし、第２Ｉ被ダウンコンバート信号を提供する。第１および第２Ｉ被ダウンコンバート信号は合算され、フィルタ１４２に提供される。ミキサ６５０は、イネーブルにされていると、第１ＬＮＡ出力信号をバッファ４７０からの第１Ｑ ＬＯ信号でダウンコンバートし、第１Ｑ被ダウンコンバート信号を提供する。ミキサ６５２は、イネーブルにされていると、第２ＬＮＡ出力信号をバッファ４７２からの第２Ｑ ＬＯ信号でダウンコンバートし、第２Ｑ被ダウンコンバート信号を提供する。第１および第２Ｑ被ダウンコンバート信号は合算され、フィルタ１５２に提供される。
図７は、図６中のＬＮＡ１３０ｂのデザインの概略図を示している。ＬＮＡ１３０ｂは、図５中のＬＮＡ１３０ａに回路部品を全て含んでおり、以下が異なる。出力段５２２は第１負荷部５２４および第２負荷部５２６を含んでいる。第１負荷部５２４において、ＭＯＳトランジスタ５３２ａおよび５４２ａのドレインは、ノードＢｐに結合されており、Ｖｏｕｔｐ１信号を提供する。ＭＯＳトランジスタ５３２ｂおよび５４２ｂのドレインは、ノードＢｎに結合されており、Ｖｏｕｔｎ１信号を提供する。第２負荷部５２６において、ＭＯＳトランジスタ５３４ａおよび５４４ａのドレインは、ノードＣｐに結合されており、Ｖｏｕｔｐ２信号を提供する。ＭＯＳトランジスタ５３４ｂおよび５４４ｂのドレインは、ノードＣｎに結合されており、Ｖｏｕｔｎ２信号を提供する。第１ＬＮＡ出力信号はＶｏｕｔｐ１とＶｏｕｔｎ１とからなる。第２ＬＮＡ出力信号はＶｏｕｔｐ２とＶｏｕｔｎ２とからなる。
図６および図７に示されているデザインでは、出力段中の負荷部は各々１つのＬＮＡ出力信号を生成し、１つのＬＮＡ出力信号は１つのミキサ対を駆動する。具体的には、第１負荷部５２４からの第１ＬＮＡ出力信号Ｖｏｕｔｐ１およびＶｏｕｔｎ１は第１ミキサ対６４０および６５０を駆動する。第２負荷部５２６からの第２ＬＮＡ出力信号Ｖｏｕｔｐ２およびＶｏｕｔｎ２は第２ミキサ対６４２および６５２を駆動する。
一デザインでは、ＬＮＡ１３０ｂの第１および第２負荷部および第１および第２ミキサ対は、高線形性モードにおいてイネーブルにされる。別デザインでは、高線形性モードにおいて、より大きなＭＯＳトランジスタを有するＬＮＡ１３０ｂの第２負荷部、およびより大きなＭＯＳトランジスタを有する第２ミキサ対６４２ならびに６５２のみがイネーブルにされる。どちらのデザインについても、より低い負荷インピーダンスがＬＮＡ１３０ｂのために提供され得る。このことは、ＬＮＡ出力での信号スイングを減じ、また、ＰＭＯＳトランジスタの歪みを減じ得る。
一デザインでは、低線形性モードにおいて、ＬＮＡ１３０ｂのより小さなＭＯＳトランジスタを有する第１負荷部、およびより小さなＭＯＳトランジスタを有する第１ミキサ対６４０および６５０のみがイネーブルにされる。イネーブルにされているミキサは、ＬＮＡ１３０ｂによって与えられる、より高い入力インピーダンスおよびより少ない寄生容量を観察し、このことは、全体的なノイズ指数を改善し得る。さらに、ＬＮＡ１３０ｂの内部負荷の一部がディセーブルにされているので、ＬＮＡによって寄与されるノイズが減じられる。
コンピュータ・シミュレーションは、同じＬＮＡ利得を有する出力段の一部についてＰＭＯＳトランジスタをディセーブルにすることによって、ノイズ指数における改善を示す。出力段の一部をディセーブルにすることは、低線形性モードにおいて実現可能であり得る。なぜなら、より低いバイアス電流が使用されており、イネーブルにされているＰＭＯＳトランジスタが、低い供給電圧の場合でさえ適切な飽和電圧Ｖｄｓａｔで動作可能だからである。
低線形性モードでは、ＬＮＡ１３０ｂの寄生容量はより小さい。なぜなら、出力段の１つの負荷部のみがイネーブルにされているからである。相応して、ＬＮＡ１３０ｂとミキサ６４０および６５０との間の交流結合キャパシタがスケールされ得る。また、１つのミキサ対６４０および６５０のみがイネーブルにされているので、ミキサ入力での全体的な入力容量Ｃｐａｒが減じられ得る。このより低いミキサ入力容量は全体的な受信器ノイズ指数を改善し得る。
図８Ａは、ミキサ８００のデザインの概略図を示している。これは、図４中の各ミキサ４４０、４４２、４５０、および４５２、ならびに図６中の各ミキサ６４０、６４２、６５０、および６５２のために使用され得る。
ミキサ８００において、ＮＭＯＳトランジスタ８１２および８１４は、第１差動対を形成し、ソース同士を結合されており、ゲートがキャパシタ８１６および８３６を介してＬＯ信号ＶＬＯｐおよびＶＬＯｎをそれぞれ受け取り、ドレインが差動ミキサ出力信号ＩｍｉｘｅｒｐおよびＩｍｉｘｅｒｎを提供する。ＮＭＯＳトランジスタ８３２および８３４は、第２差動対を形成し、ソース同士を結合されており、ゲートがキャパシタ８３６および８１６を介してＬＯ信号ＶＬＯｎおよびＶＬＯｐをそれぞれ受け取り、ドレインがＩｍｉｘｅｒｐおよびＩｍｉｘｅｒｎ信号をそれぞれ提供する。キャパシタ８１０は、ＬＮＡ１３０からＩｏｕｔｐ信号を受け取る一端、およびＮＭＯＳトランジスタ８１２および８１４のソースに結合されている他端を有する。キャパシタ８３０は、ＬＮＡ１３０からＩｏｕｔｎ信号を受け取る一端、およびＮＭＯＳトランジスタ８３２および８３４のソースに結合されている他端を有する。ＩｏｕｔｐおよびＩｏｕｔｎ信号は、図４中のＶｏｕｔｐおよびＶｏｕｔｎ信号、図６中のＶｏｕｔｐ１およびＶｏｕｔｎ１信号、または図６中のＶｏｕｔｐ２とＶｏｕｔｎ２信号に相当し得る。
キャパシタ８１６は、ＶＬＯｐＬＯ信号を受け取る一端、およびＮＭＯＳトランジスタ８１２および８３４のゲートに結合されている他端を有する。キャパシタ８３６は、ＶＬＯｎＬＯ信号を受け取る一端、およびＮＭＯＳトランジスタ８１４および８３２のゲートに結合されている他端を有する。ＶＬＯｐおよびＶＬＯｎＬＯ信号は図４中のバッファ４６０、４６２、４７０、または４７２、あるいは図６中のバッファ６６０、６６２、６７０、または６７２からの差動ＬＯ信号に相当し得る。
抵抗８１８および８３８は、Ｖｂ１バイアス電圧に結合されている一端、およびＮＭＯＳトランジスタ８１２および８１４のゲートにそれぞれ結合されている他端を有する。抵抗８２２および８２４は、Ｖｂ２バイアス電圧に結合されている一端、およびＮＭＯＳトランジスタ８１２および８１４のドレインにそれぞれ結合されている他端を有する。抵抗８４２および８４４は、Ｖｂ２バイアス電圧に結合されている一端、およびＮＭＯＳトランジスタ８３２および８３４のドレインにそれぞれ結合されている他端を有する。
図８Ｂは、ミキサ８０２のデザインの概略図を示している。これも、図４中の各ミキサ４４０、４４２、４５０、および４５２、ならびに図６中の各ミキサ６４０、６４２、６５０、および６５２のために使用され得る。ミキサ８０２は、図８Ａ中のミキサ８００中の回路素子を全て含んでいる。ミキサ８０２は、さらにＩｏｕｔｐおよびＩｏｕｔｎ信号の各々のための入力電流バッファを含んでいる。Ｉｏｕｔｐ信号のための入力電流バッファは、ＰＭＯＳトランジスタ８５４から構成されているＰＭＯＳ負荷と直列結合されているＮＭＯＳトランジスタ８５２から構成されている入力段を含んでいる。Ｉｏｕｔｎ信号のための入力電流バッファは、ＰＭＯＳトランジスタ８６４から構成されているＰＭＯＳ負荷と直列結合されているＮＭＯＳトランジスタ８６２から構成されている入力段を含んでいる。入力電流バッファは、ＰＭＯＳ入力段およびＮＭＯＳ負荷によって実現されてもよい。Ｖｂ３バイアス電圧は、ＮＭＯＳトランジスタ８５２および８６２のバイアス電流および入力インピーダンスを調整するために使用され得る。Ｖｂ４バイアス電圧は、ＰＭＯＳトランジスタ８５４および８６４のためのバイアス電圧を調整するために使用され得る。
図８Ａおよび図８Ｂは、ミキサ８００および８０２の２つの例示的なデザインをそれぞれ示している。ミキサは他のデザインによって実現されてもよい。
図１、図４、および図６に示されているように、低域フィルタ１４２および１５２は、それぞれダウンコンバータ１４０および１５０からのＩおよびＱ被ダウンコンバート信号を濾波し得る。一デザインでは、各低域フィルタは、送信低域フィルタを含んでおり、ベースバンド・フィルタが続く。送信低域フィルタは希望信号を通過させたりＴＸ漏れ信号を減じたりし得る。送信低域フィルタの帯域幅は、通過帯域応答に影響することを避けるために希望信号帯域幅よりはるかに広いものであり得る。ベースバンド・フィルタは希望信号の帯域幅に一致し得る。
上記のデザインにおいては、ＬＮＡの内部負荷は２つの負荷部に分割され、２つのＩ−Ｑミキサ対が直交ダウンコンバータのために使用されている。概括的には、ＬＮＡの内部負荷は任意の数の負荷部に分割され得る。これらの複数の負荷部は同じまたは相違するトランジスタ・サイズによって実現され、同じまたは相違する量の電流によってバイアスされ、同じまたは相違するバイアス電圧によってバイアスされ得る。直交ダウンコンバータも、任意の数のＩ−Ｑミキサ対によって実現され得る。これらの複数のＩ−Ｑミキサ対は同じまたは相違するトランジスタ・サイズによって実現され、同じまたは相違する量の電流によってバイアスされ、同じまたは相違するバイアス電圧によってバイアスされ、同じまたは相違する信号レベルのＬＯ信号によって駆動され得る。
概括的には、どのような数のモードがサポートされてもよい。各モードはある動作条件を目的として選択され得る。動作条件は、妨害信号強度、ＴＸ漏れ信号強度、および／または他のパラメータによって定量化され得る。各モードは、１または複数の負荷部および１または複数のＩ−Ｑミキサ対にも関連付けられ得る。適切なモードは、検出された動作条件に基づいて選択され得る。選択されたモードについての１または複数の負荷部および１または複数のＩ−Ｑミキサ対は、良好な性能を達成するようにイネーブルにされるとともに使用され得る。したがって、ＬＮＡ負荷は、動作条件に従って（例えば妨害信号強度、ＴＸ漏れ信号強度などに従って）切り替えられ得る。
妨害信号は様々な方法で検出され得る。一デザインでは、被ダウンコンバート信号の電力は、ベースバンド・フィルタの前で、またベースバンド・フィルタの後で測定され得る。妨害信号の存在および強度は、ベースバンド・フィルタの後で測定された電力に対するベースバンド・フィルタの前で測定された電力の比率に基づいて割り出され得る。妨害信号は、ベースバンド・フィルタの前で被ダウンコンバート信号に対して高速フーリエ変換（ＦＦＴ）を実行するとともにＦＦＴからのスペクトル反応を検査して妨害信号の存在および強度を割り出すことによって検出され得る。妨害信号は他の方法で検出されてもよい。
図９は、受信器を動作させるための工程９００のデザインを示している。検出された動作条件に基づいて、複数のモードの中から１つのモードが選択され得る（ブロック９１２）。一デザインでは、大きな妨害信号が検出される場合、高線形性モードが選択され得、また、大きな妨害信号が検出されない場合、低線形性モードが選択され得る。他のモードもサポートされ得る。妨害信号、ＴＸ漏れ信号、および／または他のパラメータに基づいて、適切なモードが選択され得る。
選択されたモードに基づいて、複数のミキサ対のうちの少なくとも１つのミキサ対がイネーブルにされ得る（ブロック９１４）。複数のミキサ対のうちのミキサ対（存在する場合）が、選択されたモードに基づいてディセーブルにされ得る（ブロック９１６）。ＬＮＡの複数の負荷部のうちの少なくとも１つの負荷部が、選択されたモードに基づいてイネーブルにされ得る（ブロック９１８）。複数の負荷部のうちの残りのミキサ対（存在する場合）が、選択されたモードに基づいてディセーブルにされ得る（ブロック９２０）。一デザインでは、複数のミキサ対は第１および第２ミキサ対を含み得、複数の負荷部は第１および第２負荷部を含み得る。高線形性モードが選択されている場合、両方のミキサ対および両方の負荷部がイネーブルにされ得る。低線形性モードが選択されている場合、第１ミキサ対および第１負荷部がイネーブルにされ得、第２ミキサ対および第２負荷部がディセーブルにされ得る。概括的には、任意の数のミキサ対および任意の数の負荷部が利用可能であり得、任意の数のモードもサポートされ得る。各モードは、そのモードについてイネーブルにされるべき少なくとも１つのミキサ対および少なくとも１つの負荷部に関連付けられ得る。
本明細書において記述されているＬＮＡおよびミキサは、いつくかの利点をもたらし得る。第１に、高線形性が、オンチップ・インダクタをＬＮＡ負荷として使用することなく達成され得る。このことは、著しいコスト削減を、特に複数のシステムおよび／または複数の周波数帯をサポートする無線装置に対して、もたらし得る。第２に、本技術は、ＬＮＡとミキサとの間の表面弾性波（ＳＡＷ）フィルタの除去を可能にし得る。このことも、コスト削減および他の利点を提供し得る。ＳＡＷフィルタは、ＴＸ漏れ信号を減じるために、ＣＤＭＡ用の無線装置中でＬＮＡとミキサとの間で一般に使用されている。本明細書において記述されている技術を有する改善された線形性は、図１、図４、および図６に示されているように、ＬＮＡがミキサに直接結合されることを可能にし得る。第３に、本技術は、ＬＮＡ負荷用のオンチップ・インダクタの除去に起因してＬＯ再放射を減じ得る。
本明細書において記述されているＬＮＡおよびミキサは、ＩＣ、アナログＩＣ、ＲＦＩＣ、混合信号ＩＣ、ＡＳＩＣ、プリント回路基板（ＰＣＢ）、エレクトロニクス装置等上で実現され得る。ＬＮＡおよびミキサは、相補型金属酸化膜半導体（ＣＭＯＳ）、ＮＭＯＳ、ＰＭＯＳ、バイポーラ接合トランジスタ（ＢＪＴ）、バイポーラＣＭＯＳ（ＢｉＣＭＯＳ）、シリコン・ゲルマニウム（ＳｉＧｅ）、砒化ガリウム（ＧａＡｓ）のような様々なＩＣプロセス技術によって製造されてもよい。
本明細書において記述されているＬＮＡおよびミキサを実現する装置はスタンド・アロン型装置であってもよいし大型装置の一部であってもよい。装置は（ｉ）スタンド・アロン型ＩＣ、（ｉｉ）データおよび／または命令を格納するためのメモリＩＣを含み得る１または複数のＩＣの組、（ｉｉｉ）ＲＦ受信器（ＲＦＲ）またはＲＦ送信器／受信器（ＲＴＲ）のようなＲＦＩＣ、（ｉｖ）移動局モデム（ＭＳＭ）のようなＡＳＩＣ、（ｖ）他の装置内に埋め込まれ得るモジュール、（ｖｉ）受信器、携帯電話、無線装置、ハンドセット、あるいはモバイル・ユニット、（ｖｉｉ）その他、であり得る。
１つまたは複数の例示的デザインにおいて、記述されている機能は、ハードウェア、ソフトウェア、ファームウェア、またはそれらのあらゆる組合せにおいて実現され得る。ソフトウェアにおいて実現される場合、関数は１つまたは複数の指示またはコードとして、コンピュータ可読媒体上で格納または送信され得る。コンピュータ可読媒体は、コンピュータ記憶装置媒体、およびコンピュータ・プログラムのある位置から別の位置への移動を容易にするあらゆる媒体を含む通信媒体、の両方を含んでいる。記憶媒体は、コンピュータによってアクセスされることが可能なあらゆる利用可能な物理的媒体であり得る。限定ではなく例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭまたは他の光学ディスク記憶装置、磁気ディスク記憶装置または他の磁気記憶装置、または命令またはデータ構造の形態の所望のプログラム・コードを運ぶか格納するために使用されることが可能で且つコンピュータによってアクセスされることが可能な他のあらゆる媒体を具備し得る。また、あらゆる接続も当然、コンピュータ可読媒体と称される。例えば、ソフトウェアが、同軸ケーブル、光ファイバーケーブル、撚線対、ディジタル加入者線（ＤＳＬ）、または赤外線、無線およびマイクロ波のような無線技術を使用して、ウェブサイト、サーバ、または他の遠隔ソースから送信される場合、この同軸ケーブル、光ファイバーケーブル、撚線対、ＤＳＬ、または赤外線、無線およびマイクロ波のような無線技術は、媒体の定義に含まれている。本明細書において使用されているディスク（ｄｉｓｋ）とディスク（ｄｉｓｃ）は、コンパクト・ディスク（ＣＤ）、レーザーディスク（登録商標）、光ディスク、ディジタル多用途ディスク（ＤＶＤ）、フロッピー（登録商標）・ディスクおよびブルーレイ・ディスクを含んでいる。ここで、ディスク（ｄｉｓｋ）は通常磁気的にデータを再生し、他方、ディスク（ｄｉｓｃ）はレーザーでデータを光学的に再生する。上記のものの組合せもコンピュータ可読媒体の範囲内に含まれるべきである。
本開示のここまでの記述は、あらゆる当業者が本開示を実行または使用することを可能にするために提供されている。本開示に対する様々な修正は当業者にとって容易に明らかになり、また、本明細書において定義されている包括的な原理は、本開示の範囲から逸脱することなく他の変形体に適用され得る。したがって、本開示は、本明細書において記述されている例およびデザインに制限されることを意図されておらず、本明細書において開示されている原理および新規な特徴と一貫している最も広い範囲と一致するべきである。
以下に、本願出願時の特許請求の範囲に記載された発明を付記する。
［１］低ノイズ・アンプ（ＬＮＡ）入力信号を受信し、少なくとも１つのＬＮＡ出力信号を提供するように構成されている低ノイズ・アンプ（ＬＮＡ）と、
前記ＬＮＡに結合されている複数のミキサ対であって、各ミキサ対はイネーブルにされていると少なくとも１つのＬＮＡ出力信号のうちの１つをダウンコンバートするように構成されており、各ミキサ対は選択的にイネーブルまたはディセーブルにされる、複数のミキサ対と、
を具備する装置。
［２］前記複数のミキサ対が、相違するサイズのトランジスタを用いて実現されている第１および第２ミキサ対を具備する、
［１］の装置。
［３］前記複数のミキサ対が、相違する量の電流または相違するバイアス電圧によってバイアスされる第１および第２ミキサ対を具備する、
［１］の装置。
［４］前記複数のミキサ対が、相違する信号レベルの局部発振器（ＬＯ）信号によって駆動される第１および第２ミキサ対を具備する、
［１］の装置。
［５］前記複数のミキサ対が、相互に結合されかつ被ダウンコンバート信号を提供する出力を有する、
［１］の装置。
［６］各ミキサ対が複数のモードの中から選択されたモードに基づいてイネーブルまたはディセーブルにされ、
各モードは、少なくとも１つのミキサ対の相違する組と関連付けられており、
前記選択されたモードと関連付けられている前記少なくとも１つのミキサ対はイネーブルにされ、存在する場合は残りのミキサ対は全てディセーブルにされる、
［１］の装置。
［７］前記複数のミキサ対が第１および第２ミキサ対を具備し、
高線形性モードについては前記第１および第２ミキサ対がイネーブルにされ、
低線形性モードについては前記第１ミキサ対がイネーブルにされるとともに前記第２ミキサ対がディセーブルにされる、
［１］の装置。
［８］大きな妨害信号が検出される場合に高線形性モードが選択され、
大きな妨害信号が検出されない場合に低線形性モードが選択される、
［７］の装置。
［９］前記ＬＮＡが１つのＬＮＡ出力信号を提供するように構成されており、
各ミキサ対が、イネーブルにされていると前記ＬＮＡ出力信号をダウンコンバートするように、構成されている、
［１］の装置。
［１０］前記ＬＮＡが、複数のＬＮＡ出力信号を提供するように構成されており、
１つのＬＮＡ出力信号が各ミキサ対用であり、
各ミキサ対が、イネーブルにされていると、それぞれのＬＮＡ出力信号をダウンコンバートするように構成されている、
［１］の装置。
［１１］前記複数のミキサ対が第１および第２ミキサ対を具備し、
前記ＬＮＡが第１および第２ＬＮＡ出力信号を提供するように構成されており、
前記第１ミキサ対が、イネーブルにされていると前記第１ＬＮＡ出力信号をダウンコンバートするように構成されており、
前記第２ミキサ対が、イネーブルにされていると前記第２ＬＮＡ出力信号をダウンコンバートするように構成されている、
［１］の装置。
［１２］入力段および出力段を具備する低ノイズ・アンプ（ＬＮＡ）であって、前記入力段はＬＮＡ入力信号を受信するとともに被増幅信号を提供し、前記出力段は前記被増幅信号をバッファするとともに少なくとも１つのＬＮＡ出力信号を提供し、前記出力段は並列結合されている複数の負荷部を具備し、各負荷部は選択的にイネーブルまたはディセーブルにされる、低ノイズ・アンプ
を具備する装置。
［１３］前記複数の負荷部の各々が１組のＮ型金属酸化膜半導体（ＮＭＯＳ）トランジスタに結合されている１組のＰ型金属酸化膜半導体（ＰＭＯＳ）トランジスタを具備する、
［１２］の装置。
［１４］前記複数の負荷部が、相違するサイズのトランジスタを用いて実現されている、
［１２］の装置。
［１５］前記複数の負荷部が、相違する量の電流または相違するバイアス電圧によってバイアスされる、
［１２］の装置。
［１６］前記複数の負荷部が、複数のＬＮＡ出力信号を提供するように構成されており、
１つのＬＮＡ出力信号が各負荷部用である、
［１２］の装置。
［１７］前記複数の負荷部が第１および第２負荷部を具備し、
高線形性モードについては前記第１および第２負荷部がイネーブルにされ、
低線形性モードについては前記第１負荷部がイネーブルにされるとともに前記第２負荷部がディセーブルにされる、
［１２］の装置。
［１８］低ノイズ・アンプ（ＬＮＡ）入力信号を受信し、複数のＬＮＡ出力信号を提供するように構成されている低ノイズ・アンプ（ＬＮＡ）と、
前記ＬＮＡに結合されている複数のミキサ対であって、各ミキサ対はイネーブルにされていると前記複数のＬＮＡ出力信号のうちの相違する１つをダウンコンバートするように構成されている、複数のミキサ対と、
を具備する装置。
［１９］各ミキサ対が、複数のモードの中から選択されたモードに基づいてイネーブルまたはディセーブルにされる、
［１８］の装置。
［２０］前記ＬＮＡが、前記複数のＬＮＡ出力信号を提供するように構成されている複数の負荷部を具備し、
各負荷部が、選択されたモードに基づいてイネーブルまたはディセーブルにされる、
［１９］の装置。
［２１］前記複数のミキサ対が第１および第２ミキサ対を具備し、
前記ＬＮＡが、前記第１および第２ミキサ対のための第１および第２ＬＮＡ出力信号を提供するように構成されている第１および第２負荷部をそれぞれ具備する、
［１８］の装置。
［２２］高線形性モードについては前記第１および第２負荷部ならびに前記第１および第２ミキサ対がイネーブルにされ、
低線形性モードについては前記第１負荷部および前記第１ミキサ対がイネーブルにされるとともに前記第２負荷部および前記第２ミキサ対がディセーブルにされる、
［２１］の装置。
［２３］低ノイズ・アンプ（ＬＮＡ）入力信号を受信し、少なくとも１つのＬＮＡ出力信号を提供するように構成されている低ノイズ・アンプ（ＬＮＡ）と、
前記ＬＮＡに結合されている複数のミキサ対であって、各ミキサ対はイネーブルにされていると少なくとも１つのＬＮＡ出力信号のうちの１つをダウンコンバートするように構成されており、各ミキサ対は選択的にイネーブルまたはディセーブルにされる、複数のミキサ対と、
を具備する集積回路。
［２４］前記複数のミキサ対が第１および第２ミキサ対を具備し、
高線形性モードについては前記第１および第２ミキサ対がイネーブルにされ、
低線形性モードについては前記第１ミキサ対がイネーブルにされるとともに前記第２ミキサ対がディセーブルにされる、
［２３］の集積回路。
［２５］前記ＬＮＡが並列結合されている複数の負荷部を具備し、
各負荷部が選択的にイネーブルまたはディセーブルにされる、
［２３］の集積回路。
［２６］前記複数の負荷部が第１および第２負荷部を具備し、
高線形性モードについては前記第１および第２負荷部がイネーブルにされ、
低線形性モードについては前記第１負荷部がイネーブルにされるとともに前記第２負荷部がディセーブルにされる、
［２５］の集積回路。
［２７］前記複数のミキサ対が第１および第２ミキサ対を具備し、
前記複数の負荷部が第１および第２負荷部を具備し、
高線形性モードについては前記第１および第２負荷部ならびに前記第１および第２ミキサ対がイネーブルにされ、
低線形性モードについては前記第１負荷部および前記第１ミキサ対がイネーブルにされるとともに前記第２負荷部および前記第２ミキサ対がディセーブルにされる、
［２５］の集積回路。
［２８］検出された動作条件に基づいて複数のモードの中からモードを選択することと、
前記選択されたモードに基づいて、複数のミキサ対のうちの少なくとも１つのミキサ対をイネーブルにすることと、
前記選択されたモードに基づいて、存在する場合に前記複数のミキサ対のうちの残りのミキサ対をディセーブルにすることと、
を具備する、受信器を操作する方法。
［２９］前記複数のミキサ対が第１および第２ミキサ対を具備し、
前記複数のミキサ対のうちの少なくとも１つのミキサ対をイネーブルにすることおよび残りのミキサ対をディセーブルにすることが、高線形性モードが選択されている場合に前記第１および第２ミキサ対をイネーブルにすることと、低線形性モードが選択されている場合に前記第１ミキサをイネーブルにするとともに前記第２ミキサ対をディセーブルにすることと、を具備する、
［２８］の方法。
［３０］前記選択されたモードに基づいて、低ノイズ・アンプ（ＬＮＡ）の複数の負荷部のうちの少なくとも１つの負荷部をイネーブルにすることと、
前記選択されたモードに基づいて、存在する場合に前記複数の負荷部のうちの残りの負荷部をディセーブルにすることと、
をさらに具備する、
［２８］の方法。
［３１］前記複数の負荷部が第１および第２負荷部を具備し、
前記複数の負荷部のうちの少なくとも１つの負荷部をイネーブルにすることおよび残りの負荷部をディセーブルにすることが、高線形性モードが選択されている場合に前記第１および第２負荷部をイネーブルにすることと、低線形性モードが選択されている場合に前記第１負荷部をイネーブルにするとともに前記第２負荷部をディセーブルにすることと、を具備する、
［３０］の方法。
［３２］前記モードを選択することが、
大きな妨害信号を検出することと、
大きな妨害信号が検出される場合に高線形性モードを選択することと、
大きな妨害信号が検出されない場合に低線形性モードを選択することと、
を具備する、
［２８］の方法。
［３３］検出された動作条件に基づいて複数のモードの中からモードを選択するための手段と、
前記選択されたモードに基づいて、複数のミキサ対のうちの少なくとも１つのミキサ対をイネーブルにするための手段と、
前記選択されたモードに基づいて、存在する場合に前記複数のミキサ対のうちの残りのミキサ対をディセーブルにするための手段と、
を具備する装置。
［３４］前記複数のミキサ対が第１および第２ミキサ対を具備し、
前記複数のミキサ対のうちの少なくとも１つのミキサ対をイネーブルにするための手段および残りのミキサ対をディセーブルにするための手段が、
高線形性モードが選択されている場合に前記第１および第２ミキサ対をイネーブルにするための手段と、
低線形性モードが選択されている場合に前記第１ミキサをイネーブルにするとともに前記第２ミキサ対をディセーブルにするための手段と、
を具備する、
［３３］の装置。
［３５］前記選択されたモードに基づいて、低ノイズ・アンプ（ＬＮＡ）の複数の負荷部のうちの少なくとも１つの負荷部をイネーブルにするための手段と、
前記選択されたモードに基づいて、存在する場合に前記複数の負荷部のうちの残りの負荷部をディセーブルにするための手段と、
をさらに具備する、
［３３］の装置。
［３６］前記複数の負荷部が第１および第２負荷部を具備し、
前記複数の負荷部のうちの少なくとも１つの負荷部をイネーブルにするための手段および残りの負荷部をディセーブルにするための手段が、
高線形性モードが選択されている場合に前記第１および第２負荷部をイネーブルにするための手段と、
低線形性モードが選択されている場合に前記第１負荷部をイネーブルにするとともに前記第２負荷部をディセーブルにするための手段と、
を具備する、
［３５］の装置。
［３７］前記モードを選択するための手段が、
大きな妨害信号を検出するための手段と、
大きな妨害信号が検出される場合に高線形性モードを選択するための手段と、
大きな妨害信号が検出されない場合に低線形性モードを選択するための手段と、
を具備する、
［３３］の装置。
［３８］少なくとも１つのコンピュータに、検出された動作条件に基づいて複数のモードの中からモードを選択させるためのコードと、
前記少なくとも１つのコンピュータに、前記選択されたモードに基づいて、複数のミキサ対のうちの少なくとも１つのミキサ対をイネーブルにさせるためのコードと、
前記少なくとも１つのコンピュータに、前記選択されたモードに基づいて、存在する場合に前記複数のミキサ対のうちの残りのミキサ対をディセーブルにさせるためのコードと、
を具備するコンピュータ可読媒体を具備するコンピュータ・プログラム製品。
［３９］前記コンピュータ可読媒体が、
前記少なくとも１つのコンピュータに、前記選択されたモードに基づいて、低ノイズ・アンプ（ＬＮＡ）の複数の負荷部のうちの少なくとも１つの負荷部をイネーブルにさせるためのコードと、
前記少なくとも１つのコンピュータに、前記選択されたモードに基づいて、存在する場合に前記複数の負荷部のうちの残りの負荷部をディセーブルにさせるためのコードと、
をさらに具備する、
［３８］のコンピュータ・プログラム製品。

Claims (37)

  1. 低ノイズ・アンプ（ＬＮＡ）入力信号を受信し、少なくとも１つのＬＮＡ出力信号を提供するように構成されている低ノイズ・アンプ（ＬＮＡ）であって、並列接続された複数のＮチャネル金属酸化膜半導体（ＮＭＯＳ）トランジスタ、および別個の複数のＮＭＯＳトランジスタならびに複数のＰチャネル金属酸化膜半導体（ＰＭＯＳ）トランジスタを具備する、低ノイズ・アンプと、
    前記ＬＮＡに結合されている複数のミキサ対であって、各ミキサ対はイネーブルにされていると１つのＬＮＡ出力信号をダウンコンバートするように構成されており、各ミキサ対は選択的にイネーブルまたはディセーブルにされる、複数のミキサ対と、
    を具備し、
    前記複数のミキサ対は可変のミキサ入力インピーダンスを有し、各ミキサ対の選択的なイネーブル化およびディセーブル化は変化するミキサ入力インピーダンスによって装置線形性を増加させる、装置。
  2. 前記複数のミキサ対が、相違するサイズのトランジスタを用いて実現されている第１および第２ミキサ対を具備する、
    請求項１の装置。
  3. 前記複数のミキサ対が、相違する量の電流または相違するバイアス電圧によってバイアスされる第１および第２ミキサ対を具備する、
    請求項１の装置。
  4. 前記複数のミキサ対が、相違する信号レベルの局部発振器（ＬＯ）信号によって駆動される第１および第２ミキサ対を具備する、
    請求項１の装置。
  5. 前記複数のミキサ対が、相互に結合されかつ被ダウンコンバート信号を提供する出力を有する、
    請求項１の装置。
  6. 各ミキサ対が複数のモードの中から選択されたモードに基づいてイネーブルまたはディセーブルにされ、
    各モードは、少なくとも１つのミキサ対の相違する組と関連付けられており、
    前記選択されたモードと関連付けられている前記少なくとも１つのミキサ対はイネーブルにされ、存在する場合は残りのミキサ対は全てディセーブルにされる、
    請求項１の装置。
  7. 高線形性モードについては第１および第２ミキサ対がイネーブルにされ、
    低線形性モードについては前記第１ミキサ対がイネーブルにされるとともに前記第２ミキサ対がディセーブルにされる、
    請求項１の装置。
  8. 大きな妨害信号が検出される場合に高線形性モードが選択され、
    大きな妨害信号が検出されない場合に低線形性モードが選択される、
    請求項７の装置。
  9. 前記ＬＮＡが１つのＬＮＡ出力信号を提供するように構成されており、
    各ミキサ対が、イネーブルにされていると前記ＬＮＡ出力信号をダウンコンバートするように、構成されている、
    請求項１の装置。
  10. 前記ＬＮＡが、複数のＬＮＡ出力信号を提供するように構成されており、
    １つのＬＮＡ出力信号が各ミキサ対用であり、
    各ミキサ対が、イネーブルにされていると、それぞれのＬＮＡ出力信号をダウンコンバートするように構成されている、
    請求項１の装置。
  11. 前記ＬＮＡが第１および第２ＬＮＡ出力信号を提供するように構成されており、
    第１ミキサ対が、イネーブルにされていると前記第１ＬＮＡ出力信号をダウンコンバートするように構成されており、
    第２ミキサ対が、イネーブルにされていると前記第２ＬＮＡ出力信号をダウンコンバートするように構成されている、
    請求項１の装置。
  12. 入力段および出力段を具備する低ノイズ・アンプ（ＬＮＡ）であって、前記入力段はＬＮＡ入力信号を受信するとともに被増幅信号を提供し、前記出力段は前記被増幅信号をバッファするとともに少なくとも１つのＬＮＡ出力信号を提供し、前記出力段は並列結合されている複数の負荷部を具備し、各負荷部は選択的にイネーブルまたはディセーブルにされるように構成されている、低ノイズ・アンプ
    を具備する装置であって、
    前記装置は、各負荷部を選択的にイネーブルおよびディセーブルにすることによって前記ＬＮＡの内部負荷を変化するように構成されており、
    前記入力段は並列接続された複数のＮチャネル金属酸化膜半導体（ＮＭＯＳ）トランジスタを具備し、各負荷部は複数のＮＭＯＳトランジスタおよび複数のＰチャネル金属酸化物半導体（ＰＭＯＳ）トランジスタを具備する、
    装置。
  13. 前記複数の負荷部の各々が１組のＮチャネル金属酸化膜半導体（ＮＭＯＳ）トランジスタに結合されている１組のＰチャネル金属酸化膜半導体（ＰＭＯＳ）トランジスタを具備する、
    請求項１２の装置。
  14. 前記複数の負荷部が、相違するサイズのトランジスタを用いて実現されている、
    請求項１２の装置。
  15. 前記複数の負荷部が、相違する量の電流または相違するバイアス電圧によってバイアスされる、
    請求項１２の装置。
  16. 前記複数の負荷部が、複数のＬＮＡ出力信号を提供するように構成されており、
    １つのＬＮＡ出力信号が各負荷部用である、
    請求項１２の装置。
  17. 前記複数の負荷部が第１および第２負荷部を具備し、
    高線形性モードについては前記第１および第２負荷部がイネーブルにされ、
    低線形性モードについては前記第１負荷部がイネーブルにされるとともに前記第２負荷部がディセーブルにされる、
    請求項１２の装置。
  18. 低ノイズ・アンプ（ＬＮＡ）入力信号を受信し、複数のＬＮＡ出力信号を提供するように構成されている低ノイズ・アンプ（ＬＮＡ）であって、並列接続された複数のＮチャネル金属酸化膜半導体（ＮＭＯＳ）トランジスタ、および別個の複数のＮＭＯＳトランジスタならびに複数のＰチャネル金属酸化膜半導体（ＰＭＯＳ）トランジスタを具備する、低ノイズ・アンプと、
    前記ＬＮＡに結合されている複数のミキサ対であって、各ミキサ対はイネーブルにされていると前記複数のＬＮＡ出力信号のうちの相違する１つをダウンコンバートするように構成されている、複数のミキサ対と、
    を具備し、
    前記複数のミキサ対は可変のミキサ入力インピーダンスを有し、各ミキサ対の選択的なイネーブル化およびディセーブル化は変化するミキサ入力インピーダンスによって装置線形性を増加させる、装置。
  19. 各ミキサ対が、複数のモードの中から選択されたモードに基づいてイネーブルまたはディセーブルにされる、
    請求項１８の装置。
  20. 前記ＬＮＡが、前記複数のＬＮＡ出力信号を提供するように構成されている複数の負荷部を具備し、
    各負荷部が、選択されたモードに基づいてイネーブルまたはディセーブルにされる、
    請求項１９の装置。
  21. 前記ＬＮＡが、第１および第２ミキサ対のための第１および第２ＬＮＡ出力信号を提供するように構成されている第１および第２負荷部をそれぞれ具備する、
    請求項１８の装置。
  22. 高線形性モードについては前記第１および第２負荷部ならびに前記第１および第２ミキサ対がイネーブルにされ、
    低線形性モードについては前記第１負荷部および前記第１ミキサ対がイネーブルにされるとともに前記第２負荷部および前記第２ミキサ対がディセーブルにされる、
    請求項２１の装置。
  23. 低ノイズ・アンプ（ＬＮＡ）入力信号を受信し、少なくとも１つのＬＮＡ出力信号を提供するように構成されている低ノイズ・アンプ（ＬＮＡ）であって、並列接続された複数のＮチャネル金属酸化膜半導体（ＮＭＯＳ）トランジスタ、および別個の複数のＮＭＯＳトランジスタならびに複数のＰチャネル金属酸化膜半導体（ＰＭＯＳ）トランジスタを具備する、低ノイズ・アンプと、
    前記ＬＮＡに結合されている複数のミキサ対であって、各ミキサ対はイネーブルにされていると少なくとも１つのＬＮＡ出力信号のうちの１つをダウンコンバートするように構成されており、各ミキサ対は選択的にイネーブルまたはディセーブルにされる、複数のミキサ対と、
    を具備し、
    前記複数のミキサ対は可変のミキサ入力インピーダンスを有し、各ミキサ対の選択的なイネーブル化およびディセーブル化は変化するミキサ入力インピーダンスによって集積回路線形性を増加させる、集積回路。
  24. 高線形性モードについては第１および第２ミキサ対がイネーブルにされ、
    低線形性モードについては前記第１ミキサ対がイネーブルにされるとともに前記第２ミキサ対がディセーブルにされる、
    請求項２３の集積回路。
  25. 前記ＬＮＡが並列結合されている複数の負荷部を具備し、
    各負荷部が選択的にイネーブルまたはディセーブルにされる、
    請求項２３の集積回路。
  26. 前記複数の負荷部が第１および第２負荷部を具備し、
    高線形性モードについては前記第１および第２負荷部がイネーブルにされ、
    低線形性モードについては前記第１負荷部がイネーブルにされるとともに前記第２負荷部がディセーブルにされる、
    請求項２５の集積回路。
  27. 前記複数の負荷部が第１および第２負荷部を具備し、
    高線形性モードについては前記第１および第２負荷部ならびに第１および第２ミキサ対がイネーブルにされ、
    低線形性モードについては前記第１負荷部および前記第１ミキサ対がイネーブルにされるとともに前記第２負荷部および前記第２ミキサ対がディセーブルにされる、
    請求項２５の集積回路。
  28. 検出された動作条件に基づいて複数のモードの中からモードを選択することと、
    前記選択されたモードに基づいて、複数のミキサ対のうちの少なくとも１つのミキサ対をイネーブルにすることと、
    前記選択されたモードに基づいて、存在する場合に前記複数のミキサ対のうちの残りのミキサ対をディセーブルにすることと、
    前記選択されたモードに基づいて、低ノイズ・アンプ（ＬＮＡ）の複数の負荷部のうちの少なくとも１つの負荷部をイネーブルにすることであって、前記ＬＮＡは並列接続された複数のＮチャネル金属酸化膜半導体（ＮＭＯＳ）トランジスタ、および別個の複数のＮＭＯＳトランジスタならびに複数のＰチャネル金属酸化膜半導体（ＰＭＯＳ）トランジスタを具備する、イネーブルにすることと、
    前記選択されたモードに基づいて、存在する場合に前記複数の負荷部のうちの残りの負荷部をディセーブルにすることと、
    を具備し、
    前記複数のミキサ対は可変のミキサ入力インピーダンスを有し、ミキサ対をイネーブルおよびディセーブルにすることは変化するミキサ入力インピーダンスによって受信器線形性を増加させる、受信器を操作する方法。
  29. 前記複数のミキサ対のうちの少なくとも１つのミキサ対をイネーブルにすることおよび残りのミキサ対をディセーブルにすることが、高線形性モードが選択されている場合に第１および第２ミキサ対をイネーブルにすることと、低線形性モードが選択されている場合に前記第１ミキサ対をイネーブルにするとともに前記第２ミキサ対をディセーブルにすることと、を具備する、
    請求項２８の方法。
  30. 前記複数の負荷部が第１および第２負荷部を具備し、
    前記複数の負荷部のうちの少なくとも１つの負荷部をイネーブルにすることおよび残りの負荷部をディセーブルにすることが、高線形性モードが選択されている場合に前記第１および第２負荷部をイネーブルにすることと、低線形性モードが選択されている場合に前記第１負荷部をイネーブルにするとともに前記第２負荷部をディセーブルにすることと、を具備する、
    請求項２８の方法。
  31. 前記モードを選択することが、
    大きな妨害信号を検出することと、
    大きな妨害信号が検出される場合に高線形性モードを選択することと、
    大きな妨害信号が検出されない場合に低線形性モードを選択することと、
    を具備する、
    請求項２８の方法。
  32. 検出された動作条件に基づいて複数のモードの中からモードを選択するための手段と、
    前記選択されたモードに基づいて、複数のミキサ対のうちの少なくとも１つのミキサ対をイネーブルにするための手段と、
    前記選択されたモードに基づいて、存在する場合に前記複数のミキサ対のうちの残りのミキサ対をディセーブルにするための手段と、
    前記選択されたモードに基づいて、低ノイズ・アンプ（ＬＮＡ）の複数の負荷部のうちの少なくとも１つの負荷部をイネーブルにするための手段であって、前記ＬＮＡは並列接続された複数のＮチャネル金属酸化膜半導体（ＮＭＯＳ）トランジスタ、および別個の複数のＮＭＯＳトランジスタならびに複数のＰチャネル金属酸化膜半導体（ＰＭＯＳ）トランジスタを具備する、イネーブルにするための手段と、
    前記選択されたモードに基づいて、存在する場合に前記複数の負荷部のうちの残りの負荷部をディセーブルにするための手段と、
    を具備する装置。
  33. 前記複数のミキサ対のうちの少なくとも１つのミキサ対をイネーブルにするための手段および残りのミキサ対をディセーブルにするための手段が、
    高線形性モードが選択されている場合に第１および第２ミキサ対をイネーブルにするための手段と、
    低線形性モードが選択されている場合に前記第１ミキサ対をイネーブルにするとともに前記第２ミキサ対をディセーブルにするための手段と、
    を具備する、
    請求項３２の装置。
  34. 前記複数の負荷部が第１および第２負荷部を具備し、
    前記複数の負荷部のうちの少なくとも１つの負荷部をイネーブルにするための手段および残りの負荷部をディセーブルにするための手段が、
    高線形性モードが選択されている場合に前記第１および第２負荷部をイネーブルにするための手段と、
    低線形性モードが選択されている場合に前記第１負荷部をイネーブルにするとともに前記第２負荷部をディセーブルにするための手段と、
    を具備する、
    請求項３２の装置。
  35. 前記モードを選択するための手段が、
    大きな妨害信号を検出するための手段と、
    大きな妨害信号が検出される場合に高線形性モードを選択するための手段と、
    大きな妨害信号が検出されない場合に低線形性モードを選択するための手段と、
    を具備する、
    請求項３２の装置。
  36. 少なくとも１つのコンピュータに、検出された動作条件に基づいて複数のモードの中からモードを選択させるためのコードと、
    前記少なくとも１つのコンピュータに、前記選択されたモードに基づいて、複数のミキサ対のうちの少なくとも１つのミキサ対をイネーブルにさせるためのコードと、
    前記少なくとも１つのコンピュータに、前記選択されたモードに基づいて、存在する場合に前記複数のミキサ対のうちの残りのミキサ対をディセーブルにさせるためのコードと、
    前記選択されたモードに基づいて、低ノイズ・アンプ（ＬＮＡ）の複数の負荷部のうちの少なくとも１つの負荷部をイネーブルにするためのコードであって、前記ＬＮＡは並列接続された複数のＮチャネル金属酸化膜半導体（ＮＭＯＳ）トランジスタ、および別個の複数のＮＭＯＳトランジスタならびに複数のＰチャネル金属酸化膜半導体（ＰＭＯＳ）トランジスタを具備する、イネーブルにするためのコードと、
    前記選択されたモードに基づいて、存在する場合に前記複数の負荷部のうちの残りの負荷部をディセーブルにするためのコードと、
    を具備するコンピュータ可読記憶媒体。
  37. 前記少なくとも１つのミキサ対をイネーブルにするためのコードおよび前記複数のミキサ対のうちの残りのミキサ対をディセーブルにするためのコードが、
    高線形性モードが選択されている場合に第１および第２ミキサ対をイネーブルにするためのコードと、
    低線形性モードが選択されている場合に前記第１ミキサ対をイネーブルにするとともに前記第２ミキサ対をディセーブルにするためのコードと、
    を具備する、
    請求項３６のコンピュータ可読記憶媒体。
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Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9026070B2 (en) 2003-12-18 2015-05-05 Qualcomm Incorporated Low-power wireless diversity receiver with multiple receive paths
US9450665B2 (en) 2005-10-19 2016-09-20 Qualcomm Incorporated Diversity receiver for wireless communication
US9735734B2 (en) * 2008-10-01 2017-08-15 Telefonaktiebolaget Lm Ericsson (Publ) Re-configurable passive mixer for wireless receivers
KR101721391B1 (ko) * 2009-03-17 2017-03-29 스카이워크스 솔루션즈, 인코포레이티드 Ｓａｗ 없고, ｌｎａ 없는 저잡음 수신기
GB201016079D0 (en) * 2010-09-24 2010-11-10 St Microelectronics Res & Dev Apparatus & method
US9178669B2 (en) 2011-05-17 2015-11-03 Qualcomm Incorporated Non-adjacent carrier aggregation architecture
US9252827B2 (en) 2011-06-27 2016-02-02 Qualcomm Incorporated Signal splitting carrier aggregation receiver architecture
US9154179B2 (en) 2011-06-29 2015-10-06 Qualcomm Incorporated Receiver with bypass mode for improved sensitivity
US8774334B2 (en) 2011-11-09 2014-07-08 Qualcomm Incorporated Dynamic receiver switching
CN103248393B (zh) * 2012-02-14 2015-06-17 英特尔移动通信有限责任公司 Rf二阶互调失真的消除
US9362958B2 (en) 2012-03-02 2016-06-07 Qualcomm Incorporated Single chip signal splitting carrier aggregation receiver architecture
US9172402B2 (en) 2012-03-02 2015-10-27 Qualcomm Incorporated Multiple-input and multiple-output carrier aggregation receiver reuse architecture
US9118439B2 (en) 2012-04-06 2015-08-25 Qualcomm Incorporated Receiver for imbalanced carriers
US8963610B2 (en) 2012-05-10 2015-02-24 Qualcomm Incorporated Adaptable mixer and local oscillator devices and methods
US9154356B2 (en) 2012-05-25 2015-10-06 Qualcomm Incorporated Low noise amplifiers for carrier aggregation
US9867194B2 (en) 2012-06-12 2018-01-09 Qualcomm Incorporated Dynamic UE scheduling with shared antenna and carrier aggregation
US9300420B2 (en) * 2012-09-11 2016-03-29 Qualcomm Incorporated Carrier aggregation receiver architecture
US9543903B2 (en) 2012-10-22 2017-01-10 Qualcomm Incorporated Amplifiers with noise splitting
US8975968B2 (en) * 2013-01-25 2015-03-10 Qualcomm Incorporated Amplifiers with improved isolation
US8995591B2 (en) 2013-03-14 2015-03-31 Qualcomm, Incorporated Reusing a single-chip carrier aggregation receiver to support non-cellular diversity
US9209910B2 (en) * 2013-08-30 2015-12-08 Qualcomm Incorporated Blocker filtering for noise-cancelling receiver
TWI524660B (zh) * 2013-12-27 2016-03-01 瑞昱半導體股份有限公司 主動式混頻器與主動式混頻方法
CN104767489B (zh) * 2014-01-03 2018-10-26 瑞昱半导体股份有限公司 主动式混频器与主动式混频方法
US9088471B1 (en) * 2014-02-19 2015-07-21 Qualcomm Incorporated Quadrature combining and adjusting
US9431961B2 (en) 2014-10-29 2016-08-30 Qualcomm Incorporated Phase shifting mixer
FR3030153B1 (fr) * 2014-12-16 2018-03-30 Stmicroelectronics Sa Amplificateur rf a plages multiples
US9755678B2 (en) 2015-12-01 2017-09-05 Analog Devices Global Low noise transconductance amplifiers
US9712113B2 (en) * 2015-12-01 2017-07-18 Analog Devices Global Local oscillator paths
US9698838B1 (en) * 2015-12-23 2017-07-04 Intel Corporation Real-time blocker-adaptive broadband wireless receiver for low-power operation under co-existence in 5G and beyond
US10177722B2 (en) 2016-01-12 2019-01-08 Qualcomm Incorporated Carrier aggregation low-noise amplifier with tunable integrated power splitter
GB201701391D0 (en) * 2017-01-27 2017-03-15 Nordic Semiconductor Asa Radio receivers
US11303314B2 (en) 2017-02-20 2022-04-12 Sony Semiconductor Solutions Corporation Receiver and receiver controlling method
EP3759845A4 (en) * 2018-02-28 2021-12-01 BAE SYSTEMS Information and Electronic Systems Integration Inc. ENERGY-SAVING RADIO MIXERS
US11063617B1 (en) * 2020-05-08 2021-07-13 Qualcomm Incorporated Bandtilt correction using combined signal and image passive mixers
US11658616B2 (en) 2021-04-22 2023-05-23 Analog Devices International Unlimited Company Method and apparatus to reduce inter symbol interference and adjacent channel interference in mixer and TIA for RF applications
US11626840B2 (en) * 2021-08-31 2023-04-11 Texas Instruments Incorporated Subharmonic detection and cancelation
US11799507B2 (en) 2021-09-22 2023-10-24 Qualcomm Incorporated Configurable receive path for mixer-first or amplifier-first signal processing

Family Cites Families (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69107698T2 (de) 1990-06-16 1995-07-06 Nec Corp Empfänger für ein zelluloses Mobilfunkübertragungssystem.
JP2751667B2 (ja) 1991-05-24 1998-05-18 日本電気株式会社 セルラー受信機
US5805988A (en) * 1995-12-22 1998-09-08 Microtune, Inc. System and method for switching an RF signal between mixers
JP3410620B2 (ja) * 1996-12-16 2003-05-26 シャープ株式会社 Ｕ／ｄチューナ
SE508415C2 (sv) 1997-01-09 1998-10-05 Ericsson Telefon Ab L M Högfrekvenskrets för en radiomottagare
US6442382B1 (en) * 1997-06-27 2002-08-27 Agere Systems Guardian Corp. Filter switching system and method
US6754478B1 (en) * 1998-07-24 2004-06-22 Gct Semiconductor, Inc. CMOS low noise amplifier
JP2001127658A (ja) * 1999-10-22 2001-05-11 Denso Corp 受信機および携帯電話機
US6801760B2 (en) 2000-08-08 2004-10-05 Qualcomm Incorporated Control of receiver immunity to interference by controlling linearity
US6404283B1 (en) * 2000-08-18 2002-06-11 Motorola, Inc. Method and apparatus for amplifying a radio frequency signal
ATE388527T1 (de) * 2001-01-24 2008-03-15 Nxp Bv Eingangsstufe und hochfrequenzempfänger mit rauscharmem quadraturverstärker
US6424222B1 (en) * 2001-03-29 2002-07-23 Gct Semiconductor, Inc. Variable gain low noise amplifier for a wireless terminal
US7120410B2 (en) * 2001-09-28 2006-10-10 Broadcom Corporation LNA gain adjustment in an RF receiver to compensate for intermodulation interference
US7356326B2 (en) * 2001-12-12 2008-04-08 Samsung Electronics Co., Ltd. Direct-conversion receiver for removing DC offset
US7035616B2 (en) * 2002-01-04 2006-04-25 International Business Machines Corporation Two-stage variable-gain mixer employing shunt feedback
US6865382B2 (en) * 2002-01-07 2005-03-08 Broadcom Corp. Mixer having low noise, controllable gain, and/or low supply voltage operation
US7120411B2 (en) * 2002-03-25 2006-10-10 Broadcom Corporation Low noise amplifier (LNA) gain switch circuitry
JP2003298441A (ja) * 2002-04-01 2003-10-17 Hitachi Ltd 低消費電力受信装置
GB2394133A (en) * 2002-10-17 2004-04-14 Toumaz Technology Ltd Radio receiver with reconfigurable filtering arrangement
JP2004180281A (ja) * 2002-11-13 2004-06-24 Renesas Technology Corp 直交ミキサ回路及びそれを用いた携帯端末
EP1576751A2 (en) * 2002-12-11 2005-09-21 R.F. Magic Inc. Signal distribution system cascadable agc device and method
US7085549B2 (en) * 2002-12-30 2006-08-01 Motorola, Inc. Dynamic power sharing zero intermediate frequency (ZIF) mixer and method of forming same
JP4252423B2 (ja) 2003-10-31 2009-04-08 シャープ株式会社 可変増幅器およびそれを用いた携帯無線端末
TWI345369B (en) * 2004-01-28 2011-07-11 Mediatek Inc High dynamic range time-varying integrated receiver for elimination of off-chip filters
KR100519876B1 (ko) * 2004-01-30 2005-10-10 삼성전자주식회사 2차 혼변조 왜곡을 제거하기 위한 직접 변환용 믹서 회로및 이를 이용한 직접 변환 송수신기
JP2005295348A (ja) 2004-04-02 2005-10-20 Sharp Corp 受信機
US7356317B2 (en) * 2004-07-14 2008-04-08 Silicon Storage Technology, Inc. Adaptive-biased mixer
US7386290B2 (en) * 2004-07-30 2008-06-10 Broadcom Corporation RX dual-band mixer
JP2006066714A (ja) 2004-08-27 2006-03-09 Matsushita Electric Ind Co Ltd トランジスタ
US7358816B2 (en) * 2004-11-11 2008-04-15 Samsung Electronics Co., Ltd. Variable gain amplifier
GB2439257A (en) 2005-04-13 2007-12-19 Siano Mobile Silicon Ltd A method for tuning an rf base-band circuit of a receiver
WO2006122190A2 (en) * 2005-05-10 2006-11-16 Texas Instruments Incorporated Hopping frequency synthesizer using a digital phase-locked loop
US7215201B2 (en) * 2005-06-20 2007-05-08 Texas Instruments Norway As Integrated circuit having a low power, gain-enhanced, low noise amplifying circuit
EP1753236A1 (en) 2005-08-13 2007-02-14 Integrant Technologies Inc. T-DMB and DAB low intermediate frequency receiver
US8145155B2 (en) * 2005-09-06 2012-03-27 Mediatek, Inc. Passive mixer and high Q RF filter using a passive mixer
US7483678B2 (en) * 2005-09-27 2009-01-27 Skyworks Solutions, Inc. Single chip GSM/EDGE transceiver architecture with closed loop power control
JP5084511B2 (ja) * 2005-10-17 2012-11-28 パナソニック株式会社 無線回路装置
US7403071B2 (en) * 2006-03-14 2008-07-22 Freescale Semiconductor, Inc. High linearity and low noise amplifier with continuously variable gain control
TWI325221B (en) * 2006-04-04 2010-05-21 Realtek Semiconductor Corp Low noise amplifier and low noise amplifying method of dynamically adjusting a bias voltage when switching gain modes to improve linearity
JP2007300437A (ja) * 2006-04-28 2007-11-15 Sharp Corp 増幅器およびそれを備えた電子機器
US8045951B2 (en) * 2006-05-11 2011-10-25 Realtek Semiconductor Corp. Dual-LO mixer and radio
JP4312779B2 (ja) 2006-08-10 2009-08-12 シャープ株式会社 可変増幅器およびそれを用いた携帯無線端末
US8081947B2 (en) * 2006-12-06 2011-12-20 Broadcom Corporation Method and system for configurable active/passive mixer and shared GM stage
JP4416014B2 (ja) * 2007-06-26 2010-02-17 ソニー株式会社 無線通信装置
US7890069B2 (en) * 2007-11-09 2011-02-15 Broadcom Corporation Selectable low noise amplifier for wireless communication
US8045943B2 (en) * 2008-01-29 2011-10-25 Freescale Semiconductor, Inc. High performance CMOS radio frequency receiver
US8149955B2 (en) * 2008-06-30 2012-04-03 Telefonaktiebolaget L M Ericsson (Publ) Single ended multiband feedback linearized RF amplifier and mixer with DC-offset and IM2 suppression feedback loop
TWI392222B (zh) * 2009-02-27 2013-04-01 Mstar Semiconductor Inc 可提高信號品質之混頻器

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