JP5770596B2 - 静電容量検出回路、およびタッチセンサの信号処理回路 - Google Patents
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Description
この静電容量検出回路は、図11に示すように、駆動回路1と、容量電圧変換回路2と、オフセット調整用キャパシタCcとを備え、被測定キャパシタCsの容量を測定するようになっている。
オフセット調整用キャパシタCcは、静電容量が可変できる可変キャパシタからなり、駆動回路1の出力端子12と容量電圧変換回路2の入力端子21との間に接続されている。被測定キャパシタCsは、駆動回路1の出力端子11と容量電圧変換回路2の入力端子21との間に接続されるが、図11示すように、直列に接続される寄生抵抗Rsを含んでいる。
図示のように、N型のMOSトランジスタM1のドレインとバルクとの間には寄生ダイオードD1があり、N型のMOSトランジスタM1のソースとバルクとの間には寄生ダイオードD2がある。また、P型のMOSトランジスタM2のソースとバルクとの間には寄生ダイオードD3があり、P型のMOSトランジスタM2のドレインとバルクとの間には寄生ダイオードD4がある。
従来回路では、図13に示すように、「充電フェーズ」と「検出フェーズ」の動作がある。
このような動作により、被測定キャパシタCsとオフセット調整用キャパシタCcはそれぞれ充放電動作を行う。しかし、オフセット調整用キャパシタCcの充放電動作は、被測定キャパシタCsの充放電動作に比べて時定数が小さい。このため、電荷の移動は、被測定キャパシタCsに比べてオフセット調整用キャパシタCcの方が先に起こる。
第1の場合は、スイッチSW1、SW4がオンからオフに切り換わると同時に、スイッチSW2、SW3がオフからオンに切り換わる場合である。このため、第1の場合は、駆動回路1の出力端子11の出力電圧がVDD(High)からVSS(Low)に切り換わると同時に、出力端子12の出力電圧がVSS(Low)からVDD(High)に切り換わる。この場合には、図13の波形aで示すように、その切り換わるときにノードNの電圧(容量電圧変換回路2の入力端子21の電圧)が一瞬だけVDDを上回る。
そこで、本発明の目的は、被測定キャパシタの測定精度の向上を図り、更に検出速度特性を向上した静電容量検出回路を提供することにある。
第1の発明は、第1の出力端子と第2の出力端子とを有する駆動回路と、容量が可変できるオフセット調整用キャパシタと可変抵抗とを含む可変調整回路と、入力端子と出力端子とを有し、前記第2の出力端子と前記入力端子との間に前記可変調整回路が接続されており、前記第1の出力端子と前記入力端子との間に接続される被測定キャパシタの静電容量と、前記可変調整回路の静電容量との差に応じた信号を出力する容量測定回路と、前記可変抵抗の抵抗値を調整する第1の制御回路と、前記オフセット調整用キャパシタの容量を調整する第2の制御回路と、前記第1の制御回路で調整後の前記可変抵抗の抵抗値と前記第2の制御回路で調整後の前記オフセット調整用キャパシタの容量を記憶するメモリと、を備え、はじめに、前記第1の制御回路は、前記可変抵抗の抵抗値を最大値に設定し、次に、前記第2の制御回路は、前記容量測定回路の出力信号がフルレンジの中心にくるように、前記オフセット調整用キャパシタの容量を調整し、次に、前記第1の制御回路は、前記可変抵抗の抵抗値を前記被測定キャパシタに含まれる寄生抵抗の抵抗値に合わせるように、前記可変抵抗の抵抗値を調整する。
第2の発明は、第1の発明において、前記オフセット調整用キャパシタと前記可変抵抗とは、直列に接続されている。
(実施形態の構成)
図1は、本発明の実施形態に係る静電容量検出回路の構成を示すブロック図である。
この実施形態に係る静電容量検出回路は、図1に示すように、駆動回路1と、可変調整回路4と、容量電圧変換回路2と、AD変換回路3と、制御回路5と、メモリ6と、を備えている。
ここで、この実施形態では、容量電圧変換回路2が容量測定回路に相当する。
ここで、被測定キャパシタCsは特に限定されないが、静電容量が変化するものであれば良く、例えば、タッチセンサのタッチパネル上の駆動ラインと検出ラインとの間の交差部に形成される静電容量がある。このときの寄生抵抗Rsは、タッチパネル電極の寄生抵抗である。
スイッチSW1とスイッチSW2は直列に接続され、スイッチSW1の一端に高電位の電圧(例えば電源電圧VDD)を印加し、スイッチSW2の一端に低電位の電圧(例えば電源電圧VSS)を印加している。そして、スイッチSW1、SW2をオンオフ制御することにより、電源電圧VDDと電源電圧VSSとを出力端子11から選択的に出力する。
可変調整回路4は、オフセット調整用キャパシタCcの他に可変抵抗Rcを含むものであり、この例ではオフセット調整用キャパシタCcと可変抵抗Rcは直列接続されている。この可変調整回路4は、駆動回路1の出力端子12と容量電圧変換回路2の入力端子21との間に接続されている。オフセット調整用キャパシタCcは、例えば図2に示すように、静電容量が可変できるようになっている。
容量電圧変換回路2は、図1に示すように、オペアンプOP1と、積分コンデンサCfと、スイッチSW5と、を備えている。
オペアンプOP1の反転入力端子(−)は入力端子21に接続され、オペアンプOP1の非反転入力端子(+)は基準電圧VCOM(例えば0.5VDD)が印加される。また、オペアンプOP1の反転入力端子と出力端子との間には、積分コンデンサCfとスイッチSW5との並列回路が接続されている。スイッチSW5は、MOSトランジスタで構成するMOSスイッチ(電子スイッチ)からなり、図12に示すものなどを使用する。
制御回路5は、後述のように、可変調整回路4の可変抵抗Rcの抵抗値を調整するようになっており、その調整手順が予め格納されている。また、制御回路5は、後述のように、可変調整回路4のオフセット調整用キャパシタCcの静電容量値を調整するようになっており、その調整手順が予め格納されている。メモリ6は、制御回路5で調整後の可変抵抗Rcの抵抗値及びオフセット調整用キャパシタCcの容量値を記憶するためのものである。
次に、オフセット調整用キャパシタCcの具体的な構成について、図2を参照して説明する。
オフセット調整用キャパシタCcは、図2に示すように、例えば10個のキャパシタC0〜C9と、10個のスイッチSW0〜SW9とを備え、静電容量値が可変できるようになっている。
キャパシタC0〜C9とこれらに対応するスイッチSW0〜SW9とは、それぞれ直列接続されて10個の直列回路を構成し、この10個の直列回路が並列に接続されている。そして、その並列接続された並列回路は可変抵抗Rcに直列に接続されている。
また、キャパシタC1〜C9の各容量値は、基準キャパシタであるキャパシタC0の基準容量値の2n (nは正の整数)倍となっている。この例では、C0=0.1pFであり、C1=0.2pF、C2=0.4pF、C3=0.8pF・・・C9=51.2pFである。
図3は、可変抵抗Rcの第1構成例を示す。
この可変抵抗Rcは、複数の抵抗の抵抗値をスイッチで切り換えるようになっている。このため、可変抵抗Rcは、抵抗Rk1、Rk2、Rk3・・・Rknと、これに対応するスイッチSWk1、SWk2、SWk3・・・SWknとが直列に接続され、これらの直列回路が並列に接続されている。
図4は、可変抵抗Rcの第2構成例を示す。
この可変抵抗Rcは、オン抵抗の異なるMOSトランジスタからなるMOSスイッチ(アナログスイッチ)を利用したものである。
このため、可変抵抗Rcは、制御入力信号によりオンオフ制御されるn個のMOSスイッチM1、M2、・・・Mnを並列接続している。MOSスイッチM1、M2、・・・Mnのそれぞれは、並列接続されるN型とP型のMOSトランジスタと、インバータとからなる。
この可変抵抗Rcは、直列接続されるn個の抵抗R1、R2・・・Rnと、(n−1)個のスイッチST1、ST2・・・STn−1とを備えている。そして、スイッチST1、ST2・・・STn−1の各一端側は共通接続され、この共通接続部が抵抗R1の一端とオフセット調整用キャパシタCcとに接続されている。さらに、スイッチST1、ST2・・・STn−1の各他端側は、抵抗R1、R2・・・Rnの各一端に接続されている。
図6は、可変抵抗Rcの第4構成例を示す。
この可変抵抗Rcは、直列接続されるn個の抵抗R1、R2・・・Rnと、(n−1)個のスイッチST1、ST2・・・STn−1とを備えている。そして、抵抗R1、R2・・・Rn−1の両端に、スイッチST1、ST2・・・STn−1がそれぞれ接続されている。
次に、この実施形態の検出動作について、図面を参照して説明する。
この実施形態が検出動作を開始すると、図1に示す駆動回路1および容量電圧変換回路2は、図7に示すように、「充電フェーズ」と「検出フェーズ」の動作を行う。
「充電フェーズ」の動作では、例えば、駆動回路1のスイッチSW1、SW4がオン、スイッチSW2、SW3がオフとなり、容量電圧変換回路2のスイッチSW5がオンになる。このため、オフセット調整用キャパシタCcと被測定キャパシタCsが充電され、ノードNの電圧(容量電圧変換回路2の入力端子21の電圧)は、図7(A)に示すように、基準電位すなわち、オペアンプOP1の非反転入力端子の電圧(例えば0.5VDD)になる。
このため、この実施形態をタッチパネルの電極間の静電容量の検出に適用する場合には、そのタッチパネルの全ての電極のキャパシタCs、寄生抵抗Rsに最適化したオフセット調整用キャパシタCc、可変抵抗Rcの値を個々に設定できるので、タッチ検出速度特性を最大限引き出すことができる。
次に、図1に示す制御回路5が行う図2に示すオフセット調整用キャパシタCcの調整の手順について、図8および図9を参照して説明する。
この調整は、この実施形態の出荷時、あるいは電源の投入時などに行う。
また、この調整例では、オフセット調整用キャパシタCcの選択に使用するオフセット容量コードは10ビットとし、AD変換回路3のデジタル出力であるADCコードを12ビットとして説明する(図9参照)。
図8において、ステップS1では、初期値として、オフセット調整用キャパシタCcのオフセット容量コードCとしてC=512を設定し、ステップ値(1回の動作に変化させる値)SとしてS=256を設定する(図9参照)。
ステップS3では、AD変換回路3が出力するADCコードを取得する。このときには、ノイズを除去するために複数個のADCコードを取得し、これを平均したものをADCコードとして取得するものとする。
ステップS5では、選択入力コードCが小さいため、C=C+Sとする。また、ステップS6では、選択入力コードCが大きいため、C=C−Sとする。
ステップS7では、ステップS1で設定されているステップ値Sを1/2にするために、S=S/2の演算をする。これは、1ビット右にシフトすることに相当する。
以上のように、このオフセット調整用キャパシタCcの調整では、バイナリサーチの要領でAD変換回路3から出力されるADCコードをADCフルレンジの中心になるようにしたので、その調整時間を短縮できる。
次に、図1に示す制御回路5が行う可変抵抗Rcの調整の手順について、図10を参照して説明する。
この調整例では、A/D変換回路3のデジタル出力であるADCコードを12ビットとして説明する。
ステップS11では、可変抵抗Rcの抵抗値を最大値に設定する。
ステップS12では、図8に示す手順によりオフセット調整用キャパシタCcのオフセット容量コードCを調整し、この調整したオフセット容量コードCを記憶する(ステップS13)。
ステップS15では、その取得したADCコードが「2048」付近であるか否かを判定する。この判定の結果、ADCコードが「2048」付近であると判定された場合には(Yes)、ステップS16に進む。
ステップS16では、可変抵抗Rcの抵抗値を1ステップだけ減らすように可変抵抗Rcに係るスイッチを制御し、ステップS14に戻る。
ステップS17では、可変抵抗Rcの抵抗値を1ステップだけ増やすように制御する。ステップS18では、その調整された可変抵抗Rcの抵抗値を図1に示すメモリ6に記憶し、可変抵抗Rcの調整を終了する。
以上のように、この実施形態では、オフセット調整用キャパシタCcと可変抵抗Rcを含む可変調整回路4を備えるようにしたので、被測定キャパシタCsの測定精度の向上を図ることができる。さらに、検出速度特性の向上を図ることができる。
この実施形態は、測定対象となる被測定キャパシタCsは、特に問わないが、タッチセンサのタッチパネル上の駆動ラインと検出ラインとの間の交差部に形成される静電容量(容量結合)の測定に適用することができる。このため、この実施形態は、タッチセンサの信号処理回路に適用することができる。この場合には、該当タッチパネルのタッチ検出の精度と速度特性を最大限引き出すことができる。
Cs・・・被測定キャパシタ
Rc・・・可変抵抗
Rs・・・寄生抵抗
1・・・駆動回路
2・・・容量電圧変換回路
3・・・AD変換回路
4・・・可変調整回路
5・・・制御回路
6・・・メモリ
Claims (5)
- 第1の出力端子と第2の出力端子とを有する駆動回路と、
容量が可変できるオフセット調整用キャパシタと可変抵抗とを含む可変調整回路と、
入力端子と出力端子とを有し、前記第2の出力端子と前記入力端子との間に前記可変調整回路が接続されており、前記第1の出力端子と前記入力端子との間に接続される被測定キャパシタの静電容量と、前記可変調整回路の静電容量との差に応じた信号を出力する容量測定回路と、
前記可変抵抗の抵抗値を調整する第1の制御回路と、
前記オフセット調整用キャパシタの容量を調整する第2の制御回路と、
前記第1の制御回路で調整後の前記可変抵抗の抵抗値と前記第2の制御回路で調整後の前記オフセット調整用キャパシタの容量を記憶するメモリと、
を備え、
はじめに、前記第1の制御回路は、前記可変抵抗の抵抗値を最大値に設定し、
次に、前記第2の制御回路は、前記容量測定回路の出力信号がフルレンジの中心にくるように、前記オフセット調整用キャパシタの容量を調整し、
次に、前記第1の制御回路は、前記可変抵抗の抵抗値を前記被測定キャパシタに含まれる寄生抵抗の抵抗値に合わせるように、前記可変抵抗の抵抗値を調整することを特徴とする静電容量検出回路。 - 前記オフセット調整用キャパシタと前記可変抵抗とは、直列に接続されていることを特徴とする請求項1に記載の静電容量検出回路。
- 前記オフセット調整用キャパシタは、
所定の静電容量を有する複数のキャパシタと複数のスイッチとを有し、
前記複数のキャパシタのそれぞれには直列に前記複数のスイッチが接続され、
前記キャパシタと前記スイッチの直列回路のそれぞれが互いに並列に接続され、
前記複数のキャパシタの容量比は1:2:4:・・・:2n(nは正の整数)であることを特徴とする請求項1または請求項2に記載の静電容量検出回路。 - 前記第2の制御回路は、前記複数のスイッチのオンオフ制御と、このオンオフ制御に対応する前記容量測定回路の出力信号の取得とを繰り返すことにより、前記容量測定回路の出力信号がフルレンジの中心にくるように制御することを特徴とする請求項3に記載の静電容量検出回路。
- 請求項1乃至請求項4のいずれか1項に記載の静電容量検出回路を備えることを特徴とするタッチセンサの信号処理回路。
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