JP5768594B2 - 半導体装置、及び、その製造方法 - Google Patents

Description

本発明は、母基板と、該母基板に連結された複数の基板と、該基板それぞれに形成された素子と、を有する半導体装置、及び、その製造方法に関するものである。

従来、例えば特許文献１に示されるように、物理量を検出または制御する３次元構造物が形成された第１の基板と、該３次元構造物により検出または制御する物理量を情報として活用できる形式に処理するための第１の処理回路が形成された第２の基板とが積層されて成る積層デバイスが提案されている。第１の基板は、３次元構造物を有する基板が複数組み合わさって成る。そして、第１の基板を構成する複数の基板、及び、第１の基板と第２の基板は、積層方向にて隣接する基板の間に設けられた電極パッドを介して電気的及び機械的に接続されている。

特開２００７−３１３５９４号公報

ところで、上記したように、特許文献１に示される積層デバイスでは、各基板が、電極パッドを介して電気的及び機械的に接続されている。そのため、積層される基板の数が増減すると、第１基板を構成する複数の基板の３次元構造物が外部振動によって振動することを抑制するために、積層デバイスの構造（構造共振）を設計し直さなければならない。これを避けるために、複数の基板それぞれを、１つの母基板に積層する構成も考えられる。しかしながら、この場合、体格の増大、という新たな問題が生じる。

また、特許文献１に記載の構成の場合、最上段の基板と最下段の基板との間に位置する基板には、自身の上下に位置する電極パッドそれぞれから、電極パッドと基板との線膨張係数の差に起因する熱応力が印加される。そのため、熱応力によって各基板に歪みや反りなどが生じ、３次元構造物の検出精度が低下する、という不具合が生じる虞がある。

そこで、本発明は上記問題点に鑑み、構造設計が容易であり、体格の増大と、熱応力による検出精度の低下とが抑制された半導体装置、及び、その製造方法を提供することを目的とする。

上記した目的を達成するために、請求項１に記載の発明は、母基板（１０）と、該母基板（１０）に連結された複数の子基板（３０）と、該子基板（３０）それぞれに形成された素子と、を有する半導体装置であって、母基板（１０）と子基板（３０）とを電気的に連結する連結部（５０）を有し、複数の子基板（３０）の内、ある子基板（３０）に形成された素子は、互いに対向する可動電極と固定電極から成るコンデンサを有し、該コンデンサの静電容量変化に基づいて物理量を検出するセンサ部（４０）であり、母基板（１０）の主面に直交する高さ方向に垂直であり、互いに直交する横方向と縦方向によって規定される平面形状が環状を成す、絶縁材料から成る壁部（６２）を有し、複数の連結部（５０）の一部は壁部（６２）の内部に形成された内部配線であり、壁部（６２）は横方向と縦方向によって規定される平面における断面形状が矩形を成し、縦方向に沿う２つの部位と、横方向に沿う２つの部位を有し、横方向に沿う２つの部位の中央部は縦方向に沿う２つの部位の中央部よりも高さ方向において高くなっており、壁部（６２）によって囲まれた領域における母基板（１０）の主面に複数の子基板（３０）の内の１つが設けられ、母基板（１０）の主面に設けられた子基板（３０）の上方において、縦方向に沿う２つの部位の中央部の一方から他方へと架橋するように複数の子基板（３０）の内の１つが設けられ、縦方向に沿う２つの部位の中央部に設けられた子基板（３０）の上方において、横方向に沿う２つの部位の中央部の一方から他方へと架橋するように複数の子基板（３０）の内の１つが設けられることで、複数の子基板（３０）が高さ方向に並んでいることを特徴とする。

このように本発明によれば、各子基板（３０）と母基板（１０）とを連結する連結部（５０）の高さ方向の長さが異なっている。そのため、各子基板（３０）を母基板（１０）に連結する、各連結部（５０）の長さを独立して自由に設定することができる。したがって、子基板（３０）の数の増減によらずに、各子基板（３０）の構造設計（構造共振の設計）を、独立して行うことができる。また、各子基板（３０）が、高さ方向に並んでいるので、複数の子基板それぞれが１つの母基板に積層された構成と比べて、半導体装置（１００）の体格の増大も抑制される。

各子基板（３０）は母基板（１０）と連結されているので、各子基板（３０）には、連結部（５０）と子基板（３０）との線膨張係数の差に起因する熱応力が印加される。これに対して、全ての子基板が共通の連結部を介して順次積層された構成の場合、最上段の子基板と最下段の子基板との間に位置する子基板には、自身の上下に位置する連結部それぞれから熱応力が印加される。したがって、請求項１に記載の発明は、上記した比較構成と比べて、子基板（３０）に印加される熱応力が小さくなっている。これにより、各子基板（３０）に歪みや反りなどが生じることが抑制され、物理量の検出精度の低下が抑制される。さらに言えば、請求項１に記載の発明では複数の連結部（５０）の一部は壁部（６２）の内部に形成された内部配線となっている。これによれば、外部振動によって連結部（５０）が揺れ難くなり、子基板（３０）が揺れ難くなる。この結果、コンデンサの静電容量が外部振動によって変動することが抑制され、物理量の検出精度の低下が抑制される。また請求項１に記載の発明では壁部（６２）が、互いに直交する横方向と縦方向によって規定される平面形状が環状を成している。これによれば、壁部（６２）の平面形状が長方形である構成と比べて、壁部（６２）の剛性が高まる。そのため、外部振動によって連結部（５０）が揺れ難くなり、子基板（３０）が揺れ難くなる。この結果、コンデンサの静電容量が外部振動によって変動することが抑制され、物理量の検出精度の低下が抑制される。

なお、請求項１に記載の具体的な構成としては、請求項２に記載のように、壁部における縦方向に沿う部位と横方向に沿う部位とが交叉する４つの角部は、横方向に沿う２つの部位の中央部よりも高さ方向において高くなっており、横方向に沿う２つの部位の中央部に設けられた子基板（３０）の上方において、複数の子基板（３０）の内の１つが４つの角部を架橋するように設けられることで、複数の子基板（３０）が高さ方向に並ぶ構成を採用することができる。

請求項３に記載のように、壁部（６２）によってその周囲が囲まれた、壁部（６２）とは異なる、絶縁材料から成る第１壁部（６１）を有し、複数の連結部（５０）の内における壁部（６２）の内部に形成された以外のものは、第１壁部（６１）の内部に形成された内部配線であり、第１壁部（６１）は横方向と縦方向によって規定される平面の形状が環状を成し、複数の子基板（３０）の内の１つが設けられ、第１壁部（６１）は壁部（６２）における縦方向に沿う２つの部位の中央部よりも高さ方向の高さが低くなっている構成が好ましい。これによれば、外部振動によって連結部（５０）が揺れ難くなり、子基板（３０）が揺れ難くなる。この結果、コンデンサの静電容量が外部振動によって変動することが抑制され、物理量の検出精度の低下が抑制される。

請求項４に記載のように、縦方向に沿う部位の中央部に２つの連結部（５０）が形成され、縦方向に沿う部位の中央部における２つの連結部（５０）の間の一部が切り欠いた構成が良い。また請求項５に記載のように、横方向に沿う部位の中央部に２つの連結部（５０）が形成され、横方向に沿う部位の中央部における２つの連結部（５０）の間の一部が切り欠いた構成が良い。これによれば、一方の連結部（５０）の振動が、他方の連結部（５０）に伝達されることが抑制される。また、連結部（５０）と壁部（６０）との線膨張係数差に起因する熱応力が、一方の連結部（５０）から他方の連結部（５０）に伝達されることが抑制される。これにより、各子基板（３０）に歪みや反りなどが生じることが抑制され、物理量の検出精度の低下が抑制される。

請求項６に記載のように、センサ部（４０）が形成された子基板（３１，３２）以外の子基板（３３，３４）には、素子として、センサ部（４０）の出力信号を処理する処理回路が形成された構成を採用することができる。

請求項７に記載の発明の作用効果は、請求項１に記載の発明の作用効果と同等なので、その記載を省略する。

第１実施形態に係る半導体装置の概略構成を示す斜視図である。 第１基板の概略構成を示す断面図である。 セラミックパッケージの概略構成を示す上面図である。 図３に示すセラミックパッケージに、第１基板が連結された状態を示す上面図である。 図４に示すセラミックパッケージに、第２基板が連結された状態を示す上面図である。 図５に示すセラミックパッケージに、第３基板が連結された状態を示す上面図である。 図６に示すセラミックパッケージに、第４基板が連結された状態を示す上面図である。 図３のＶＩＩＩ−ＶＩＩＩ線に沿う断面図である。 図３のＩＸ−ＩＸ線に沿う断面図である。 図７のＸ−Ｘ線に沿う断面図である。 図７のＸＩ−ＸＩ線に沿う断面図である。 セラミックパッケージの変形例を示す断面図である。 第１基板の変形例を示す断面図である。

以下、本発明の実施の形態を図に基づいて説明する。
（第１実施形態）
図１は、第１実施形態に係る半導体装置の概略構成を示す斜視図である。図２は、第１基板の概略構成を示す断面図である。図３は、セラミックパッケージの概略構成を示す上面図である。図４〜図７は、セラミックパッケージに第１基板から第４基板が順次連結された状態を示す上面図である。図８は、図３のＶＩＩＩ−ＶＩＩＩ線に沿う断面図である。図９は、図３のＩＸ−ＩＸ線に沿う断面図である。図１０は、図７のＸ−Ｘ線に沿う断面図である。図１１は、図７のＸＩ−ＸＩ線に沿う断面図である。

なお、図１では、子基板３１〜３４と連結部５２〜５４を明示するために、後述する壁部６０と第１連結部５１を省略している。また、子基板３１〜３４と連結部５１〜５４の対応関係を明瞭とするために、図４では第１連結部５１、図５では第２連結部５２、図６では第３連結部５３、図７では第４連結部５４を破線で示している。以下においては、母基板１０の主面に直交する方向（子基板３１〜３４が並ぶ方向）を高さ方向、高さ方向に垂直であり、互いに直交する２つの方向を、横方向、縦方向と示す。

図１に示すように、半導体装置１００は、要部として、母基板１０と、子基板３０と、連結部５０と、を有する。母基板１０に連結部５０が形成され、対応する連結部５０に子基板３０が接続されている。この構成により、母基板１０と子基板３０とが、連結部５０を介して電気的及び機械的に連結されている。本実施形態に係る母基板１０及び連結部５０は、セラミックパッケージ７０の構成要素である。母基板１０は、セラミックパッケージ７０の底部を構成し、連結部５０は、セラミックパッケージ７０の側壁に形成された内部配線を構成している。なお、セラミックパッケージ７０の側壁は、後述する壁部６０によって構成されている。

母基板１０は、セラミックパッケージ７０の底部であり、その主面に、後述する壁部６０と連結部５０とが形成されている。母基板１０には、図８，９に示すように、連結部５０と接続される配線１１と、外部電極（図示略）とが形成されている。この外部電極と外部素子とが電気的に接続されることで、各子基板３０と外部素子とが電気的に接続される。

子基板３０は、物理量を検出するための素子が形成された半導体基板である。本実施形態では、４つの子基板３１〜３４がセラミックパッケージ７０に配置されている。各子基板３１〜３４の高さ方向の長さ（厚さ）は一定で、第１子基板３１から第４子基板３４へと番数が大きくなるに従って、高さ方向に直交する面積が段々と大きくなり、母基板１０から高さ方向に段々と離れて配置されている。

子基板３１，３２にはＭＥＭＳデバイス４０が形成され、子基板３３，３４には、図示しないが、ＭＥＭＳデバイス４０で検出された物理量を処理する処理回路、及び、ＭＥＭＳデバイス４０に電圧を印加する電圧印加部が形成されている。子基板３１，３２は、２つの半導体層４１，４２の間に絶縁層４３が挟まれて成るＳＯＩ基板である。図２に示すように、ＭＥＭＳデバイス４０は、周知の露光技術を用いて、第２半導体層４２と絶縁層４３とを所定形状にエッチングすることで形成される。ＭＥＭＳデバイス４０は、絶縁層４３を介さずに、第１半導体層４１に対して第２半導体層４２が浮いた浮遊部４４と、絶縁層４３を介して、第１半導体層４１に対して第２半導体層４２が固定された固定部４５と、を有する。浮遊部４４は、第１半導体層４１に対して動き易く、固定部４５は、第１半導体層４１に対して動き難くなっている。図示しないが、浮遊部４４は可動電極を有し、固定部４５は可動電極に対向する固定電極を有しており、これら２つの電極によってコンデンサが構成されている。外力が半導体装置１００に印加されると、それによって可動電極が変位し、コンデンサの静電容量が変動する。このように、ＭＥＭＳデバイス４０では、外力（物理量）が静電容量の変化によって検出される。ＭＥＭＳデバイス４０は、特許請求の範囲に記載のセンサ部に相当する。

図２に示すように、第２半導体層４２の主面には、連結部５０と電気的に接続するためのパッド４６が形成されており、このパッド４６と、対応する連結部５０とが電気的及び機械的に接続される。第１子基板３１のパッド４６から出力された静電容量の変化は、連結部５０と母基板１０とを介して、第３子基板３３に入力される。また、第２子基板３２のパッド４６から出力された静電容量の変化は、連結部５０と母基板１０とを介して、第４子基板３４に入力される。

本実施形態では、ＭＥＭＳデバイス４０として、第１子基板３１に静電容量式加速度センサが形成され、第２子基板３２に静電容量式角速度センサが形成されている。加速度センサは、横方向にて互いに対向する可動電極と固定電極、及び、縦方向にて互いに対向する可動電極と固定電極を有している。したがって、加速度センサは、横方向と縦方向の両方の加速度を検出する機能を奏する。

角速度センサは、浮遊部４４の一部として、絶えず横方向に振動する振動子を有し、この振動子に、縦方向にて固定電極と対向する可動電極が形成されている。高さ方向に沿う角速度が印加されると、それによって振動子に縦方向に沿うコリオリ力が発生する。このコリオリ力によって振動子（可動電極）が縦方向に変位（振動）し、コンデンサの静電容量が変動する。したがって、角速度センサは、縦方向の角速度を検出する機能を奏する。

連結部５０は、セラミックパッケージ７０の側壁の内部配線である。本実施形態では、４つの子基板３１〜３４に対応する連結部５１〜５４がセラミックパッケージ７０に形成されている。各連結部５１〜５４は、高さ方向の長さが異なっており、第１連結部５１から第４連結部５４へと番数が大きくなるに従って、高さ方向の長さが段々と長くなっている。第１連結部５１は高さ方向の長さがｈ１、第２連結部５２は高さ方向の長さがｈ１よりも長いｈ２となっている。また、第３連結部５３は高さ方向の長さがｈ２よりも長いｈ３、第４連結部５４は高さ方向の長さがｈ３よりも長いｈ４となっている。そして、ｉ＝２〜４とすると、ｈｉは、ｈｉ−１に１つの子基板３０の厚さを足した長さよりも長くなっている。したがって、高さ方向にて隣接する子基板３１〜３４の間には、所定の隙間が形成されている。なお、図面では、各連結部５１〜５４を４つ図示しているが、各連結部５１〜５４の数は簡略化しており、その数は正確ではない。

壁部６０は、セラミックパッケージ７０の側壁である。本実施形態では、第１連結部５１に対応する第１壁部６１と、連結部５２〜５４に対応する第２壁部６２とをセラミックパッケージ７０は有する。図３に示すように、壁部６１，６２は、縦方向と横方向とによって規定される平面の形状が環状を成しており、第１壁部６１の周囲が、第２壁部６２によって囲まれている。そして、第１壁部６１の高さはｈ１で一定、第２壁部６２の高さはｈ２、ｈ３、ｈ４で不定となっている。第１連結部５１は、第１壁部６１の縦方向に沿う部位と横方向に沿う部位とが交叉する角部に形成されている。第２連結部５２は、第２壁部６２の縦方向に沿う部位に形成され、第３連結部５３は、横方向に沿う部位に形成されている。そして、第４連結部５４は、縦方向に沿う部位と横方向に沿う部位とが交叉する角部に形成されている。図８〜図１１に示すように、第２連結部５２が形成された部位の高さはｈ２、第３連結部５３が形成された部位の高さはｈ３、第４連結部５４が形成された部位の高さはｈ４となっている。また、図３〜図７に示すように、第１壁部６１の横幅及び縦幅は、子基板３１〜３４の縦幅及び横幅よりも短くなっており、第２壁部６２の縦幅は、第２子基板３２の縦幅よりも長く、子基板３３，３４の縦幅よりも短くなっている。そして、第２壁部６２の横幅は、子基板３２，３４の横幅よりも短く、第３子基板３３の横幅よりも長くなっている。

次に、半導体装置１００の製造方法を説明する。先ず、セラミックパッケージ７０を形成する。プレス加工によって所定形状に型抜きされたセラミック基板（図示略）を形成し、そのセラミック基板に形成された、内部配線用の孔に導電部材を印刷する。その後、各セラミック基板を熱圧縮する。こうすることで、セラミックパッケージ７０を形成する。以上が、特許請求の範囲に記載の連結部形成工程に相当する。

セラミックパッケージ７０の形成後、図３〜図７に示すように、先ず、第１子基板３１を第１壁部６１の上面に配置して、第１連結部５１と電気的及び機械的に連結（接続）する。その後、第２子基板３２を第２壁部６２における縦方向に沿う部位の上面に配置して、第２連結部５２と電気的及び機械的に連結し、第３子基板３３を第２壁部６２における横方向に沿う部位の上面に配置して、第３連結部５３と電気的及び機械的に連結する。最後に、第４子基板３４を第２壁部６２の角部の上面に配置して、第４連結部５４と電気的及び機械的に連結する。これにより、各子基板３１〜３４が、高さ方向にて並んだ構成となる。以上が、特許請求の範囲に記載の連結工程に相当する。

次に、本実施形態に係る半導体装置１００の作用効果を説明する。上記したように、各子基板３１〜３４と母基板１０とを連結する連結部５１〜５４の高さ方向の長さが異なっている。そのため、各子基板３１〜３４を母基板１０に連結する、各連結部５１〜５４の長さを独立して自由に設定することができる。したがって、子基板３１〜３４の数の増減によらずに、各子基板３１〜３４の構造設計（構造共振の設計）を、独立して行うことができる。

また、各子基板３１〜３４は、高さ方向に順次配置されている。そのため、複数の子基板それぞれが１つの母基板に積層された構成と比べて、半導体装置１００の体格の増大も抑制される。

各子基板３１〜３４は母基板１０と連結されているので、各子基板３１〜３４には、連結部５０と子基板３０との線膨張係数の差に起因する熱応力が印加される。これに対して、全ての子基板が共通の連結部を介して順次積層された構成の場合、最上段の子基板と最下段の子基板との間に位置する子基板には、自身の上下に位置する連結部それぞれから熱応力が印加される。したがって、本実施形態の半導体装置１００は、上記した比較構成と比べて、子基板３０に印加される熱応力が小さくなっている。これにより、各子基板３１〜３４に歪みや反りなどが生じることが抑制され、物理量の検出精度の低下が抑制される。

各連結部５１〜５４は、壁部６０によって連結されている。これによれば、外部振動によって連結部５１〜５４が揺れ難くなり、子基板３１〜３４が揺れ難くなる。この結果、ＭＥＭＳデバイス４０のコンデンサの静電容量が外部振動によって変動することが抑制され、物理量の検出精度の低下が抑制される。

壁部６１，６２は、縦方向と横方向とによって規定される平面の形状が環状を成している。これによれば、壁部の平面形状が長方形である構成と比べて、壁部６０の剛性が高まる。そのため、外部振動によって連結部５０が揺れ難くなり、子基板３０が揺れ難くなる。この結果、コンデンサの静電容量が外部振動によって変動することが抑制され、物理量の検出精度の低下が抑制される。

以上、本発明の好ましい実施形態について説明したが、本発明は上記した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。

本実施形態では、図１０、図１１に示すように、連結部５１〜５４それぞれが形成された第２壁部６２の部位は、一様である例を示した。しかしながら、図１２に破線で示すように、第２壁部６２における、２つの第２連結部５２の間の一部が切り欠いた構成を採用することもできる。これによれば、一方の第２連結部５２の振動が、他方の第２連結部５２に伝達されることが抑制される。また、第２連結部５２と第２壁部６２との線膨張係数差に起因する熱応力が、一方の第２連結部５２から他方の第２連結部５２に伝達されることが抑制される。これにより、第２子基板３２に歪みや反りなどが生じることが抑制され、物理量の検出精度の低下が抑制される。なお、もちろんではあるが、上記した一部が切り欠いた構成は、２つの第２連結部５２の間だけではなく、他の任意の連結部５０の間に形成することができる。これによっても、上記と同等の作用効果を得ることができる。図１２は、セラミックパッケージの変形例を示す断面図である。

本実施形態では、子基板３１，３２がＳＯＩ基板から成る例を示した。しかしながら、子基板３１，３２としては、上記例に限定されず、図１３に示すように、ＳＯＩ基板と、ＭＥＭＳデバイス４０を保護するキャップ４７が形成されたキャップ基板とが接合された構成を採用することもできる。キャップ基板には貫通電極４８が形成されており、ＭＥＭＳデバイス４０の出力信号が、貫通電極４８を介して、パッド４６に出力される。図１３は、第１基板の変形例を示す断面図である。

本実施形態では、壁部６０が、第１壁部６１と第２壁部６２とを有する例を示した。しかしながら、壁部６０は、第１壁部６１を有していなくとも良い。この場合、第１子基板３１は、第１連結部５１のみを介して、母基板１０に電気的及び機械的に接続（連結）される。このような機能を果たす第１連結部５１としては、図１３に示すように、半田ボールを採用することができる。

本実施形態では、第２壁部６２に、連結部５２〜５４が形成された例を示した。しかしながら、壁部６０が、他に２つの壁部を有し、各壁部に、１つの連結部５０が形成された構成を採用することもできる。

本実施形態では、壁部６１，６２の平面形状が環状である例を示した。しかしながら、壁部６１，６２の平面形状としては、上記例に限定されない。

本実施形態では、４つの子基板３１〜３４が、母基板１０に連結された例を示した。しかしながら、母基板１０に連結される子基板３０の数としては、上記例に限定されず、複数であれば良い。

本実施形態では、加速度センサは、横方向にて互いに対向する可動電極と固定電極、及び、縦方向にて互いに対向する可動電極と固定電極を有している例を示した。しかしながら、上記した２つの可動電極と固定電極のいずれか一方を加速度センサが有する構成を採用することもできる。

本実施形態では、角速度センサは、絶えず横方向に振動する振動子を有し、この振動子に、縦方向にて固定電極と対向する可動電極が形成されている例を示した。しかしながら、角速度センサは、絶えず縦方向に振動する振動子を有し、この振動子に、横方向にて固定電極と対向する可動電極が形成された構成を採用することもできる。

１０・・・母基板
３０・・・基板
４０・・・ＭＥＭＳデバイス
５０・・・連結部
６０・・・壁部
７０・・・セラミックパッケージ
１００・・・半導体装置

Claims (7)

1. 母基板（１０）と、該母基板（１０）に連結された複数の子基板（３０）と、該子基板（３０）それぞれに形成された素子と、を有する半導体装置であって、
   前記母基板（１０）と前記子基板（３０）とを電気的に連結する連結部（５０）を有し、
   複数の前記子基板（３０）の内、ある子基板（３０）に形成された素子は、互いに対向する可動電極と固定電極から成るコンデンサを有し、該コンデンサの静電容量変化に基づいて物理量を検出するセンサ部（４０）であり、
   前記母基板（１０）の主面に直交する高さ方向に垂直であり、互いに直交する横方向と縦方向によって規定される平面形状が環状を成す、絶縁材料から成る壁部（６２）を有し、
   複数の前記連結部（５０）の一部は前記壁部（６２）の内部に形成された内部配線であり、
   前記壁部（６２）は前記横方向と前記縦方向によって規定される平面における断面形状が矩形を成し、前記縦方向に沿う２つの部位と、前記横方向に沿う２つの部位を有し、
   前記横方向に沿う２つの部位の中央部は前記縦方向に沿う２つの部位の中央部よりも前記高さ方向において高くなっており、
   前記壁部（６２）によって囲まれた領域における前記母基板（１０）の主面に複数の前記子基板（３０）の内の１つが設けられ、
   前記母基板（１０）の主面に設けられた前記子基板（３０）の上方において、前記縦方向に沿う２つの部位の中央部の一方から他方へと架橋するように複数の前記子基板（３０）の内の１つが設けられ、
   前記縦方向に沿う２つの部位の中央部に設けられた前記子基板（３０）の上方において、前記横方向に沿う２つの部位の中央部の一方から他方へと架橋するように複数の前記子基板（３０）の内の１つが設けられることで、複数の前記子基板（３０）が前記高さ方向に並んでいることを特徴とする半導体装置。
2. 前記壁部における前記縦方向に沿う部位と前記横方向に沿う部位とが交叉する４つの角部は、前記横方向に沿う２つの部位の中央部よりも前記高さ方向において高くなっており、
   前記横方向に沿う２つの部位の中央部に設けられた前記子基板（３０）の上方において、複数の前記子基板（３０）の内の１つが４つの前記角部を架橋するように設けられることで、複数の前記子基板（３０）が前記高さ方向に並んでいることを特徴とする請求項１に記載の半導体装置。
3. 前記壁部（６２）によってその周囲が囲まれた、前記壁部（６２）とは異なる、絶縁材料から成る第１壁部（６１）を有し、
   複数の前記連結部（５０）の内における前記壁部（６２）の内部に形成された以外のものは、前記第１壁部（６１）の内部に形成された内部配線であり、
   前記第１壁部（６１）は前記横方向と前記縦方向によって規定される平面の形状が環状を成し、複数の前記子基板（３０）の内の１つが設けられ、
   前記第１壁部（６１）は前記壁部（６２）における前記縦方向に沿う２つの部位の中央部よりも前記高さ方向の高さが低くなっていることを特徴とする請求項１または請求項２に記載の半導体装置。
4. 前記縦方向に沿う部位の中央部に２つの前記連結部（５０）が形成され、前記縦方向に沿う部位の中央部における２つの前記連結部（５０）の間の一部が切り欠いていることを特徴とする請求項１〜３いずれか１項に記載の半導体装置。
5. 前記横方向に沿う部位の中央部に２つの前記連結部（５０）が形成され、前記横方向に沿う部位の中央部における２つの前記連結部（５０）の間の一部が切り欠いていることを特徴とする請求項１〜４いずれか１項に記載の半導体装置。
6. 前記センサ部（４０）が形成された子基板（３１，３２）以外の子基板（３３，３４）には、前記素子として、前記センサ部（４０）の出力信号を処理する処理回路が形成されていることを特徴とする請求項１〜５いずれか１項に記載の半導体装置。
7. 請求項１〜６いずれか１項に記載の半導体装置の製造方法であって、
   前記母基板（１０）と前記子基板（３０）とを電気的に連結する連結部（５０）を前記壁部（６２）とともに形成する連結部形成工程と、
   該連結部形成工程後、前記連結部（５０）に前記子基板（３０）を連結する連結工程と、を有し、
   前記連結部形成工程において、任意の前記子基板（３０）と前記母基板（１０）とを連結する連結部（５０）と、任意の前記子基板（３０）とは異なる前記子基板（３０）と前記母基板（１０）とを連結する連結部（５０）とを、前記高さ方向の長さが異なるように形成し、
   前記連結工程において、複数の前記子基板（３０）が前記高さ方向に並ぶように、前記連結部（５０）に前記子基板（３０）を連結することを特徴とする半導体装置の製造方法。

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