JP5768395B2 - Semiconductor device and control method thereof - Google Patents

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Description

本発明は、絶縁ゲート構造の半導体スイッチング素子とフリーホイールダイオード（以下、ＦＷＤという）とが並列接続された半導体装置およびその制御方法に関するもので、特に、トレンチゲート構造の縦型ＭＯＳＦＥＴが備えられる半導体装置およびその制御方法に関するものである。   The present invention relates to a semiconductor device in which a semiconductor switching element having an insulated gate structure and a free wheel diode (hereinafter referred to as FWD) are connected in parallel, and a control method therefor, and more particularly, a semiconductor provided with a vertical MOSFET having a trench gate structure. The present invention relates to an apparatus and a control method thereof.

従来、インバータに用いるＭＯＳＦＥＴの構造の簡素化のために、縦型ＭＯＳＦＥＴとＦＷＤとを１チップ化する構造が提案されている（例えば、特許文献１参照）。このように縦型ＭＯＳＦＥＴとＦＷＤとが１チップ化された半導体装置では、縦型ＭＯＳＦＥＴに備えられるボディ層とドリフト層とによって構成されるＰＮ接合によりＦＷＤを構成している。   Conventionally, in order to simplify the structure of a MOSFET used for an inverter, a structure in which a vertical MOSFET and an FWD are integrated into one chip has been proposed (for example, see Patent Document 1). In such a semiconductor device in which the vertical MOSFET and the FWD are integrated into one chip, the FWD is configured by a PN junction formed by the body layer and the drift layer provided in the vertical MOSFET.

特開２００４−２２７１６号公報Japanese Patent Laid-Open No. 2004-22716

しかしながら、上記従来の構成では、インバータ動作時に外付けのＦＷＤを要しなくてもダイオード動作を実現可能にできるため、必要部品数が少なく、小型化、低コスト化が可能になるという利点があるが、ダイオード動作時に過剰キャリアが排出され、逆回復電荷Ｑｒｒとして流れ出すため、リカバリ損失が大きくなるという問題がある。   However, the above-described conventional configuration has an advantage that the number of necessary parts is small, and the size and the cost can be reduced because the diode operation can be realized without requiring an external FWD during the inverter operation. However, excessive carriers are discharged during diode operation and flow out as reverse recovery charge Qrr, which causes a problem that recovery loss increases.

この問題を解決すべく、本出願人らは、先に、ＭＯＳＦＥＴの駆動用のゲートを用いて、ダイオード動作の際にＭＯＳＦＥＴの閾値よりも僅かに低い正の電圧を印加することで弱反転層を形成し、注入された過剰キャリアの再結合を促進したり、空乏層を形成してダイオードとして使用する面積を縮小させることで、過剰キャリア注入抑制を行う手法を提案している（特願２０１０−６５４９参照）。   In order to solve this problem, the applicants previously applied a weak inversion layer by applying a positive voltage slightly lower than the threshold of the MOSFET during diode operation using the gate for driving the MOSFET. Have been proposed to promote recombination of injected excess carriers, or to reduce the area used as a diode by forming a depletion layer (Japanese Patent Application 2010). -6549).

この方法は、ダイオード動作時の損失を増大させることなく過剰キャリアの注入を抑制して逆回復電荷Ｑｒｒを低減することができるという効果を得ることができる。ところが、ＭＯＳＦＥＴ動作と過剰キャリア注入抑制動作を同一のゲートで受け持っているため、過剰キャリア注入抑制時にゲートにノイズが入ってゲート電圧が変動した場合、容易にＭＯＳＦＥＴの閾値を超えてしまう可能性がある。この場合、意図していないのにＭＯＳＦＥＴがオンしてしまうセルフターンオンを発生させることになる。   This method can obtain the effect that the reverse recovery charge Qrr can be reduced by suppressing the injection of excess carriers without increasing the loss during the diode operation. However, since the MOSFET operation and the excessive carrier injection suppression operation are handled by the same gate, if the gate voltage fluctuates due to noise entering the gate when excessive carrier injection is suppressed, the threshold of the MOSFET may be easily exceeded. is there. In this case, a self turn-on that causes the MOSFET to turn on although not intended is generated.

なお、ここでは絶縁ゲート構造の半導体スイッチング素子として縦型のＭＯＳＦＥＴを例に挙げて説明したが、トレンチゲート型やプレーナ型およびコンケーブ型のいずれに縦型ＭＯＳＦＥＴについても上記問題があり、横型のＭＯＳＦＥＴに対しても同様の問題がある。また、縦型および横型のＩＧＢＴについても同様の問題がある。さらに、このような問題は、絶縁ゲート構造の半導体スイッチング素子とＦＷＤとが並列接続された構造の半導体装置であれば、絶縁ゲート構造の半導体スイッチング素子とＦＷＤとが１チップ化されているものに限らず、別チップに形成されている半導体装置についても発生する。つまり、半導体スイッチング素子とＦＷＤとを別チップで構成する場合にも、上記過剰キャリア注入抑制を行うことができるが、この手法を適用したとしても、リカバリ対策は行えるもののセルフターンオンの問題が生じる。   Here, a vertical MOSFET has been described as an example of a semiconductor switching element having an insulated gate structure. However, the vertical MOSFET has any of the above problems in any of the trench gate type, the planar type, and the concave type. There is a similar problem. The vertical and horizontal IGBTs have the same problem. Further, such a problem is that the semiconductor switching element having the insulated gate structure and the FWD are integrated into one chip in the semiconductor device having the structure in which the semiconductor switching element having the insulated gate structure and the FWD are connected in parallel. Not limited to this, it also occurs in a semiconductor device formed in another chip. That is, even when the semiconductor switching element and the FWD are configured as separate chips, the above excessive carrier injection can be suppressed. However, even if this method is applied, a recovery measure can be taken, but a self-turn-on problem occurs.

本発明は上記点に鑑みて、リカバリ損失の低減が図れ、かつ、ノイズによるセルフターンオンが生じ難い構造の半導体装置およびその制御方法を提供することを目的とする。   The present invention has been made in view of the above points, and it is an object of the present invention to provide a semiconductor device having a structure in which recovery loss can be reduced and self-turn-on due to noise hardly occurs, and a control method thereof.

上記目的を達成するため、請求項１ないし３８に記載の発明では、ベース領域（３、５１）のうち、ゲート絶縁膜（７、５５）を挟んでゲート電極（８、５６）と反対側に位置する部分に反転型のチャネルを形成し、該チャネルを通じて第１電極（９、５８）と第２電極（１０、５９）の間に電流を流す絶縁ゲート構造の半導体スイッチング素子を備えていると共に、第１導電型層（２、５０、６０）と、第１導電型層（２、５０、６０）上に形成された第２導電型層（３、５１、６１）と、第１導電型層（２、５０、６０）側に接続される第１電極（９、５８、６２）と、第２導電型層（３、５１、６１）側に接続される第２電極（１０、５９、６３）とを備え、第１導電型層（２、５０、６０）と第２導電型層（３、５１、６１）とによるＰＮ接合によって構成され、第１電極（９、５８、６２）と第２電極（１０、５９、６３）との間に電流を流すＦＷＤを備えており、半導体スイッチング素子に対してＦＷＤが並列接続されてなる半導体装置において、ＦＷＤには、第２導電型層（３、５１、６１）の表層部に形成され、第１導電型層（２、５０、６０）よりも高不純物濃度とされた第１導電型の第１不純物領域（４、５２、６４）が備えられていると共に、該第１不純物領域（４、５２、６４）と第１導電型層（２、５０、６０）の間に挟まれた第２導電型層（３、５１、６１）の表面にゲート絶縁膜（７、５５、６６）を介して形成されたゲート電極（８、５６、６７）が形成されており、該ＦＷＤに備えられたゲート電極（８、５６、６７）には、該ゲート電極（８、５６、６７）に対してゲート電圧を印加することにより、第２導電型層（３、５１、６１）のうち、第１不純物領域（４、５２、６４）側から、該第２導電型層（３、５１、６１）を挟んで第１不純物領域（４、５２、６４）と反対側に位置する第１導電型層（２、５０、６０）に向かう途中位置まで、チャネルを形成する過剰キャリア注入抑制ゲートを構成する第１ゲート電極（８ａ、８ｃ、８ｅ、８ｇ、５６ａ、５６ｃ、６７）が備えられていることを特徴としている。 In order to achieve the above object, in the invention according to claims 1 to 38 , the base region (3, 51) is opposite to the gate electrode (8, 56) across the gate insulating film (7, 55). An inversion type channel is formed in the position, and a semiconductor switching element having an insulated gate structure is provided to pass current between the first electrode (9, 58) and the second electrode (10, 59) through the channel. The first conductivity type layer (2, 50, 60), the second conductivity type layer (3, 51, 61) formed on the first conductivity type layer (2, 50, 60), and the first conductivity type The first electrode (9, 58, 62) connected to the layer (2, 50, 60) side and the second electrode (10, 59, 62) connected to the second conductivity type layer (3, 51, 61) side 63), and includes a first conductivity type layer (2, 50, 60) and a second conductivity type layer (3, 51, 61). It is composed of a PN junction and has an FWD that allows current to flow between the first electrode (9, 58, 62) and the second electrode (10, 59, 63), and the FWD is connected in parallel to the semiconductor switching element. In the semiconductor device thus formed, the FWD is formed in the surface layer portion of the second conductivity type layer (3, 51, 61) and has a higher impurity concentration than the first conductivity type layer (2, 50, 60). A first impurity region (4, 52, 64) of the first conductivity type is provided, and between the first impurity region (4, 52, 64) and the first conductivity type layer (2, 50, 60). A gate electrode (8, 56, 67) formed via a gate insulating film (7, 55, 66) is formed on the surface of the second conductivity type layer (3, 51, 61) sandwiched between the gate electrode (8,56,67) provided in the FWD, the gate electrode (8 56, 67) by applying a gate voltage to the second conductivity type layer (3, 51, 61) from the first impurity region (4, 52, 64) side. Excessive channel formation up to a midpoint toward the first conductivity type layer (2, 50, 60) located on the opposite side of the first impurity region (4, 52, 64) across (3, 51, 61) A first gate electrode (8a, 8c, 8e, 8g, 56a, 56c, 67) constituting a carrier injection suppression gate is provided.

このように、第１ゲート電極（８ａ、８ｃ、８ｅ、８ｇ、５６ａ、５６ｃ、６７）を備え、ゲート電圧を印加したときに、第２導電型層（３、５１、６１）のうち、第１不純物領域（４、５２、６４）側から、第２導電型層（３、５１、６１）を挟んで第１不純物領域（４、５２、６４）と反対側に位置する第１導電型層（２、５０、６０）に向かう途中位置まで、チャネルが形成されるようにすることで、過剰キャリア注入抑制ゲートとすることができる。   Thus, the first gate electrode (8a, 8c, 8e, 8g, 56a, 56c, 67) is provided, and when the gate voltage is applied, of the second conductivity type layers (3, 51, 61), First conductivity type layer located on the opposite side to the first impurity region (4, 52, 64) across the second conductivity type layer (3, 51, 61) from the one impurity region (4, 52, 64) side By forming the channel up to a midpoint toward (2, 50, 60), an excessive carrier injection suppression gate can be obtained.

これにより、ＦＷＤをダイオード動作させているタイミングから半導体スイッチング素子をオンさせるタイミングへの切り替えの際に、過剰キャリアが注入されることを抑制して、第２導電型層（３、５１、６１）内に存在していた過剰キャリアを減少させることが可能となり、リカバリ損失を低減することが可能となる。   This suppresses the injection of excess carriers when switching from the timing at which the FWD is diode-operated to the timing at which the semiconductor switching element is turned on, thereby suppressing the second conductivity type layer (3, 51, 61). It is possible to reduce excess carriers that existed in the storage medium, and to reduce recovery loss.

また、第１ゲート電極（８ａ、８ｃ、８ｅ、８ｇ、５６ａ、５６ｃ、６７）にのみゲート電圧を印加して反転層を形成し、第２ゲート電極（８ｂ、８ｄ、８ｆ、８ｈ、５６ｂ、５６ｄ）には何ら電圧を印加しないでリカバリ損失の低減を図ることができるため、第２ゲート電極（８ｂ、８ｄ、８ｆ、８ｈ、５６ｂ、５６ｄ）に対してノイズによるゲート電圧が印加されても、半導体スイッチング素子をオンさせる閾値を超えにくい。したがって、ノイズによるセルフターンオンが生じ難い構造の半導体装置とすることが可能となる。   In addition, an inversion layer is formed by applying a gate voltage only to the first gate electrodes (8a, 8c, 8e, 8g, 56a, 56c, 67), and the second gate electrodes (8b, 8d, 8f, 8h, 56b, 56d) can reduce the recovery loss without applying any voltage, so even if a gate voltage due to noise is applied to the second gate electrodes (8b, 8d, 8f, 8h, 56b, 56d). It is difficult to exceed the threshold value for turning on the semiconductor switching element. Therefore, a semiconductor device having a structure in which self-turn-on due to noise hardly occurs can be obtained.

具体的には、請求項１、１１、３３、３４に記載したように、半導体スイッチング素子とＦＷＤを１チップに形成することができる。この場合、半導体スイッチング素子におけるドリフト層（２、５０）にてＦＷＤにおける第１導電型層を構成し、半導体スイッチング素子におけるベース領域（３、５１）にてＦＷＤにおける第２導電型層を構成し、半導体スイッチング素子における第１電極（９、５８）にてＦＷＤにおける第１電極を構成し、半導体スイッチング素子における第２電極（１０、５９）にてＦＷＤにおける第２電極を構成し、半導体スイッチング素子における第１不純物領域（４、５２）にてＦＷＤにおける第１不純物領域を構成しており、半導体スイッチング素子に備えられるゲート電極（８、５６）に、第１ゲート電極（８ａ、８ｃ、８ｅ、８ｇ、５６ａ、５６ｃ）が含まれた物となる。 Specifically, as described in claims 1 , 11, 33, and 34 , the semiconductor switching element and the FWD can be formed in one chip. In this case, the drift layer (2, 50) in the semiconductor switching element constitutes the first conductivity type layer in the FWD, and the base region (3, 51) in the semiconductor switching element constitutes the second conductivity type layer in the FWD . The first electrode (9, 58) in the semiconductor switching element constitutes the first electrode in the FWD, and the second electrode (10, 59) in the semiconductor switching element constitutes the second electrode in the FWD , and the semiconductor switching element The first impurity region (4, 52) in FWD constitutes the first impurity region in FWD , and the gate electrode (8, 56) provided in the semiconductor switching element is connected to the first gate electrode (8a, 8c, 8e, 8g, 56a, 56c).

また、請求項１、１１に記載したように、第１ゲート電極（８ａ、８ｃ、５６ａ、５６ｃ）は、ゲート絶縁膜（７、５５）を挟んで第１不純物領域（４、５２）からベース領域（３、５１）の途中位置と対向する場所まで形成された構造とされる。このような構造は、例えば、請求項１〜１０に示したようなダブルゲート構造によって実現することができる。 In addition, as described in claims 1 and 11 , the first gate electrodes (8a, 8c, 56a, 56c) are formed from the first impurity region (4, 52) with the gate insulating film (7, 55) interposed therebetween. The structure is formed up to a place opposite to the midpoint of the region (3, 51). Such a structure can be realized by a double gate structure as shown in claims 1 to 10 , for example.

具体的には、請求項１に記載したように、ゲート電極（８、５６）は、ゲート絶縁膜（７、５５）を挟んでベース領域（３、５１）の途中位置からドリフト層（２、５０）と対向する場所まで形成されている第２ゲート電極（８ｂ、５６ｂ）を有し、第１ゲート電極（８ａ、５６ａ）および第２ゲート電極（８ｂ、５６ｂ）が、ゲート電圧の印加により、ベース領域（３、５１）に対して第１不純物領域（４、５２）とドリフト層（２、５０）とを繋ぐチャネルを形成する半導体スイッチング素子駆動用ゲートとして機能する構成とすることができる。 Specifically, as described in claim 1 , the gate electrodes (8, 56) are arranged from the midpoint of the base region (3, 51) with the gate insulating film (7, 55) interposed therebetween, to the drift layer (2, 50) and a second gate electrode (8b, 56b) formed up to a place opposite to the first gate electrode (8b, 56b) by applying a gate voltage. The semiconductor switching element driving gate can be configured to form a channel connecting the first impurity region (4, 52) and the drift layer (2, 50) to the base region (3, 51). .

この場合、請求項２に記載したように、第１不純物領域（４、５２）からベース領域（３、５１）を貫通してドリフト層（２、５０）に達するトレンチ（６、５４）を形成し、トレンチ（６、５４）内に絶縁膜（１１、５５ａ）を挟んで第１、第２ゲート電極（８ａ、８ｂ、５６ａ、５６ｂ）を共に配置することでダブルゲート構造としたトレンチゲート構造の半導体スイッチング素子とすることができる。このようなトレンチゲート構造とする場合、例えば請求項３〜６に記載の構造を採用できる。 In this case, as described in claim 2 , trenches (6, 54) reaching the drift layer ( 2 , 50) from the first impurity region (4, 52) through the base region (3, 51) are formed. A trench gate structure having a double gate structure in which the first and second gate electrodes (8a, 8b, 56a, 56b) are disposed together with the insulating films (11, 55a) sandwiched in the trenches (6, 54). The semiconductor switching element can be made. In the case of such a trench gate structure, for example, the structures described in claims 3 to 6 can be adopted.

例えば、請求項３に記載したように、第２不純物領域を構成する第１導電型の半導体基板（１）を用い、ドリフト層（２）を半導体基板（１）上に形成すると共に、ベース領域（３）をドリフト層（２）上に形成し、かつ、第１不純物領域（４）をベース領域（３）の表層部に形成し、トレンチ（６）を第１不純物領域（４）からベース領域（３）を貫通してドリフト層（２）に達するように形成する構造であって、ベース領域（３）のうちトレンチ（６）の側面に位置する部分にチャネルを形成し、半導体基板（１）の垂直方向に電流を流す縦型ＭＯＳＦＥＴとすることができる。 For example, as described in claim 3 , the first conductivity type semiconductor substrate (1) constituting the second impurity region is used, the drift layer (2) is formed on the semiconductor substrate (1), and the base region is formed. (3) is formed on the drift layer (2), the first impurity region (4) is formed in the surface layer portion of the base region (3), and the trench (6) is formed from the first impurity region (4) to the base. The structure is formed so as to penetrate the region (3) and reach the drift layer (2), and a channel is formed in a portion of the base region (3) located on the side surface of the trench (6), and a semiconductor substrate ( 1) A vertical MOSFET that allows current to flow in the vertical direction.

また、請求項４に記載したように、第２不純物領域を構成する第２導電型領域（１ｂ）を含む半導体基板（１）を用い、ドリフト層（２）を半導体基板（１）上に形成すると共に、ベース領域（３）をドリフト層（２）上に形成し、かつ、第１不純物領域（４）をベース領域（３）の表層部に形成し、トレンチ（６）を第１不純物領域（４）からベース領域（３）を貫通してドリフト層（２）に達するように形成する構造であって、ベース領域（３）のうちトレンチ（６）の側面に位置する部分にチャネルを形成し、半導体基板（１）の垂直方向に電流を流す縦型ＩＧＢＴとすることもできる。 According to a fourth aspect of the present invention, the drift layer (2) is formed on the semiconductor substrate (1) using the semiconductor substrate (1) including the second conductivity type region (1b) constituting the second impurity region. In addition, the base region (3) is formed on the drift layer (2), the first impurity region (4) is formed in the surface layer portion of the base region (3), and the trench (6) is formed in the first impurity region. (4) is formed so as to penetrate the base region (3) and reach the drift layer (2), and a channel is formed in a portion of the base region (3) located on the side surface of the trench (6). And it can also be set as the vertical IGBT which sends an electric current to the perpendicular | vertical direction of a semiconductor substrate (1).

また、請求項５に記載したように、ベース領域（５１）をドリフト層（５０）の表層部に形成すると共に、第１不純物領域（５２）をベース領域（５１）内における該ベース領域（５１）の表層部に形成し、かつ、第２不純物領域（５７）を第１導電型としてドリフト層（５０）の表層部においてベース領域（５１）から離間して形成し、トレンチ（５４）をドリフト層（５０）の表面と平行な方向において、第１不純物領域（５２）からベース領域（５１）を貫通してドリフト層（５０）に達するように形成した構造であって、ベース領域（５１）のうちトレンチ（５４）の側面に位置する部分にチャネルを形成し、ドリフト層（５０）の表面と平行となる横方向に電流を流す横型ＭＯＳＦＥＴとすることもできる。 Further, as described in claim 5 , the base region (51) is formed in the surface layer portion of the drift layer (50), and the first impurity region (52) is formed in the base region (51) in the base region (51). ) And the second impurity region (57) as the first conductivity type in the surface layer portion of the drift layer (50), spaced from the base region (51), and drifting the trench (54). A structure formed so as to penetrate the base region (51) from the first impurity region (52) and reach the drift layer (50) in a direction parallel to the surface of the layer (50), Of these, it is possible to form a lateral MOSFET in which a channel is formed in a portion located on the side surface of the trench (54) and current flows in a lateral direction parallel to the surface of the drift layer (50).

さらに、請求項６に記載したように、ベース領域（５１）をドリフト層（５０）の表層部に形成すると共に、第１不純物領域（５２）をベース領域（５１）内における該ベース領域（５１）の表層部に形成し、かつ、第２不純物領域（５７）を第２導電型領域（５７ｂ）が備えられた構成としてドリフト層（５０）の表層部においてベース領域（５１）から離間して形成し、トレンチ（５４）をドリフト層（５０）の表面と平行な方向において、第１不純物領域（５２）からベース領域（５１）を貫通してドリフト層（５０）に達するように形成した構造であって、ベース領域（５１）のうちトレンチ（５４）の側面に位置する部分にチャネルを形成し、ドリフト層（５０）の表面と平行となる横方向に電流を流す横型ＩＧＢＴとすることもできる。 Furthermore, as described in claim 6 , the base region (51) is formed in the surface layer portion of the drift layer (50), and the first impurity region (52) is formed in the base region (51) in the base region (51). ) And the second impurity region (57) is provided with the second conductivity type region (57b) and is separated from the base region (51) in the surface layer portion of the drift layer (50). And a trench (54) is formed so as to penetrate the base region (51) from the first impurity region (52) to the drift layer (50) in a direction parallel to the surface of the drift layer (50). In addition, a lateral IGBT in which a channel is formed in a portion of the base region (51) located on the side surface of the trench (54) and current flows in a lateral direction parallel to the surface of the drift layer (50) may be used. Kill.

また、請求項１に記載の構造は、トレンチゲート構造以外の構造についても適用できる。例えば、請求項７に記載したように、第２不純物領域を構成する第１導電型の半導体基板（１）を用い、ドリフト層（２）を半導体基板（１）上に形成すると共に、ベース領域（３）をドリフト層（２）の表層部に形成し、かつ、第１不純物領域（４）をベース領域（３）の表層部に形成し、ベース領域（３）のうち第１不純物領域（４）とドリフト層（２）の間に位置する部分の表面上に、ゲート絶縁膜（７）を介して第１ゲート電極（８ａ）および第２ゲート電極（８ｂ）を形成した構造であって、ベース領域（３）の表面において半導体基板（１）の平面方向と平行となる横方向にチャネルを形成しつつ、半導体基板（１）の垂直方向に電流を流すプレーナ型の縦型ＭＯＳＦＥＴとすることもできる。 Moreover, the structure of Claim 1 is applicable also to structures other than a trench gate structure. For example, as described in claim 7 , a drift layer (2) is formed on the semiconductor substrate (1) using the first conductivity type semiconductor substrate (1) constituting the second impurity region, and the base region (3) is formed in the surface layer portion of the drift layer (2), the first impurity region (4) is formed in the surface layer portion of the base region (3), and the first impurity region ( 4) A structure in which a first gate electrode (8a) and a second gate electrode (8b) are formed on the surface of a portion located between the drift layer (2) and a gate insulating film (7). A planar type vertical MOSFET that allows a current to flow in the vertical direction of the semiconductor substrate (1) while forming a channel in the lateral direction parallel to the planar direction of the semiconductor substrate (1) on the surface of the base region (3). You can also.

また、請求項８に記載したように、第２不純物領域を構成する第２導電型領域（１ｂ）を含む半導体基板（１）を用い、ドリフト層（２）を半導体基板（１）上に形成すると共に、ベース領域（３）をドリフト層（２）の表層部に形成し、かつ、第１不純物領域（４）をベース領域（３）の表層部に形成し、ベース領域（３）のうち第１不純物領域（４）とドリフト層（２）の間に位置する部分の表面上に、ゲート絶縁膜（７）を介して第１ゲート電極（８ａ）および第２ゲート電極（８ｂ）を形成した構造であって、ベース領域（３）の表面において半導体基板（１）の平面方向と平行となる横方向にチャネルを形成しつつ、半導体基板（１）の垂直方向に電流を流すプレーナ型の縦型ＩＧＢＴとすることもできる。 In addition, as described in claim 8 , the drift layer (2) is formed on the semiconductor substrate (1) using the semiconductor substrate (1) including the second conductivity type region (1b) constituting the second impurity region. The base region (3) is formed in the surface layer portion of the drift layer (2), and the first impurity region (4) is formed in the surface layer portion of the base region (3). On the surface of the portion located between the first impurity region (4) and the drift layer (2), the first gate electrode (8a) and the second gate electrode (8b) are formed via the gate insulating film (7). A planar type structure in which a channel is formed in the lateral direction parallel to the planar direction of the semiconductor substrate (1) on the surface of the base region (3), and a current flows in the vertical direction of the semiconductor substrate (1). A vertical IGBT can also be used.

また、請求項９に記載したように、ベース領域（５１）をドリフト層（５０）の表層部に形成すると共に、第１不純物領域（５２）をベース領域（５１）内における該ベース領域（５１）の表層部に形成し、かつ、第２不純物領域（５７）を第１導電型としてドリフト層（５０）の表層部においてベース領域（５１）から離間して形成し、ベース領域（５１）のうち第１不純物領域（５２）とドリフト層（５０）の間に位置する部分の表面上に、ゲート絶縁膜（５５）を介して第１ゲート電極（５６ａ）および第２ゲート電極（５６ｂ）が形成された構造であって、第１ゲート電極（５６ａ）および第２ゲート電極（５６ｂ）と対向するベース領域（５１）の表面において、ドリフト層（５０）の表面と平行となる横方向にチャネルを形成して電流を流すプレーナ型の横型ＭＯＳＦＥＴとすることもできる。 In addition, as described in claim 9 , the base region (51) is formed in the surface layer portion of the drift layer (50), and the first impurity region (52) is formed in the base region (51) in the base region (51). ), And the second impurity region (57) is formed as a first conductivity type at a distance from the base region (51) in the surface layer portion of the drift layer (50). Of these, on the surface of the portion located between the first impurity region (52) and the drift layer (50), the first gate electrode (56a) and the second gate electrode (56b) are interposed via the gate insulating film (55). A channel formed in the lateral direction parallel to the surface of the drift layer (50) on the surface of the base region (51) facing the first gate electrode (56a) and the second gate electrode (56b). Forming It may be a planar type lateral MOSFET current flows.

また、請求項１０に記載したように、ベース領域（５１）をドリフト層（５０）の表層部に形成すると共に、第１不純物領域（５２）をベース領域（５１）内における該ベース領域（５１）の表層部に形成し、かつ、第２不純物領域（５７）を第２導電型領域（５７ｂ）が備えられた構成としてドリフト層（５０）の表層部においてベース領域（５１）から離間して形成し、ベース領域（５１）のうち第１不純物領域（５２）とドリフト層（５０）の間に位置する部分の表面上に、ゲート絶縁膜（５５）を介して第１ゲート電極（５６ａ）および第２ゲート電極（５６ｂ）が形成された構造であって、第１ゲート電極（５６ａ）および第２ゲート電極（５６ｂ）と対向するベース領域（５１）の表面において、ドリフト層（５０）の表面と平行となる横方向にチャネルを形成して電流を流すプレーナ型の横型ＩＧＢＴとすることもできる。 In addition, as described in claim 10 , the base region (51) is formed in the surface layer portion of the drift layer (50), and the first impurity region (52) is formed in the base region (51) in the base region (51). ) And the second impurity region (57) is provided with the second conductivity type region (57b) and is separated from the base region (51) in the surface layer portion of the drift layer (50). A first gate electrode (56a) is formed on the surface of a portion of the base region (51) located between the first impurity region (52) and the drift layer (50) via a gate insulating film (55). And the second gate electrode (56b) formed on the surface of the base region (51) facing the first gate electrode (56a) and the second gate electrode (56b), the drift layer (50) Surface and flat Forming a channel in the transverse direction becomes also possible to planar lateral IGBT allowing current to flow.

一方、上記した第１ゲート電極がゲート絶縁膜を挟んで第１不純物領域からベース領域の途中位置と対向する場所まで形成された構造は、請求項１１〜２０に示したようなシングルゲート構造によって実現することもできる。 On the other hand, the structure in which the first gate electrode is formed from the first impurity region to a position opposite to the middle position of the base region with the gate insulating film interposed therebetween is a single gate structure as described in claims 11 to 20 . It can also be realized.

例えば、請求項１１に記載したように、ゲート電極（８、５６）は、ゲート絶縁膜（７、５５）を挟んで第１不純物領域（４、５２）からドリフト層（２、５０）と対向する場所まで形成されている第２ゲート電極（８ｄ、５６ｄ）を有し、第２ゲート電極（８ｄ、５６ｄ）は、ゲート電圧の印加により、ベース領域（３、５１）に対して第１不純物領域（４、５２）とドリフト層（２、５０）とを繋ぐチャネルを形成する半導体スイッチング素子駆動用ゲートとして機能する構成とすることができる。 For example, as described in claim 11 , the gate electrode (8, 56) is opposed to the drift layer (2, 50) from the first impurity region (4, 52) with the gate insulating film (7, 55) interposed therebetween. The second gate electrode (8d, 56d) is formed up to the place to be formed, and the second gate electrode (8d, 56d) is a first impurity with respect to the base region (3, 51) by applying a gate voltage. It can be configured to function as a semiconductor switching element driving gate that forms a channel connecting the region (4, 52) and the drift layer (2, 50).

この場合、請求項１２に記載したように、第１不純物領域（４、５２）からベース領域（３、５１）を貫通してドリフト層（２、５０）に達するトレンチ（６、５４）を形成し、第１、第２ゲート電極（８ｃ、８ｄ、５６ｃ、５６ｄ）を異なるトレンチ（６、５４）内に配置したトレンチゲート構造を構成したトレンチゲート構造の半導体スイッチング素子とすることができる。このようなトレンチゲート構造とする場合、例えば請求項１３〜１８に記載の構造を採用できる。 In this case, as described in claim 12 , trenches (6, 54) reaching the drift layer (2, 50) from the first impurity region (4, 52) through the base region (3, 51) are formed. In addition, a semiconductor switching element having a trench gate structure in which a trench gate structure in which the first and second gate electrodes (8c, 8d, 56c, 56d) are arranged in different trenches (6, 54) can be obtained. In the case of such a trench gate structure, for example, the structures described in claims 13 to 18 can be adopted.

例えば、請求項１３に記載したように、第２不純物領域を構成する第１導電型の半導体基板（１）を用い、ドリフト層（２）を半導体基板（１）上に形成すると共に、ベース領域（３）をドリフト層（２）上に形成し、かつ、第１不純物領域（４）をベース領域（３）の表層部に形成し、第１ゲート電極（８ｃ）が配置されるトレンチ（６）を第１不純物領域（４）からベース領域（３）の途中位置まで形成すると共に、第２ゲート電極（８ｄ）が配置されるトレンチ（６）を第１不純物領域（４）からベース領域（３）を貫通してドリフト層（２）に達するように形成した構造であって、ベース領域（３）のうち第２ゲート電極（８ｄ）が配置されたトレンチ（６）の側面に位置する部分にチャネルを形成し、半導体基板（１）の垂直方向に電流を流す縦型ＭＯＳＦＥＴとすることができる。 For example, as described in claim 13 , the drift layer (2) is formed on the semiconductor substrate (1) using the first conductivity type semiconductor substrate (1) constituting the second impurity region, and the base region (3) is formed on the drift layer (2), the first impurity region (4) is formed in the surface layer portion of the base region (3), and the trench (6) in which the first gate electrode (8c) is disposed ) From the first impurity region (4) to the middle of the base region (3), and the trench (6) in which the second gate electrode (8d) is disposed is formed from the first impurity region (4) to the base region ( 3) A structure formed so as to penetrate the drift layer (2) through the portion, and a portion of the base region (3) located on the side surface of the trench (6) where the second gate electrode (8d) is disposed A channel is formed in the vertical direction of the semiconductor substrate (1) It can be a vertical MOSFET current flows.

また、請求項１４に記載したように、第２不純物領域を構成する第２導電型領域（１ｂ）を含む半導体基板（１）を用い、ドリフト層（２）を半導体基板（１）上に形成すると共に、ベース領域（３）をドリフト層（２）上に形成し、かつ、第１不純物領域（４）をベース領域（３）の表層部に形成し、第１ゲート電極（８ｃ）が配置されるトレンチ（６）を第１不純物領域（４）からベース領域（３）の途中位置まで形成すると共に、第２ゲート電極（８ｄ）が配置されるトレンチ（６）を第１不純物領域（４）からベース領域（３）を貫通してドリフト層（２）に達するように形成した構造であって、ベース領域（３）のうち第２ゲート電極（８ｄ）が配置されたトレンチ（６）の側面に位置する部分にチャネルを形成し、半導体基板（１）の垂直方向に電流を流す縦型ＩＧＢＴとすることもできる。 In addition, as described in claim 14 , the semiconductor substrate (1) including the second conductivity type region (1b) constituting the second impurity region is used, and the drift layer (2) is formed on the semiconductor substrate (1). In addition, the base region (3) is formed on the drift layer (2), the first impurity region (4) is formed in the surface layer portion of the base region (3), and the first gate electrode (8c) is disposed. The trench (6) to be formed is formed from the first impurity region (4) to the middle position of the base region (3), and the trench (6) in which the second gate electrode (8d) is disposed is formed in the first impurity region (4). ) Through the base region (3) to reach the drift layer (2) of the trench (6) in which the second gate electrode (8d) is disposed in the base region (3). A channel is formed in the part located on the side, and the semiconductor substrate ( It may be a vertical IGBT supplying a current to the vertical direction).

また、請求項１５に記載したように、ベース領域（５１）をドリフト層（５０）の表層部に形成すると共に、第１不純物領域（５２）をベース領域（５１）内における該ベース領域（５１）の表層部に形成し、第２不純物領域（５７）を第１導電型としてドリフト層（５０）の表層部においてベース領域（５１）から離間して形成し、第１ゲート電極（５６ｃ）が配置されるトレンチ（５４）をドリフト層（５０）の表面と平行な方向において第１不純物領域（５２）からベース領域（５１）の途中位置まで形成すると共に、第２ゲート電極（５６ｄ）が配置されるトレンチ（５４）をドリフト層（５０）の表面と平行な方向において第１不純物領域（５２）からベース領域（５１）を貫通してドリフト層（５０）に達するように形成した構造であって、ベース領域（５１）のうち第２ゲート電極（５６ｄ）が配置されるトレンチ（５４）の側面に位置する部分にチャネルを形成し、ドリフト層（５０）の表面と平行となる横方向に電流を流す横型ＭＯＳＦＥＴとすることもできる。 Further, as described in claim 15 , the base region (51) is formed in the surface layer portion of the drift layer (50), and the first impurity region (52) is formed in the base region (51) in the base region (51). ), The second impurity region (57) is formed as a first conductivity type and is separated from the base region (51) in the surface layer portion of the drift layer (50), and the first gate electrode (56c) is formed. A trench (54) to be disposed is formed from the first impurity region (52) to a middle position of the base region (51) in a direction parallel to the surface of the drift layer (50), and a second gate electrode (56d) is disposed. The trench (54) formed is formed so as to penetrate the base region (51) from the first impurity region (52) to the drift layer (50) in a direction parallel to the surface of the drift layer (50). In the base region (51), a channel is formed in a portion located on the side surface of the trench (54) where the second gate electrode (56d) is disposed, and the side region is parallel to the surface of the drift layer (50). A lateral MOSFET that allows current to flow in the direction can also be used.

また、請求項１６に記載したように、ベース領域（５１）をドリフト層（５０）の表層部に形成すると共に、第１不純物領域（５２）をベース領域（５１）内における該ベース領域（５１）の表層部に形成し、第２不純物領域（５７）を第２導電型領域（５７ｂ）が備えられた構成としてドリフト層（５０）の表層部においてベース領域（５１）から離間して形成し、第１ゲート電極（５６ｃ）が配置されるトレンチ（５４）をドリフト層（５０）の表面と平行な方向において第１不純物領域（５２）からベース領域（５１）の途中位置まで形成すると共に、第２ゲート電極（５６ｄ）が配置されるトレンチ（５４）をドリフト層（５０）の表面と平行な方向において第１不純物領域（５２）からベース領域（５１）を貫通してドリフト層（５０）に達するように形成した構造であって、ベース領域（５１）のうち第２ゲート電極（５６ｄ）が配置されるトレンチ（５４）の側面に位置する部分にチャネルを形成し、ドリフト層（５０）の表面と平行となる横方向に電流を流す横型ＩＧＢＴとすることもできる。 Further, as defined in claim 16 , the base region (51) is formed in the surface layer portion of the drift layer (50), and the first impurity region (52) is formed in the base region (51) in the base region (51). ), And the second impurity region (57) is formed with the second conductivity type region (57b) and is separated from the base region (51) in the surface layer portion of the drift layer (50). And forming a trench (54) in which the first gate electrode (56c) is disposed from the first impurity region (52) to a middle position of the base region (51) in a direction parallel to the surface of the drift layer (50), The drift layer (54) penetrating the base region (51) from the first impurity region (52) through the trench (54) in which the second gate electrode (56d) is disposed in a direction parallel to the surface of the drift layer (50). 0), a channel is formed in a portion of the base region (51) located on the side surface of the trench (54) where the second gate electrode (56d) is disposed, and a drift layer ( 50), a lateral IGBT that allows current to flow in a lateral direction that is parallel to the surface.

また、上記した第１ゲート電極がゲート絶縁膜を挟んで第１不純物領域からベース領域の途中位置と対向する場所まで形成された構造は、トレンチゲート構造以外の構造についても適用できる。例えば、請求項１７に記載したように、第２不純物領域を構成する第１導電型の半導体基板（１）を用い、ドリフト層（２）を半導体基板（１）上に形成すると共に、ベース領域（３）をドリフト層（２）の表層部に形成し、かつ、第１不純物領域（４）をベース領域（３）の表層部に形成し、ベース領域（３）のうち第１不純物領域（４）とドリフト層（２）の間に位置する部分の表面上に、ゲート絶縁膜（７）を介して第１ゲート電極（８ｃ）および第２ゲート電極（８ｄ）を形成した構造であって、第２ゲート電極（８ｄ）と対向するベース領域（３）の表面において半導体基板（１）の平面方向と平行となる横方向にチャネルを形成しつつ、半導体基板（１）の垂直方向に電流を流すプレーナ型の縦型ＭＯＳＦＥＴとすることもできる。 In addition, the structure in which the first gate electrode is formed from the first impurity region to a position opposite to the middle position of the base region with the gate insulating film interposed therebetween can be applied to a structure other than the trench gate structure. For example, as described in claim 17 , the drift region (2) is formed on the semiconductor substrate (1) using the first conductivity type semiconductor substrate (1) constituting the second impurity region, and the base region (3) is formed in the surface layer portion of the drift layer (2), the first impurity region (4) is formed in the surface layer portion of the base region (3), and the first impurity region (3) in the base region (3) is formed. 4) The first gate electrode (8c) and the second gate electrode (8d) are formed on the surface of the portion located between the drift layer (2) and the gate insulating film (7). In the surface of the base region (3) facing the second gate electrode (8d), a channel is formed in the lateral direction parallel to the planar direction of the semiconductor substrate (1), while the current flows in the vertical direction of the semiconductor substrate (1). Can also be a planar vertical MOSFET .

また、請求項１８に記載したように、第２不純物領域を構成する第２導電型領域（１ｂ）を含む半導体基板（１）を用い、ドリフト層（２）を半導体基板（１）上に形成すると共に、ベース領域（３）をドリフト層（２）の表層部に形成し、かつ、第１不純物領域（４）をベース領域（３）の表層部に形成し、ベース領域（３）のうち第１不純物領域（４）とドリフト層（２）の間に位置する部分の表面上に、ゲート絶縁膜（７）を介して第１ゲート電極（８ｃ）および第２ゲート電極（８ｄ）を形成した構造であって、第２ゲート電極（８ｄ）と対向するベース領域（３）の表面において半導体基板（１）の平面方向と平行となる横方向にチャネルを形成しつつ、半導体基板（１）の垂直方向に電流を流すプレーナ型の縦型ＩＧＢＴとすることもできる。 In addition, as described in claim 18 , the drift layer (2) is formed on the semiconductor substrate (1) using the semiconductor substrate (1) including the second conductivity type region (1b) constituting the second impurity region. The base region (3) is formed in the surface layer portion of the drift layer (2), and the first impurity region (4) is formed in the surface layer portion of the base region (3). A first gate electrode (8c) and a second gate electrode (8d) are formed on the surface of a portion located between the first impurity region (4) and the drift layer (2) via a gate insulating film (7). The semiconductor substrate (1) has a structure in which a channel is formed in the lateral direction parallel to the planar direction of the semiconductor substrate (1) on the surface of the base region (3) facing the second gate electrode (8d). Planar type vertical IGBT that allows current to flow vertically And it can also be.

また、請求項１９に記載したように、ベース領域（５１）をドリフト層（５０）の表層部に形成すると共に、第１不純物領域（５２）をベース領域（５１）内における該ベース領域（５１）の表層部に形成し、かつ、第２不純物領域（５７）を第１導電型としてドリフト層（５０）の表層部においてベース領域（５１）から離間して形成し、ベース領域（５１）のうち第１不純物領域（５２）とドリフト層（５０）の間に位置する部分の表面上の異なる位置に、ゲート絶縁膜（５５）を介して第１ゲート電極（５６ｃ）および第２ゲート電極（５６ｄ）を形成した構造であって、第２ゲート電極（５６ｄ）と対向するベース領域（５１）の表面において、ドリフト層（５０）の表面と平行となる横方向にチャネルを形成して電流を流すプレーナ型の横型ＭＯＳＦＥＴとすることができる。 In addition, as described in claim 19 , the base region (51) is formed in the surface layer portion of the drift layer (50), and the first impurity region (52) is formed in the base region (51) in the base region (51). ), And the second impurity region (57) is formed as a first conductivity type at a distance from the base region (51) in the surface layer portion of the drift layer (50). Among these, the first gate electrode (56c) and the second gate electrode (with the gate insulating film (55) interposed at different positions on the surface of the portion located between the first impurity region (52) and the drift layer (50). 56d), and a channel is formed in the lateral direction parallel to the surface of the drift layer (50) on the surface of the base region (51) facing the second gate electrode (56d) to generate current. Play It can be of a type of the lateral MOSFET.

また、請求項２０に記載したように、ベース領域（５１）をドリフト層（５０）の表層部に形成すると共に、第１不純物領域（５２）をベース領域（５１）内における該ベース領域（５１）の表層部に形成し、かつ、第２不純物領域（５７）を第２導電型領域（５７ｂ）が備えられた構成としてドリフト層（５０）の表層部においてベース領域（５１）から離間し、ベース領域（５１）のうち第１不純物領域（５２）とドリフト層（５０）の間に位置する部分の表面上の異なる位置に、ゲート絶縁膜（５５）を介して第１ゲート電極（５６ｃ）および第２ゲート電極（５６ｄ）を形成した構造であって、第２ゲート電極（５６ｄ）と対向するベース領域（５１）の表面において、ドリフト層（５０）の表面と平行となる横方向にチャネルを形成して電流を流すプレーナ型の横型ＩＧＢＴとすることができる。 In addition, as described in claim 20 , the base region (51) is formed in the surface layer portion of the drift layer (50), and the first impurity region (52) is formed in the base region (51) in the base region (51). ) And the second impurity region (57) is provided with the second conductivity type region (57b), and is separated from the base region (51) in the surface layer portion of the drift layer (50), A first gate electrode (56c) is disposed at a different position on the surface of a portion of the base region (51) located between the first impurity region (52) and the drift layer (50) via a gate insulating film (55). And a second gate electrode (56d) formed on the surface of the base region (51) facing the second gate electrode (56d) in the lateral direction parallel to the surface of the drift layer (50). Shape Can be a planar type lateral IGBT current is passed.

さらに、上記した半導体スイッチング素子とＦＷＤが１チップに形成されていて、半導体スイッチング素子に備えられるゲート電極に第１ゲート電極が含まれた構造は、請求項３３および３４に記載の構造によって構成することもできる。例えば、請求項３３に記載したように、第１不純物領域（４）からベース領域（３）を貫通してドリフト層（２）に達するように深さが同じ複数のトレンチ（６）を形成して、第１ゲート電極（８ｅ）と第２ゲート電極（８ｆ）とを異なる位置に形成されたトレンチ（６）内に備え、ベース領域（３）のうち第２ゲート電極（８ｆ）が配置されたトレンチ（６）の側面に位置する部分にチャネルを形成し、半導体基板（１）の垂直方向に電流を流す縦型ＭＯＳＦＥＴであって、第１ゲート電極（８ｅ）が備えられるトレンチ（６）内に形成されたゲート絶縁膜（７）は、ベース領域（３）の上部よりも深く、かつ、ドリフト層（２）の上部よりも浅い位置を中間位置として、該中間位置よりも深い第１部分（７ａ）と浅い第２部分（７ｂ）とにおいて厚さが異なっており、第１部分（７ａ）において第２部分（７ｂ）よりも厚さが厚くされた構造とすることもできる。 Further, the structure in which the semiconductor switching element and the FWD are formed in one chip and the gate electrode included in the semiconductor switching element includes the first gate electrode is constituted by the structure according to claims 33 and 34. You can also. For example, as described in claim 33 , a plurality of trenches (6) having the same depth are formed so as to reach the drift layer (2) from the first impurity region (4) through the base region (3). The first gate electrode (8e) and the second gate electrode (8f) are provided in trenches (6) formed at different positions, and the second gate electrode (8f) in the base region (3) is disposed. A vertical MOSFET in which a channel is formed in a portion located on the side surface of the trench (6) and current flows in the vertical direction of the semiconductor substrate (1), and is provided with a first gate electrode (8e). The gate insulating film (7) formed therein is deeper than the upper portion of the base region (3) and shallower than the upper portion of the drift layer (2) as an intermediate position. Part (7a) and shallow second part (7b) Oite is different thicknesses, it is also possible thickness than the second portion in the first portion (7a) (7b) is a thick structure.

また、請求項３４に記載したように、第１不純物領域（４）からベース領域（３）を貫通してドリフト層（２）に達するように深さが同じ複数のトレンチ（６）が形成して、第１ゲート電極（８ｇ）と第２ゲート電極（８ｈ）とを異なる位置に形成されたトレンチ（６）内に備え、ベース領域（３）のうち第２ゲート電極（８ｈ）が配置されたトレンチ（６）の側面に位置する部分にチャネルを形成し、半導体基板（１）の垂直方向に電流を流す縦型ＭＯＳＦＥＴであって、第１ゲート電極（８ｇ）が備えられるトレンチ（６）の側面に位置するベース領域（３）の不純物濃度は、ベース領域（３）の上部よりも深く、かつ、ドリフト層（２）の上部よりも浅い位置を中間位置として、該中間位置よりも浅い第１領域（３０）と深い第２領域（３１）とにおいて異なっており、第２領域（３１）において第１領域（３０）よりも不純物濃度が濃くされた構造とすることもできる。 Further, as described in claim 34 , a plurality of trenches (6) having the same depth are formed so as to penetrate from the first impurity region (4) through the base region (3) to the drift layer (2). The first gate electrode (8g) and the second gate electrode (8h) are provided in trenches (6) formed at different positions, and the second gate electrode (8h) is disposed in the base region (3). A vertical MOSFET in which a channel is formed in a portion located on the side surface of the trench (6) and current flows in the vertical direction of the semiconductor substrate (1), and is provided with a first gate electrode (8g). The impurity concentration of the base region (3) located on the side surface of the substrate is deeper than the upper portion of the base region (3) and shallower than the upper portion of the drift layer (2), and is shallower than the intermediate position. First region (30) and deep second region Is different in the 31), may be impurity concentration than the first region (30) in the second region (31) and thickened structure.

さらに、請求項２１に示すように、半導体スイッチング素子とＦＷＤを別チップに形成しても良い。この場合にも、例えば、請求項２２に記載したように、第１ゲート電極（６７）は、ゲート絶縁膜（６６）を挟んで第１不純物領域（４、５２）から第２導電型領域（６１）の途中位置と対向する場所まで形成されている。そして、上記請求項１１〜２０、３３、３４に記載した構造と同様の構造について、請求項２３〜３２、３５、３６に示したように、半導体スイッチング素子とＦＷＤとを別チップに形成する場合にも適用することができる。 Furthermore, as shown in claim 21 , the semiconductor switching element and the FWD may be formed in separate chips. Also in this case, for example, as described in claim 22 , the first gate electrode (67) is formed from the first impurity region (4, 52) to the second conductivity type region (4, 52) with the gate insulating film (66) interposed therebetween. 61). And about the structure similar to the structure described in the said Claims 11-20 , 33 , 34 , as shown to Claims 23-32 , 35 , 36 , when forming a semiconductor switching element and FWD in another chip | tip It can also be applied to.

また、請求項１に記載の発明では、さらに、制御方法として、ＦＷＤをダイオード動作させているタイミングから、半導体スイッチング素子をオンさせるタイミングへの切り替えの際に、半導体スイッチング素子をオンさせる前に、第１ゲート電極（８ａ、８ｃ、８ｅ、８ｇ、５６ａ、５６ｃ、６７）に対してゲート電圧を印加することにより、第２導電型層（３、５１、６１）のうちゲート絶縁膜（７、５５、６６）を挟んで第１ゲート電極（８ａ、８ｃ、８ｅ、８ｇ、５６ａ、５６ｃ、６７）と対向する部分に反転層（１２）を形成することを特徴としている。このような制御方法とすることで、上記効果を得ることができる。なお、請求項１１ないし３６についても、請求項１と同様の制御方法を適用することで、同様の効果を得ることができる。 Further, in the invention according to claim 1, further, the control method, the timing at which the diode is operated FWD, when switching to the timing for turning on the semiconductor switching element, prior to turning on the semiconductor switching element By applying a gate voltage to the first gate electrodes (8a, 8c, 8e, 8g, 56a, 56c, 67), the gate insulating film (7 , 55, 66), an inversion layer (12) is formed in a portion facing the first gate electrodes (8a, 8c, 8e, 8g, 56a, 56c, 67) . By adopting such a control method , the above effect can be obtained. Note that the same effects can be obtained in claims 11 to 36 by applying the same control method as in claim 1.

さらに、請求項１に示した第１ゲート電極がゲート絶縁膜を挟んで第１不純物領域からベース領域の途中位置と対向する場所まで形成された構造は、請求項３８に記載した構造によって実現することもできる。例えば、ゲート電極（８、５６）を、ゲート絶縁膜（７、５５）を挟んでベース領域（３、５１）の途中位置からドリフト層（２、５０）と対向する場所まで形成されている第２ゲート電極（８ｂ、５６ｂ）を有した構成とし、第１ゲート電極（８ａ、５６ａ）および第２ゲート電極（８ｂ、５６ｂ）を異なる仕事関数の材料で構成し、仕事関数差に基づいて、第１電極（８ａ、５６ａ）に対して印加したゲート電圧が第２ゲート電極（８ｂ、５６ｂ）にも印加される構成とすることができる。このような構造では、第１、第２ゲート電極（８ａ、８ｂ、５６ａ、５６ｂ）の間にさらに仕事関数の異なる材料で構成された中間材料（１３）を備えたり、さらに数多くの異なる仕事関数の材料を積層したりすることもできる。 Furthermore, the structure in which the first gate electrode according to claim 1 is formed from the first impurity region to a position opposite to the middle position of the base region with the gate insulating film interposed therebetween is realized by the structure according to claim 38. You can also. For example, the gate electrodes (8, 56) are formed from the middle position of the base region (3, 51) to the place facing the drift layer (2, 50) with the gate insulating film (7, 55) interposed therebetween. The first gate electrode (8a, 56a) and the second gate electrode (8b, 56b) are made of materials having different work functions, and based on the work function difference. The gate voltage applied to the first electrode (8a, 56a) may be applied to the second gate electrode (8b, 56b). In such a structure, an intermediate material (13) composed of a material having a different work function is provided between the first and second gate electrodes (8a, 8b, 56a, 56b), or a number of different work functions are provided. These materials can also be laminated.

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。   In addition, the code | symbol in the bracket | parenthesis of each said means shows the correspondence with the specific means as described in embodiment mentioned later.

本発明の第１実施形態にかかる縦型ＭＯＳＦＥＴおよびＦＷＤを形成した半導体装置の断面図である。It is sectional drawing of the semiconductor device which formed vertical MOSFET and FWD concerning 1st Embodiment of this invention. 図１に示す半導体装置の動作説明図である。FIG. 2 is an operation explanatory diagram of the semiconductor device shown in FIG. 1. 図２に続く半導体装置の動作説明図である。FIG. 3 is an operation explanatory diagram of the semiconductor device following FIG. 2. 図１に示す半導体装置の動作中のタイミングチャートである。2 is a timing chart during operation of the semiconductor device shown in FIG. 1. 図１に示す半導体装置におけるトレンチゲート構造の斜視模式図である。FIG. 2 is a schematic perspective view of a trench gate structure in the semiconductor device shown in FIG. 1. 本発明の第２実施形態にかかる縦型ＭＯＳＦＥＴおよびＦＷＤを形成した半導体装置の断面図である。It is sectional drawing of the semiconductor device in which the vertical MOSFET and FWD concerning 2nd Embodiment of this invention were formed. 本発明の第３実施形態にかかる縦型ＭＯＳＦＥＴおよびＦＷＤを形成した半導体装置の断面図である。It is sectional drawing of the semiconductor device which formed vertical MOSFET and FWD concerning 3rd Embodiment of this invention. 図７に示す半導体装置のトレンチゲート構造の形成工程を示した断面図である。FIG. 8 is a cross-sectional view showing a step of forming a trench gate structure of the semiconductor device shown in FIG. 7. 本発明の第４実施形態にかかる縦型ＭＯＳＦＥＴおよびＦＷＤを形成した半導体装置の断面図である。It is sectional drawing of the semiconductor device which formed vertical MOSFET and FWD concerning 4th Embodiment of this invention. 本発明の第５実施形態にかかるトレンチゲート構造の横型ＭＯＳＦＥＴおよびＦＷＤを備えた半導体装置を示した図であり、（ａ）はレイアウト図、（ｂ）は、（ａ）のＡ−Ａ’の断面図である。It is the figure which showed the semiconductor device provided with the lateral MOSFET and FWD of the trench gate structure concerning 5th Embodiment of this invention, (a) is a layout figure, (b) is AA 'of (a). It is sectional drawing. 本発明の第６実施形態にかかるトレンチゲート構造の横型ＭＯＳＦＥＴおよびＦＷＤを備えた半導体装置を示した図であり、（ａ）はレイアウト図、（ｂ）は、（ａ）のＢ−Ｂ’の断面図、（ｃ）は、（ａ）のＣ−Ｃ’の断面図である。It is the figure which showed the semiconductor device provided with the lateral MOSFET and FWD of the trench gate structure concerning 6th Embodiment of this invention, (a) is a layout figure, (b) is BB 'of (a). Sectional drawing (c) is a sectional view taken along the line CC ′ of (a). 本発明の第７実施形態にかかるトレンチゲート構造の縦型ＩＧＢＴおよびＦＷＤの断面図である。It is sectional drawing of vertical IGBT and FWD of the trench gate structure concerning 7th Embodiment of this invention. 本発明の第８実施形態にかかるトレンチゲート構造の縦型ＩＧＢＴおよびＦＷＤの断面図である。It is sectional drawing of vertical IGBT and FWD of the trench gate structure concerning 8th Embodiment of this invention. 本発明の第９実施形態にかかるトレンチゲート構造の横型ＩＧＢＴおよびＦＷＤを備えた半導体装置を示した図であり、（ａ）はレイアウト図、（ｂ）は、（ａ）のＤ−Ｄ’の断面図、（ｃ）は、（ａ）のＥ−Ｅ’の断面図である。It is the figure which showed the semiconductor device provided with lateral IGBT and FWD of the trench gate structure concerning 9th Embodiment of this invention, (a) is a layout figure, (b) is DD 'of (a). Sectional drawing (c) is a sectional view taken along line EE ′ of (a). 本発明の第１０実施形態にかかるトレンチゲート構造の横型ＩＧＢＴおよびＦＷＤを備えた半導体装置を示した図であり、（ａ）はレイアウト図、（ｂ）は、（ａ）のＦ−Ｆ’の断面図、（ｃ）は、（ａ）のＧ−Ｇ’の断面図である。It is the figure which showed the semiconductor device provided with horizontal type IGBT and FWD of the trench gate structure concerning 10th Embodiment of this invention, (a) is a layout figure, (b) is FF 'of (a). Sectional drawing (c) is a sectional view of GG 'in (a). 本発明の第１１実施形態にかかるプレーナ型の縦型ＭＯＳＦＥＴおよびＦＷＤを備えた半導体装置の断面図である。It is sectional drawing of the semiconductor device provided with the planar type | mold vertical MOSFET and FWD concerning 11th Embodiment of this invention. 本発明の第１２実施形態にかかるプレーナ型の縦型ＭＯＳＦＥＴおよびＦＷＤを備えた半導体装置を示した図である。It is the figure which showed the semiconductor device provided with the planar type | mold vertical MOSFET and FWD concerning 12th Embodiment of this invention. 本発明の第１３実施形態にかかるプレーナ型の横型ＭＯＳＦＥＴおよびＦＷＤを備えた半導体装置を示した図であり、（ａ）はレイアウト図、（ｂ）は、（ａ）のＨ−Ｈ’の断面図である。It is the figure which showed the semiconductor device provided with the planar type | mold lateral MOSFET and FWD concerning 13th Embodiment of this invention, (a) is a layout figure, (b) is the cross section of HH 'of (a). FIG. 本発明の第１４実施形態にかかるプレーナ型の横型ＭＯＳＦＥＴおよびＦＷＤを備えた半導体装置を示した図であり、（ａ）はレイアウト図、（ｂ）は、（ａ）のＩ−Ｉ’の断面図、（ｃ）は、（ａ）のＪ−Ｊ’の断面図である。It is the figure which showed the semiconductor device provided with the planar type lateral MOSFET and FWD concerning 14th Embodiment of this invention, (a) is a layout figure, (b) is the cross section of II 'of (a). FIG. 4C is a sectional view taken along line JJ ′ in FIG. 本発明の第１５実施形態にかかるトレンチゲート構造の縦型ＭＯＳＦＥＴおよびＦＷＤを備えた半導体装置の断面図である。It is sectional drawing of the semiconductor device provided with the vertical MOSFET and FWD of the trench gate structure concerning 15th Embodiment of this invention. 本発明の第１６実施形態にかかるトレンチゲート構造の縦型ＭＯＳＦＥＴおよびＦＷＤを備えた半導体装置の断面図である。It is sectional drawing of the semiconductor device provided with the vertical MOSFET and FWD of the trench gate structure concerning 16th Embodiment of this invention. 本発明の第１６実施形態の変形例にかかるトレンチゲート構造の縦型ＭＯＳＦＥＴおよびＦＷＤを備えた半導体装置の断面図である。It is sectional drawing of the semiconductor device provided with the vertical MOSFET and FWD of the trench gate structure concerning the modification of 16th Embodiment of this invention. 他の実施形態で説明する図１に示す半導体装置におけるトレンチゲート構造の斜視模式図である。It is a perspective schematic diagram of the trench gate structure in the semiconductor device shown in FIG. 1 demonstrated by other embodiment. 他の実施形態で説明する図１に示す半導体装置のレイアウト例を示した斜視図である。It is the perspective view which showed the example of a layout of the semiconductor device shown in FIG. 1 demonstrated by other embodiment. 他の実施形態で説明する図７に示す半導体装置におけるトレンチゲート構造の斜視模式図である。It is a perspective schematic diagram of the trench gate structure in the semiconductor device shown in FIG. 7 demonstrated by other embodiment. 他の実施形態で説明する図７に示す半導体装置のレイアウト例を示した斜視図である。It is the perspective view which showed the example of a layout of the semiconductor device shown in FIG. 7 demonstrated by other embodiment. 他の実施形態で説明する半導体装置の斜視レイアウト図である。It is a perspective layout figure of the semiconductor device explained by other embodiments. 他の実施形態で説明する縦型ＭＯＳＦＥＴにスーパージャンクション構造を適用した半導体装置の断面図である。It is sectional drawing of the semiconductor device which applied the super junction structure to the vertical MOSFET demonstrated in other embodiment. 他の実施形態で説明するトレンチ構造の縦型ＩＧＢＴとＦＷＤとを別チップで構成した場合の断面模式図である。It is a cross-sectional schematic diagram at the time of comprising the vertical IGBT and FWD of a trench structure demonstrated by other embodiment with another chip | tip. 他の実施形態で説明するトレンチ構造の縦型ＭＯＳＦＥＴとＦＷＤとを別チップで構成した場合の断面図である。It is sectional drawing at the time of comprising the vertical MOSFET and FWD of a trench structure demonstrated by other embodiment with another chip | tip. 他の実施形態で説明するトレンチ構造の縦型ＩＧＢＴとＦＷＤとを別チップで構成した場合の断面模式図である。It is a cross-sectional schematic diagram at the time of comprising the vertical IGBT and FWD of a trench structure demonstrated by other embodiment with another chip | tip. 他の実施形態で説明するトレンチ構造の縦型ＭＯＳＦＥＴとＦＷＤとを別チップで構成した場合の断面図である。It is sectional drawing at the time of comprising the vertical MOSFET and FWD of a trench structure demonstrated by other embodiment with another chip | tip.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, the same or equivalent parts are denoted by the same reference numerals in the drawings.

（第１実施形態）
本発明の一実施形態について説明する。本実施形態では、セル領域にｎチャネルタイプの縦型ＭＯＳＦＥＴとＦＷＤを形成した半導体装置について説明する。図１は、本実施形態にかかる半導体装置の断面図である。以下、この図に基づいて本実施形態の半導体装置の構造について説明する。 (First embodiment)
An embodiment of the present invention will be described. In the present embodiment, a semiconductor device in which an n-channel type vertical MOSFET and FWD are formed in a cell region will be described. FIG. 1 is a cross-sectional view of the semiconductor device according to the present embodiment. The structure of the semiconductor device of this embodiment will be described below with reference to this figure.

図１に示す半導体装置は、縦型ＭＯＳＦＥＴおよびＦＷＤが形成されたセル領域と、セル領域を囲む外周耐圧構造が形成された外周領域を備えた構造とされているが、図１ではセル領域についてのみ示してある。半導体装置のうち、セル領域以外の構造については従来と同様であるため、ここではセル領域についてのみ説明する。   The semiconductor device shown in FIG. 1 has a structure including a cell region in which a vertical MOSFET and FWD are formed and an outer peripheral region in which an outer peripheral withstand voltage structure surrounding the cell region is formed. Only shown. Since the structure of the semiconductor device other than the cell region is the same as that of the conventional device, only the cell region will be described here.

半導体装置は、不純物濃度が高濃度とされたシリコン等の半導体材料によって構成されたｎ+型の半導体基板１を用いて形成されている。ｎ+型の半導体基板１の表面上には、ｎ+型の半導体基板１よりも不純物濃度が低濃度とされたｎ-型ドリフト層２と、比較的不純物濃度が低く設定されたｐ型ベース領域３とが順に形成されている。 The semiconductor device is formed using an n + type semiconductor substrate 1 made of a semiconductor material such as silicon having a high impurity concentration. On the n + -type on the surface of the semiconductor substrate 1, n + -type impurity concentration than the semiconductor substrate 1 is set to the low concentration n - -type drift layer 2, p-type base relatively impurity concentration is set lower Region 3 is formed in order.

また、ｐ型ベース領域３の表層部には、ｎ-型ドリフト層２よりも不純物濃度が高濃度とされたソース領域に相当するｎ+型不純物領域４が備えられていると共に、ｐ型ベース領域３よりも不純物濃度が高濃度とされたｐ+型コンタクト領域５が形成されている。そして、基板表面側からｎ+型不純物領域４およびｐ型ベース領域３を貫通してｎ-型ドリフト層２まで達するトレンチ６が形成されており、このトレンチ６の内壁面を覆うようにゲート絶縁膜７が形成されていると共に、このゲート絶縁膜７の表面にドープトＰｏｌｙ−Ｓｉによって構成されたゲート電極８が備えられている。これらトレンチ６、ゲート絶縁膜７およびゲート電極８によって構成されるトレンチゲート構造は、例えばトレンチ６を複数本紙面垂直方向に並べて形成したストライプ状のレイアウトとされている。 Further, the surface layer portion of the p-type base region 3 is provided with an n + -type impurity region 4 corresponding to a source region whose impurity concentration is higher than that of the n − -type drift layer 2 and a p-type base. A p + type contact region 5 having an impurity concentration higher than that of region 3 is formed. A trench 6 is formed from the substrate surface side through the n + -type impurity region 4 and the p-type base region 3 to reach the n − -type drift layer 2. Gate insulation is provided so as to cover the inner wall surface of the trench 6. A film 7 is formed, and a gate electrode 8 made of doped Poly-Si is provided on the surface of the gate insulating film 7. The trench gate structure constituted by the trench 6, the gate insulating film 7 and the gate electrode 8 has a striped layout in which, for example, a plurality of trenches 6 are arranged in the direction perpendicular to the paper surface.

また、ゲート電極８を覆うように酸化膜などで構成された層間絶縁膜（図示せず）が形成され、この層間絶縁膜の上にソース電極に相当する第１電極９が形成されている。第１電極９は、層間絶縁膜に形成されたコンタクトホールを通じてｎ+型不純物領域４およびｐ+型コンタクト領域５に電気的に接続されている。なお、ここでは第１電極９のうちのコンタクトホール内に配置される部分についてのみ図示してあるが、実際には第１電極９は図示しない層間絶縁膜上にも第１電極９が形成されている。 An interlayer insulating film (not shown) made of an oxide film or the like is formed so as to cover the gate electrode 8, and a first electrode 9 corresponding to the source electrode is formed on the interlayer insulating film. The first electrode 9 is electrically connected to the n + -type impurity region 4 and the p + -type contact region 5 through a contact hole formed in the interlayer insulating film. Although only the portion of the first electrode 9 disposed in the contact hole is shown here, the first electrode 9 is actually formed on an interlayer insulating film (not shown). ing.

さらに、ｎ+型の半導体基板１のうちｎ-型ドリフト層２とは反対側の面にドレイン電極に相当する第２電極１０が形成されている。このような構成により、縦型ＭＯＳＦＥＴの基本構造が構成されている。そして、図１では縦型ＭＯＳＦＥＴの２セル分しか図示していないが、図１に示した縦型パワーＭＯＳＦＥＴのセルが複数セル集まってセル領域が構成されている。 Further, a second electrode 10 corresponding to the drain electrode is formed on the surface of the n + type semiconductor substrate 1 opposite to the n − type drift layer 2. With this configuration, the basic structure of the vertical MOSFET is configured. In FIG. 1, only two cells of the vertical MOSFET are shown, but a plurality of cells of the vertical power MOSFET shown in FIG. 1 are assembled to form a cell region.

このような基本構造を有する縦型ＭＯＳＦＥＴにおいて、本実施形態の半導体装置では、ゲート電極８をダブルゲート構造としている。具体的には、ゲート電極８は、トレンチ６の上部側に配置された第１ゲート電極８ａと、第１ゲート電極８ａの下方、つまりトレンチ６の底部側に配置された第２ゲート電極８ｂとを有した構成とされている。第１ゲート電極８ａは、過剰キャリア注入抑制ゲートおよびＭＯＳＦＥＴ駆動用ゲートとして機能し、第２ゲート電極８ｂは、第１ゲート電極８ａと共にＭＯＳＦＥＴ駆動用ゲートとして機能する。   In the vertical MOSFET having such a basic structure, the gate electrode 8 has a double gate structure in the semiconductor device of this embodiment. Specifically, the gate electrode 8 includes a first gate electrode 8a disposed on the upper side of the trench 6, and a second gate electrode 8b disposed on the bottom side of the trench 6 below the first gate electrode 8a. It is set as the structure which has. The first gate electrode 8a functions as an excess carrier injection suppression gate and a MOSFET driving gate, and the second gate electrode 8b functions as a MOSFET driving gate together with the first gate electrode 8a.

第１ゲート電極８ａは、ｐ型ベース領域３の中間位置となる深さからそれよりも上方に至るように形成されており、第２ゲート電極８ｂは、ｐ型ベース領域３の中間位置となる深さからｎ-型ドリフト層２に達する深さまで形成されている。これら第１ゲート電極８ａと第２ゲート電極８ｂとは、これらの間に配置された酸化膜などによって構成される絶縁膜１１によって絶縁分離されており、それぞれ独立して電圧を制御できる構成とされている。すなわち、図中に示したように、第１、第２ゲート電極８ａ、８ｂは、別々のゲート配線を通じて外部と電気的に接続されており、それぞれに印加される電圧を独立して制御できるようになっている。なお、図中では、第１ゲート電極８ａやそれに繋がるゲート配線を“Ａ”、第２ゲート電極８ｂやそれに繋がるゲート配線を“Ｂ”として表記し、これら“Ａ”、“Ｂ”の表記に基づいて第１、第２ゲート電極８ａの状態について説明する。 The first gate electrode 8 a is formed so as to extend from a depth that is an intermediate position of the p-type base region 3 to an upper position, and the second gate electrode 8 b is an intermediate position of the p-type base region 3. It is formed from the depth to the depth reaching the n − type drift layer 2. The first gate electrode 8a and the second gate electrode 8b are insulated and separated by an insulating film 11 composed of an oxide film or the like disposed between them, and the voltage can be controlled independently. ing. That is, as shown in the figure, the first and second gate electrodes 8a and 8b are electrically connected to the outside through separate gate wirings, and the voltage applied to each can be controlled independently. It has become. In the figure, the first gate electrode 8a and the gate wiring connected thereto are indicated as “A”, the second gate electrode 8b and the gate wiring connected thereto are indicated as “B”, and these “A” and “B” are indicated as “A” and “B”. Based on this, the state of the first and second gate electrodes 8a will be described.

このような構造により、トレンチ６の側面に位置するｐ型ベース領域３に反転層を形成することによりｎ+型不純物領域４とｎ-型ドリフト層２およびドレイン領域に相当するｎ+型の半導体基板１を通じてソース−ドレイン間に電流を流す縦型ＭＯＳＦＥＴと、ｐ型ベース領域３とｎ-型ドリフト層２との間に形成されるＰＮ接合を利用したＦＷＤとを備えた半導体装置が構成されている。 This structure, n + -type impurity region 4 and the n by forming an inversion layer in the p-type base region 3 located on the sides of the trench 6 - corresponds to the type drift layer 2 and the drain region n + -type semiconductor A semiconductor device including a vertical MOSFET that allows current to flow between a source and a drain through a substrate 1 and an FWD that uses a PN junction formed between a p-type base region 3 and an n − -type drift layer 2 is configured. ing.

続いて、上記のように構成された縦型ＭＯＳＦＥＴおよびＦＷＤを備えた半導体装置の動作について説明する。   Next, the operation of the semiconductor device including the vertical MOSFET and FWD configured as described above will be described.

まず、第１電極９を接地すると共に第２電極１０に正の電圧を印加すると、ｐ型ベース領域３とｎ-型ドリフト層２との間に形成されるＰＮ接合は、逆電圧状態となる。このため、第１、第２ゲート電極８ａ、８ｂに電圧を印加せずにオフしている状態のときには、上記ＰＮ接合に空乏層が形成され、ソース−ドレイン間の電流は遮断される。 First, when the first electrode 9 is grounded and a positive voltage is applied to the second electrode 10, the PN junction formed between the p-type base region 3 and the n − -type drift layer 2 is in a reverse voltage state. . For this reason, when the first and second gate electrodes 8a and 8b are turned off without applying a voltage, a depletion layer is formed at the PN junction, and the current between the source and drain is cut off.

次に、縦型ＭＯＳＦＥＴをオンする際には、第１電極９を接地すると共に第２電極１０に正の電圧を印加した状態で、第１、第２ゲート電極８ａ、８ｂを共に正の電圧を印加することでオンの状態にする。これにより、第１、第２ゲート電極８ａ、８ｂの周辺において、ｐ型ベース領域３のうちトレンチ６に接している部分に反転層が形成され、ソース−ドレイン間に電流が流れる。   Next, when the vertical MOSFET is turned on, the first electrode 9 is grounded and a positive voltage is applied to the second electrode 10, and the first and second gate electrodes 8a and 8b are both positive voltages. Is turned on by applying. As a result, an inversion layer is formed in the portion of the p-type base region 3 in contact with the trench 6 around the first and second gate electrodes 8a and 8b, and current flows between the source and drain.

また、縦型ＭＯＳＦＥＴをオフし、ＦＷＤをダイオード動作させる際には、第１電極９と第２電極１０に印加する電圧をスイッチングし、第１電極９に正の電圧を印加すると共に第２電極１０を接地し、かつ、第１、第２ゲート電極８ａ、８ｂへの電圧印加を止めてオフの状態にする。これにより、ｐ型ベース領域３に反転層が形成されなくなるため、ソース−ドレイン間に形成されたＦＷＤがダイオード動作を行う。   When the vertical MOSFET is turned off and the FWD is diode-operated, the voltage applied to the first electrode 9 and the second electrode 10 is switched, and a positive voltage is applied to the first electrode 9 and the second electrode is applied. 10 is grounded, and the voltage application to the first and second gate electrodes 8a and 8b is stopped to turn it off. As a result, since the inversion layer is not formed in the p-type base region 3, the FWD formed between the source and the drain performs a diode operation.

このように、縦型ＭＯＳＦＥＴをオンするときと、縦型ＭＯＳＦＥＴをオフしてＦＷＤをダイオード動作させるときとをスイッチングすることで、本実施形態の半導体装置を用いたインバータによる直流−交流変換を行うことができる。   In this way, DC-AC conversion by the inverter using the semiconductor device of the present embodiment is performed by switching between when the vertical MOSFET is turned on and when the vertical MOSFET is turned off and the FWD is diode-operated. be able to.

このような動作を行うに際し、縦型ＭＯＳＦＥＴをオフしてＦＷＤをダイオード動作させているときから縦型ＭＯＳＦＥＴをオンに切り替える直前に、リカバリ損失を低減するための制御を行う。この制御方法について、図２および図３に示す半導体装置の動作を示した模式図と図４に示す動作中のタイミングチャートを参照して説明する。   In performing such an operation, control is performed to reduce recovery loss immediately after switching the vertical MOSFET on after the vertical MOSFET is turned off and the FWD is diode-operated. This control method will be described with reference to a schematic diagram showing the operation of the semiconductor device shown in FIGS. 2 and 3 and a timing chart during the operation shown in FIG.

図２（ａ）は、縦型ＭＯＳＦＥＴをオフしてＦＷＤをダイオード動作させている状態を示している。この状態は、図４の期間Ｔ１として表され、ソース−ドレイン間には、ｐ型ベース領域３とｎ-型ドリフト層２との間に形成されるＰＮ接合を利用したＦＷＤが形成されているため、第１電極９に正の電圧、第２電極１０に負の電圧を印加すると、ＦＷＤがオンし、過剰キャリアがＰＮ接合部に注入されていく。この際には、第１、第２ゲート電極８ａ、８ｂには共にゲート電圧を印加していないオフの状態とされている。この状態から図２（ｂ）に示す制御を行うことにより、以下の動作が行われる。 FIG. 2A shows a state where the vertical MOSFET is turned off and the FWD is diode-operated. This state is represented as a period T1 in FIG. 4, and an FWD using a PN junction formed between the p-type base region 3 and the n − -type drift layer 2 is formed between the source and the drain. Therefore, when a positive voltage is applied to the first electrode 9 and a negative voltage is applied to the second electrode 10, the FWD is turned on and excess carriers are injected into the PN junction. At this time, the gate voltage is not applied to the first and second gate electrodes 8a and 8b. By performing the control shown in FIG. 2B from this state, the following operation is performed.

具体的には、図４の期間Ｔ２の初期時においては、図２（ｂ）に示すように、第２ゲート電極８ｂをオフのままにしつつ、第１ゲート電極８ａに正の電圧を印加して第１ゲート電極８ａをオンの状態にする。これにより、第１ゲート電極８ａの周辺にｐ型ベース領域３内の少数キャリアである電子が引き寄せられ、トレンチ６の側面のうち第１ゲート電極８ａと対応する場所に反転層１２が形成される。   Specifically, at the initial stage of the period T2 in FIG. 4, as shown in FIG. 2B, a positive voltage is applied to the first gate electrode 8a while the second gate electrode 8b is kept off. Thus, the first gate electrode 8a is turned on. As a result, electrons that are minority carriers in the p-type base region 3 are attracted to the periphery of the first gate electrode 8a, and the inversion layer 12 is formed at a location corresponding to the first gate electrode 8a on the side surface of the trench 6. .

また、図４の期間Ｔ２の後半においては、図２（ｃ）に示すように、ｐ型ベース領域３内の少数キャリアが減少したことで、電荷中性条件からｐ型ベース領域３内の多数キャリアである正孔も少なくなる。したがって、ｐ型ベース領域３は従来の抵抗成分以上となり、注入効率が低下する。その結果、ＦＷＤのＶｆも増加して、過剰キャリア注入が抑制されるか、もしくは、反転層１２内の多数キャリアがｐ型ベース領域３内の多数キャリアと再結合する。   Further, in the latter half of the period T2 in FIG. 4, as shown in FIG. 2C, the minority carriers in the p-type base region 3 are reduced, so that the majority in the p-type base region 3 is obtained from the charge neutrality condition. The number of holes that are carriers is also reduced. Therefore, the p-type base region 3 becomes more than the conventional resistance component, and the injection efficiency is lowered. As a result, Vf of FWD also increases and excessive carrier injection is suppressed, or majority carriers in the inversion layer 12 recombine with majority carriers in the p-type base region 3.

続いて、図３（ａ）に示すように、過剰キャリア注入が抑制されたことで、元々ｎ-型ドリフト層２に多量に注入されていることで溜まっていた過剰キャリアがライフタイムのため、存在し切れなくなって消滅していく。すなわち、従来のように通常のダイオード動作が行われる場合には、ｎ-型ドリフト層２内の過剰キャリアが多量に注入される状態であったため、過剰キャリアが減少していかなかったが、過剰キャリア注入を抑制することで、過剰キャリアを減少させることが可能となる。 Subsequently, as shown in FIG. 3A, since excessive carrier injection is suppressed, excess carriers originally accumulated in a large amount in the n − -type drift layer 2 are lifetimes. It doesn't exist and disappears. That is, when normal diode operation is performed as in the prior art, excessive carriers in the n − -type drift layer 2 are in a large amount injected, and thus the excess carriers have not been reduced. By suppressing carrier injection, excess carriers can be reduced.

このようにｎ-型ドリフト層２内の過剰キャリアが少なくなったところで、図３（ｂ）に示すように第１電極９と第２電極１０に印加する電圧をスイッチングする。すなわち、第１電極９の負の電圧、第２電極１０に正の電圧を印加するという逆電圧印加を行う。これにより、図４の期間Ｔ３において、リカバリ動作が行われ、逆回復電荷Ｑｒｒが発生するが、ｎ-型ドリフト層２内の過剰キャリアが少ないため、上記した第１ゲート電極８ａのみをオンの状態にして過剰キャリア注入を抑制していない場合と比べて、逆回復電荷Ｑｒｒを十分に小さな値にすることが可能となる。そして、第１、第２ゲート電極８ａ、８ｂに対して共に正の電圧を印加してオンの状態にすることで、図４の期間Ｔ４において、第１、第２ゲート電極８ａ、８ｂの周辺において、ｐ型ベース領域３のうちトレンチ６に接している部分に反転層が形成され、ソース−ドレイン間に電流が流れ、縦型ＭＯＳＦＥＴをオンさせることができる。 Thus, when the excess carriers in the n − type drift layer 2 are reduced, the voltages applied to the first electrode 9 and the second electrode 10 are switched as shown in FIG. That is, reverse voltage application is performed in which a negative voltage of the first electrode 9 and a positive voltage are applied to the second electrode 10. Thus, in the period T3 in FIG. 4, the recovery operation is performed, although the reverse recovery charge Qrr occurs, n - since less excess carriers of the type drift layer 2, only the on the first gate electrode 8a as described above Compared to the case where excessive carrier injection is not suppressed in the state, the reverse recovery charge Qrr can be set to a sufficiently small value. Then, by applying a positive voltage to both the first and second gate electrodes 8a and 8b to turn them on, the periphery of the first and second gate electrodes 8a and 8b in the period T4 in FIG. In FIG. 5, an inversion layer is formed in a portion of the p-type base region 3 that is in contact with the trench 6, and a current flows between the source and drain so that the vertical MOSFET can be turned on.

以上説明したように、本実施形態では、ゲート電極８を深さの異なる第１、第２ゲート電極８ａ、８ｂを備えたダブルゲート構造としている。このため、第１、第２ゲート電極８ａ、８ｂのうちの第１ゲート電極８ａのみをオンさせることで、ｐ型ベース領域３に対して反転層１２を形成しながらも、その反転層１２がｎ-型ドリフト層２とｎ+型不純物領域４とを繋ぐ深さまでは形成されないようにすることができる。このため、第１ゲート電極８ａを過剰キャリア注入抑制ゲートとして機能させることが可能となる。 As described above, in the present embodiment, the gate electrode 8 has a double gate structure including the first and second gate electrodes 8a and 8b having different depths. Therefore, by turning on only the first gate electrode 8a of the first and second gate electrodes 8a, 8b, the inversion layer 12 is formed while the inversion layer 12 is formed on the p-type base region 3. The n − type drift layer 2 and the n + type impurity region 4 can be prevented from being formed deep. Therefore, the first gate electrode 8a can function as an excessive carrier injection suppression gate.

具体的には、ＦＷＤをダイオード動作させているタイミングから縦型ＭＯＳＦＥＴをオンさせるタイミングへの切り替えの際に、第１ゲート電極８ａのみをオンさせるという制御を行うようにしている。これにより、ＦＷＤをダイオード動作させているタイミングから縦型ＭＯＳＦＥＴをオンさせるタイミングへの切り替えの際に、過剰キャリアが注入されることを抑制して、ｎ-型ドリフト層２内に存在していた過剰キャリアを減少させることが可能となり、リカバリ損失を低減することが可能となる。 Specifically, control is performed to turn on only the first gate electrode 8a when switching from the timing at which the FWD is diode-operated to the timing at which the vertical MOSFET is turned on. Thereby, when switching from the timing at which the FWD is diode-operated to the timing at which the vertical MOSFET is turned on, excessive carriers are suppressed from being injected and exist in the n − -type drift layer 2. Excess carriers can be reduced, and recovery loss can be reduced.

そして、このような構造の半導体装置によれば、第１ゲート電極８ａにのみ正の電圧を印加して反転層を形成し、第２ゲート電極８ｂには何ら電圧を印加しないでリカバリ損失の低減を図ることができるため、第２ゲート電極８ｂに対してノイズによるゲート電圧が印加されても、縦型ＭＯＳＦＥＴをオンさせる閾値を超えにくい。したがって、ノイズによるセルフターンオンが生じ難い構造の半導体装置とすることが可能となる。   According to the semiconductor device having such a structure, an inversion layer is formed by applying a positive voltage only to the first gate electrode 8a, and recovery loss is reduced without applying any voltage to the second gate electrode 8b. Therefore, even if a gate voltage due to noise is applied to the second gate electrode 8b, it is difficult to exceed the threshold value for turning on the vertical MOSFET. Therefore, a semiconductor device having a structure in which self-turn-on due to noise hardly occurs can be obtained.

なお、このように形成される半導体装置の製造方法は、基本的には、従来のようにゲート電極８を１層構造とする場合とほぼ同様であるが、ダブルゲート構造を形成する工程について変更すればよい。   The manufacturing method of the semiconductor device formed in this way is basically the same as the conventional case where the gate electrode 8 has a single layer structure, but the process for forming the double gate structure is changed. do it.

具体的には、トレンチ６の形成後に、熱酸化等によってゲート絶縁膜７を形成したあと、ドープトＰｏｌｙ−Ｓｉを成膜することでトレンチ６内を埋め込むようにゲート電極８を形成するが、このときドープトＰｏｌｙ−Ｓｉをｐ型ベース領域３の上部よりも深い位置までエッチバックされるようにする。その後、熱酸化等によって絶縁膜１１を形成したのち、再びドープトＰｏｌｙ−Ｓｉを成膜することでトレンチ６内を埋込み、今度はドープトＰｏｌｙ−Ｓｉがｐ型ベース領域３の上部よりも高い位置まで残るようにエッチバックを行う。このようにして、ダブルゲート構造を構成することができる。   Specifically, after the formation of the trench 6, the gate insulating film 7 is formed by thermal oxidation or the like, and then doped Poly-Si is formed to form the gate electrode 8 so as to fill the trench 6. Sometimes, the doped Poly-Si is etched back to a position deeper than the upper portion of the p-type base region 3. After that, after forming the insulating film 11 by thermal oxidation or the like, the doped poly-Si is formed again to fill the trench 6, and this time the doped poly-Si is higher than the upper part of the p-type base region 3. Etch back so that it remains. In this way, a double gate structure can be configured.

また、本実施形態のようなダブルゲート構造では、第１ゲート電極８ａと第２ゲート電極８ｂをそれぞれ別々にゲート配線を引き出すことになる。このため、例えば、図５に示すトレンチゲート構造の斜視模式図に示すように、トレンチ６の長手方向の途中（例えば中央位置）において第２ゲート電極８ｂが基板表面まで形成されるようにし、この位置でゲート配線を引き出すように、もしくは、この位置にパッドを形成するようにすれば良い。第２ゲート電極８ｂを部分的に基板表面まで形成されるようにするには、エッチバックの際に、その部分にエッチングマスクを配置しておくことにより実現できる。   Further, in the double gate structure as in the present embodiment, the gate wiring is drawn out separately for each of the first gate electrode 8a and the second gate electrode 8b. Therefore, for example, as shown in the schematic perspective view of the trench gate structure shown in FIG. 5, the second gate electrode 8b is formed up to the substrate surface in the middle of the trench 6 in the longitudinal direction (for example, the center position). The gate wiring may be pulled out at a position or a pad may be formed at this position. The formation of the second gate electrode 8b partially up to the substrate surface can be realized by arranging an etching mask in that portion during the etch back.

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態の半導体装置は、第１実施形態に対してトレンチゲート構造の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。 (Second Embodiment)
A second embodiment of the present invention will be described. The semiconductor device of the present embodiment is obtained by changing the configuration of the trench gate structure with respect to the first embodiment, and the other parts are the same as those of the first embodiment. Therefore, only the parts different from the first embodiment will be described. To do.

図６は、本実施形態にかかる縦型ＭＯＳＦＥＴおよびＦＷＤを形成した半導体装置の断面図である。この図を参照して、本実施形態の半導体装置について説明する。   FIG. 6 is a cross-sectional view of the semiconductor device in which the vertical MOSFET and the FWD according to the present embodiment are formed. With reference to this figure, the semiconductor device of this embodiment will be described.

図６に示すように、本実施形態では、トレンチ６の深さをセル内で変えることにより、ゲート電極８を異なる位置において深さを変えた第１、第２ゲート電極８ｃ、８ｄにて構成している。第１ゲート電極８ｃは、過剰キャリア注入抑制ゲートとして機能するもので、第２ゲート電極８ｄよりも深さが浅く、ｎ-型ドリフト層２まで達しない深さとされている。第２ゲート電極８ｄは、ＭＯＳＦＥＴ駆動用ゲートとして機能するもので、ｎ-型ドリフト層２に達する深さとされている。 As shown in FIG. 6, in this embodiment, the depth of the trench 6 is changed in the cell, so that the gate electrode 8 is constituted by the first and second gate electrodes 8c and 8d having different depths at different positions. doing. The first gate electrode 8c functions as an excess carrier injection suppression gate, and has a depth shallower than the second gate electrode 8d and does not reach the n − type drift layer 2. The second gate electrode 8d functions as a MOSFET driving gate and has a depth reaching the n − type drift layer 2.

このように、ゲート電極８を異なる位置において深さを変えて形成した第１、第２ゲート電極８ｃ、８ｄとする場合にも、第１ゲート電極８ｃを第１実施形態で説明した第１ゲート電極８ａと同様に動作させると共に、第２ゲート電極８ｄを第１実施形態で説明した第２ゲート電極８ｂと同様に動作させることにより、第１実施形態と同様の効果を得ることができる。   As described above, even when the gate electrode 8 is the first and second gate electrodes 8c and 8d formed by changing the depth at different positions, the first gate electrode 8c described in the first embodiment is used as the first gate electrode 8c. By operating in the same manner as the electrode 8a and operating the second gate electrode 8d in the same manner as the second gate electrode 8b described in the first embodiment, the same effects as in the first embodiment can be obtained.

なお、本実施形態のような構造の半導体装置は、基本的には従来のトレンチゲート構造の縦型ＭＯＳＦＥＴを備えた半導体装置の製造方法と同様の手法によって形成されるが、第１ゲート電極８ｃと第２ゲート電極８ｄが配置されるトレンチ６の深さが異なっていることから、これらを別々のエッチングマスクを用いて形成することになる。それ以外の工程については、従来のトレンチゲート構造の縦型ＭＯＳＦＥＴを備えた半導体装置の製造方法と同様である。   The semiconductor device having the structure as in the present embodiment is basically formed by the same method as the manufacturing method of the semiconductor device provided with the conventional vertical MOSFET having the trench gate structure, but the first gate electrode 8c. Since the depth of the trench 6 in which the second gate electrode 8d is disposed is different, these are formed using separate etching masks. Other processes are the same as those in the method of manufacturing a semiconductor device including a conventional vertical MOSFET having a trench gate structure.

（第３実施形態）
本発明の第３実施形態について説明する。本実施形態の半導体装置も、第１実施形態に対してトレンチゲート構造の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。 (Third embodiment)
A third embodiment of the present invention will be described. The semiconductor device according to the present embodiment is also obtained by changing the configuration of the trench gate structure with respect to the first embodiment, and is otherwise the same as the first embodiment. Therefore, only the parts different from the first embodiment will be described. To do.

図７は、本実施形態にかかる縦型ＭＯＳＦＥＴおよびＦＷＤを形成した半導体装置の断面図である。この図を参照して、本実施形態の半導体装置について説明する。   FIG. 7 is a cross-sectional view of the semiconductor device in which the vertical MOSFET and the FWD according to the present embodiment are formed. With reference to this figure, the semiconductor device of this embodiment will be described.

図７に示すように、本実施形態では、ゲート電極８の深さについてはすべて同じ深さとしているが、ゲート電極８の周囲の構成を変えることで、過剰キャリア注入抑制ゲートとして機能する第１ゲート電極８ｅと、ＭＯＳＦＥＴ駆動用ゲートとして機能する第２ゲート電極８ｆを構成している。   As shown in FIG. 7, in the present embodiment, the depth of the gate electrode 8 is all the same, but by changing the configuration around the gate electrode 8, the first functioning as an excess carrier injection suppression gate. A gate electrode 8e and a second gate electrode 8f functioning as a MOSFET driving gate are configured.

具体的には、第１ゲート電極８ｅの周囲に形成されるゲート絶縁膜７の厚みを変化させており、ゲート絶縁膜７のうちｐ型ベース領域３の上部よりも下方かつｎ-型ドリフト層２よりも上方に位置する部分であって、ｐ型ベース領域３の上部から所定距離離間した中間位置より深い部分（第１部分）７ａの厚みがそれよりも浅い部分（第２部分）７ｂよりも厚くなるようにしている。つまり、ゲート絶縁膜７の厚みを変えることにより、厚みが厚くされている部分７ａにおいて、厚みが薄くされている部分７ｂと比較して、反転層の形成により縦型ＭＯＳＦＥＴをオンさせることができる閾値が高くなるようにしている。 Specifically, the thickness of the gate insulating film 7 formed around the first gate electrode 8e is changed, and below the upper portion of the p-type base region 3 in the gate insulating film 7 and the n − -type drift layer. 2, a portion deeper than an intermediate position (first portion) 7 a that is a predetermined distance away from the upper portion of the p-type base region 3, and a portion shallower than that (second portion) 7 b. Also try to be thicker. That is, by changing the thickness of the gate insulating film 7, the vertical MOSFET can be turned on by forming the inversion layer in the thickened portion 7a as compared to the thinned portion 7b. The threshold is increased.

これにより、第１ゲート電極８ｅに正の電圧を印加したときに、ゲート絶縁膜７の厚みが薄くされた部分７ｂでは反転層が形成され、厚みが厚くされた部分７ａでは反転層が形成されないようにすることができる。つまり、第１ゲート電極８ｅの周囲において、ｎ-型ドリフト層２まで達しない深さの反転層のみを形成することができる。したがって、本実施形態のような構造の半導体装置でも、第１ゲート電極８ｅを第１実施形態で説明した第１ゲート電極８ａと同様に動作させると共に、第２ゲート電極８ｆを第１実施形態で説明した第２ゲート電極８ｂと同様に動作させることにより、第１実施形態と同様の効果を得ることができる。 Thereby, when a positive voltage is applied to the first gate electrode 8e, the inversion layer is formed in the portion 7b where the thickness of the gate insulating film 7 is reduced, and the inversion layer is not formed in the portion 7a where the thickness is increased. Can be. That is, only the inversion layer having a depth that does not reach the n − type drift layer 2 can be formed around the first gate electrode 8e. Therefore, even in the semiconductor device having the structure as in the present embodiment, the first gate electrode 8e is operated in the same manner as the first gate electrode 8a described in the first embodiment, and the second gate electrode 8f is operated in the first embodiment. By operating in the same manner as the second gate electrode 8b described, the same effect as in the first embodiment can be obtained.

なお、本実施形態のような構造の半導体装置も、基本的には従来のトレンチゲート構造の縦型ＭＯＳＦＥＴを備えた半導体装置の製造方法と同様の手法によって形成されるが、ゲート絶縁膜７の形成前に、第１ゲート電極８ｅが形成されるトレンチ６の底部にダメージ層を形成する工程を行うようにしている。図８は、この工程を示した断面図である。まず、図８（ａ）に示すように、ｐ型ベース領域３の表面に図示しないマスクを配置してエッチングすることでトレンチ６を形成する。次に、図８（ｂ）に示すように、第１ゲート電極８ｅが形成されるトレンチ６の底部に酸素イオン（Ｏ+）やアルゴンイオン（Ａｒ+）のイオン注入を行う。これにより、図８（ｃ）に示すように、トレンチ６の底部にダメージ層２０が形成される。そして、図８（ｄ）に示すように、熱酸化によってゲート絶縁膜７を形成すると、ダメージ層２０が形成された場所で酸化レートが他の場所よりも早くなり、トレンチ６の底部側の部分７ａにおいてそれよりも上方の部分７ｂよりも厚くなるようにゲート絶縁膜７が形成される。この後は、従来と同様の工程を行うことで、本実施形態の半導体装置を製造することができる。 The semiconductor device having the structure as in the present embodiment is also basically formed by the same method as the manufacturing method of the semiconductor device provided with the conventional vertical MOSFET having the trench gate structure. Before the formation, a step of forming a damage layer at the bottom of the trench 6 where the first gate electrode 8e is formed is performed. FIG. 8 is a cross-sectional view showing this process. First, as shown in FIG. 8A, a trench 6 is formed by disposing a mask (not shown) on the surface of the p-type base region 3 and etching it. Next, as shown in FIG. 8B, oxygen ions (O + ) and argon ions (Ar + ) are implanted into the bottom of the trench 6 where the first gate electrode 8e is formed. As a result, a damage layer 20 is formed at the bottom of the trench 6 as shown in FIG. Then, as shown in FIG. 8D, when the gate insulating film 7 is formed by thermal oxidation, the oxidation rate becomes faster at the place where the damaged layer 20 is formed than at other places, and the portion on the bottom side of the trench 6 In 7a, gate insulating film 7 is formed so as to be thicker than portion 7b above it. Thereafter, the semiconductor device of this embodiment can be manufactured by performing the same process as the conventional one.

ここで、図８では、ｐ型ベース領域３の表層部にｎ+型不純物領域４やｐ+型コンタクト領域５を形成する前にトレンチ６を形成する場合について説明したが、これらを形成した後にトレンチ６を形成しても良い。また、ダメージ層２０を形成するためのイオン注入についても、トレンチ６の形成後に限らず、トレンチ６の形成前に行っても良い。 Here, FIG. 8 illustrates the case where the trench 6 is formed before forming the n + -type impurity region 4 and the p + -type contact region 5 in the surface layer portion of the p-type base region 3. The trench 6 may be formed. Further, the ion implantation for forming the damaged layer 20 is not limited to after the trench 6 is formed, but may be performed before the trench 6 is formed.

（第４実施形態）
本発明の第４実施形態について説明する。本実施形態の半導体装置も、第１実施形態に対してトレンチゲート構造の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。 (Fourth embodiment)
A fourth embodiment of the present invention will be described. The semiconductor device according to the present embodiment is also obtained by changing the configuration of the trench gate structure with respect to the first embodiment, and is otherwise the same as the first embodiment. Therefore, only the parts different from the first embodiment will be described. To do.

図９は、本実施形態にかかる縦型ＭＯＳＦＥＴおよびＦＷＤを形成した半導体装置の断面図である。この図を参照して、本実施形態の半導体装置について説明する。   FIG. 9 is a cross-sectional view of the semiconductor device in which the vertical MOSFET and the FWD according to the present embodiment are formed. With reference to this figure, the semiconductor device of this embodiment will be described.

図９に示すように、本実施形態も、ゲート電極８の深さについてはすべて同じ深さとしているが、ゲート電極８の周囲の構成を変えることで、過剰キャリア注入抑制ゲートとして機能する第１ゲート電極８ｇと、ＭＯＳＦＥＴ駆動用ゲートとして機能する第２ゲート電極８ｈを構成している。   As shown in FIG. 9, in the present embodiment as well, the depth of the gate electrode 8 is all the same, but the first structure that functions as an excess carrier injection suppression gate by changing the configuration around the gate electrode 8. A gate electrode 8g and a second gate electrode 8h functioning as a MOSFET driving gate are configured.

具体的には、第１ゲート電極８ｇの周囲におけるトレンチ６の側面と接する位置に、不純物濃度が異なるｐ-型領域（第１領域）３０とｐ+型領域（第２領域）３１とを備えた構造としている。ｐ-型領域３０は、ｐ型ベース領域３の上部よりも下方かつｎ-型ドリフト層２よりも上方に位置する部分に形成され、ｐ+型領域３１は、ｐ-型領域３０よりも深く、かつ、ｐ型ベース領域３の上部から所定距離離間した位置よりｎ-型ドリフト層２に達する深さまで形成されている。このように、不純物濃度が異なるｐ-型領域３０とｐ+型領域３１とを形成しているため、ｐ+型領域３１において、ｐ-型領域３０と比較して、反転層が形成されて縦型ＭＯＳＦＥＴをオンさせる閾値が高くなるようにしている。 Specifically, a p − type region (first region) 30 and a p + type region (second region) 31 having different impurity concentrations are provided at positions in contact with the side surfaces of the trench 6 around the first gate electrode 8g. Structure. The p − type region 30 is formed in a portion located below the upper portion of the p type base region 3 and above the n − type drift layer 2, and the p + type region 31 is deeper than the p − type region 30. And a depth reaching the n − type drift layer 2 from a position spaced a predetermined distance from the upper part of the p-type base region 3. Thus, since the p − type region 30 and the p + type region 31 having different impurity concentrations are formed, an inversion layer is formed in the p + type region 31 as compared with the p − type region 30. The threshold for turning on the vertical MOSFET is increased.

これにより、第１ゲート電極８ｇに正の電圧を印加したときに、ｐ-型領域３０では反転層が形成され、ｐ+型領域３１では反転層が形成されないようにすることができる。したがって、本実施形態のような構造の半導体装置でも、第１ゲート電極８ｇを第１実施形態で説明した第１ゲート電極８ａと同様に動作させると共に、第２ゲート電極８ｈを第１実施形態で説明した第２ゲート電極８ｂと同様に動作させることにより、第１実施形態と同様の効果を得ることができる。 Thereby, when a positive voltage is applied to the first gate electrode 8g, an inversion layer is formed in the p − type region 30 and no inversion layer is formed in the p + type region 31. Therefore, in the semiconductor device having the structure as in the present embodiment, the first gate electrode 8g is operated in the same manner as the first gate electrode 8a described in the first embodiment, and the second gate electrode 8h is operated in the first embodiment. By operating in the same manner as the second gate electrode 8b described, the same effect as in the first embodiment can be obtained.

本実施形態のような構造の半導体装置も、基本的には従来のトレンチゲート構造の縦型ＭＯＳＦＥＴを備えた半導体装置の製造方法と同様の手法によって形成されるが、第１ゲート電極８ｅが形成されるトレンチ６を形成する前にｐ-型領域３０およびｐ+型領域３１の形成工程を行う。これらの形成は、ｐ-型領域３０およびｐ+型領域３１の形成予定領域が開口するマスクを用いたｐ型不純物のイオン注入および活性化によって行える。ｐ-型領域３０を形成する際とｐ+型領域３１を形成する際とで、ｐ型不純物のドーズ量およびイオン注入エネルギーを変化させれば、不純物濃度が異なるｐ-型領域３０およびｐ+型領域３１を形成できる。 The semiconductor device having the structure as in the present embodiment is also basically formed by the same method as the manufacturing method of the semiconductor device provided with the conventional vertical MOSFET having the trench gate structure, but the first gate electrode 8e is formed. Before the trench 6 to be formed is formed, the p − type region 30 and the p + type region 31 are formed. These can be formed by ion implantation and activation of p-type impurities using a mask in which regions where the p − -type region 30 and the p + -type region 31 are to be formed are opened. If the dose and ion implantation energy of the p-type impurity are changed between the formation of the p − -type region 30 and the formation of the p + -type region 31, the p − -type region 30 and p + have different impurity concentrations. A mold region 31 can be formed.

なお、ｐ-型領域３０については、ｐ+型領域３０よりも不純物濃度が低ければよいため、ｐ型ベース領域３をそのままｐ-型領域３０として機能させても良い。つまり、ｐ+型領域３１のみを形成し、トレンチ６の側面に位置するｐ型ベース領域３のうちｐ+型領域３１よりも上方の部分をｐ-型領域３０としても良い。また、ｐ-型領域３０を形成する際には、ｐ型不純物をイオン注入する場合に限らず、ｎ型不純物をイオン注入してｐ型ベース領域３の一部のキャリア濃度を低下させることでｐ-型領域３０を形成するようにしても良い。 Since the p − type region 30 only needs to have a lower impurity concentration than the p + type region 30, the p type base region 3 may function as the p − type region 30 as it is. That is, only the p + type region 31 may be formed, and the portion above the p + type region 31 in the p type base region 3 located on the side surface of the trench 6 may be the p − type region 30. In addition, when forming the p − -type region 30, not only the p-type impurity is ion-implanted, but also the n-type impurity is ion-implanted to reduce the carrier concentration of a part of the p-type base region 3. The p − type region 30 may be formed.

（第５実施形態）
本発明の第５実施形態について説明する。本実施形態の半導体装置は、第１実施形態と同様の構造をトレンチゲート構造の横型ＭＯＳＦＥＴに適用したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。 (Fifth embodiment)
A fifth embodiment of the present invention will be described. The semiconductor device of this embodiment is obtained by applying the same structure as that of the first embodiment to a lateral MOSFET having a trench gate structure, and is otherwise the same as that of the first embodiment. Only will be described.

図１０は、本実施形態にかかるトレンチゲート構造の横型ＭＯＳＦＥＴおよびＦＷＤを備えた半導体装置を示した図であり、（ａ）はレイアウト図、（ｂ）は、（ａ）のＡ−Ａ’の断面図である。この図を参照して、本実施形態の半導体装置について説明する。   10A and 10B are diagrams showing a semiconductor device including a lateral MOSFET and FWD having a trench gate structure according to the present embodiment, in which FIG. 10A is a layout diagram, and FIG. It is sectional drawing. With reference to this figure, the semiconductor device of this embodiment will be described.

図１０に示すように、本実施形態の半導体装置は、ｎ型ドリフト層を構成するｎ型領域５０の所定領域にトレンチゲート構造の横型ＭＯＳＦＥＴおよびＦＷＤを構成する各部が形成されることで構成されている。ｎ型領域５０は、ｎ型基板によって構成されていても良いが、半導体基板内に形成されたｎ型ウェル領域などによって構成されていても良い。   As shown in FIG. 10, the semiconductor device of this embodiment is configured by forming each part constituting a lateral MOSFET and FWD having a trench gate structure in a predetermined region of an n-type region 50 constituting an n-type drift layer. ing. The n-type region 50 may be constituted by an n-type substrate, but may be constituted by an n-type well region formed in the semiconductor substrate.

ｎ型領域５０の表層部の所定領域には、所定深さのｐ型ベース領域５１が形成されていると共に、このｐ型ベース領域５１内における所定領域にｐ型ベース領域５１よりも浅いソース領域に相当するｎ+型の不純物領域５２およびｐ+型コンタクト領域５３が形成されている。これらｐ型ベース領域５１とｎ+型の不純物領域５２およびｐ+型コンタクト領域５３は、同方向を長手方向として延設されている。 A p-type base region 51 having a predetermined depth is formed in a predetermined region of the surface layer portion of the n-type region 50, and a source region shallower than the p-type base region 51 in the predetermined region in the p-type base region 51. An n + -type impurity region 52 and a p + -type contact region 53 corresponding to are formed. The p-type base region 51, the n + -type impurity region 52, and the p + -type contact region 53 extend in the same direction as the longitudinal direction.

また、ｎ型領域５０やｐ型ベース領域５１の表層部のうち、ｎ+型の不純物領域５２を挟んでｐ+型コンタクト領域５３と反対側において、ｎ+型の不純物領域５２からｐ型ベース領域５１を貫通してｎ型領域５０に達するようにトレンチ５４が形成されている。このトレンチ５４内に、ゲート絶縁膜５５を介して、第１ゲート電極５６ａおよび第２ゲート電極５６ｂを有するダブルゲート構造のゲート電極５６が形成されている。第１ゲート電極５６ａおよび第２ゲート電極５６ｂは、絶縁膜５５ａによって分離されている。第１ゲート電極５６ａは、過剰キャリア注入抑制ゲートとして機能し、ゲート絶縁膜５５を挟んでｎ+型の不純物領域５２と対向する場所からｐ型ベース領域５１の途中位置と対向する場所まで形成されている。第２ゲート電極５６ｂは、ＭＯＳＦＥＴ駆動用ゲートとして機能し、ゲート絶縁膜５５を挟んでｐ型ベース領域５１の途中位置と対向する場所からｎ型領域５０と対向する場所に達するように形成されている。 Further, in the surface layer portion of the n-type region 50 and the p-type base region 51, the n + -type impurity region 52 and the p-type base are located on the opposite side of the p + -type contact region 53 across the n + -type impurity region 52. Trench 54 is formed so as to penetrate region 51 and reach n-type region 50. A gate electrode 56 having a double gate structure having a first gate electrode 56 a and a second gate electrode 56 b is formed in the trench 54 via a gate insulating film 55. The first gate electrode 56a and the second gate electrode 56b are separated by an insulating film 55a. The first gate electrode 56a functions as an excess carrier injection suppression gate, and is formed from a location facing the n + -type impurity region 52 across the gate insulating film 55 to a location facing a midway position of the p-type base region 51. ing. The second gate electrode 56b functions as a MOSFET driving gate, and is formed so as to reach a position facing the n-type region 50 from a position facing the middle position of the p-type base region 51 with the gate insulating film 55 interposed therebetween. Yes.

さらに、ｎ型領域５０の表層部には、ｐ型ベース領域５１やｎ+型の不純物領域５２およびｐ+型コンタクト領域５３から離間して、ドレイン領域に相当するｎ+型の不純物領域５７が形成されている。そして、ｎ+型の不純物領域５２およびｐ+型コンタクト領域５３がソース電極に相当する第１電極５８と電気的に接続されると共にｎ+型の不純物領域５７がドレイン電極に相当する第２電極５９と電気的に接続され、さらに第１ゲート電極５６ａと第２ゲート電極５６ｂがそれぞれ別々のゲート配線に接続されることで印加される電圧を独立して制御できるように構成されている。 Further, an n + type impurity region 57 corresponding to the drain region is provided on the surface layer portion of the n type region 50 so as to be separated from the p type base region 51, the n + type impurity region 52, and the p + type contact region 53. Is formed. The n + -type impurity region 52 and the p + -type contact region 53 are electrically connected to the first electrode 58 corresponding to the source electrode, and the n + -type impurity region 57 is the second electrode corresponding to the drain electrode. 59, and the first gate electrode 56a and the second gate electrode 56b are connected to different gate wirings, respectively, so that the applied voltage can be controlled independently.

このような構造により、トレンチゲート構造の横型ＭＯＳＦＥＴとＦＷＤとが並列接続された半導体装置が構成されている。この半導体装置では、トレンチゲート構造の横型ＭＯＳＦＥＴは、第１ゲート電極５６ａおよび第２ゲート電極５６ｂの双方に対して正電圧を印加することにより、ゲート電極５６の側面に位置するｐ型ベース領域５１にチャネルが形成されることで、第１電極５８と第２電極５９との間において、基板水平方向（横方向）に電流を流すという動作を行う。このような構造の半導体装置は、電流を流す方向が第１実施形態のような基板垂直方向（縦方向）と異なるが、それ以外の基本動作については第１実施形態と同様である。   With such a structure, a semiconductor device in which a lateral MOSFET having a trench gate structure and a FWD are connected in parallel is configured. In this semiconductor device, the lateral MOSFET having a trench gate structure applies a positive voltage to both the first gate electrode 56 a and the second gate electrode 56 b, whereby the p-type base region 51 located on the side surface of the gate electrode 56. As a result of the channel being formed, an operation is performed between the first electrode 58 and the second electrode 59 so that a current flows in the substrate horizontal direction (lateral direction). The semiconductor device having such a structure is different from the substrate vertical direction (vertical direction) as in the first embodiment in the direction of current flow, but the other basic operations are the same as those in the first embodiment.

以上説明したように、第１実施形態と同様の構造をトレンチゲート構造の横型ＭＯＳＦＥＴに適用することも可能である。このような構造としても、第１実施形態と同様の効果を得ることができる。   As described above, the same structure as that of the first embodiment can be applied to the lateral MOSFET having the trench gate structure. Even with such a structure, the same effect as in the first embodiment can be obtained.

なお、本実施形態のような構造の半導体装置は、基本的には従来のトレンチゲート構造の横型ＭＯＳＦＥＴを備えた半導体装置の製造方法と同様の手法によって形成されるが、第１ゲート電極５６ａと第２ゲート電極５６ｂおよび絶縁膜５５ａの形成方法について異なる。例えば、ドープトＰｏｌｙ−Ｓｉをパターニングして第１、第２ゲート電極５６ａ、５６ｂを同時に形成したのち、その後、これらの上方を層間絶縁膜で覆う際に、第１、第２ゲート電極５６ａ、５６ｂの間にも入り込ませることで絶縁膜５５ａを形成する。このようにすれば、図１０に示すトレンチゲート構造の横型ＭＯＳＦＥＴを製造することができる。   The semiconductor device having the structure as in the present embodiment is basically formed by the same method as the manufacturing method of a semiconductor device having a lateral MOSFET having a conventional trench gate structure, but the first gate electrode 56a and The formation method of the second gate electrode 56b and the insulating film 55a is different. For example, after patterning doped Poly-Si to form first and second gate electrodes 56a and 56b at the same time, and then covering the upper part with an interlayer insulating film, the first and second gate electrodes 56a and 56b are formed. The insulating film 55a is formed by entering between the two. In this way, the lateral MOSFET having the trench gate structure shown in FIG. 10 can be manufactured.

（第６実施形態）
本発明の第６実施形態について説明する。本実施形態の半導体装置は、第２実施形態と同様の構造を第５実施形態で説明したようなトレンチゲート構造の横型ＭＯＳＦＥＴに適用したものである。本実施形態の半導体装置の基本構造については第５実施形態と同様であるため、第５実施形態と異なる部分についてのみ説明する。 (Sixth embodiment)
A sixth embodiment of the present invention will be described. The semiconductor device of this embodiment is obtained by applying the same structure as that of the second embodiment to a lateral MOSFET having a trench gate structure as described in the fifth embodiment. Since the basic structure of the semiconductor device of this embodiment is the same as that of the fifth embodiment, only the parts different from the fifth embodiment will be described.

図１１は、本実施形態にかかるトレンチゲート構造の横型ＭＯＳＦＥＴおよびＦＷＤを備えた半導体装置を示した図であり、（ａ）はレイアウト図、（ｂ）は、（ａ）のＢ−Ｂ’の断面図、（ｃ）は、（ａ）のＣ−Ｃ’の断面図である。この図を参照して、本実施形態の半導体装置について説明する。   FIG. 11 is a view showing a semiconductor device provided with a lateral MOSFET and FWD having a trench gate structure according to the present embodiment. FIG. 11A is a layout diagram, and FIG. 11B is a view taken along line BB ′ of FIG. Sectional drawing (c) is a sectional view taken along the line CC ′ of (a). With reference to this figure, the semiconductor device of this embodiment will be described.

図１１に示すように、本実施形態の半導体装置は、トレンチ５４の長さをセル内で変えることにより、ゲート電極５６を異なる位置において長さを変えた第１、第２ゲート電極５６ｃ、５６ｄにて構成している。第１ゲート電極５６ｃは、過剰キャリア注入抑制ゲートとして機能するもので、第２ゲート電極５６ｄよりも長さが短く、ｎ+型の不純物領域５２からｎ+型の不純物領域５７側に向けて延設されているものの、ｎ型領域５０まで達せず、ゲート絶縁膜５５を挟んでｎ+型の不純物領域５２と対向する場所からｐ型ベース領域５１の途中位置と対向する場所までで終端する長さとされている。第２ゲート電極５６ｄは、ＭＯＳＦＥＴ駆動用ゲートとして機能するもので、ゲート絶縁膜５５を挟んでｎ+型の不純物領域５２と対向する場所からｎ型領域５０と対向する場所まで達する長さとされている。 As shown in FIG. 11, in the semiconductor device of this embodiment, the first and second gate electrodes 56c and 56d are obtained by changing the length of the trench 54 in the cell to change the length of the gate electrode 56 at different positions. It consists of. The first gate electrode 56c is intended to function as an excess carrier injection inhibiting gate is shorter in length than the second gate electrode 56d, toward the n + -type impurity regions 52 to the n + -type impurity region 57 side of the extension Although it is provided, the length does not reach the n-type region 50 and terminates from a location facing the n + -type impurity region 52 across the gate insulating film 55 to a location facing the middle position of the p-type base region 51. It is said. The second gate electrode 56d functions as a MOSFET driving gate, and has a length extending from a position facing the n + -type impurity region 52 to a position facing the n-type region 50 with the gate insulating film 55 interposed therebetween. Yes.

このように、ゲート電極５６を異なる位置において長さを変えて形成した第１、第２ゲート電極５６ｃ、５６ｄとする場合にも、第１ゲート電極５６ｃを第５実施形態で説明した第１ゲート電極５６ａと同様に動作させると共に、第２ゲート電極５６ｄを第５実施形態で説明した第２ゲート電極５６ｂと同様に動作させることにより、第５実施形態と同様の効果を得ることができる。   As described above, even when the first and second gate electrodes 56c and 56d are formed with different lengths at different positions, the first gate electrode 56c is the first gate described in the fifth embodiment. By operating in the same manner as the electrode 56a and operating the second gate electrode 56d in the same manner as the second gate electrode 56b described in the fifth embodiment, the same effects as in the fifth embodiment can be obtained.

なお、本実施形態のような構造の半導体装置は、基本的には従来のトレンチゲート構造の横型ＭＯＳＦＥＴを備えた半導体装置の製造方法と同様の手法によって形成されるが、マスクパターンの設計により、第１ゲート電極５６ｃと第２ゲート電極５６ｄが配置されるトレンチ５４の長さを変えるようにする。それ以外の工程については、従来のトレンチゲート構造の横型ＭＯＳＦＥＴを備えた半導体装置の製造方法と同様である。   The semiconductor device having the structure as in the present embodiment is basically formed by the same method as the manufacturing method of the semiconductor device including the conventional lateral MOSFET having the trench gate structure, but by designing the mask pattern, The length of the trench 54 in which the first gate electrode 56c and the second gate electrode 56d are disposed is changed. Other processes are the same as those in the method of manufacturing a semiconductor device including a conventional lateral MOSFET having a trench gate structure.

（第７実施形態）
本発明の第７実施形態について説明する。本実施形態の半導体装置は、第１実施形態と同様の構造を縦型ＭＯＳＦＥＴではなく縦型ＩＧＢＴに対して適用したものである。本実施形態の半導体装置の基本構造については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。 (Seventh embodiment)
A seventh embodiment of the present invention will be described. In the semiconductor device of this embodiment, the same structure as that of the first embodiment is applied to a vertical IGBT instead of a vertical MOSFET. Since the basic structure of the semiconductor device of this embodiment is the same as that of the first embodiment, only the parts different from the first embodiment will be described.

図１２は、本実施形態にかかるトレンチゲート構造の縦型ＩＧＢＴおよびＦＷＤの断面図である。この図に示されるように、本実施形態では、半導体基板１をｎ+型不純物領域１ａとｐ+型不純物領域１ｂとを例えば交互にストライプ状に形成した構造としている。ｎ+型不純物領域１ａとｐ+型不純物領域１ｂは、半導体基板１をｎ+型で構成しておいてｐ+型不純物領域１ｂをイオン注入などによって形成する手法、もしくは半導体基板１をｐ+型で構成しておいてｎ+型不純物領域１ａをイオン注入などによって形成する手法等によって形成できる。 FIG. 12 is a cross-sectional view of a vertical IGBT and FWD having a trench gate structure according to this embodiment. As shown in this figure, in the present embodiment, the semiconductor substrate 1 has a structure in which n + -type impurity regions 1a and p + -type impurity regions 1b are alternately formed in a stripe shape, for example. n + -type impurity regions 1a and the p + -type impurity regions 1b, a method formed by a semiconductor substrate 1 of p + -type impurity regions 1b in advance constituted by the n + type ion implantation, etc., or a semiconductor substrate 1 p + The n + -type impurity region 1a can be formed by ion implantation or the like.

このような構造とすれば、ｎ+型不純物領域１ａとｎ-型ドリフト層２およびｐ型ベース領域３とｐ+型コンタクト領域５とによるＰＮ接合によってＦＷＤを構成し、ｐ+型不純物領域１ｂとｎ-型ドリフト層２とｐ型ベース領域３とｎ+型不純物領域４およびトレンチゲート構造によって縦型ＩＧＢＴを構成することができる。 With such a structure, an FWD is formed by a PN junction of the n + -type impurity region 1a and the n − -type drift layer 2 and the p-type base region 3 and the p + -type contact region 5, and the p + -type impurity region 1b. A vertical IGBT can be formed by the n − type drift layer 2, the p type base region 3, the n + type impurity region 4 and the trench gate structure.

このようなトレンチゲート構造の縦型ＩＧＢＴとＦＷＤとが並列接続される構造において、第１実施形態と同様に、ゲート電極８を第１、第２ゲート電極８ａ、８ｂを有するダブルゲート構造とし、第１ゲート電極８ａを過剰キャリア注入抑制ゲートおよびＩＧＢＴ駆動用ゲートとして機能させると共に、第２ゲート電極８ｂを第１ゲート電極８ａと共にＩＧＢＴ駆動用ゲートとして機能させることができる。これにより、第１実施形態と同様の効果を得ることができる。   In the structure in which the vertical IGBT and FWD of such a trench gate structure are connected in parallel, the gate electrode 8 has a double gate structure having the first and second gate electrodes 8a and 8b, as in the first embodiment. The first gate electrode 8a can function as an excess carrier injection suppression gate and an IGBT drive gate, and the second gate electrode 8b can function as an IGBT drive gate together with the first gate electrode 8a. Thereby, the effect similar to 1st Embodiment can be acquired.

（第８実施形態）
本発明の第８実施形態について説明する。本実施形態の半導体装置は、第２実施形態と同様の構造を縦型ＭＯＳＦＥＴではなく縦型ＩＧＢＴに対して適用したものである。本実施形態の半導体装置の基本構造については第２実施形態と同様であるため、第２実施形態と異なる部分についてのみ説明する。 (Eighth embodiment)
An eighth embodiment of the present invention will be described. The semiconductor device of this embodiment is obtained by applying the same structure as that of the second embodiment to a vertical IGBT instead of a vertical MOSFET. Since the basic structure of the semiconductor device of this embodiment is the same as that of the second embodiment, only the parts different from the second embodiment will be described.

図１３は、本実施形態にかかるトレンチゲート構造の縦型ＩＧＢＴおよびＦＷＤの断面図である。この図に示されるように、本実施形態も、第７実施形態と同様に、半導体基板１をｎ+型不純物領域１ａとｐ+型不純物領域１ｂとを例えば交互にストライプ状に形成した構造としている。 FIG. 13 is a cross-sectional view of a vertical IGBT and FWD having a trench gate structure according to the present embodiment. As shown in this figure, this embodiment also has a structure in which n + -type impurity regions 1a and p + -type impurity regions 1b are alternately formed in a stripe shape, for example, as in the seventh embodiment. Yes.

このような構造とすれば、ｎ+型不純物領域１ａとｎ-型ドリフト層２およびｐ型ベース領域３とｐ+型コンタクト領域５とによるＰＮ接合によってＦＷＤを構成し、ｐ+型不純物領域１ｂとｎ-型ドリフト層２とｐ型ベース領域３とｎ+型不純物領域４およびトレンチゲート構造によって縦型ＩＧＢＴを構成することができる。 With such a structure, an FWD is formed by a PN junction of the n + -type impurity region 1a and the n − -type drift layer 2 and the p-type base region 3 and the p + -type contact region 5, and the p + -type impurity region 1b. A vertical IGBT can be formed by the n − type drift layer 2, the p type base region 3, the n + type impurity region 4 and the trench gate structure.

このようなトレンチゲート構造の縦型ＩＧＢＴとＦＷＤとが並列接続される構造において、第２実施形態と同様に、ゲート電極８を異なる場所に異なる深さで形成した第１、第２ゲート電極８ｃ、８ｄを有する構造とし、第１ゲート電極８ｃを過剰キャリア注入抑制ゲートとして機能させると共に、第２ゲート電極８ｄをＭＯＳＦＥＴ駆動用ゲートとして機能させることができる。これにより、第２実施形態と同様の効果を得ることができる。   In such a structure in which the vertical IGBT and FWD of the trench gate structure are connected in parallel, as in the second embodiment, the first and second gate electrodes 8c in which the gate electrode 8 is formed at different locations at different depths. , 8d, the first gate electrode 8c can function as an excessive carrier injection suppression gate, and the second gate electrode 8d can function as a MOSFET driving gate. Thereby, the effect similar to 2nd Embodiment can be acquired.

（第９実施形態）
本発明の第９実施形態について説明する。本実施形態の半導体装置は、第５実施形態と同様の構造を横型ＭＯＳＦＥＴではなく横型ＩＧＢＴに対して適用したものである。本実施形態の半導体装置の基本構造については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。 (Ninth embodiment)
A ninth embodiment of the present invention will be described. The semiconductor device of this embodiment is obtained by applying the same structure as that of the fifth embodiment to a lateral IGBT instead of a lateral MOSFET. Since the basic structure of the semiconductor device of this embodiment is the same as that of the first embodiment, only the parts different from the first embodiment will be described.

図１４は、本実施形態にかかるトレンチゲート構造の横型ＩＧＢＴおよびＦＷＤを備えた半導体装置を示した図であり、（ａ）はレイアウト図、（ｂ）は、（ａ）のＤ−Ｄ’の断面図、（ｃ）は、（ａ）のＥ−Ｅ’の断面図である。この図を参照して、本実施形態の半導体装置について説明する。   14A and 14B are diagrams showing a semiconductor device including a lateral IGBT and FWD having a trench gate structure according to the present embodiment. FIG. 14A is a layout diagram, and FIG. 14B is a diagram of DD ′ in FIG. Sectional drawing (c) is a sectional view taken along line EE ′ of (a). With reference to this figure, the semiconductor device of this embodiment will be described.

図１４に示すように、本実施形態の半導体装置は、不純物領域５７をｎ+型の不純物領域５２と同方向に延設しつつ、ｎ+型の第１不純物領域５７ａとｐ+型の第２不純物領域５７ｂとを交互に形成した構造としている。 As shown in FIG. 14, in the semiconductor device of this embodiment, the n + type first impurity region 57a and the p + type first impurity region 57 are extended in the same direction as the n + type impurity region 52. The two impurity regions 57b are alternately formed.

このような構造とすれば、ｎ+型の第１不純物領域５７ａとｎ型領域５０およびｐ型ベース領域５１とｐ+型コンタクト領域５３とによるＰＮ接合によってＦＷＤを構成し、ｐ+型の第２不純物領域５７ｂとｎ型領域５０とｐ型ベース領域５１とｎ+型の不純物領域５２およびトレンチゲート構造によって横型ＩＧＢＴを構成することができる。 With such structure, it constitutes the FWD by PN junction with the n + -type first impurity region 57a and the n-type region 50 and p-type base region 51 of the the p + -type contact region 53, the p + -type A lateral IGBT can be formed by the two impurity regions 57b, the n-type region 50, the p-type base region 51, the n + -type impurity region 52, and the trench gate structure.

このようなトレンチゲート構造の横型ＩＧＢＴとＦＷＤとが並列接続される構造により、第５実施形態と同様に、ゲート電極５６を第１、第２ゲート電極５６ａ、５６ｂを有するダブルゲート構造とし、第１ゲート電極５６ａを過剰キャリア注入抑制ゲートおよびＩＧＢＴ駆動用ゲートとして機能させると共に、第２ゲート電極５６ｂを第１ゲート電極５６ａと共にＭＯＳＦＥＴ駆動用ゲートとして機能させることができる。これにより、第５実施形態と同様の効果を得ることができる。   With such a trench gate structure lateral IGBT and FWD connected in parallel, as in the fifth embodiment, the gate electrode 56 has a double gate structure having first and second gate electrodes 56a and 56b. The first gate electrode 56a can function as an excess carrier injection suppression gate and an IGBT driving gate, and the second gate electrode 56b can function as the MOSFET driving gate together with the first gate electrode 56a. Thereby, the effect similar to 5th Embodiment can be acquired.

（第１０実施形態）
本発明の第１０実施形態について説明する。本実施形態の半導体装置は、第６実施形態と同様の構造を第９実施形態で説明したようなトレンチゲート構造の横型ＩＧＢＴに適用したものである。本実施形態の半導体装置の基本構造については第９実施形態と同様であるため、第９実施形態と異なる部分についてのみ説明する。 (10th Embodiment)
A tenth embodiment of the present invention will be described. The semiconductor device of this embodiment is obtained by applying the same structure as that of the sixth embodiment to a lateral IGBT having a trench gate structure as described in the ninth embodiment. Since the basic structure of the semiconductor device of the present embodiment is the same as that of the ninth embodiment, only the parts different from the ninth embodiment will be described.

図１５は、本実施形態にかかるトレンチゲート構造の横型ＩＧＢＴおよびＦＷＤを備えた半導体装置を示した図であり、（ａ）はレイアウト図、（ｂ）は、（ａ）のＦ−Ｆ’の断面図、（ｃ）は、（ａ）のＧ−Ｇ’の断面図である。この図を参照して、本実施形態の半導体装置について説明する。   15A and 15B are diagrams showing a semiconductor device including a lateral IGBT and FWD having a trench gate structure according to the present embodiment, where FIG. 15A is a layout diagram, and FIG. 15B is a diagram of FF ′ in FIG. Sectional drawing (c) is a sectional view of GG 'in (a). With reference to this figure, the semiconductor device of this embodiment will be described.

図１５に示すように、本実施形態の半導体装置も、不純物領域５７をｎ+型の不純物領域５２と同方向に延設しつつ、不純物領域５７をｎ+型の第１不純物領域５７ａとｐ+型の第２不純物領域５７ｂとを交互に形成した構造としている。そして、トレンチ５４の長さをセル内で変えることにより、ゲート電極５６を異なる位置において長さを変えた第１、第２ゲート電極５６ｃ、５６ｄにて構成している。このようなトレンチゲート構造の横型ＩＧＢＴとＦＷＤとが並列接続される構造により、第６実施形態と同様に、第１ゲート電極５６ｃを過剰キャリア注入抑制ゲートとして機能させると共に、第２ゲート電極５６ｄをＩＧＢＴ駆動用ゲートとして機能させることができる。 As shown in FIG. 15, the semiconductor device of this embodiment also has the impurity region 57 extending in the same direction as the n + -type impurity region 52, and the impurity region 57 is connected to the n + -type first impurity region 57a and p. A + type second impurity region 57b is alternately formed. Then, by changing the length of the trench 54 in the cell, the gate electrode 56 is composed of first and second gate electrodes 56c and 56d having different lengths at different positions. The trench gate structure of the lateral IGBT and the FWD connected in parallel allows the first gate electrode 56c to function as an excess carrier injection suppression gate and the second gate electrode 56d to It can function as an IGBT driving gate.

このように、ゲート電極５６を異なる位置において長さを変えて形成した第１、第２ゲート電極５６ｃ、５６ｄとする形態をトレンチゲート構造の横型ＩＧＢＴに適用することができる。これにより、第６実施形態と同様の効果を得ることができる。   In this way, the first and second gate electrodes 56c and 56d formed by changing the length of the gate electrode 56 at different positions can be applied to a lateral IGBT having a trench gate structure. Thereby, the effect similar to 6th Embodiment can be acquired.

（第１１実施形態）
本発明の第１１実施形態について説明する。本実施形態の半導体装置は、第１実施形態と同様の構造をプレーナ型の縦型ＭＯＳＦＥＴに適用したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。 (Eleventh embodiment)
An eleventh embodiment of the present invention will be described. The semiconductor device of the present embodiment is obtained by applying the same structure as that of the first embodiment to a planar type vertical MOSFET, and is otherwise the same as that of the first embodiment, and therefore different from the first embodiment. Only will be described.

図１６は、本実施形態にかかるプレーナ型の縦型ＭＯＳＦＥＴおよびＦＷＤを備えた半導体装置の断面図である。この図を参照して、本実施形態の半導体装置について説明する。   FIG. 16 is a cross-sectional view of a semiconductor device including a planar type vertical MOSFET and FWD according to the present embodiment. With reference to this figure, the semiconductor device of this embodiment will be described.

図１６に示すように、ｎ+型の半導体基板１の上にｎ-型ドリフト層２が形成され、ｎ-型ドリフト層２の表層部の所定領域にｐ型ベース領域３が形成されていると共に、ソース領域を構成するｎ+型不純物領域４およびｐ+型コンタクト領域５が形成されている。これらｐ型ベース領域３やｎ+型不純物領域４およびｐ+型コンタクト領域５は、紙面垂直方向を長手方向として延設されており、隣り合うｐ型ベース領域３やｎ+型不純物領域４およびｐ+型コンタクト領域５が所定間隔空けて配置され、その間にｎ-型ドリフト層２の表面が部分的に露出させられている。そして、ｐ型ベース領域３のうちｎ+型不純物領域４と表面が露出させられたｎ-型ドリフト層２との間に位置する部分の表面部をチャネル領域として、このチャネル領域とｎ-型ドリフト層２の露出表面上に、ゲート絶縁膜７を介してゲート電極８が形成されている。 As shown in FIG. 16, n − type drift layer 2 is formed on n + type semiconductor substrate 1, and p type base region 3 is formed in a predetermined region of the surface layer portion of n − type drift layer 2. At the same time, an n + -type impurity region 4 and a p + -type contact region 5 constituting the source region are formed. These p-type base region 3 and n + -type impurity region 4 and the p + -type contact region 5 is extended to a direction perpendicular to the plane as a longitudinal direction, the p-type base region 3 adjacent and n + -type impurity regions 4 and P + -type contact regions 5 are arranged at a predetermined interval, and the surface of n − -type drift layer 2 is partially exposed therebetween. Then, n n + -type impurity region 4 and the surface was exposed out of the p-type base region 3 - the surface of the portion located between the type drift layer 2 as a channel region, the channel region and the n - -type A gate electrode 8 is formed on the exposed surface of the drift layer 2 via a gate insulating film 7.

ゲート電極８は、チャネル幅方向（ｐ型ベース領域３などの長手方向）に延設されており、チャネル長方向において分割されることで第１、第２ゲート電極８ａ、８ｂが構成されており、これらの間に配置された絶縁膜１１によって絶縁分離されている。第１ゲート電極８ａは、過剰キャリア注入抑制ゲートおよびＭＯＳＦＥＴ駆動用ゲートとして機能し、ゲート絶縁膜７を挟んでｎ+型不純物領域４と対向する場所からｐ型ベース領域３の途中位置と対向する場所まで形成されている。第２ゲート電極８ｂは、ＭＯＳＦＥＴ駆動用ゲートとして機能し、ゲート絶縁膜７を挟んでｐ型ベース領域３の途中位置と対向する場所からｎ-型ドリフト層２と対向する場所まで達するように形成されている。 The gate electrode 8 extends in the channel width direction (longitudinal direction of the p-type base region 3 or the like), and is divided in the channel length direction to constitute first and second gate electrodes 8a and 8b. These are insulated and separated by an insulating film 11 disposed between them. The first gate electrode 8a functions as an excess carrier injection suppression gate and a MOSFET driving gate, and is opposed to the intermediate position of the p-type base region 3 from a location facing the n + -type impurity region 4 with the gate insulating film 7 interposed therebetween. Formed up to the place. The second gate electrode 8b functions as a MOSFET driving gate and is formed so as to reach a position facing the n − type drift layer 2 from a position facing the middle position of the p-type base region 3 with the gate insulating film 7 interposed therebetween. Has been.

そして、ｎ+型不純物領域４およびｐ+型コンタクト領域５に電気的に接続されたソース電極に相当する第１電極９が備えられていると共に、半導体基板１の裏面にドレイン電極に相当する第２電極１０が形成されることで、本実施形態の半導体装置が構成されている。 A first electrode 9 corresponding to the source electrode electrically connected to the n + type impurity region 4 and the p + type contact region 5 is provided, and a first electrode 9 corresponding to the drain electrode is provided on the back surface of the semiconductor substrate 1. By forming the two electrodes 10, the semiconductor device of this embodiment is configured.

このような構造により、プレーナ型の縦型ＭＯＳＦＥＴとＦＷＤとが並列接続された半導体装置が構成されている。この半導体装置では、プレーナ型の縦型ＭＯＳＦＥＴは、第１ゲート電極８ａおよび第２ゲート電極８ｂの双方に対して正電圧を印加することにより、ゲート電極８の下方に位置するｐ型ベース領域３にチャネルが形成されることで、ｎ-型ドリフト層２の表面と平行な方向において第１電極９と第２電極１０との間に電流を流すという動作を行う。このように、本実施形態では、ゲート電極８を基板表面に形成し、チャネルを基板表面に形成している点において第１実施形態と異なるが、それ以外の基本動作については第１実施形態と同様である。 With such a structure, a semiconductor device in which a planar type vertical MOSFET and an FWD are connected in parallel is configured. In this semiconductor device, the planar vertical MOSFET has a p-type base region 3 positioned below the gate electrode 8 by applying a positive voltage to both the first gate electrode 8a and the second gate electrode 8b. As a result of the channel being formed on the first electrode 9, an operation is performed in which a current flows between the first electrode 9 and the second electrode 10 in a direction parallel to the surface of the n − -type drift layer 2. As described above, this embodiment is different from the first embodiment in that the gate electrode 8 is formed on the substrate surface and the channel is formed on the substrate surface, but other basic operations are different from those in the first embodiment. It is the same.

以上説明したように、第１実施形態と同様の構造をプレーナ型の縦型ＭＯＳＦＥＴに適用することも可能である。このような構造としても、第１実施形態と同様の効果を得ることができる。   As described above, the same structure as that of the first embodiment can be applied to the planar type vertical MOSFET. Even with such a structure, the same effect as in the first embodiment can be obtained.

なお、本実施形態のような構造の半導体装置は、基本的には従来のプレーナ型の縦型ＭＯＳＦＥＴを備えた半導体装置の製造方法と同様の手法によって形成されるが、第１ゲート電極８ａと第２ゲート電極８ｂおよび絶縁膜１１の形成方法について異なる。例えば、ドープトＰｏｌｙ−Ｓｉをパターニングして第１、第２ゲート電極８ａ、８ｂを同時に形成したのち、その後、これらの上方を層間絶縁膜で覆う際に、第１、第２ゲート電極８ａ、８ｂの間にも入り込ませることで絶縁膜１１を形成する。このようにすれば、図１６に示すプレーナ型の縦型ＭＯＳＦＥＴを製造することができる。   The semiconductor device having the structure as in the present embodiment is basically formed by the same method as the manufacturing method of a semiconductor device having a conventional planar type vertical MOSFET, but the first gate electrode 8a and The method of forming the second gate electrode 8b and the insulating film 11 is different. For example, after patterning doped Poly-Si to form the first and second gate electrodes 8a and 8b at the same time, the first and second gate electrodes 8a and 8b are thereafter covered with an interlayer insulating film. The insulating film 11 is formed by interposing between them. In this way, the planar type vertical MOSFET shown in FIG. 16 can be manufactured.

（第１２実施形態）
本発明の第１２実施形態について説明する。本実施形態の半導体装置は、第２実施形態と同様の構造を第１１実施形態で説明したようなプレーナ型の縦型ＭＯＳＦＥＴに適用したものである。本実施形態の半導体装置の基本構造については第１１実施形態と同様であるため、第１１実施形態と異なる部分についてのみ説明する。 (Twelfth embodiment)
A twelfth embodiment of the present invention will be described. The semiconductor device of this embodiment is obtained by applying the same structure as that of the second embodiment to the planar type vertical MOSFET as described in the eleventh embodiment. Since the basic structure of the semiconductor device of this embodiment is the same as that of the eleventh embodiment, only the parts different from the eleventh embodiment will be described.

図１７は、本実施形態にかかるプレーナ型の縦型ＭＯＳＦＥＴおよびＦＷＤを備えた半導体装置を示した図である。   FIG. 17 is a diagram illustrating a semiconductor device including the planar vertical MOSFET and the FWD according to the present embodiment.

図１７に示すように、本実施形態の半導体装置は、過剰キャリア注入抑制ゲートとして機能させるセルと、ＭＯＳＦＥＴ駆動用ゲートとして機能させるセルとを異なる位置に設けている。具体的には、過剰キャリア注入抑制ゲートとして機能させるセルには、ゲート電極８として、ゲート絶縁膜７を挟んでｎ+型不純物領域４と対向する場所からｐ型ベース領域３の途中位置と対向する場所まで形成された第１ゲート電極８ｃを備えてある。また、ＭＯＳＦＥＴ駆動用ゲートとして機能させるセルには、ゲート電極８として、ゲート絶縁膜７を挟んでｎ+型不純物領域４と対向する場所からｐ型ベース領域３と対向する場所を経て、ｎ-型ドリフト層２と対向する場所まで達する第２ゲート電極８ｄを備えてある。 As shown in FIG. 17, in the semiconductor device of this embodiment, a cell that functions as an excess carrier injection suppression gate and a cell that functions as a MOSFET driving gate are provided at different positions. Specifically, in the cell functioning as an excess carrier injection suppression gate, the gate electrode 8 is opposed to an intermediate position of the p-type base region 3 from a location facing the n + -type impurity region 4 with the gate insulating film 7 interposed therebetween. The first gate electrode 8c formed up to the place to be formed is provided. Further, in the cell functioning as the MOSFET driving gate, the gate electrode 8 is n − via the gate insulating film 7 and the n + -type impurity region 4 and the p-type base region 3. A second gate electrode 8d reaching a location facing the type drift layer 2 is provided.

このように、ゲート電極８を異なる位置において長さを変えて形成した第１、第２ゲート電極８ｃ、８ｄとする場合にも、第１ゲート電極８ｃを第２実施形態で説明した第１ゲート電極８ａと同様に動作させると共に、第２ゲート電極８ｄを第２実施形態で説明した第２ゲート電極８ｂと同様に動作させることにより、第２実施形態と同様の効果を得ることができる。   As described above, when the gate electrode 8 is the first and second gate electrodes 8c and 8d formed in different positions at different positions, the first gate electrode 8c described in the second embodiment is used as the first gate electrode 8c. The same effect as in the second embodiment can be obtained by operating in the same manner as the electrode 8a and operating the second gate electrode 8d in the same manner as the second gate electrode 8b described in the second embodiment.

なお、本実施形態のような構造の半導体装置は、基本的に第１１実施形態の構造のプレーナ型の縦型ＭＯＳＦＥＴを備えた半導体装置の製造方法と同様の手法によって形成され、ゲート電極８を形成する際のマスクパターンを変更するだけで良い。   The semiconductor device having the structure as in the present embodiment is basically formed by the same method as the method for manufacturing the semiconductor device having the planar type vertical MOSFET having the structure in the eleventh embodiment, and the gate electrode 8 is formed. It is only necessary to change the mask pattern at the time of formation.

（第１３実施形態）
本発明の第１３実施形態について説明する。本実施形態の半導体装置は、第１実施形態と同様の構造をプレーナ型の横型ＭＯＳＦＥＴに適用したものである。プレーナ型の横型ＭＯＳＦＥＴの基本構造は、第５実施形態で説明したトレンチゲート構造の横型ＭＯＳＦＥＴと同様であるため、第５実施形態と異なる部分についてのみ説明する。 (13th Embodiment)
A thirteenth embodiment of the present invention will be described. The semiconductor device of this embodiment is obtained by applying the same structure as that of the first embodiment to a planar lateral MOSFET. Since the basic structure of the planar lateral MOSFET is the same as that of the lateral MOSFET having the trench gate structure described in the fifth embodiment, only differences from the fifth embodiment will be described.

図１８は、本実施形態にかかるプレーナ型の横型ＭＯＳＦＥＴおよびＦＷＤを備えた半導体装置を示した図であり、（ａ）はレイアウト図、（ｂ）は、（ａ）のＨ−Ｈ’の断面図である。図１８（ａ）は断面図ではないが、図を見易くするために部分的にハッチングを示してある。以下、この図を参照して、本実施形態の半導体装置について説明する。   18A and 18B are diagrams showing a semiconductor device including a planar lateral MOSFET and FWD according to the present embodiment. FIG. 18A is a layout diagram, and FIG. 18B is a cross-sectional view taken along line HH ′ in FIG. FIG. FIG. 18A is not a cross-sectional view, but is partially hatched to make the drawing easier to see. Hereinafter, the semiconductor device of this embodiment will be described with reference to this drawing.

図１８に示すように、ｎ型領域５０の表層部の所定領域にｐ型ベース領域５１が形成されていると共に、このｐ型ベース領域５１内における所定領域にｎ+型の不純物領域５２およびｐ+型コンタクト領域５３が形成されている。 As shown in FIG. 18, a p-type base region 51 is formed in a predetermined region of the surface layer portion of n-type region 50, and n + -type impurity regions 52 and p are formed in the predetermined region in p-type base region 51. A + -type contact region 53 is formed.

ゲート電極５６は、チャネル幅方向（ｐ型ベース領域５１などの長手方向）に延設され、チャネル長方向において分割されることで第１、第２ゲート電極５６ａ、５６ｂが構成されており、これらの間に配置された絶縁膜５５ａによって絶縁分離されている。第１ゲート電極５６ａは、過剰キャリア注入抑制ゲートおよびＭＯＳＦＥＴ駆動用ゲートとして機能し、ゲート絶縁膜５５を挟んでｎ+型の不純物領域５２と対向する場所からｐ型ベース領域５１の途中位置と対向する場所まで形成されている。第２ゲート電極５６ｂは、ＭＯＳＦＥＴ駆動用ゲートとして機能し、ゲート絶縁膜５５を挟んでｐ型ベース領域５１の途中位置と対向する場所からｎ型領域５０と対向する場所まで達するように形成されている。 The gate electrode 56 extends in the channel width direction (longitudinal direction of the p-type base region 51 and the like) and is divided in the channel length direction to constitute first and second gate electrodes 56a and 56b. Insulation is separated by an insulating film 55a disposed between the two. The first gate electrode 56a functions as an excess carrier injection suppression gate and a MOSFET drive gate, and is opposed to the intermediate position of the p-type base region 51 from a location facing the n + -type impurity region 52 with the gate insulating film 55 interposed therebetween. It is formed up to the place to be. The second gate electrode 56b functions as a MOSFET driving gate, and is formed so as to reach from the position facing the middle position of the p-type base region 51 to the position facing the n-type region 50 with the gate insulating film 55 interposed therebetween. Yes.

そして、ｎ+型の不純物領域５２およびｐ+型コンタクト領域５３に電気的に接続された第１電極５８が備えられていると共に、ｐ型ベース領域５１やｎ+型の不純物領域５２およびｐ+型コンタクト領域５３から離間して形成されたｎ+型の不純物領域５７に電気的に接続された第２電極５９が備えられることで、本実施形態の半導体装置が構成されている。 A first electrode 58 electrically connected to the n + -type impurity region 52 and the p + -type contact region 53 is provided, and the p-type base region 51 and the n + -type impurity region 52 and the p + -type are provided. The semiconductor device of this embodiment is configured by providing the second electrode 59 electrically connected to the n + -type impurity region 57 formed away from the type contact region 53.

このような構造により、プレーナ型の横型ＭＯＳＦＥＴとＦＷＤとが並列接続された半導体装置が構成されている。この半導体装置では、プレーナ型の横型ＭＯＳＦＥＴは、第１ゲート電極５６ａおよび第２ゲート電極５６ｂの双方に対して正電圧を印加することにより、ゲート電極５６の下方に位置するｐ型ベース領域５１にチャネルが形成されることで、第１電極５８と第２電極５９との間において、基板水平方向（横方向）に電流を流すという動作を行うが、それ以外の基本動作については第１実施形態と同様である。   With such a structure, a semiconductor device in which a planar lateral MOSFET and an FWD are connected in parallel is configured. In this semiconductor device, the planar lateral MOSFET is applied to the p-type base region 51 located below the gate electrode 56 by applying a positive voltage to both the first gate electrode 56a and the second gate electrode 56b. By forming a channel, an operation is performed in which a current flows in the substrate horizontal direction (lateral direction) between the first electrode 58 and the second electrode 59. Other basic operations are performed in the first embodiment. It is the same.

以上説明したように、第１実施形態と同様の構造をプレーナ型の横型ＭＯＳＦＥＴに適用することも可能である。このような構造としても、第１実施形態と同様の効果を得ることができる。   As described above, the same structure as that of the first embodiment can be applied to the planar lateral MOSFET. Even with such a structure, the same effect as in the first embodiment can be obtained.

なお、本実施形態のような構造の半導体装置は、基本的には従来のプレーナ型の横型ＭＯＳＦＥＴを備えた半導体装置の製造方法と同様の手法によって形成されるが、第１ゲート電極５６ａと第２ゲート電極５６ｂおよび絶縁膜５５ａの形成方法について異なる。例えば、ドープトＰｏｌｙ−Ｓｉをパターニングして第１、第２ゲート電極５６ａ、５６ｂを同時に形成したのち、その後、これらの上方を層間絶縁膜で覆う際に、第１、第２ゲート電極５６ａ、５６ｂの間にも入り込ませることで絶縁膜５５ａを形成する。このようにすれば、図１８に示すプレーナ型の縦型ＭＯＳＦＥＴを製造することができる。   The semiconductor device having the structure as in the present embodiment is basically formed by the same method as the method of manufacturing a semiconductor device having a conventional planar lateral MOSFET, but the first gate electrode 56a and the first The formation method of the two gate electrodes 56b and the insulating film 55a is different. For example, after patterning doped Poly-Si to form first and second gate electrodes 56a and 56b at the same time, and then covering the upper part with an interlayer insulating film, the first and second gate electrodes 56a and 56b are formed. The insulating film 55a is formed by entering between the two. By doing so, the planar type vertical MOSFET shown in FIG. 18 can be manufactured.

（第１４実施形態）
本発明の第１４実施形態について説明する。本実施形態の半導体装置は、第２実施形態と同様の構造を第１３実施形態で説明したようなプレーナ型の横型ＭＯＳＦＥＴに適用したものである。本実施形態の半導体装置の基本構造については第１３実施形態と同様であるため、第１３実施形態と異なる部分についてのみ説明する。 (14th Embodiment)
A fourteenth embodiment of the present invention will be described. The semiconductor device of this embodiment is obtained by applying the same structure as that of the second embodiment to the planar lateral MOSFET as described in the thirteenth embodiment. Since the basic structure of the semiconductor device of this embodiment is the same as that of the thirteenth embodiment, only the parts different from the thirteenth embodiment will be described.

図１９は、本実施形態にかかるプレーナ型の横型ＭＯＳＦＥＴおよびＦＷＤを備えた半導体装置を示した図であり、（ａ）はレイアウト図、（ｂ）は、（ａ）のＩ−Ｉ’の断面図、（ｃ）は、（ａ）のＪ−Ｊ’の断面図である。   19A and 19B are diagrams showing a semiconductor device including the planar lateral MOSFET and the FWD according to the present embodiment. FIG. 19A is a layout diagram, and FIG. 19B is a cross-sectional view taken along line II ′ of FIG. FIG. 4C is a sectional view taken along line JJ ′ in FIG.

図１９に示すように、本実施形態の半導体装置は、過剰キャリア注入抑制ゲートとして機能させるセルと、ＭＯＳＦＥＴ駆動用ゲートとして機能させるセルとを異なる位置に設けている。具体的には、過剰キャリア注入抑制ゲートとして機能させるセルには、ゲート電極５６として、ゲート絶縁膜５５を挟んでｎ+型の不純物領域５２と対向する場所からｐ型ベース領域５１の途中位置と対向する場所まで形成された第１ゲート電極５６ｃを備えてある。また、ＭＯＳＦＥＴ駆動用ゲートとして機能させるセルには、ゲート電極５６として、ゲート絶縁膜５５を挟んでｎ+型の不純物領域５２と対向する場所からｐ型ベース領域５１と対向する場所を経て、ｎ型領域５０と対向する場所に達する第２ゲート電極５６ｄを備えてある。 As shown in FIG. 19, in the semiconductor device of this embodiment, a cell that functions as an excess carrier injection suppression gate and a cell that functions as a MOSFET driving gate are provided at different positions. Specifically, in the cell functioning as an excess carrier injection suppression gate, the gate electrode 56 is located in the middle of the p-type base region 51 from a location facing the n + -type impurity region 52 with the gate insulating film 55 interposed therebetween. A first gate electrode 56c formed up to the opposite location is provided. Further, in the cell functioning as the MOSFET driving gate, the gate electrode 56 is passed through a location facing the n + -type impurity region 52 across the gate insulating film 55 and a location facing the p-type base region 51, and n A second gate electrode 56d reaching a location facing the mold region 50 is provided.

このように、ゲート電極５６を異なる位置において長さを変えて形成した第１、第２ゲート電極５６ｃ、５６ｄとする場合にも、第１ゲート電極５６ｃを第２実施形態で説明した第１ゲート電極５６ａと同様に動作させると共に、第２ゲート電極５６ｄを第２実施形態で説明した第２ゲート電極５６ｂと同様に動作させることにより、第２実施形態と同様の効果を得ることができる。   As described above, when the first and second gate electrodes 56c and 56d formed by changing the length of the gate electrode 56 at different positions are used, the first gate electrode 56c is the first gate described in the second embodiment. By operating in the same manner as the electrode 56a and operating the second gate electrode 56d in the same manner as the second gate electrode 56b described in the second embodiment, the same effects as in the second embodiment can be obtained.

なお、本実施形態のような構造の半導体装置は、基本的に第１３実施形態の構造のプレーナ型の縦型ＭＯＳＦＥＴを備えた半導体装置の製造方法と同様の手法によって形成され、ゲート電極５６を形成する際のマスクパターンを変更するだけで良い。   The semiconductor device having the structure as in the present embodiment is basically formed by the same method as the method for manufacturing the semiconductor device having the planar type vertical MOSFET having the structure in the thirteenth embodiment, and the gate electrode 56 is formed. It is only necessary to change the mask pattern at the time of formation.

（第１５実施形態）
本発明の第１５実施形態について説明する。本実施形態の半導体装置は、第１実施形態と同様のダブルゲート構造をゲート電極８の一部にのみ形成する形態としたものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。 (Fifteenth embodiment)
A fifteenth embodiment of the present invention will be described. The semiconductor device according to the present embodiment has a structure in which a double gate structure similar to that of the first embodiment is formed only on a part of the gate electrode 8, and the rest is the same as that of the first embodiment. Only parts different from the first embodiment will be described.

図２０は、本実施形態にかかるトレンチゲート構造の縦型ＭＯＳＦＥＴおよびＦＷＤを備えた半導体装置の断面図である。この図に示したように、本実施形態では、紙面垂直方向に延設されたトレンチゲート構造が複数本並列的に配列されている。これらのうちの一定割合をダブルゲート構造のゲート電極８としている。例えば、図２０の例では、ＭＯＳＦＥＴ駆動用ゲートとして機能させるシングルゲート構造のゲート電極８に対して第１ゲート電極８ａおよび第２ゲート電極８ｂを有するダブルゲート構造のゲート電極８の割合が３：１の割合でレイアウトしている。   FIG. 20 is a cross-sectional view of a semiconductor device including a vertical MOSFET and FWD having a trench gate structure according to the present embodiment. As shown in this figure, in the present embodiment, a plurality of trench gate structures extending in the direction perpendicular to the paper surface are arranged in parallel. A certain ratio of these is the gate electrode 8 having a double gate structure. For example, in the example of FIG. 20, the ratio of the gate electrode 8 of the double gate structure having the first gate electrode 8a and the second gate electrode 8b to the gate electrode 8 of the single gate structure that functions as a MOSFET driving gate is 3: Layout at a rate of 1.

このように、ゲート電極８のすべてをダブルゲート構造とせず、ゲート電極８のうちの一部のみをダブルゲート構造とすることもできる。また、このような構造とする場合、ＭＯＳＦＥＴ駆動用ゲートとして機能させるシングルゲート構造のゲート電極８については、ダブルゲート構造のゲート電極８と比較して幅狭とすることができることから、その分、集積化を図ることが可能となる。これにより、より半導体装置の小型化、もしくは同一サイズで半導体装置を構成した場合に流せる電流量の増加を図ることが可能となる。   As described above, not all of the gate electrodes 8 may have a double gate structure, but only a part of the gate electrodes 8 may have a double gate structure. Further, in the case of such a structure, the gate electrode 8 having a single gate structure that functions as a MOSFET driving gate can be made narrower than the gate electrode 8 having a double gate structure. Integration can be achieved. As a result, it is possible to further reduce the size of the semiconductor device or increase the amount of current that can flow when the semiconductor device is configured with the same size.

（第１６実施形態）
本発明の第１６実施形態について説明する。本実施形態の半導体装置は、第１実施形態と同様のダブルゲート構造をゲート電極８を絶縁膜１１無しで構成するものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。 (Sixteenth embodiment)
A sixteenth embodiment of the present invention will be described. The semiconductor device according to the present embodiment has a double gate structure similar to that of the first embodiment, in which the gate electrode 8 is configured without the insulating film 11, and the other aspects are the same as those of the first embodiment. Only the parts different from the form will be described.

図２１は、本実施形態にかかるトレンチゲート構造の縦型ＭＯＳＦＥＴおよびＦＷＤを備えた半導体装置の断面図である。この図に示したように、本実施形態では、第１ゲート電極８ａと第２ゲート電極８ｂとの間に絶縁膜１１を備えていないが、第１ゲート電極８ａと第２ゲート電極８ｂとを仕事関数の異なる材料で構成し、これらの仕事関数差に基づいて第１ゲート電極８ａを過剰キャリア注入抑制ゲートとして機能させると共に、第２ゲート電極８ｂを第１ゲート電極８ａと共にＭＯＳＦＥＴ駆動用ゲートとして機能させる。   FIG. 21 is a cross-sectional view of a semiconductor device including a vertical MOSFET and FWD having a trench gate structure according to the present embodiment. As shown in this figure, in this embodiment, the insulating film 11 is not provided between the first gate electrode 8a and the second gate electrode 8b, but the first gate electrode 8a and the second gate electrode 8b are not provided. Based on the work function difference, the first gate electrode 8a functions as an excess carrier injection suppression gate, and the second gate electrode 8b together with the first gate electrode 8a serves as a MOSFET driving gate. Make it work.

例えば、第１ゲート電極８ａはｐ型ドープのＰｏｌｙ−Ｓｉ、第２ゲート電極８ｂはｎ型ドープのＰｏｌｙ−Ｓｉによって構成される。このような構成の場合、ゲート電極８に対して正の電圧が印加されると、まず第１ゲート電極８ａにその電圧が印加されることで、第１ゲート電極８ａの深さまでｐ型ベース領域３が反転する。したがって、第１ゲート電極８ａを過剰キャリア注入抑制ゲートとして機能させることができる。続いて、ゲート電極８に印加される電圧が、第１ゲート電極８ａと第２ゲート電極８ｂとの仕事関数差以上増加させられると、第２ゲート電極８ｂの深さまでｐ型ベース領域３が反転し、チャネルが形成される。これにより、ＭＯＳＦＥＴを動作させることが可能となる。したがって、第２ゲート電極８ｂを第１ゲート電極８ａと共にＭＯＳＦＥＴ駆動用ゲートとして機能させることができる。   For example, the first gate electrode 8a is composed of p-type doped Poly-Si, and the second gate electrode 8b is composed of n-type doped Poly-Si. In such a configuration, when a positive voltage is applied to the gate electrode 8, the voltage is first applied to the first gate electrode 8a, so that the p-type base region reaches the depth of the first gate electrode 8a. 3 is inverted. Therefore, the first gate electrode 8a can function as an excess carrier injection suppression gate. Subsequently, when the voltage applied to the gate electrode 8 is increased more than the work function difference between the first gate electrode 8a and the second gate electrode 8b, the p-type base region 3 is inverted to the depth of the second gate electrode 8b. Then, a channel is formed. As a result, the MOSFET can be operated. Therefore, the second gate electrode 8b can function as a MOSFET driving gate together with the first gate electrode 8a.

このように、第１ゲート電極８ａと第２ゲート電極８ｂとを仕事関数の異なる材料で構成するようにしても、第１実施形態と同様の効果を得ることができる。ただし、第１ゲート電極８ａと第２ゲート電極８ｂとの仕事関数差については、第１ゲート電極８ａとゲート絶縁膜７との間の仕事関数差よりも小さくなるように、第１、第２ゲート電極８ａ、８ｂの材料を選択する必要がある。すなわち、仮に第１ゲート電極８ａとゲート絶縁膜７との間の仕事関数差の方が第１ゲート電極８ａと第２ゲート電極８ｂとの間の仕事関数差よりも小さければ、第２ゲート電極８ｂに電圧が印加されずに、ほぼすべてのゲート電圧が第１ゲート電極８ａとゲート絶縁膜７との間に印加されることになる。このため、この条件を満たすように第１、第２ゲート電極８ａ、８ｂの材料を選択する。   As described above, even when the first gate electrode 8a and the second gate electrode 8b are made of materials having different work functions, the same effects as those of the first embodiment can be obtained. However, the first and second work function differences between the first gate electrode 8a and the second gate electrode 8b are smaller than the work function difference between the first gate electrode 8a and the gate insulating film 7. It is necessary to select a material for the gate electrodes 8a and 8b. That is, if the work function difference between the first gate electrode 8a and the gate insulating film 7 is smaller than the work function difference between the first gate electrode 8a and the second gate electrode 8b, the second gate electrode No voltage is applied to 8b, and almost all the gate voltage is applied between the first gate electrode 8a and the gate insulating film 7. Therefore, the materials for the first and second gate electrodes 8a and 8b are selected so as to satisfy this condition.

なお、ここでは第１ゲート電極８ａと第２ゲート電極をそれぞれｐ型ドープやｎ型ドープのＰｏｌｙ−Ｓｉにて構成する場合について説明したが、仕事関数の異なる２種類の金属材料によって第１、第２ゲート電極８ａ、８ｂを構成しても良い。   Here, the case where the first gate electrode 8a and the second gate electrode are each composed of p-type doped or n-type doped Poly-Si has been described, but the first, The second gate electrodes 8a and 8b may be configured.

さらに、図２２に示す変形例のように、第１、第２ゲート電極８ａ、８ｂの間にこれらとは異なる材料で構成される中間部材１３を備えるようにすることもできる。例えば、第１ゲート電極８ａ、中間部材１３および第２ゲート電極８ｂは、順に、ｐ型ドープのＰｏｌｙ−Ｓｉ、金属、ｎ型ドープのＰｏｌｙ−Ｓｉなどで構成される。このような形態の場合、ゲート電圧を印加すると、第１ゲート電極８ａ→中間部材１３→第２ゲート電極８ｂの順にゲート電圧が印加されることになり、その電圧を制御することにより、ｐ型ベース領域３のうち反転層が形成される位置を第１ゲート電極８ａの深さまでにしたり、第２ゲート電極８ｂの深さまでにしたりすることができる。このようにしても、図１２に示す半導体装置と同様の動作を行うことができる。なお、このような構造とする場合において、第１ゲート電極８ａ、中間部材１３および第２ゲート電極８ｂの材料は金属もしくは半導体材料を問わず、どのような組み合わせであっても構わない。また、このような構造では、第１、第２ゲート電極８ａ、８ｂの間に１層の中間材料１３を備えるだけでなく、さらに数多くの異なる仕事関数の材料を積層したりすることもできる。   Furthermore, as in the modification shown in FIG. 22, an intermediate member 13 made of a material different from these may be provided between the first and second gate electrodes 8a and 8b. For example, the first gate electrode 8a, the intermediate member 13, and the second gate electrode 8b are sequentially composed of p-type doped Poly-Si, metal, n-type doped Poly-Si, and the like. In such a case, when the gate voltage is applied, the gate voltage is applied in the order of the first gate electrode 8a → the intermediate member 13 → the second gate electrode 8b. By controlling the voltage, the p-type is applied. The position where the inversion layer is formed in the base region 3 can be as deep as the first gate electrode 8a or as deep as the second gate electrode 8b. Even in this case, an operation similar to that of the semiconductor device shown in FIG. 12 can be performed. In the case of such a structure, the materials of the first gate electrode 8a, the intermediate member 13, and the second gate electrode 8b may be any combination regardless of metal or semiconductor material. In such a structure, not only the intermediate material 13 of one layer is provided between the first and second gate electrodes 8a and 8b, but also a number of materials having different work functions can be stacked.

（他の実施形態）
上記第１実施形態では、ゲート電極８をダブルゲート構造とする場合において、第２ゲート電極８ｂをトレンチ６の長手方向の途中において基板表面まで形成するようにした。しかしながら、これはゲート電極８の引き出し方の一例を示したに過ぎず、他の構造としても構わない。例えば、図２３に示すトレンチゲート構造の斜視模式図に示すように、トレンチ６の長手方向先端位置において第２ゲート電極８ｂが基板表面まで形成されるようにし、この位置でゲート配線を引き出すように、もしくは、この位置にパッドを形成するようにしても良い。 (Other embodiments)
In the first embodiment, when the gate electrode 8 has a double gate structure, the second gate electrode 8b is formed up to the substrate surface in the longitudinal direction of the trench 6. However, this is merely an example of how to pull out the gate electrode 8, and other structures may be used. For example, as shown in the schematic perspective view of the trench gate structure shown in FIG. 23, the second gate electrode 8b is formed up to the substrate surface at the longitudinal tip position of the trench 6, and the gate wiring is drawn out at this position. Alternatively, a pad may be formed at this position.

図２４は、第２ゲート電極８ｂを、図６に示すようにトレンチ６の長手方向の途中において基板表面まで形成するようにした場合や、図２３に示すようにトレンチ６の長手方向先端位置において基板表面まで形成されるようにした場合の半導体装置のレイアウト例を示した斜視図である。この図に示すように、半導体装置を構成するチップの中央位置にパッド４０を形成していると共に、チップの端部にパッド４１を形成している。   FIG. 24 shows the case where the second gate electrode 8b is formed up to the substrate surface in the middle of the trench 6 as shown in FIG. 6, or at the front end position of the trench 6 in the longitudinal direction as shown in FIG. It is the perspective view which showed the example of a layout of the semiconductor device at the time of making it form to the board | substrate surface. As shown in this figure, a pad 40 is formed at the center of the chip constituting the semiconductor device, and a pad 41 is formed at the end of the chip.

図６に示すように、トレンチ６の長手方向の途中において第２ゲート電極８ｂを基板表面まで形成する場合には、図２４に示すパッド４０が第２ゲート電極８ｂに接続されるものとして用いられ、パッド４１が第１ゲート電極８ａに接続されるものとして用いられる。また、図２３に示すように、トレンチ６の長手方向先端位置において第２ゲート電極８ｂを基板表面まで形成する場合には、図２４に示すパッド４０が第１ゲート電極８ａに接続されるものとして用いられ、パッド４１が第２ゲート電極８ｂに接続されるものとして用いられる。   As shown in FIG. 6, when the second gate electrode 8b is formed up to the substrate surface in the longitudinal direction of the trench 6, the pad 40 shown in FIG. 24 is used to be connected to the second gate electrode 8b. The pad 41 is used to be connected to the first gate electrode 8a. Further, as shown in FIG. 23, when the second gate electrode 8b is formed up to the substrate surface at the longitudinal end position of the trench 6, the pad 40 shown in FIG. 24 is connected to the first gate electrode 8a. Used, and the pad 41 is connected to the second gate electrode 8b.

また、第２〜第４実施形態では、トレンチゲート構造をストライプ状にする場合、つまり第１ゲート電極８ｃ、８ｅ、８ｇと第２ゲート電極８ｄ、８ｆ、８ｈとをストライプ状にレイアウトする場合について説明した。しかしながら、これらも単なる一例を示したにすぎず、様々なレイアウトとすることができる。図２５は、第２実施形態にかかる第１、第２ゲート電極８ｃ、８ｄのレイアウト例を示した斜視図である。この図に示すように、第２ゲート電極８ｄをストライプ状に配置しつつ、第１ゲート電極８ｄが第２ゲート電極８ｄの間に部分的に配置されるような構成とすることができる。   In the second to fourth embodiments, the trench gate structure is striped, that is, the first gate electrodes 8c, 8e, 8g and the second gate electrodes 8d, 8f, 8h are laid out in a stripe shape. explained. However, these are merely examples, and various layouts can be used. FIG. 25 is a perspective view showing a layout example of the first and second gate electrodes 8c and 8d according to the second embodiment. As shown in this figure, the first gate electrode 8d may be partially disposed between the second gate electrodes 8d while the second gate electrodes 8d are disposed in a stripe shape.

図２６は、上記のように第１ゲート電極８ｃが第２ゲート電極８ｄの間に部分的に配置されるような構成とする場合の半導体装置のレイアウト例を示した斜視図である。この図に示されるように、半導体装置を構成するチップの中央位置にパッド４０を形成していると共に、チップの端部にパッド４１を形成している。   FIG. 26 is a perspective view showing a layout example of the semiconductor device in the case where the first gate electrode 8c is partially disposed between the second gate electrodes 8d as described above. As shown in this figure, a pad 40 is formed at the center position of the chip constituting the semiconductor device, and a pad 41 is formed at the end of the chip.

図２５のように、第１ゲート電極８ｃが第２ゲート電極８ｄの間に部分的に配置されるような構成とする場合、パッド４０が第１ゲート電極８ｃに接続されるものとして用いられ、パッド４１が第２ゲート電極８ｄに接続されるものとして用いられる。なお、ここでは第２実施形態の半導体装置として説明したが、第３、第４実施形態でも同様のレイアウトを採用することができる。   When the first gate electrode 8c is partially disposed between the second gate electrodes 8d as shown in FIG. 25, the pad 40 is used to be connected to the first gate electrode 8c. The pad 41 is used to be connected to the second gate electrode 8d. Although the semiconductor device of the second embodiment has been described here, the same layout can be adopted in the third and fourth embodiments.

また、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴに対しても本発明を適用することができる。   In each of the above-described embodiments, an n-channel type MOSFET in which the first conductivity type is n-type and the second conductivity type is p-type has been described as an example. The present invention can also be applied to a channel type MOSFET.

また、上記第２〜第４実施形態では、ＭＯＳＦＥＴ駆動用ゲートと過剰キャリア注入抑制ゲートを構成するゲート電極８を隣同士に配置し、これらが１：１の割合で形成されるレイアウトを例に挙げて説明したが、これは単なる一例を挙げたに過ぎず、他のレイアウトとしても構わない。図２７は、他のレイアウト例を示した斜視レイアウト図である。なお、図２７では、ゲート電極８のレイアウトのみを図示してある。また、図２７は断面図ではないが、図を見易くするために便宜上ゲート電極８をハッチングで示してある。   Moreover, in the said 2nd-4th embodiment, the gate electrode 8 which comprises MOSFET drive gate and an excess carrier injection | pouring suppression gate is arrange | positioned adjacently, and the layout in which these are formed in the ratio of 1: 1 is made into an example. Although described above, this is merely an example, and other layouts may be used. FIG. 27 is a perspective layout diagram showing another layout example. In FIG. 27, only the layout of the gate electrode 8 is shown. Although FIG. 27 is not a cross-sectional view, the gate electrode 8 is hatched for the sake of convenience in order to make the drawing easier to see.

図２７（ａ）に示すように、ＭＯＳＦＥＴ駆動用ゲートを構成するゲート電極８ｄ、８ｆ、８ｈを複数本（本図では２本）配置するごとに過剰キャリア注入抑制ゲートを構成するゲート電極８ｃ、８ｅ、８ｇが１本配置されるレイアウトとされていても良い。このようにすれば、ＭＯＳＦＥＴ駆動用ゲートと過剰キャリア注入抑制ゲートを構成するゲート電極８を１：１の割合で形成する場合と比較して、ＭＯＳＦＥＴとして動作させられる部分の面積を増やすことができる。   As shown in FIG. 27 (a), each time a plurality of gate electrodes 8d, 8f, 8h constituting the MOSFET driving gate (two in this figure) are arranged, the gate electrode 8c constituting the excess carrier injection suppression gate, A layout in which one 8e and 8g are arranged may be used. In this case, the area of the portion operated as the MOSFET can be increased as compared with the case where the gate electrode 8 constituting the MOSFET driving gate and the excess carrier injection suppressing gate is formed at a ratio of 1: 1. .

また、図２７（ｂ）に示すように、複数本並列的に並べたゲート電極８のうちの中央部などに、部分的に過剰キャリア注入抑制ゲートを構成するゲート電極８ｃ、８ｅ、８ｇを集中させ、それ以外の場所ではＭＯＳＦＥＴ駆動用ゲートを構成するゲート電極８ｄ、８ｆ、８ｈとするレイアウトにすることもできる。   In addition, as shown in FIG. 27B, the gate electrodes 8c, 8e, and 8g that partially constitute an excess carrier injection suppression gate are concentrated at the center of the plurality of gate electrodes 8 arranged in parallel. In other places, it is possible to adopt a layout in which the gate electrodes 8d, 8f, and 8h constituting the MOSFET driving gate are used.

さらに、図２７（ｃ）に示すように、ＭＯＳＦＥＴ駆動用ゲートを構成するゲート電極８ｄ、８ｆ、８ｈを複数本並列的に並べておき、中央部においてのみ、その間に部分的に過剰キャリア注入抑制ゲートを構成するゲート電極８ｃ、８ｅ、８ｇを備え、それ以外の場所ではＭＯＳＦＥＴ駆動用ゲートを構成するゲート電極８ｄ、８ｆ、８ｈのみとするレイアウトにすることもできる。   Further, as shown in FIG. 27 (c), a plurality of gate electrodes 8d, 8f, and 8h constituting the MOSFET driving gate are arranged in parallel, and only in the central part, an excessive carrier injection suppressing gate is partially provided therebetween. The gate electrodes 8c, 8e, and 8g constituting the gate electrode 8 and the gate electrodes 8d, 8f, and 8h constituting the MOSFET driving gates may be provided at other locations.

同様に、第１５実施形態で説明したシングルゲート構造とダブルゲート構造のゲート電極８を両方とも形成する場合においても、図２７に示した構造を採用することができる。すなわち、図２７（ａ）〜（ｃ）に示した過剰キャリア注入抑制ゲートを構成するゲート電極８ｃ、８ｅ、８ｇの位置をダブルゲート構造のゲート電極８とし、ＭＯＳＦＥＴ駆動用ゲートを構成するゲート電極８ｄ、８ｆ、８ｈの位置をシングルゲート構造のゲート電極８とすることができる。   Similarly, when both the single gate structure and double gate structure gate electrodes 8 described in the fifteenth embodiment are formed, the structure shown in FIG. 27 can be employed. That is, the positions of the gate electrodes 8c, 8e, 8g constituting the excessive carrier injection suppressing gate shown in FIGS. 27A to 27C are set to the gate electrode 8 having a double gate structure, and the gate electrode constituting the MOSFET driving gate. The positions 8d, 8f, and 8h can be the gate electrode 8 having a single gate structure.

なお、ここでは図２７（ａ）〜（ｃ）に示すレイアウト例について説明したが、勿論、図２７（ａ）〜（ｃ）以外のレイアウトとされても良い。   Although the layout examples shown in FIGS. 27A to 27C have been described here, it is needless to say that layouts other than FIGS. 27A to 27C may be used.

また、上記した絶縁ゲート構造の半導体スイッチング素子として縦型や横型およびプレーナ型のＭＯＳＦＥＴを適用した半導体装置について、スーパージャンクション構造を適用することもできる。   Moreover, a super junction structure can also be applied to a semiconductor device to which vertical, horizontal, and planar MOSFETs are applied as the semiconductor switching element having the above-described insulated gate structure.

図２８は、第１実施形態で説明した縦型ＭＯＳＦＥＴを有する半導体装置について、縦型ＭＯＳＦＥＴにスーパージャンクション構造を適用したものである。具体的には、ｎ-型ドリフト層２内にトレンチを形成してｐ-型層を埋め込むこと、もしくは、ｎ-型ドリフト層２の成長中にｐ型不純物を複数段階に分けてイオン注入することによって、ｎ-型カラム２ａとｐ-型層カラム２ｂとが交互に繰り返されたスーパージャンクション構造を備えてある。このように、スーパージャンクション構造とする場合についても、第１実施形態と同様のトレンチゲート構造とすることで、第１実施形態と同様の効果を得ることができる。なお、ここでは第１実施形態に対してスーパージャンクション構造を適用する場合について説明したが、勿論、他のＭＯＳＦＥＴを適用した半導体装置についても、スーパージャンクション構造を適用することもできる。 FIG. 28 shows a semiconductor device having a vertical MOSFET described in the first embodiment in which a super junction structure is applied to the vertical MOSFET. Specifically, n - embedding the mold layer, or, n - - p to form a trench in type drift layer 2 by dividing the p-type impurity in a plurality of steps to ion implantation during growth of the type drift layer 2 Thus, a super junction structure in which the n − type column 2a and the p − type layer column 2b are alternately repeated is provided. As described above, also in the case of the super junction structure, the same effect as that of the first embodiment can be obtained by using the same trench gate structure as that of the first embodiment. Here, the case where the super junction structure is applied to the first embodiment has been described, but, of course, the super junction structure can also be applied to a semiconductor device to which another MOSFET is applied.

また、上記各実施形態では、絶縁ゲート構造の半導体スイッチング素子として縦型や横型およびプレーナ型のＭＯＳＦＥＴやＩＧＢＴを例に挙げて説明したが、他の構造のＭＯＳＦＥＴやＩＧＢＴ、例えばコンケーブ型などのいずれの半導体スイッチング素子についても本発明を適用することができる。また、上記第１１〜第１４実施形態では、ＭＯＳＦＥＴを例に挙げたが、同様の構造のＩＧＢＴを構成しても良い。すなわち、半導体基板１をｎ+型不純物領域１ａとｐ+型不純物領域１ｂとによって構成したり、不純物領域５７をｎ+型の第１不純物領域５７ａとｐ+型の第２不純物領域５７ｂとによって構成すれば良い。さらに、上記各実施形態では、絶縁ゲート構造の半導体スイッチング素子とＦＷＤとが１チップ化された構造について説明したが、これらが並列接続された構造の半導体装置であれば、絶縁ゲート構造の半導体スイッチング素子がＦＷＤとが１チップ化されているものに限らず、別チップに形成されている半導体装置についても本発明を適用できる。 In each of the above embodiments, vertical, horizontal, and planar MOSFETs and IGBTs have been described as examples of semiconductor switching elements having an insulated gate structure. However, MOSFETs or IGBTs having other structures such as a concave type may be used. The present invention can also be applied to these semiconductor switching elements. Moreover, in the said 11th-14th embodiment, although MOSFET was mentioned as an example, you may comprise IGBT of the same structure. That is, the semiconductor substrate 1 is constituted by the n + -type impurity region 1a and the p + -type impurity region 1b, and the impurity region 57 is constituted by the n + -type first impurity region 57a and the p + -type second impurity region 57b. What is necessary is just to comprise. Further, in each of the above-described embodiments, the structure in which the semiconductor switching element having the insulated gate structure and the FWD are integrated into one chip has been described. However, if the semiconductor device has a structure in which these are connected in parallel, the semiconductor switching having the insulated gate structure The present invention can be applied to a semiconductor device formed on another chip as well as an element in which the FWD is integrated into one chip.

なお、ＩＧＢＴの場合、ＩＧＢＴとＦＷＤとを別チップで構成する場合、半導体基板１にはｎ+型不純物領域１ａを形成する必要が無く、不純物領域５７にはｎ+型の第１不純物領域５７ａを形成する必要が無くなる。 In the case of IGBT, IGBT and if composed of separate chips and FWD, the semiconductor substrate 1 is not necessary to form the n + -type impurity regions 1a, the first impurity region 57a of the n + type impurity region 57 Need not be formed.

図２９は、トレンチ構造の縦型ＩＧＢＴとＦＷＤとを別チップで構成した場合の断面模式図である。また、図３０は、トレンチ構造の縦型ＭＯＳＦＥＴとＦＷＤとを別チップで構成した場合の断面図である。   FIG. 29 is a schematic cross-sectional view when the trench type vertical IGBT and the FWD are configured by separate chips. FIG. 30 is a cross-sectional view of the trench type vertical MOSFET and the FWD formed by separate chips.

これらの図に示されるように、縦型ＩＧＢＴや縦型ＭＯＳＦＥＴが形成されたチップでは、上記各実施形態と同様の構造によって縦型ＩＧＢＴや縦型ＭＯＳＦＥＴが構成されている。すなわち、ｐ+型もしくはｎ+型の半導体基板１の上にｎ-型ドリフト層２とｐ型ベース領域３が形成され、ｐ型ベース領域３の表層部にｎ+型不純物領域４が形成されている。そして、トレンチ６内にゲート絶縁膜７を介してゲート電極８が形成され、さらにｎ+型不純物領域４およびｐ+型コンタクト領域５を介してｐ型ベース領域３に接続される第１電極９や半導体基板１に電気的に接続される第２電極１０が形成されている。 As shown in these drawings, in the chip on which the vertical IGBT and the vertical MOSFET are formed, the vertical IGBT and the vertical MOSFET are configured by the same structure as that of each of the above embodiments. That is, the n − type drift layer 2 and the p type base region 3 are formed on the p + type or n + type semiconductor substrate 1, and the n + type impurity region 4 is formed in the surface layer portion of the p type base region 3. ing. Then, a gate electrode 8 is formed in the trench 6 via the gate insulating film 7, and further, the first electrode 9 connected to the p-type base region 3 via the n + -type impurity region 4 and the p + -type contact region 5. And a second electrode 10 electrically connected to the semiconductor substrate 1 is formed.

ＦＷＤが形成されたチップでは、第１導電型層を構成するｎ型カソード層６０とこの上に形成された第２導電型層を構成するｐ型アノード層６１とによってＰＮ接合が構成されている。また、ｐ型アノード層６１に対してアノード電極を構成する第１電極６２が電気的に接続されていると共に、ｎ型カソード層６０に対してカソード電極を構成する第２電極６３が電気的に接続されている。さらに、ｐ型アノード層６１の表層部に、ｎ型カソード層６０よりも高不純物濃度とされた第１不純物領域を構成するｎ+型不純物領域６４が形成され、このｎ+型不純物領域６４からｐ型アノード領域６１に達するトレンチ６５が形成されている。そして、トレンチ６５内にゲート絶縁膜６６を介して第１ゲート電極を構成するゲート電極６７が形成されている。 In the chip in which the FWD is formed, a PN junction is formed by the n-type cathode layer 60 constituting the first conductivity type layer and the p-type anode layer 61 constituting the second conductivity type layer formed thereon. . The first electrode 62 constituting the anode electrode is electrically connected to the p-type anode layer 61, and the second electrode 63 constituting the cathode electrode is electrically connected to the n-type cathode layer 60. It is connected. Further, the surface layer of the p-type anode layer 61, n + -type impurity region 64 constituting the first impurity region which is a high impurity concentration than the n-type cathode layer 60 is formed, from the n + -type impurity regions 64 A trench 65 reaching the p-type anode region 61 is formed. A gate electrode 67 constituting a first gate electrode is formed in the trench 65 via a gate insulating film 66.

このような構造により、別チップにＦＷＤを形成することができる。そして、各チップの互いの第１電極９、６２が電気的に接続されると共に、互いの第２電極１０、６３が電気的に接続されることで、別チップで構成された縦型ＩＧＢＴや縦型ＭＯＳＦＥＴとＦＷＤとが並列接続された半導体装置が構成されている。このように、縦型ＩＧＢＴや縦型ＭＯＳＦＥＴとＦＷＤとを別チップで構成することもできる。   With such a structure, an FWD can be formed in another chip. Then, the first electrodes 9 and 62 of each chip are electrically connected, and the second electrodes 10 and 63 of each chip are electrically connected, so that the vertical IGBT configured in another chip or A semiconductor device is configured in which a vertical MOSFET and an FWD are connected in parallel. As described above, the vertical IGBT, the vertical MOSFET, and the FWD can be configured as separate chips.

縦型ＩＧＢＴとＦＷＤとを別チップで構成する場合、縦型ＩＧＢＴはリカバリしないため、ＦＷＤに過剰キャリア注入抑制ゲートが必要になる。したがって、ＦＷＤが形成されるチップに対して過剰キャリア注入抑制ゲートを構成するゲート電極６７を形成することで、第１実施形態等と同様の効果を得ることが可能となる。また、縦型ＭＯＳＦＥＴとＦＷＤとを形成する場合、これらを１チップ化した構造では、縦型ＭＯＳＦＥＴとＦＷＤを別チップとした場合と比較して、どうしてもＦＷＤの性能が劣ってしまう。このため、ＦＷＤを縦型ＭＯＳＦＥＴとは別チップで構成し、ＦＷＤを外付けするようにしても良い。   When the vertical IGBT and the FWD are configured as separate chips, the vertical IGBT does not recover, so an excess carrier injection suppression gate is required for the FWD. Therefore, by forming the gate electrode 67 that constitutes the excessive carrier injection suppressing gate for the chip on which the FWD is formed, it is possible to obtain the same effect as in the first embodiment. Further, when the vertical MOSFET and the FWD are formed, in the structure in which these are integrated into one chip, the performance of the FWD is inevitably inferior to the case where the vertical MOSFET and the FWD are formed as separate chips. For this reason, the FWD may be configured as a separate chip from the vertical MOSFET, and the FWD may be externally attached.

なお、ここでは、トレンチ構造の縦型ＩＧＢＴや縦型ＭＯＳＦＥＴに対してＦＷＤを別チップで構成する場合について説明したが、トレンチ構造に限らずプレーナ型の縦型ＩＧＢＴや縦型ＭＯＳＦＥＴに対してＦＷＤを別チップで構成しても良い。また、縦型ＩＧＢＴや縦型ＭＯＳＦＥＴに限らず、横型ＩＧＢＴや横型ＭＯＳＦＥＴについても同様のことが言える。   Here, the case where the FWD is configured as a separate chip for the trench type vertical IGBT or vertical MOSFET has been described. However, the present invention is not limited to the trench structure, and the FWD is not limited to the planar type vertical IGBT or vertical MOSFET. May be constituted by another chip. The same applies to the lateral IGBT and the lateral MOSFET as well as the vertical IGBT and the vertical MOSFET.

また、第３、第４実施形態で説明した図７、図９に示す半導体装置についても、縦型ＩＧＢＴとＦＷＤとを別チップで構成することができる。図３１および図３２は、第３、第４実施形態について、トレンチ構造の縦型ＭＯＳＦＥＴとＦＷＤとを別チップで構成した場合の断面模式図である。   Also, in the semiconductor devices shown in FIGS. 7 and 9 described in the third and fourth embodiments, the vertical IGBT and the FWD can be configured by separate chips. FIGS. 31 and 32 are cross-sectional schematic diagrams in the case where the trench type vertical MOSFET and the FWD are configured in separate chips in the third and fourth embodiments.

図３１に示す半導体装置では、縦型ＭＯＳＦＥＴが形成されたチップに関しては図３０と同様の構造とされており、ＦＷＤが形成されたチップに関しては、図３０とほぼ同様の構造とされているが、過剰キャリア注入抑制ゲートの構造が異なっている。すなわち、ゲート絶縁膜６６は、ｎ型カソード層６０の上部よりも深く、かつ、ｎ型カソード層６０の上部よりも浅い位置を中間位置として、該中間位置よりも深い第１部分６６ａと浅い第２部分６６ｂとにおいて厚さが異なっており、第１部分６６ａにおいて第２部分６６ｂよりも厚さが厚くされている。このような構造とすることで、第３実施形態と同様の動作を行う半導体装置の縦型ＭＯＳＦＥＴとＦＷＤとを別チップで構成することができる。   In the semiconductor device shown in FIG. 31, the chip on which the vertical MOSFET is formed has the same structure as that in FIG. 30, and the chip on which the FWD is formed has almost the same structure as in FIG. The structure of the excess carrier injection suppression gate is different. That is, the gate insulating film 66 is deeper than the upper part of the n-type cathode layer 60 and shallower than the upper part of the n-type cathode layer 60 as an intermediate position, and the first portion 66a deeper than the intermediate position and the shallow first portion 66a. The two portions 66b have different thicknesses, and the first portion 66a is thicker than the second portion 66b. With such a structure, the vertical MOSFET and the FWD of the semiconductor device that performs the same operation as in the third embodiment can be configured in separate chips.

また、図３２に示す半導体装置も、縦型ＭＯＳＦＥＴが形成されたチップに関しては図３０と同様の構造とされており、ＦＷＤが形成されたチップに関しては、図３０とほぼ同様の構造とされているが、過剰キャリア注入抑制ゲートの周囲においてｐ型アノード層６１の構造が異なっている。すなわち、トレンチ６５の側面に位置するｐ型アノード層６１の不純物濃度は、当該ｐ型アノード層６１の上部よりも深く、かつ、ｎ型カソード層６０の上部よりも浅い位置を中間位置として、該中間位置よりも浅い第１領域６１ａと深い第２領域６１ｂとにおいて異なっており、第２領域６１ｂにおいて第１領域６１ａよりも不純物濃度が濃くされている。このような構造とすることで、第４実施形態と同様の動作を行う半導体装置の縦型ＭＯＳＦＥＴとＦＷＤとを別チップで構成することができる。   32 also has a structure similar to that of FIG. 30 with respect to the chip on which the vertical MOSFET is formed, and has a structure substantially similar to that of FIG. 30 with respect to the chip on which the FWD is formed. However, the structure of the p-type anode layer 61 is different around the excessive carrier injection suppression gate. That is, the impurity concentration of the p-type anode layer 61 located on the side surface of the trench 65 is deeper than the upper part of the p-type anode layer 61 and shallower than the upper part of the n-type cathode layer 60. The first region 61a shallower than the intermediate position is different from the deep second region 61b, and the impurity concentration is higher in the second region 61b than in the first region 61a. With such a structure, the vertical MOSFET and the FWD of the semiconductor device that performs the same operation as in the fourth embodiment can be configured in separate chips.

１ 半導体基板
２ ｎ-型ドリフト層
３ ｐ型ベース領域
４ ｎ+型不純物領域
６ トレンチ
７ ゲート絶縁膜
８ ゲート電極
８ａ、８ｃ、８ｅ、８ｇ 第１ゲート電極
８ｂ、８ｄ、８ｆ、８ｈ 第２ゲート電極
９ 第１電極
１０ 第２電極
１１ 絶縁膜
１２ 反転層
２０ ダメージ層
３０ ｐ-型領域
３１ ｐ+型領域
５０ ｎ型領域
５１ ｐ型ベース領域
５２ ｎ+型の不純物領域
５３ ｐ+型コンタクト領域
５４ トレンチ
５５ ゲート絶縁膜
５５ａ 絶縁膜
５６ ゲート電極
５６ａ、５６ｃ 第１ゲート電極
５６ｂ、５６ｄ 第２ゲート電極
５７ 不純物領域
５７ａ 第１不純物領域
５７ｂ 第２不純物領域
５８ 第１電極
５９ 第２電極
６０ ｐ型アノード層
６１ ｎ型カソード層
６２ 第１電極
６３ 第２電極
６４ ｎ+型不純物領域
６５ トレンチ
６６ ゲート絶縁膜
６７ ゲート電極 DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 2 n - type drift layer 3 p-type base region 4 n + type impurity region 6 Trench 7 Gate insulating film 8 Gate electrodes 8a, 8c, 8e, 8g First gate electrodes 8b, 8d, 8f, 8h Second gate Electrode 9 First electrode 10 Second electrode 11 Insulating film 12 Inversion layer 20 Damaged layer 30 p − type region 31 p + type region 50 n type region 51 p type base region 52 n + type impurity region 53 p + type contact region 54 trench 55 gate insulating film 55a insulating film 56 gate electrodes 56a and 56c first gate electrodes 56b and 56d second gate electrode 57 impurity region 57a first impurity region 57b second impurity region 58 first electrode 59 second electrode 60 p-type the anode layer 61 n-type cathode layer 62 first electrode 63 second electrode 64 n + -type impurity regions 65 a trench 66 gate Insulating film 67 gate electrode

Claims (38)

第１導電型のドリフト層（２、５０）と、
前記第１導電型のドリフト層（２、５０）上に形成された第２導電型のベース領域（３、５１）と、
前記ベース領域（３、５１）内における該ベース領域（３、５１）の表層部に形成され、該ベース領域（３、５１）を挟んで前記ドリフト層（２、５０）から離間して形成され、前記ドリフト層（２、５０）より高不純物濃度とされた第１導電型の第１不純物領域（４、５２）と、
前記第１不純物領域（４、５２）と前記ドリフト層（２、５０）の間に挟まれた前記ベース領域（３、５１）の表面にゲート絶縁膜（７、５５）を介して形成されたゲート電極（８、５６）と、
前記ドリフト層（２、５０）と接触し、該ドリフト層（２、５０）よりも高不純物濃度とされ、前記ベース領域（３、５１）から離間して形成された第１または第２導電型の第２不純物領域（１、５７）と、
前記第１不純物領域（４、５２）および前記ベース領域（３、５１）と電気的に接続された第１電極（９、５８）と、
前記第２不純物領域（１、５７）と電気的に接続された第２電極（１０、５９）と、を有し、
前記ベース領域（３、５１）のうち、前記ゲート絶縁膜（７、５５）を挟んで前記ゲート電極（８、５６）と反対側に位置する部分に反転型のチャネルを形成し、該チャネルを通じて前記第１電極（９、５８）と前記第２電極（１０、５９）の間に電流を流す絶縁ゲート構造の半導体スイッチング素子を備えていると共に、
第１導電型層（２、５０）と、
前記第１導電型層（２、５０）上に形成された第２導電型層（３、５１）と、
前記第２導電型層（３、５１）側に接続される第１電極（９、５８）と、
前記第１導電型層（２、５０）側に接続される第２電極（１０、５９）とを備え、前記第１導電型層（２、５０）と前記第２導電型層（３、５１）とによるＰＮ接合によって構成され、前記第１電極（９、５８）と前記第２電極（１０、５９）との間に電流を流すフリーホイールダイオードを備えており、
前記半導体スイッチング素子に対して前記フリーホイールダイオードが並列接続されてなり、
前記フリーホイールダイオードには、前記第２導電型層（３、５１）の表層部に形成され、前記第１導電型層（２、５０）よりも高不純物濃度とされた第１導電型の第１不純物領域（４、５２）が備えられていると共に、該第１不純物領域（４、５２）と前記第１導電型層（２、５０）の間に挟まれた前記第２導電型層（３、５１）の表面にゲート絶縁膜（７、５５）を介して形成されたゲート電極（８、５６）が形成されており、該フリーホイールダイオードに備えられた前記ゲート電極（８、５６）には、該ゲート電極（８、５６）に対してゲート電圧を印加することにより、前記第２導電型層（３、５１）のうち、前記第１不純物領域（４、５２）側から、該第２導電型層（３、５１）を挟んで前記第１不純物領域（４、５２、６４）と反対側に位置する前記第１導電型層（２、５０）に向かう途中位置まで、チャネルを形成する過剰キャリア注入抑制ゲートを構成する第１ゲート電極（８ａ、５６ａ）が備えられていて、
前記半導体スイッチング素子と前記フリーホイールダイオードは１チップに形成されており、
前記半導体スイッチング素子における前記ドリフト層（２、５０）にて前記フリーホイールダイオードにおける前記第１導電型層を構成し、
前記半導体スイッチング素子における前記ベース領域（３、５１）にて前記フリーホイールダイオードにおける前記第２導電型層を構成し、
前記半導体スイッチング素子における前記第１電極（９、５８）にて前記フリーホイールダイオードにおける前記第１電極を構成し、
前記半導体スイッチング素子における前記第２電極（１０、５９）にて前記フリーホイールダイオードにおける前記第２電極を構成し、
前記半導体スイッチング素子における前記第１不純物領域（４、５２）にて前記フリーホイールダイオードにおける前記第１不純物領域を構成しており、
前記半導体スイッチング素子に備えられる前記ゲート電極（８、５６）に、前記第１ゲート電極（８ａ、５６ａ）が含まれ、
前記第１ゲート電極（８ａ、５６ａ）は、前記ゲート絶縁膜（７、５５）を挟んで前記第１不純物領域（４、５２）から前記ベース領域（３、５１）の途中位置と対向する場所まで形成され、
前記ゲート電極（８、５６）は、
前記ゲート絶縁膜（７、５５）を挟んで前記ベース領域（３、５１）の途中位置から前記ドリフト層（２、５０）と対向する場所まで形成されている第２ゲート電極（８ｂ、５６ｂ）を有し、
前記第１ゲート電極（８ａ、５６ａ）および前記第２ゲート電極（８ｂ、５６ｂ）は、ゲート電圧の印加により、前記ベース領域（３、５１）に対して前記第１不純物領域（４、５２）と前記ドリフト層（２、５０）とを繋ぐチャネルを形成する半導体スイッチング素子駆動用ゲートとして機能する半導体装置の制御方法であって、
前記フリーホイールダイオードをダイオード動作させているタイミングから、前記半導体スイッチング素子をオンさせるタイミングへの切り替えの際に、前記半導体スイッチング素子をオンさせる前に、前記第１ゲート電極（８ａ、５６ａ）に対してゲート電圧を印加することにより、前記第２導電型層（３、５１）のうち前記ゲート絶縁膜（７、５５）を挟んで前記第１ゲート電極（８ａ、５６ａ）と対向する部分に反転層（１２）を形成することを特徴とする半導体装置の制御方法。 A drift layer (2, 50) of the first conductivity type;
A second conductivity type base region (3, 51) formed on the first conductivity type drift layer (2, 50);
It is formed in the surface layer portion of the base region (3, 51) in the base region (3, 51), and is formed apart from the drift layer (2, 50) with the base region (3, 51) interposed therebetween. A first impurity region (4, 52) of a first conductivity type having a higher impurity concentration than the drift layer (2, 50);
Formed on the surface of the base region (3, 51) sandwiched between the first impurity region (4, 52) and the drift layer (2, 50) via a gate insulating film (7, 55). A gate electrode (8, 56);
First or second conductivity type that is in contact with the drift layer (2, 50), has a higher impurity concentration than the drift layer (2, 50), and is separated from the base region (3, 51). A second impurity region (1, 57) of
A first electrode (9, 58) electrically connected to the first impurity region (4, 52) and the base region (3, 51);
A second electrode (10, 59) electrically connected to the second impurity region (1, 57),
An inverted channel is formed in a portion of the base region (3, 51) located on the opposite side of the gate electrode (8, 56) with the gate insulating film (7, 55) interposed therebetween. A semiconductor switching element having an insulated gate structure for passing a current between the first electrode (9, 58) and the second electrode (10, 59);
A first conductivity type layer (2, 50 ) ;
The first conductivity type layer (2, 5 0) the second conductivity type layer formed on the (3, 5 1),
First electrode connected to the second conductivity type layer (3, 51) side and (9,5 8),
And a second electrode connected to the first conductive layer (2,50) side (10, 5 9), the first conductive layer (2, 5 0) and the second conductive layer (3 , it is constituted by a PN junction with the 5 1) and comprises a freewheeling diode current flows between the first electrode (9,5 8) and said second electrode (10, 5 9),
Ri Na said freewheel diode is connected in parallel to the semiconductor switching element,
The said freewheel diode, said formed in the surface layer of the second conductivity type layer (3, 5 1), a first conductivity type high impurity concentration than the first conductivity type layer (2, 5 0) together is provided with a first impurity region of the (4,5 2), said sandwiched between the first impurity region (4, 5 2) and the first conductive layer (2,5 0) first second conductivity type layer (3, 5 1) the surface of the gate insulating film (7,5 5) a gate electrode formed over a (8,5 6) and is formed, provided on the freewheeling diode the gate electrode (8,5 6), by applying a gate voltage to said gate electrode (8,5 6) of the second conductivity type layer (3, 5 1), the first an impurity region (4, 5 2) side, the sandwich said second conductivity type layer (3, 5 1) the first impurity region (4,52 , 64) opposite the first conductivity type layer located on (2,5 0) toward halfway position, the first gate electrode (8 a, 56 a constituting the excess carrier injection inhibiting gate which forms a channel) Is provided ,
The semiconductor switching element and the freewheel diode are formed in one chip,
The drift layer (2, 50) in the semiconductor switching element constitutes the first conductivity type layer in the freewheel diode,
The base region (3, 51) in the semiconductor switching element constitutes the second conductivity type layer in the freewheel diode,
The first electrode (9, 58) in the semiconductor switching element constitutes the first electrode in the freewheel diode,
The second electrode (10, 59) in the semiconductor switching element constitutes the second electrode in the freewheel diode,
The first impurity region (4, 52) in the semiconductor switching element constitutes the first impurity region in the freewheel diode,
The gate electrode (8, 56) provided in the semiconductor switching element includes the first gate electrode (8a, 56a),
The first gate electrodes (8a, 56a) are opposed to intermediate positions of the base region (3, 51) from the first impurity region (4, 52) with the gate insulating film (7, 55) interposed therebetween. Formed up to
The gate electrodes (8, 56) are
Second gate electrodes (8b, 56b) formed from a midpoint of the base region (3, 51) to a position facing the drift layer (2, 50) with the gate insulating film (7, 55) interposed therebetween. Have
The first gate electrode (8a, 56a) and the second gate electrode (8b, 56b) may be connected to the first impurity region (4, 52) with respect to the base region (3, 51) by applying a gate voltage. And a method for controlling a semiconductor device functioning as a gate for driving a semiconductor switching element that forms a channel connecting the drift layer (2, 50),
Before switching the semiconductor switching element on from the timing at which the freewheeling diode is operated as a diode to the timing at which the semiconductor switching element is turned on, the first gate electrode (8a, 56a) is turned on. By applying a gate voltage, the second conductive type layer (3, 51) is inverted to a portion facing the first gate electrode (8a, 56a) across the gate insulating film (7, 55). A method of controlling a semiconductor device , comprising forming a layer (12) . 前記第１不純物領域（４、５２）から前記ベース領域（３、５１）を貫通して前記ドリフト層（２、５０）に達するトレンチ（６、５４）が形成され、
前記トレンチ（６、５４）内に前記第１、第２ゲート電極（８ａ、８ｂ、５６ａ、５６ｂ）が共に、絶縁膜（１１、５５ａ）を挟んで配置されることでダブルゲート構造のトレンチゲート構造が構成され、
前記半導体スイッチング素子がトレンチゲート構造の半導体スイッチング素子とされていることを特徴とする請求項１に記載の半導体装置の制御方法。 Trenches (6, 54) reaching the drift layer (2, 50) from the first impurity region (4, 52) through the base region (3, 51) are formed;
Both the first and second gate electrodes (8a, 8b, 56a, 56b) are disposed in the trench (6, 54) with an insulating film (11, 55a) interposed therebetween, thereby forming a trench gate having a double gate structure. Structure is composed,
2. The method of controlling a semiconductor device according to claim 1 , wherein the semiconductor switching element is a semiconductor switching element having a trench gate structure. 前記第２不純物領域を構成する第１導電型の半導体基板（１）を有し、
前記ドリフト層（２）は、前記半導体基板（１）上に形成されており、
前記ベース領域（３）は、前記ドリフト層（２）上に形成されており、
前記第１不純物領域（４）は、前記ベース領域（３）の表層部に形成され、
前記トレンチ（６）は、前記第１不純物領域（４）から前記ベース領域（３）を貫通して前記ドリフト層（２）に達するように形成されており、
前記半導体スイッチング素子は、前記ベース領域（３）のうち前記トレンチ（６）の側面に位置する部分にチャネルを形成し、前記半導体基板（１）の垂直方向に電流を流す縦型ＭＯＳＦＥＴであることを特徴とする請求項２に記載の半導体装置の制御方法。 A first conductivity type semiconductor substrate (1) constituting the second impurity region;
The drift layer (2) is formed on the semiconductor substrate (1),
The base region (3) is formed on the drift layer (2),
The first impurity region (4) is formed in a surface layer portion of the base region (3),
The trench (6) is formed to reach the drift layer (2) from the first impurity region (4) through the base region (3),
The semiconductor switching element is a vertical MOSFET in which a channel is formed in a portion of the base region (3) located on the side surface of the trench (6) and current flows in the vertical direction of the semiconductor substrate (1). The method of controlling a semiconductor device according to claim 2 . 前記第２不純物領域を構成する第２導電型領域（１ｂ）を含む半導体基板（１）を有し、
前記ドリフト層（２）は、前記半導体基板（１）上に形成されており、
前記ベース領域（３）は、前記ドリフト層（２）上に形成されており、
前記第１不純物領域（４）は、前記ベース領域（３）の表層部に形成され、
前記トレンチ（６）は、前記第１不純物領域（４）から前記ベース領域（３）を貫通して前記ドリフト層（２）に達するように形成されており、
前記半導体スイッチング素子は、前記ベース領域（３）のうち前記トレンチ（６）の側面に位置する部分にチャネルを形成し、前記半導体基板（１）の垂直方向に電流を流す縦型ＩＧＢＴであることを特徴とする請求項２に記載の半導体装置の制御方法。 A semiconductor substrate (1) including a second conductivity type region (1b) constituting the second impurity region;
The drift layer (2) is formed on the semiconductor substrate (1),
The base region (3) is formed on the drift layer (2),
The first impurity region (4) is formed in a surface layer portion of the base region (3),
The trench (6) is formed to reach the drift layer (2) from the first impurity region (4) through the base region (3),
The semiconductor switching element is a vertical IGBT in which a channel is formed in a portion of the base region (3) located on the side surface of the trench (6) and current flows in the vertical direction of the semiconductor substrate (1). The method of controlling a semiconductor device according to claim 2 . 前記ベース領域（５１）は、前記ドリフト層（５０）の表層部に形成され、
前記第１不純物領域（５２）は、前記ベース領域（５１）内における該ベース領域（５１）の表層部に形成され、
前記第２不純物領域（５７）は、第１導電型とされ、前記ドリフト層（５０）の表層部において、前記ベース領域（５１）から離間して形成されており、
前記トレンチ（５４）は、前記ドリフト層（５０）の表面と平行な方向において、前記第１不純物領域（５２）から前記ベース領域（５１）を貫通して前記ドリフト層（５０）に達するように形成されており、
前記半導体スイッチング素子は、前記ベース領域（５１）のうち前記トレンチ（５４）の側面に位置する部分にチャネルを形成し、前記ドリフト層（５０）の表面と平行となる横方向に電流を流す横型ＭＯＳＦＥＴであることを特徴とする請求項２に記載の半導体装置の制御方法。 The base region (51) is formed in a surface layer portion of the drift layer (50),
The first impurity region (52) is formed in a surface layer portion of the base region (51) in the base region (51),
The second impurity region (57) has a first conductivity type, and is formed in the surface layer portion of the drift layer (50) so as to be separated from the base region (51).
The trench (54) penetrates the base region (51) from the first impurity region (52) and reaches the drift layer (50) in a direction parallel to the surface of the drift layer (50). Formed,
The semiconductor switching element is a lateral type in which a channel is formed in a portion of the base region (51) located on a side surface of the trench (54), and current flows in a lateral direction parallel to the surface of the drift layer (50). 3. The method of controlling a semiconductor device according to claim 2 , wherein the method is a MOSFET. 前記ベース領域（５１）は、前記ドリフト層（５０）の表層部に形成され、
前記第１不純物領域（５２）は、前記ベース領域（５１）内における該ベース領域（５１）の表層部に形成され、
前記第２不純物領域（５７）は、第２導電型領域（５７ｂ）を有して構成され、前記ドリフト層（５０）の表層部において、前記ベース領域（５１）から離間して形成されており、
前記トレンチ（５４）は、前記ドリフト層（５０）の表面と平行な方向において、前記第１不純物領域（５２）から前記ベース領域（５１）を貫通して前記ドリフト層（２）に達するように形成されており、
前記半導体スイッチング素子は、前記ベース領域（５１）のうち前記トレンチ（５４）の側面に位置する部分にチャネルを形成し、前記ドリフト層（５０）の表面と平行となる横方向に電流を流す横型ＩＧＢＴであることを特徴とする請求項２に記載の半導体装置の制御方法。 The base region (51) is formed in a surface layer portion of the drift layer (50),
The first impurity region (52) is formed in a surface layer portion of the base region (51) in the base region (51),
The second impurity region (57) includes a second conductivity type region (57b), and is formed apart from the base region (51) in the surface layer portion of the drift layer (50). ,
The trench (54) penetrates the base region (51) from the first impurity region (52) and reaches the drift layer (2) in a direction parallel to the surface of the drift layer (50). Formed,
The semiconductor switching element is a lateral type in which a channel is formed in a portion of the base region (51) located on a side surface of the trench (54), and current flows in a lateral direction parallel to the surface of the drift layer (50). The method of controlling a semiconductor device according to claim 2 , wherein the semiconductor device is an IGBT. 前記第２不純物領域を構成する第１導電型の半導体基板（１）を有し、
前記ドリフト層（２）は、前記半導体基板（１）上に形成されており、
前記ベース領域（３）は、前記ドリフト層（２）の表層部に形成されており、
前記第１不純物領域（４）は、前記ベース領域（３）の表層部に形成され、
前記ベース領域（３）のうち前記第１不純物領域（４）と前記ドリフト層（５０）の間に位置する部分の表面上に、前記ゲート絶縁膜（７）を介して前記第１ゲート電極（８ａ）および前記第２ゲート電極（８ｂ）が形成されており、
前記半導体スイッチング素子は、前記ベース領域（３）の表面において前記半導体基板（１）の平面方向と平行となる横方向にチャネルを形成しつつ、前記半導体基板（１）の垂直方向に電流を流すプレーナ型の縦型ＭＯＳＦＥＴであることを特徴とする請求項１に記載の半導体装置の制御方法。 A first conductivity type semiconductor substrate (1) constituting the second impurity region;
The drift layer (2) is formed on the semiconductor substrate (1),
The base region (3) is formed in a surface layer portion of the drift layer (2),
The first impurity region (4) is formed in a surface layer portion of the base region (3),
On the surface of a portion of the base region (3) located between the first impurity region (4) and the drift layer (50), the first gate electrode ( 8a) and the second gate electrode (8b) are formed,
The semiconductor switching element causes a current to flow in the vertical direction of the semiconductor substrate (1) while forming a channel in the lateral direction parallel to the planar direction of the semiconductor substrate (1) on the surface of the base region (3). 2. The method of controlling a semiconductor device according to claim 1 , wherein the semiconductor device is a planar type vertical MOSFET. 前記第２不純物領域を構成する第２導電型領域（１ｂ）を含む半導体基板（１）を有し、
前記ドリフト層（２）は、前記半導体基板（１）上に形成されており、
前記ベース領域（３）は、前記ドリフト層（２）の表層部に形成されており、
前記第１不純物領域（４）は、前記ベース領域（３）の表層部に形成され、
前記ベース領域（３）のうち前記第１不純物領域（４）と前記ドリフト層（２）の間に位置する部分の表面上に、前記ゲート絶縁膜（７）を介して前記第１ゲート電極（８ａ）および前記第２ゲート電極（８ｂ）が形成されており、
前記半導体スイッチング素子は、前記ベース領域（３）の表面において前記半導体基板（１）の平面方向と平行となる横方向にチャネルを形成しつつ、前記半導体基板（１）の垂直方向に電流を流すプレーナ型の縦型ＩＧＢＴであることを特徴とする請求項１に記載の半導体装置の制御方法。 A semiconductor substrate (1) including a second conductivity type region (1b) constituting the second impurity region;
The drift layer (2) is formed on the semiconductor substrate (1),
The base region (3) is formed in a surface layer portion of the drift layer (2),
The first impurity region (4) is formed in a surface layer portion of the base region (3),
On the surface of the portion of the base region (3) located between the first impurity region (4) and the drift layer (2), the first gate electrode ( 8a) and the second gate electrode (8b) are formed,
The semiconductor switching element causes a current to flow in the vertical direction of the semiconductor substrate (1) while forming a channel in the lateral direction parallel to the planar direction of the semiconductor substrate (1) on the surface of the base region (3). 2. The method of controlling a semiconductor device according to claim 1 , wherein the semiconductor device is a planar type vertical IGBT. 前記ベース領域（５１）は、前記ドリフト層（５０）の表層部に形成され、
前記第１不純物領域（５２）は、前記ベース領域（５１）内における該ベース領域（５１）の表層部に形成され、
前記第２不純物領域（５７）は、第１導電型とされ、前記ドリフト層（５０）の表層部において、前記ベース領域（５１）から離間して形成されており、
前記ベース領域（５１）のうち前記第１不純物領域（５２）と前記ドリフト層（５０）の間に位置する部分の表面上に、前記ゲート絶縁膜（５５）を介して前記第１ゲート電極（５６ａ）および前記第２ゲート電極（５６ｂ）が形成されており、
前記半導体スイッチング素子は、前記第１ゲート電極（５６ａ）および前記第２ゲート電極（５６ｂ）と対向する前記ベース領域（５１）の表面において、前記ドリフト層（５０）の表面と平行となる横方向にチャネルを形成して電流を流すプレーナ型の横型ＭＯＳＦＥＴであることを特徴とする請求項１に記載の半導体装置の制御方法。 The base region (51) is formed in a surface layer portion of the drift layer (50),
The first impurity region (52) is formed in a surface layer portion of the base region (51) in the base region (51),
The second impurity region (57) has a first conductivity type, and is formed in the surface layer portion of the drift layer (50) so as to be separated from the base region (51).
On the surface of a portion of the base region (51) located between the first impurity region (52) and the drift layer (50), the first gate electrode (55) is interposed via the gate insulating film (55). 56a) and the second gate electrode (56b) are formed,
The semiconductor switching element has a lateral direction parallel to the surface of the drift layer (50) on the surface of the base region (51) facing the first gate electrode (56a) and the second gate electrode (56b). 2. The method of controlling a semiconductor device according to claim 1 , wherein the semiconductor device is a planar lateral MOSFET that forms a channel in the channel and allows current to flow. 前記ベース領域（５１）は、前記ドリフト層（５０）の表層部に形成され、
前記第１不純物領域（５２）は、前記ベース領域（５１）内における該ベース領域（５１）の表層部に形成され、
前記第２不純物領域（５７）は、第２導電型領域（５７ｂ）を有して構成され、前記ドリフト層（５０）の表層部において、前記ベース領域（５１）から離間して形成されており、
前記ベース領域（５１）のうち前記第１不純物領域（５２）と前記ドリフト層（５０）の間に位置する部分の表面上に、前記ゲート絶縁膜（５５）を介して前記第１ゲート電極（５６ａ）および前記第２ゲート電極（５６ｂ）が形成されており、
前記半導体スイッチング素子は、前記第１ゲート電極（５６ａ）および前記第２ゲート電極（５６ｂ）と対向する前記ベース領域（５１）の表面において、前記ドリフト層（５０）の表面と平行となる横方向にチャネルを形成して電流を流すプレーナ型の横型ＩＧＢＴであることを特徴とする請求項１に記載の半導体装置の制御方法。 The base region (51) is formed in a surface layer portion of the drift layer (50),
The first impurity region (52) is formed in a surface layer portion of the base region (51) in the base region (51),
The second impurity region (57) includes a second conductivity type region (57b), and is formed apart from the base region (51) in the surface layer portion of the drift layer (50). ,
On the surface of a portion of the base region (51) located between the first impurity region (52) and the drift layer (50), the first gate electrode (55) is interposed via the gate insulating film (55). 56a) and the second gate electrode (56b) are formed,
The semiconductor switching element has a lateral direction parallel to the surface of the drift layer (50) on the surface of the base region (51) facing the first gate electrode (56a) and the second gate electrode (56b). 2. The method of controlling a semiconductor device according to claim 1 , wherein the semiconductor device is a planar lateral IGBT in which a channel is formed and current flows. 第１導電型のドリフト層（２、５０）と、
前記第１導電型のドリフト層（２、５０）上に形成された第２導電型のベース領域（３、５１）と、
前記ベース領域（３、５１）内における該ベース領域（３、５１）の表層部に形成され、該ベース領域（３、５１）を挟んで前記ドリフト層（２、５０）から離間して形成され、前記ドリフト層（２、５０）より高不純物濃度とされた第１導電型の第１不純物領域（４、５２）と、
前記第１不純物領域（４、５２）と前記ドリフト層（２、５０）の間に挟まれた前記ベース領域（３、５１）の表面にゲート絶縁膜（７、５５）を介して形成されたゲート電極（８、５６）と、
前記ドリフト層（２、５０）と接触し、該ドリフト層（２、５０）よりも高不純物濃度とされ、前記ベース領域（３、５１）から離間して形成された第１または第２導電型の第２不純物領域（１、５７）と、
前記第１不純物領域（４、５２）および前記ベース領域（３、５１）と電気的に接続された第１電極（９、５８）と、
前記第２不純物領域（１、５７）と電気的に接続された第２電極（１０、５９）と、を有し、
前記ベース領域（３、５１）のうち、前記ゲート絶縁膜（７、５５）を挟んで前記ゲート電極（８、５６）と反対側に位置する部分に反転型のチャネルを形成し、該チャネルを通じて前記第１電極（９、５８）と前記第２電極（１０、５９）の間に電流を流す絶縁ゲート構造の半導体スイッチング素子を備えていると共に、
第１導電型層（２、５０）と、
前記第１導電型層（２、５０）上に形成された第２導電型層（３、５１）と、
前記第２導電型層（３、５１）側に接続される第１電極（９、５８）と、
前記第１導電型層（２、５０）側に接続される第２電極（１０、５９）とを備え、前記第１導電型層（２、５０）と前記第２導電型層（３、５１）とによるＰＮ接合によって構成され、前記第１電極（９、５８）と前記第２電極（１０、５９）との間に電流を流すフリーホイールダイオードを備えており、
前記半導体スイッチング素子に対して前記フリーホイールダイオードが並列接続されてなる半導体装置において、
前記フリーホイールダイオードには、前記第２導電型層（３、５１）の表層部に形成され、前記第１導電型層（２、５０）よりも高不純物濃度とされた第１導電型の第１不純物領域（４、５２）が備えられていると共に、該第１不純物領域（４、５２）と前記第１導電型層（２、５０）の間に挟まれた前記第２導電型層（３、５１）の表面にゲート絶縁膜（７、５５）を介して形成されたゲート電極（８、５６）が形成されており、該フリーホイールダイオードに備えられた前記ゲート電極（８、５６）には、該ゲート電極（８、５６）に対してゲート電圧を印加することにより、前記第２導電型層（３、５１）のうち、前記第１不純物領域（４、５２）側から、該第２導電型層（３、５１）を挟んで前記第１不純物領域（４、５２）と反対側に位置する前記第１導電型層（２、５０）に向かう途中位置まで、チャネルを形成する過剰キャリア注入抑制ゲートを構成する第１ゲート電極（８ｃ、５６ｃ）が備えられていて、
前記半導体スイッチング素子と前記フリーホイールダイオードは１チップに形成されており、
前記半導体スイッチング素子における前記ドリフト層（２、５０）にて前記フリーホイールダイオードにおける前記第１導電型層を構成し、
前記半導体スイッチング素子における前記ベース領域（３、５１）にて前記フリーホイールダイオードにおける前記第２導電型層を構成し、
前記半導体スイッチング素子における前記第１電極（９、５８）にて前記フリーホイールダイオードにおける前記第１電極を構成し、
前記半導体スイッチング素子における前記第２電極（１０、５９）にて前記フリーホイールダイオードにおける前記第２電極を構成し、
前記半導体スイッチング素子における前記第１不純物領域（４、５２）にて前記フリーホイールダイオードにおける前記第１不純物領域を構成しており、
前記半導体スイッチング素子に備えられる前記ゲート電極（８、５６）に、前記第１ゲート電極（８ｃ、５６ｃ）が含まれ、
前記第１ゲート電極（８ｃ、５６ｃ）は、前記ゲート絶縁膜（７、５５）を挟んで前記第１不純物領域（４、５２）から前記ベース領域（３、５１）の途中位置と対向する場所まで形成され、
さらに、前記ゲート電極（８、５６）は、
前記ゲート絶縁膜（７、５５）を挟んで前記第１不純物領域（４、５２）から前記ドリフト層（２、５０）と対向する場所まで形成されている第２ゲート電極（８ｄ、５６ｄ）を有し、
前記第２ゲート電極（８ｄ、５６ｄ）は、ゲート電圧の印加により、前記ベース領域（３、５１）に対して前記第１不純物領域（４、５２）と前記ドリフト層（２、５０）とを繋ぐチャネルを形成する半導体スイッチング素子駆動用ゲートとして機能することを特徴とする半導体装置。 A drift layer (2, 50) of the first conductivity type;
A second conductivity type base region (3, 51) formed on the first conductivity type drift layer (2, 50);
It is formed in the surface layer portion of the base region (3, 51) in the base region (3, 51), and is formed apart from the drift layer (2, 50) with the base region (3, 51) interposed therebetween. A first impurity region (4, 52) of a first conductivity type having a higher impurity concentration than the drift layer (2, 50);
Formed on the surface of the base region (3, 51) sandwiched between the first impurity region (4, 52) and the drift layer (2, 50) via a gate insulating film (7, 55). A gate electrode (8, 56);
First or second conductivity type that is in contact with the drift layer (2, 50), has a higher impurity concentration than the drift layer (2, 50), and is separated from the base region (3, 51). A second impurity region (1, 57) of
A first electrode (9, 58) electrically connected to the first impurity region (4, 52) and the base region (3, 51);
A second electrode (10, 59) electrically connected to the second impurity region (1, 57),
An inverted channel is formed in a portion of the base region (3, 51) located on the opposite side of the gate electrode (8, 56) with the gate insulating film (7, 55) interposed therebetween. A semiconductor switching element having an insulated gate structure for passing a current between the first electrode (9, 58) and the second electrode (10, 59);
A first conductivity type layer (2, 50);
A second conductivity type layer (3, 51) formed on the first conductivity type layer (2, 50);
A first electrode (9, 58) connected to the second conductivity type layer (3, 51) side;
And a second electrode (10, 59) connected to the first conductivity type layer (2, 50) side, the first conductivity type layer (2, 50) and the second conductivity type layer (3, 51). ), And a free wheel diode for passing a current between the first electrode (9, 58) and the second electrode (10, 59),
In the semiconductor device in which the freewheel diode is connected in parallel to the semiconductor switching element,
The freewheel diode is formed in a surface layer portion of the second conductivity type layer (3, 51) and has a first conductivity type first impurity having a higher impurity concentration than the first conductivity type layer (2, 50). One impurity region (4, 52) is provided, and the second conductivity type layer (sandwiched between the first impurity region (4, 52) and the first conductivity type layer (2, 50)) 3, 51) is formed with a gate electrode (8, 56) formed through a gate insulating film (7, 55), and the gate electrode (8, 56) provided in the freewheel diode. By applying a gate voltage to the gate electrode (8, 56), the second conductivity type layer (3, 51), from the first impurity region (4, 52) side, Opposite to the first impurity region (4, 52) across the second conductivity type layer (3, 51) To a position en route to the first conductive layer disposed (2, 50), a first gate electrode (8c, 56c) constituting the excess carrier injection inhibiting gate which forms a channel is not provided,
The semiconductor switching element and the freewheel diode are formed in one chip,
The drift layer (2, 50) in the semiconductor switching element constitutes the first conductivity type layer in the freewheel diode,
The base region (3, 51) in the semiconductor switching element constitutes the second conductivity type layer in the freewheel diode,
The first electrode (9, 58) in the semiconductor switching element constitutes the first electrode in the freewheel diode,
The second electrode (10, 59) in the semiconductor switching element constitutes the second electrode in the freewheel diode,
The first impurity region (4, 52) in the semiconductor switching element constitutes the first impurity region in the freewheel diode,
The gate electrode (8, 56) provided in the semiconductor switching element includes the first gate electrode (8c, 56c),
The first gate electrode (8c, 56c) is located opposite to the middle position of the base region (3, 51) from the first impurity region (4, 52) with the gate insulating film (7, 55) interposed therebetween. Formed up to
Furthermore, the gate electrode (8, 56)
A second gate electrode (8d, 56d) formed from the first impurity region (4, 52) to a position facing the drift layer (2, 50) across the gate insulating film (7, 55). Have
The second gate electrode (8d, 56d) is configured to connect the first impurity region (4, 52) and the drift layer (2, 50) to the base region (3, 51) by applying a gate voltage. semi conductor arrangement characterized by functioning as a semiconductor switching element driving gate which forms a channel for connecting. 前記第１不純物領域（４、５２）から前記ベース領域（３、５１）を貫通して前記ドリフト層（２、５０）に達するトレンチ（６、５４）が形成され、
前記第１、第２ゲート電極（８ｃ、８ｄ、５６ｃ、５６ｄ）が異なる前記トレンチ（６、５４）内に配置されたトレンチゲート構造が構成され、
前記半導体スイッチング素子がトレンチゲート構造の半導体スイッチング素子とされていることを特徴とする請求項１１に記載の半導体装置。 Trenches (6, 54) reaching the drift layer (2, 50) from the first impurity region (4, 52) through the base region (3, 51) are formed;
A trench gate structure is formed in which the first and second gate electrodes (8c, 8d, 56c, 56d) are arranged in different trenches (6, 54);
The semiconductor device according to claim 11 , wherein the semiconductor switching element is a semiconductor switching element having a trench gate structure. 前記第２不純物領域を構成する第１導電型の半導体基板（１）を有し、
前記ドリフト層（２）は、前記半導体基板（１）上に形成されており、
前記ベース領域（３）は、前記ドリフト層（２）上に形成されており、
前記第１不純物領域（４）は、前記ベース領域（３）の表層部に形成され、
前記第１ゲート電極（８ｃ）が配置される前記トレンチ（６）は、前記第１不純物領域（４）から前記ベース領域（３）の途中位置まで形成されており、
前記第２ゲート電極（８ｄ）が配置される前記トレンチ（６）は、前記第１不純物領域（４）から前記ベース領域（３）を貫通して前記ドリフト層（２）に達するように形成されており、
前記半導体スイッチング素子は、前記ベース領域（３）のうち前記第２ゲート電極（８ｄ）が配置された前記トレンチ（６）の側面に位置する部分にチャネルを形成し、前記半導体基板（１）の垂直方向に電流を流す縦型ＭＯＳＦＥＴであることを特徴とする請求項１２に記載の半導体装置。 A first conductivity type semiconductor substrate (1) constituting the second impurity region;
The drift layer (2) is formed on the semiconductor substrate (1),
The base region (3) is formed on the drift layer (2),
The first impurity region (4) is formed in a surface layer portion of the base region (3),
The trench (6) in which the first gate electrode (8c) is disposed is formed from the first impurity region (4) to an intermediate position of the base region (3),
The trench (6) in which the second gate electrode (8d) is disposed is formed to reach the drift layer (2) from the first impurity region (4) through the base region (3). And
The semiconductor switching element forms a channel in a portion of the base region (3) located on a side surface of the trench (6) where the second gate electrode (8d) is disposed, and the semiconductor substrate (1) 13. The semiconductor device according to claim 12 , wherein the semiconductor device is a vertical MOSFET that allows current to flow in a vertical direction. 前記第２不純物領域を構成する第２導電型領域（１ｂ）を含む半導体基板（１）を有し、
前記ドリフト層（２）は、前記半導体基板（１）上に形成されており、
前記ベース領域（３）は、前記ドリフト層（２）上に形成されており、
前記第１不純物領域（４）は、前記ベース領域（３）の表層部に形成され、
前記第１ゲート電極（８ｃ）が配置される前記トレンチ（６）は、前記第１不純物領域（４）から前記ベース領域（３）の途中位置まで形成されており、
前記第２ゲート電極（８ｄ）が配置される前記トレンチ（６）は、前記第１不純物領域（４）から前記ベース領域（３）を貫通して前記ドリフト層（２）に達するように形成されており、
前記半導体スイッチング素子は、前記ベース領域（３）のうち前記第２ゲート電極（８ｄ）が配置された前記トレンチ（６）の側面に位置する部分にチャネルを形成し、前記半導体基板（１）の垂直方向に電流を流す縦型ＩＧＢＴであることを特徴とする請求項１２に記載の半導体装置。 A semiconductor substrate (1) including a second conductivity type region (1b) constituting the second impurity region;
The drift layer (2) is formed on the semiconductor substrate (1),
The base region (3) is formed on the drift layer (2),
The first impurity region (4) is formed in a surface layer portion of the base region (3),
The trench (6) in which the first gate electrode (8c) is disposed is formed from the first impurity region (4) to an intermediate position of the base region (3),
The trench (6) in which the second gate electrode (8d) is disposed is formed to reach the drift layer (2) from the first impurity region (4) through the base region (3). And
The semiconductor switching element forms a channel in a portion of the base region (3) located on a side surface of the trench (6) where the second gate electrode (8d) is disposed, and the semiconductor substrate (1) The semiconductor device according to claim 12 , wherein the semiconductor device is a vertical IGBT that allows current to flow in a vertical direction. 前記ベース領域（５１）は、前記ドリフト層（５０）の表層部に形成され、
前記第１不純物領域（５２）は、前記ベース領域（５１）内における該ベース領域（５１）の表層部に形成され、
前記第２不純物領域（５７）は、第１導電型とされ、前記ドリフト層（５０）の表層部において、前記ベース領域（５１）から離間して形成されており、
前記第１ゲート電極（５６ｃ）が配置される前記トレンチ（５４）は、前記ドリフト層（５０）の表面と平行な方向において、前記第１不純物領域（５２）から前記ベース領域（５１）の途中位置まで形成されており、
前記第２ゲート電極（５６ｄ）が配置される前記トレンチ（５４）は、前記ドリフト層（５０）の表面と平行な方向において、前記第１不純物領域（５２）から前記ベース領域（５１）を貫通して前記ドリフト層（５０）に達するように形成されており、
前記半導体スイッチング素子は、前記ベース領域（５１）のうち前記第２ゲート電極（５６ｄ）が配置される前記トレンチ（５４）の側面に位置する部分にチャネルを形成し、前記ドリフト層（５０）の表面と平行となる横方向に電流を流す横型ＭＯＳＦＥＴであることを特徴とする請求項１２に記載の半導体装置。 The base region (51) is formed in a surface layer portion of the drift layer (50),
The first impurity region (52) is formed in a surface layer portion of the base region (51) in the base region (51),
The second impurity region (57) has a first conductivity type, and is formed in the surface layer portion of the drift layer (50) so as to be separated from the base region (51).
The trench (54) in which the first gate electrode (56c) is disposed is in the middle of the base region (51) from the first impurity region (52) in a direction parallel to the surface of the drift layer (50). To the position,
The trench (54) in which the second gate electrode (56d) is disposed penetrates the base region (51) from the first impurity region (52) in a direction parallel to the surface of the drift layer (50). And is formed to reach the drift layer (50),
The semiconductor switching element forms a channel in a portion of the base region (51) located on a side surface of the trench (54) where the second gate electrode (56d) is disposed, and the drift layer (50) 13. The semiconductor device according to claim 12 , wherein the semiconductor device is a lateral MOSFET that allows a current to flow in a lateral direction parallel to the surface. 前記ベース領域（５１）は、前記ドリフト層（５０）の表層部に形成され、
前記第１不純物領域（５２）は、前記ベース領域（５１）内における該ベース領域（５１）の表層部に形成され、
前記第２不純物領域（５７）は、第２導電型領域（５７ｂ）を有して構成され、前記ドリフト層（５０）の表層部において、前記ベース領域（５１）から離間して形成されており、
前記第１ゲート電極（５６ｃ）が配置される前記トレンチ（５４）は、前記ドリフト層（５０）の表面と平行な方向において、前記第１不純物領域（５２）から前記ベース領域（５１）の途中位置まで形成されており、
前記第２ゲート電極（５６ｄ）が配置される前記トレンチ（５４）は、前記ドリフト層（５０）の表面と平行な方向において、前記第１不純物領域（５２）から前記ベース領域（５１）を貫通して前記ドリフト層（５０）に達するように形成されており、
前記半導体スイッチング素子は、前記ベース領域（５１）のうち前記第２ゲート電極（５６ｄ）が配置される前記トレンチ（５４）の側面に位置する部分にチャネルを形成し、前記ドリフト層（５０）の表面と平行となる横方向に電流を流す横型ＩＧＢＴであることを特徴とする請求項１２に記載の半導体装置。 The base region (51) is formed in a surface layer portion of the drift layer (50),
The first impurity region (52) is formed in a surface layer portion of the base region (51) in the base region (51),
The second impurity region (57) includes a second conductivity type region (57b), and is formed apart from the base region (51) in the surface layer portion of the drift layer (50). ,
The trench (54) in which the first gate electrode (56c) is disposed is in the middle of the base region (51) from the first impurity region (52) in a direction parallel to the surface of the drift layer (50). To the position,
The trench (54) in which the second gate electrode (56d) is disposed penetrates the base region (51) from the first impurity region (52) in a direction parallel to the surface of the drift layer (50). And is formed to reach the drift layer (50),
The semiconductor switching element forms a channel in a portion of the base region (51) located on a side surface of the trench (54) where the second gate electrode (56d) is disposed, and the drift layer (50) The semiconductor device according to claim 12 , wherein the semiconductor device is a lateral IGBT in which a current flows in a lateral direction parallel to the surface. 前記第２不純物領域を構成する第１導電型の半導体基板（１）を有し、
前記ドリフト層（２）は、前記半導体基板（１）上に形成されており、
前記ベース領域（３）は、前記ドリフト層（２）の表層部に形成されており、
前記第１不純物領域（４）は、前記ベース領域（３）の表層部に形成され、
前記ベース領域（３）のうち前記第１不純物領域（４）と前記ドリフト層（２）の間に位置する部分の表面上に、前記ゲート絶縁膜（７）を介して前記第１ゲート電極（８ｃ）および第２ゲート電極（８ｄ）が形成されており、
前記半導体スイッチング素子は、前記第２ゲート電極（８ｄ）と対向する前記ベース領域（３）の表面において前記半導体基板（１）の平面方向と平行となる横方向にチャネルを形成しつつ、前記半導体基板（１）の垂直方向に電流を流すプレーナ型の縦型ＭＯＳＦＥＴであることを特徴とする請求項１２に記載の半導体装置。 A first conductivity type semiconductor substrate (1) constituting the second impurity region;
The drift layer (2) is formed on the semiconductor substrate (1),
The base region (3) is formed in a surface layer portion of the drift layer (2),
The first impurity region (4) is formed in a surface layer portion of the base region (3),
On the surface of the portion of the base region (3) located between the first impurity region (4) and the drift layer (2), the first gate electrode ( 8c) and a second gate electrode (8d) are formed,
The semiconductor switching element forms a channel in the lateral direction parallel to the planar direction of the semiconductor substrate (1) on the surface of the base region (3) facing the second gate electrode (8d), and the semiconductor switching element. 13. The semiconductor device according to claim 12 , wherein the semiconductor device is a planar type vertical MOSFET that allows current to flow in a direction perpendicular to the substrate. 前記第２不純物領域を構成する第２導電型領域（１ｂ）を含む半導体基板（１）を有し、
前記ドリフト層（２）は、前記半導体基板（１）上に形成されており、
前記ベース領域（３）は、前記ドリフト層（２）の表層部に形成されており、
前記第１不純物領域（４）は、前記ベース領域（３）の表層部に形成され、
前記ベース領域（３）のうち前記第１不純物領域（４）と前記ドリフト層（２）の間に位置する部分の表面上に、前記ゲート絶縁膜（７）を介して前記第１ゲート電極（８ｃ）および第２ゲート電極（８ｄ）が形成されており、
前記半導体スイッチング素子は、前記第２ゲート電極（８ｄ）と対向する前記ベース領域（３）の表面において前記半導体基板（１）の平面方向と平行となる横方向にチャネルを形成しつつ、前記半導体基板（１）の垂直方向に電流を流すプレーナ型の縦型ＩＧＢＴであることを特徴とする請求項１２に記載の半導体装置。 A semiconductor substrate (1) including a second conductivity type region (1b) constituting the second impurity region;
The drift layer (2) is formed on the semiconductor substrate (1),
The base region (3) is formed in a surface layer portion of the drift layer (2),
The first impurity region (4) is formed in a surface layer portion of the base region (3),
On the surface of the portion of the base region (3) located between the first impurity region (4) and the drift layer (2), the first gate electrode ( 8c) and a second gate electrode (8d) are formed,
The semiconductor switching element forms a channel in the lateral direction parallel to the planar direction of the semiconductor substrate (1) on the surface of the base region (3) facing the second gate electrode (8d), and the semiconductor switching element. 13. The semiconductor device according to claim 12 , wherein the semiconductor device is a planar vertical IGBT that allows current to flow in a direction perpendicular to the substrate. 前記ベース領域（５１）は、前記ドリフト層（５０）の表層部に形成され、
前記第１不純物領域（５２）は、前記ベース領域（５１）内における該ベース領域（５１）の表層部に形成され、
前記第２不純物領域（５７）は、第１導電型とされ、前記ドリフト層（５０）の表層部において、前記ベース領域（５１）から離間して形成されており、
前記ベース領域（５１）のうち前記第１不純物領域（５２）と前記ドリフト層（５０）の間に位置する部分の表面上の異なる位置に、前記ゲート絶縁膜（５５）を介して前記第１ゲート電極（５６ｃ）および前記第２ゲート電極（５６ｄ）が形成されており、
前記半導体スイッチング素子は、前記第２ゲート電極（５６ｄ）と対向する前記ベース領域（５１）の表面において、前記ドリフト層（５０）の表面と平行となる横方向にチャネルを形成して電流を流すプレーナ型の横型ＭＯＳＦＥＴであることを特徴とする請求項１１に記載の半導体装置。 The base region (51) is formed in a surface layer portion of the drift layer (50),
The first impurity region (52) is formed in a surface layer portion of the base region (51) in the base region (51),
The second impurity region (57) has a first conductivity type, and is formed in the surface layer portion of the drift layer (50) so as to be separated from the base region (51).
In the base region (51), the first impurity region (52) and the portion located between the drift layers (50) are located at different positions on the surface via the gate insulating film (55). A gate electrode (56c) and the second gate electrode (56d) are formed;
The semiconductor switching element causes a current to flow by forming a channel in a lateral direction parallel to the surface of the drift layer (50) on the surface of the base region (51) facing the second gate electrode (56d). 12. The semiconductor device according to claim 11 , wherein the semiconductor device is a planar type lateral MOSFET. 前記ベース領域（５１）は、前記ドリフト層（５０）の表層部に形成され、
前記第１不純物領域（５２）は、前記ベース領域（５１）内における該ベース領域（５１）の表層部に形成され、
前記第２不純物領域（５７）は、第２導電型領域（５７ｂ）を有して構成され、前記ドリフト層（５０）の表層部において、前記ベース領域（５１）から離間して形成されており、
前記ベース領域（５１）のうち前記第１不純物領域（５２）と前記ドリフト層（５０）の間に位置する部分の表面上の異なる位置に、前記ゲート絶縁膜（５５）を介して前記第１ゲート電極（５６ｃ）および前記第２ゲート電極（５６ｄ）が形成されており、
前記半導体スイッチング素子は、前記第２ゲート電極（５６ｄ）と対向する前記ベース領域（５１）の表面において、前記ドリフト層（５０）の表面と平行となる横方向にチャネルを形成して電流を流すプレーナ型の横型ＩＧＢＴであることを特徴とする請求項１１に記載の半導体装置。 The base region (51) is formed in a surface layer portion of the drift layer (50),
The first impurity region (52) is formed in a surface layer portion of the base region (51) in the base region (51),
The second impurity region (57) includes a second conductivity type region (57b), and is formed apart from the base region (51) in the surface layer portion of the drift layer (50). ,
In the base region (51), the first impurity region (52) and the portion located between the drift layers (50) are located at different positions on the surface via the gate insulating film (55). A gate electrode (56c) and the second gate electrode (56d) are formed;
The semiconductor switching element causes a current to flow by forming a channel in a lateral direction parallel to the surface of the drift layer (50) on the surface of the base region (51) facing the second gate electrode (56d). The semiconductor device according to claim 11 , wherein the semiconductor device is a planar lateral IGBT. 第１導電型のドリフト層（２、５０）と、
前記第１導電型のドリフト層（２、５０）上に形成された第２導電型のベース領域（３、５１）と、
前記ベース領域（３、５１）内における該ベース領域（３、５１）の表層部に形成され、該ベース領域（３、５１）を挟んで前記ドリフト層（２、５０）から離間して形成され、前記ドリフト層（２、５０）より高不純物濃度とされた第１導電型の第１不純物領域（４、５２）と、
前記第１不純物領域（４、５２）と前記ドリフト層（２、５０）の間に挟まれた前記ベース領域（３、５１）の表面にゲート絶縁膜（７、５５）を介して形成されたゲート電極（８、５６）と、
前記ドリフト層（２、５０）と接触し、該ドリフト層（２、５０）よりも高不純物濃度とされ、前記ベース領域（３、５１）から離間して形成された第１または第２導電型の第２不純物領域（１、５７）と、
前記第１不純物領域（４、５２）および前記ベース領域（３、５１）と電気的に接続された第１電極（９、５８）と、
前記第２不純物領域（１、５７）と電気的に接続された第２電極（１０、５９）と、を有し、
前記ベース領域（３、５１）のうち、前記ゲート絶縁膜（７、５５）を挟んで前記ゲート電極（８、５６）と反対側に位置する部分に反転型のチャネルを形成し、該チャネルを通じて前記第１電極（９、５８）と前記第２電極（１０、５９）の間に電流を流す絶縁ゲート構造の半導体スイッチング素子を備えていると共に、
第１導電型層（６０）と、
前記第１導電型層（６０）上に形成された第２導電型層（６１）と、
前記第２導電型層（６１）側に接続される第１電極（６２）と、
前記第１導電型層（６０）側に接続される第２電極（６３）とを備え、前記第１導電型層（６０）と前記第２導電型層（６１）とによるＰＮ接合によって構成され、前記第１電極（６２）と前記第２電極（６３）との間に電流を流すフリーホイールダイオードを備えており、
前記半導体スイッチング素子に対して前記フリーホイールダイオードが並列接続されてなる半導体装置において、
前記フリーホイールダイオードには、前記第２導電型層（６１）の表層部に形成され、前記第１導電型層（６０）よりも高不純物濃度とされた第１導電型の第１不純物領域（６４）が備えられていると共に、該第１不純物領域（６４）と前記第１導電型層（６０）の間に挟まれた前記第２導電型層（６１）の表面にゲート絶縁膜（６６）を介して形成されたゲート電極（６７）が形成されており、該フリーホイールダイオードに備えられた前記ゲート電極（６７）には、該ゲート電極（６７）に対してゲート電圧を印加することにより、前記第２導電型層（６１）のうち、前記第１不純物領域（６４）側から、該第２導電型層（６１）を挟んで前記第１不純物領域（６４）と反対側に位置する前記第１導電型層（６０）に向かう途中位置まで、チャネルを形成する過剰キャリア注入抑制ゲートを構成する第１ゲート電極（８ｃ、５６ｃ、６７）が備えられていて、
前記半導体スイッチング素子と前記フリーホイールダイオードは別チップに形成されていることを特徴とする半導体装置。 A drift layer (2, 50) of the first conductivity type;
A second conductivity type base region (3, 51) formed on the first conductivity type drift layer (2, 50);
It is formed in the surface layer portion of the base region (3, 51) in the base region (3, 51), and is formed apart from the drift layer (2, 50) with the base region (3, 51) interposed therebetween. A first impurity region (4, 52) of a first conductivity type having a higher impurity concentration than the drift layer (2, 50);
Formed on the surface of the base region (3, 51) sandwiched between the first impurity region (4, 52) and the drift layer (2, 50) via a gate insulating film (7, 55). A gate electrode (8, 56);
First or second conductivity type that is in contact with the drift layer (2, 50), has a higher impurity concentration than the drift layer (2, 50), and is separated from the base region (3, 51). A second impurity region (1, 57) of
A first electrode (9, 58) electrically connected to the first impurity region (4, 52) and the base region (3, 51);
A second electrode (10, 59) electrically connected to the second impurity region (1, 57),
An inverted channel is formed in a portion of the base region (3, 51) located on the opposite side of the gate electrode (8, 56) with the gate insulating film (7, 55) interposed therebetween. A semiconductor switching element having an insulated gate structure for passing a current between the first electrode (9, 58) and the second electrode (10, 59);
A first conductivity type layer (60);
A second conductivity type layer (61) formed on the first conductivity type layer (60);
A first electrode (62) connected to the second conductivity type layer (61) side;
A second electrode (63) connected to the first conductivity type layer (60) side, and is configured by a PN junction between the first conductivity type layer (60) and the second conductivity type layer (61). And a free wheel diode for passing a current between the first electrode (62) and the second electrode (63),
In the semiconductor device in which the freewheel diode is connected in parallel to the semiconductor switching element,
The free wheel diode has a first impurity region (first conductivity type) formed in a surface layer portion of the second conductivity type layer (61) and having a higher impurity concentration than the first conductivity type layer (60). 64) and a gate insulating film (66) on the surface of the second conductivity type layer (61) sandwiched between the first impurity region (64) and the first conductivity type layer (60). ) Is formed, and a gate voltage is applied to the gate electrode (67) provided to the freewheel diode with respect to the gate electrode (67). Accordingly, the second conductivity type layer (61) is located on the opposite side of the first impurity region (64) from the first impurity region (64) side with the second conductivity type layer (61) interposed therebetween. Up to a midpoint toward the first conductivity type layer (60) The first gate electrode (8c, 56c, 67) constituting the excess carrier injection inhibiting gate which forms a channel is not provided,
It said semiconductor switching element and the freewheel diode you characterized by being formed on different chips semiconductors devices. 前記第１ゲート電極（６７）は、前記ゲート絶縁膜（６６）を挟んで前記第１不純物領域（６４）から前記第２導電型層（６１）の途中位置と対向する場所まで形成されていることを特徴とする請求項２１に記載の半導体装置。 The first gate electrode (67) is formed from the first impurity region ( 64 ) to a position facing the midpoint of the second conductivity type layer (61) with the gate insulating film (66) interposed therebetween. The semiconductor device according to claim 21 , wherein: 前記半導体スイッチング素子は、前記ゲート電極（８、５６）として、
前記ゲート絶縁膜（７、５５）を挟んで前記第１不純物領域（４、５２）から前記ドリフト層（２、５０）と対向する場所まで形成されている第２ゲート電極（８ｄ、５６ｄ）を有し、
前記第２ゲート電極（８ｄ、５６ｄ）は、ゲート電圧の印加により、前記ベース領域（３、５１）に対して前記第１不純物領域（４、５２）と前記ドリフト層（２、５０）とを繋ぐチャネルを形成する半導体スイッチング素子駆動用ゲートとして機能することを特徴とする請求項２２に記載の半導体装置。 The semiconductor switching element is used as the gate electrode (8, 56).
A second gate electrode (8d, 56d) formed from the first impurity region (4, 52) to a position facing the drift layer (2, 50) across the gate insulating film (7, 55). Have
The second gate electrode (8d, 56d) is configured to connect the first impurity region (4, 52) and the drift layer (2, 50) to the base region (3, 51) by applying a gate voltage. 23. The semiconductor device according to claim 22 , wherein the semiconductor device functions as a semiconductor switching element driving gate that forms a channel to be connected. 前記半導体スイッチング素子が形成されたチップでは、前記第１不純物領域（４、５２）から前記ベース領域（３、５１）を貫通して前記ドリフト層（２、５０）に達するトレンチ（６、５４）が形成され、
前記フリーホイールダイオードが形成されたチップでは、前記第１不純物領域（６４）から前記第２導電型層（６１）に達するトレンチ（６５）が形成され、
前記第１、第２ゲート電極（８ｃ、８ｄ、５６ｃ、５６ｄ）が異なる前記トレンチ（６、５４、６５）内に配置されたトレンチゲート構造が構成され、
前記半導体スイッチング素子がトレンチゲート構造の半導体スイッチング素子とされていることを特徴とする請求項２３に記載の半導体装置。 In the chip on which the semiconductor switching element is formed, the trench (6, 54) that reaches the drift layer (2, 50) from the first impurity region (4, 52) through the base region (3, 51). Formed,
In the chip in which the free wheel diode is formed, a trench (65) is formed from the first impurity region (64) to the second conductivity type layer (61),
A trench gate structure in which the first and second gate electrodes (8c, 8d, 56c, 56d) are disposed in different trenches (6, 54, 65);
24. The semiconductor device according to claim 23 , wherein the semiconductor switching element is a semiconductor switching element having a trench gate structure. 前記半導体スイッチング素子が形成されたチップでは、
前記第２不純物領域を構成する第１導電型の半導体基板（１）を有し、
前記ドリフト層（２）は、前記半導体基板（１）上に形成されており、
前記ベース領域（３）は、前記ドリフト層（２）上に形成されており、
前記第１不純物領域（４）は、前記ベース領域（３）の表層部に形成され、
前記第１ゲート電極（８ｃ）が配置される前記トレンチ（６）は、前記第１不純物領域（４）から前記ベース領域（３）の途中位置まで形成されており、
前記第２ゲート電極（８ｄ）が配置される前記トレンチ（６）は、前記第１不純物領域（４）から前記ベース領域（３）を貫通して前記ドリフト層（２）に達するように形成されており、
前記半導体スイッチング素子は、前記ベース領域（３）のうち前記第２ゲート電極（８ｄ）が配置された前記トレンチ（６）の側面に位置する部分にチャネルを形成し、前記半導体基板（１）の垂直方向に電流を流す縦型ＭＯＳＦＥＴであることを特徴とする請求項２４に記載の半導体装置。 In the chip on which the semiconductor switching element is formed,
A first conductivity type semiconductor substrate (1) constituting the second impurity region;
The drift layer (2) is formed on the semiconductor substrate (1),
The base region (3) is formed on the drift layer (2),
The first impurity region (4) is formed in a surface layer portion of the base region (3),
The trench (6) in which the first gate electrode (8c) is disposed is formed from the first impurity region (4) to an intermediate position of the base region (3),
The trench (6) in which the second gate electrode (8d) is disposed is formed to reach the drift layer (2) from the first impurity region (4) through the base region (3). And
The semiconductor switching element forms a channel in a portion of the base region (3) located on a side surface of the trench (6) where the second gate electrode (8d) is disposed, and the semiconductor substrate (1) 25. The semiconductor device according to claim 24 , wherein the semiconductor device is a vertical MOSFET that allows current to flow in a vertical direction. 前記半導体スイッチング素子が形成されたチップでは、
前記第２不純物領域を構成する第２導電型領域（１ｂ）を含む半導体基板（１）を有し、
前記ドリフト層（２）は、前記半導体基板（１）上に形成されており、
前記ベース領域（３）は、前記ドリフト層（２）上に形成されており、
前記第１不純物領域（４）は、前記ベース領域（３）の表層部に形成され、
前記第１ゲート電極（８ｃ）が配置される前記トレンチ（６）は、前記第１不純物領域（４）から前記ベース領域（３）の途中位置まで形成されており、
前記第２ゲート電極（８ｄ）が配置される前記トレンチ（６）は、前記第１不純物領域（４）から前記ベース領域（３）を貫通して前記ドリフト層（２）に達するように形成されており、
前記半導体スイッチング素子は、前記ベース領域（３）のうち前記第２ゲート電極（８ｄ）が配置された前記トレンチ（６）の側面に位置する部分にチャネルを形成し、前記半導体基板（１）の垂直方向に電流を流す縦型ＩＧＢＴであることを特徴とする請求項２４に記載の半導体装置。 In the chip on which the semiconductor switching element is formed,
A semiconductor substrate (1) including a second conductivity type region (1b) constituting the second impurity region;
The drift layer (2) is formed on the semiconductor substrate (1),
The base region (3) is formed on the drift layer (2),
The first impurity region (4) is formed in a surface layer portion of the base region (3),
The trench (6) in which the first gate electrode (8c) is disposed is formed from the first impurity region (4) to an intermediate position of the base region (3),
The trench (6) in which the second gate electrode (8d) is disposed is formed to reach the drift layer (2) from the first impurity region (4) through the base region (3). And
The semiconductor switching element forms a channel in a portion of the base region (3) located on a side surface of the trench (6) where the second gate electrode (8d) is disposed, and the semiconductor substrate (1) 25. The semiconductor device according to claim 24 , wherein the semiconductor device is a vertical IGBT that allows current to flow in a vertical direction. 前記半導体スイッチング素子が形成されたチップでは、
前記ベース領域（５１）は、前記ドリフト層（５０）の表層部に形成され、
前記第１不純物領域（５２）は、前記ベース領域（５１）内における該ベース領域（５１）の表層部に形成され、
前記第２不純物領域（５７）は、第１導電型とされ、前記ドリフト層（５０）の表層部において、前記ベース領域（５１）から離間して形成されており、
前記第１ゲート電極（５６ｃ）が配置される前記トレンチ（５４）は、前記ドリフト層（５０）の表面と平行な方向において、前記第１不純物領域（５２）から前記ベース領域（５１）の途中位置まで形成されており、
前記第２ゲート電極（５６ｄ）が配置される前記トレンチ（５４）は、前記ドリフト層（５０）の表面と平行な方向において、前記第１不純物領域（５２）から前記ベース領域（５１）を貫通して前記ドリフト層（５０）に達するように形成されており、
前記半導体スイッチング素子は、前記ベース領域（５１）のうち前記第２ゲート電極（５６ｄ）が配置される前記トレンチ（５４）の側面に位置する部分にチャネルを形成し、前記ドリフト層（５０）の表面と平行となる横方向に電流を流す横型ＭＯＳＦＥＴであることを特徴とする請求項２４に記載の半導体装置。 In the chip on which the semiconductor switching element is formed,
The base region (51) is formed in a surface layer portion of the drift layer (50),
The first impurity region (52) is formed in a surface layer portion of the base region (51) in the base region (51),
The second impurity region (57) has a first conductivity type, and is formed in the surface layer portion of the drift layer (50) so as to be separated from the base region (51).
The trench (54) in which the first gate electrode (56c) is disposed is in the middle of the base region (51) from the first impurity region (52) in a direction parallel to the surface of the drift layer (50). To the position,
The trench (54) in which the second gate electrode (56d) is disposed penetrates the base region (51) from the first impurity region (52) in a direction parallel to the surface of the drift layer (50). And is formed to reach the drift layer (50),
The semiconductor switching element forms a channel in a portion of the base region (51) located on a side surface of the trench (54) where the second gate electrode (56d) is disposed, and the drift layer (50) 25. The semiconductor device according to claim 24 , wherein the semiconductor device is a lateral MOSFET that allows current to flow in a lateral direction parallel to the surface. 前記半導体スイッチング素子が形成されたチップでは、
前記ベース領域（５１）は、前記ドリフト層（５０）の表層部に形成され、
前記第１不純物領域（５２）は、前記ベース領域（５１）内における該ベース領域（５１）の表層部に形成され、
前記第２不純物領域（５７）は、第２導電型領域（５７ｂ）を有して構成され、前記ドリフト層（５０）の表層部において、前記ベース領域（５１）から離間して形成されており、
前記第１ゲート電極（５６ｃ）が配置される前記トレンチ（５４）は、前記ドリフト層（５０）の表面と平行な方向において、前記第１不純物領域（５２）から前記ベース領域（５１）の途中位置まで形成されており、
前記第２ゲート電極（５６ｄ）が配置される前記トレンチ（５４）は、前記ドリフト層（５０）の表面と平行な方向において、前記第１不純物領域（５２）から前記ベース領域（５１）を貫通して前記ドリフト層（５０）に達するように形成されており、
前記半導体スイッチング素子は、前記ベース領域（５１）のうち前記第２ゲート電極（５６ｄ）が配置される前記トレンチ（５４）の側面に位置する部分にチャネルを形成し、前記ドリフト層（５０）の表面と平行となる横方向に電流を流す横型ＩＧＢＴであることを特徴とする請求項２４に記載の半導体装置。 In the chip on which the semiconductor switching element is formed,
The base region (51) is formed in a surface layer portion of the drift layer (50),
The first impurity region (52) is formed in a surface layer portion of the base region (51) in the base region (51),
The second impurity region (57) includes a second conductivity type region (57b), and is formed apart from the base region (51) in the surface layer portion of the drift layer (50). ,
The trench (54) in which the first gate electrode (56c) is disposed is in the middle of the base region (51) from the first impurity region (52) in a direction parallel to the surface of the drift layer (50). To the position,
The trench (54) in which the second gate electrode (56d) is disposed penetrates the base region (51) from the first impurity region (52) in a direction parallel to the surface of the drift layer (50). And is formed to reach the drift layer (50),
The semiconductor switching element forms a channel in a portion of the base region (51) located on a side surface of the trench (54) where the second gate electrode (56d) is disposed, and the drift layer (50) 25. The semiconductor device according to claim 24 , wherein the semiconductor device is a lateral IGBT in which a current flows in a lateral direction parallel to the surface. 前記半導体スイッチング素子が形成されたチップでは、
前記第２不純物領域を構成する第１導電型の半導体基板（１）を有し、
前記ドリフト層（２）は、前記半導体基板（１）上に形成されており、
前記ベース領域（３）は、前記ドリフト層（２）の表層部に形成されており、
前記第１不純物領域（４）は、前記ベース領域（３）の表層部に形成され、
前記ベース領域（３）のうち前記第１不純物領域（４）と前記ドリフト層（２）の間に位置する部分の表面上に、前記ゲート絶縁膜（７）を介して前記第１ゲート電極（８ｃ）および第２ゲート電極（８ｄ）が形成されており、
前記半導体スイッチング素子は、前記第２ゲート電極（８ｄ）と対向する前記ベース領域（３）の表面において前記半導体基板（１）の平面方向と平行となる横方向にチャネルを形成しつつ、前記半導体基板（１）の垂直方向に電流を流すプレーナ型の縦型ＭＯＳＦＥＴであることを特徴とする請求項２３に記載の半導体装置。 In the chip on which the semiconductor switching element is formed,
A first conductivity type semiconductor substrate (1) constituting the second impurity region;
The drift layer (2) is formed on the semiconductor substrate (1),
The base region (3) is formed in a surface layer portion of the drift layer (2),
The first impurity region (4) is formed in a surface layer portion of the base region (3),
On the surface of the portion of the base region (3) located between the first impurity region (4) and the drift layer (2), the first gate electrode ( 8c) and a second gate electrode (8d) are formed,
The semiconductor switching element forms a channel in the lateral direction parallel to the planar direction of the semiconductor substrate (1) on the surface of the base region (3) facing the second gate electrode (8d), and the semiconductor switching element. 24. The semiconductor device according to claim 23 , wherein the semiconductor device is a planar type vertical MOSFET that allows current to flow in a direction perpendicular to the substrate (1). 前記半導体スイッチング素子が形成されたチップでは、
前記第２不純物領域を構成する第２導電型領域（１ｂ）を含む半導体基板（１）を有し、
前記ドリフト層（２）は、前記半導体基板（１）上に形成されており、
前記ベース領域（３）は、前記ドリフト層（２）の表層部に形成されており、
前記第１不純物領域（４）は、前記ベース領域（３）の表層部に形成され、
前記ベース領域（３）のうち前記第１不純物領域（４）と前記ドリフト層（２）の間に位置する部分の表面上に、前記ゲート絶縁膜（７）を介して前記第１ゲート電極（８ｃ）および第２ゲート電極（８ｄ）が形成されており、
前記半導体スイッチング素子は、前記第２ゲート電極（８ｄ）と対向する前記ベース領域（３）の表面において前記半導体基板（１）の平面方向と平行となる横方向にチャネルを形成しつつ、前記半導体基板（１）の垂直方向に電流を流すプレーナ型の縦型ＩＧＢＴであることを特徴とする請求項２３に記載の半導体装置。 In the chip on which the semiconductor switching element is formed,
A semiconductor substrate (1) including a second conductivity type region (1b) constituting the second impurity region;
The drift layer (2) is formed on the semiconductor substrate (1),
The base region (3) is formed in a surface layer portion of the drift layer (2),
The first impurity region (4) is formed in a surface layer portion of the base region (3),
On the surface of the portion of the base region (3) located between the first impurity region (4) and the drift layer (2), the first gate electrode ( 8c) and a second gate electrode (8d) are formed,
The semiconductor switching element forms a channel in the lateral direction parallel to the planar direction of the semiconductor substrate (1) on the surface of the base region (3) facing the second gate electrode (8d), and the semiconductor switching element. 24. The semiconductor device according to claim 23 , wherein the semiconductor device is a planar vertical IGBT in which a current flows in a direction perpendicular to the substrate (1). 前記半導体スイッチング素子が形成されたチップでは、
前記ベース領域（５１）は、前記ドリフト層（５０）の表層部に形成され、
前記第１不純物領域（５２）は、前記ベース領域（５１）内における該ベース領域（５１）の表層部に形成され、
前記第２不純物領域（５７）は、第１導電型とされ、前記ドリフト層（５０）の表層部において、前記ベース領域（５１）から離間して形成されており、
前記ベース領域（５１）のうち前記第１不純物領域（５２）と前記ドリフト層（５０）の間に位置する部分の表面上の異なる位置に、前記ゲート絶縁膜（５５）を介して前記第１ゲート電極（５６ｃ）および前記第２ゲート電極（５６ｄ）が形成されており、
前記半導体スイッチング素子は、前記第２ゲート電極（５６ｄ）と対向する前記ベース領域（５１）の表面において、前記ドリフト層（５０）の表面と平行となる横方向にチャネルを形成して電流を流すプレーナ型の横型ＭＯＳＦＥＴであることを特徴とする請求項２３に記載の半導体装置。 In the chip on which the semiconductor switching element is formed,
The base region (51) is formed in a surface layer portion of the drift layer (50),
The first impurity region (52) is formed in a surface layer portion of the base region (51) in the base region (51),
The second impurity region (57) has a first conductivity type, and is formed in the surface layer portion of the drift layer (50) so as to be separated from the base region (51).
In the base region (51), the first impurity region (52) and the portion located between the drift layers (50) are located at different positions on the surface via the gate insulating film (55). A gate electrode (56c) and the second gate electrode (56d) are formed;
The semiconductor switching element causes a current to flow by forming a channel in a lateral direction parallel to the surface of the drift layer (50) on the surface of the base region (51) facing the second gate electrode (56d). 24. The semiconductor device according to claim 23 , wherein the semiconductor device is a planar type lateral MOSFET. 前記半導体スイッチング素子が形成されたチップでは、
前記ベース領域（５１）は、前記ドリフト層（５０）の表層部に形成され、
前記第１不純物領域（５２）は、前記ベース領域（５１）内における該ベース領域（５１）の表層部に形成され、
前記第２不純物領域（５７）は、第２導電型領域（５７ｂ）を有して構成され、前記ドリフト層（５０）の表層部において、前記ベース領域（５１）から離間して形成されており、
前記ベース領域（５１）のうち前記第１不純物領域（５２）と前記ドリフト層（５０）の間に位置する部分の表面上の異なる位置に、前記ゲート絶縁膜（５５）を介して前記第１ゲート電極（５６ｃ）および前記第２ゲート電極（５６ｄ）が形成されており、
前記半導体スイッチング素子は、前記第２ゲート電極（５６ｄ）と対向する前記ベース領域（５１）の表面において、前記ドリフト層（５０）の表面と平行となる横方向にチャネルを形成して電流を流すプレーナ型の横型ＩＧＢＴであることを特徴とする請求項２３に記載の半導体装置。 In the chip on which the semiconductor switching element is formed,
The base region (51) is formed in a surface layer portion of the drift layer (50),
The first impurity region (52) is formed in a surface layer portion of the base region (51) in the base region (51),
The second impurity region (57) includes a second conductivity type region (57b), and is formed apart from the base region (51) in the surface layer portion of the drift layer (50). ,
In the base region (51), the first impurity region (52) and the portion located between the drift layers (50) are located at different positions on the surface via the gate insulating film (55). A gate electrode (56c) and the second gate electrode (56d) are formed;
The semiconductor switching element causes a current to flow by forming a channel in a lateral direction parallel to the surface of the drift layer (50) on the surface of the base region (51) facing the second gate electrode (56d). 24. The semiconductor device according to claim 23 , wherein the semiconductor device is a planar type lateral IGBT. 第１導電型のドリフト層（２）と、
前記第１導電型のドリフト層（２）上に形成された第２導電型のベース領域（３）と、
前記ベース領域（３）内における該ベース領域（３）の表層部に形成され、該ベース領域（３）を挟んで前記ドリフト層（２）から離間して形成され、前記ドリフト層（２）より高不純物濃度とされた第１導電型の第１不純物領域（４）と、
前記第１不純物領域（４）と前記ドリフト層（２）の間に挟まれた前記ベース領域（３）の表面にゲート絶縁膜（７）を介して形成されたゲート電極（８）と、
前記ドリフト層（２）と接触し、該ドリフト層（２）よりも高不純物濃度とされ、前記ベース領域（３）から離間して形成された第１または第２導電型の第２不純物領域（１）と、
前記第１不純物領域（４）および前記ベース領域（３）と電気的に接続された第１電極（９）と、
前記第２不純物領域（１）と電気的に接続された第２電極（１０）と、を有し、
前記ベース領域（３）のうち、前記ゲート絶縁膜（７）を挟んで前記ゲート電極（８）と反対側に位置する部分に反転型のチャネルを形成し、該チャネルを通じて前記第１電極（９）と前記第２電極（１０）の間に電流を流す絶縁ゲート構造の半導体スイッチング素子を備えていると共に、
第１導電型層（２）と、
前記第１導電型層（２）上に形成された第２導電型層（３）と、
前記第２導電型層（３）側に接続される第１電極（９）と、
前記第１導電型層（２）側に接続される第２電極（１０）とを備え、前記第１導電型層（２）と前記第２導電型層（３）とによるＰＮ接合によって構成され、前記第１電極（９）と前記第２電極（１０）との間に電流を流すフリーホイールダイオードを備えており、
前記半導体スイッチング素子に対して前記フリーホイールダイオードが並列接続されてなる半導体装置において、
前記フリーホイールダイオードには、前記第２導電型層（３）の表層部に形成され、前記第１導電型層（２）よりも高不純物濃度とされた第１導電型の第１不純物領域（４）が備えられていると共に、該第１不純物領域（４）と前記第１導電型層（２）の間に挟まれた前記第２導電型層（３）の表面にゲート絶縁膜（７）を介して形成されたゲート電極（８）が形成されており、該フリーホイールダイオードに備えられた前記ゲート電極（８）には、該ゲート電極（８）に対してゲート電圧を印加することにより、前記第２導電型層（３）のうち、前記第１不純物領域（４）側から、該第２導電型層（３）を挟んで前記第１不純物領域（４）と反対側に位置する前記第１導電型層（２）に向かう途中位置まで、チャネルを形成する過剰キャリア注入抑制ゲートを構成する第１ゲート電極（８ｅ）が備えられていて、
前記半導体スイッチング素子と前記フリーホイールダイオードは１チップに形成されており、
前記半導体スイッチング素子における前記ドリフト層（２）にて前記フリーホイールダイオードにおける前記第１導電型層を構成し、
前記半導体スイッチング素子における前記ベース領域（３）にて前記フリーホイールダイオードにおける前記第２導電型層を構成し、
前記半導体スイッチング素子における前記第１電極（９）にて前記フリーホイールダイオードにおける前記第１電極を構成し、
前記半導体スイッチング素子における前記第２電極（１０）にて前記フリーホイールダイオードにおける前記第２電極を構成し、
前記半導体スイッチング素子における前記第１不純物領域（４）にて前記フリーホイールダイオードにおける前記第１不純物領域を構成しており、
前記半導体スイッチング素子に備えられる前記ゲート電極（８）に、前記第１ゲート電極（８ｅ）が含まれ、
さらに、前記第２不純物領域を構成する第１導電型の半導体基板（１）を有し、
前記ドリフト層（２）は、前記半導体基板（１）上に形成されており、
前記ベース領域（３）は、前記ドリフト層（２）上に形成されており、
前記第１不純物領域（４）は、前記ベース領域（３）の表層部に形成され、
前記第１不純物領域（４）から前記ベース領域（３）を貫通して前記ドリフト層（２）に達するように深さが同じ複数のトレンチ（６）が形成されており、
前記第１ゲート電極（８ｅ）と前記第２ゲート電極（８ｆ）とは、異なる位置に形成された前記トレンチ（６）内に備えられ、
前記半導体スイッチング素子は、前記ベース領域（３）のうち前記第２ゲート電極（８ｆ）が配置された前記トレンチ（６）の側面に位置する部分にチャネルを形成し、前記半導体基板（１）の垂直方向に電流を流す縦型ＭＯＳＦＥＴであり、
前記第１ゲート電極（８ｅ）が備えられる前記トレンチ（６）内に形成された前記ゲート絶縁膜（７）は、前記ベース領域（３）の上部よりも深く、かつ、前記ドリフト層（２）の上部よりも浅い位置を中間位置として、該中間位置よりも深い第１部分（７ａ）と浅い第２部分（７ｂ）とにおいて厚さが異なっており、前記第１部分（７ａ）において前記第２部分（７ｂ）よりも厚さが厚くされていることを特徴とする半導体装置。 A first conductivity type drift layer (2);
A second conductivity type base region (3) formed on the first conductivity type drift layer (2);
Formed in the surface layer portion of the base region (3) in the base region (3), spaced apart from the drift layer (2) across the base region (3), and from the drift layer (2) A first impurity region (4) of a first conductivity type having a high impurity concentration;
A gate electrode (8) formed on the surface of the base region (3) sandwiched between the first impurity region (4) and the drift layer (2) via a gate insulating film (7);
A second impurity region (1st or 2nd conductivity type) formed in contact with the drift layer (2), having a higher impurity concentration than the drift layer (2), and spaced from the base region (3). 1) and
A first electrode (9) electrically connected to the first impurity region (4) and the base region (3);
A second electrode (10) electrically connected to the second impurity region (1),
An inverted channel is formed in a portion of the base region (3) located on the opposite side of the gate electrode (8) across the gate insulating film (7), and the first electrode (9) is formed through the channel. ) And the second electrode (10), and a semiconductor switching element having an insulated gate structure for passing a current,
A first conductivity type layer (2);
A second conductivity type layer (3) formed on the first conductivity type layer (2);
A first electrode (9) connected to the second conductivity type layer (3) side;
A second electrode (10) connected to the first conductivity type layer (2) side, and is configured by a PN junction between the first conductivity type layer (2) and the second conductivity type layer (3). And a free wheel diode for passing a current between the first electrode (9) and the second electrode (10),
In the semiconductor device in which the freewheel diode is connected in parallel to the semiconductor switching element,
In the free wheel diode, a first impurity region of a first conductivity type formed in a surface layer portion of the second conductivity type layer (3) and having a higher impurity concentration than the first conductivity type layer (2) ( 4) and a gate insulating film (7) on the surface of the second conductivity type layer (3) sandwiched between the first impurity region (4) and the first conductivity type layer (2). ) Is formed, and a gate voltage is applied to the gate electrode (8) provided in the freewheel diode with respect to the gate electrode (8). Accordingly, the second conductivity type layer (3) is positioned on the opposite side of the first impurity region (4) from the first impurity region (4) side with the second conductivity type layer (3) interposed therebetween. Excess carry to form a channel up to a midpoint toward the first conductivity type layer (2) First gate electrode constituting the injection restraining gate (8e) is not provided,
The semiconductor switching element and the freewheel diode are formed in one chip,
The drift layer (2) in the semiconductor switching element constitutes the first conductivity type layer in the freewheel diode,
The base region (3) in the semiconductor switching element constitutes the second conductivity type layer in the freewheel diode,
The first electrode (9) in the semiconductor switching element constitutes the first electrode in the freewheel diode,
The second electrode (10) in the semiconductor switching element constitutes the second electrode in the freewheel diode,
The first impurity region (4) in the semiconductor switching element constitutes the first impurity region in the freewheel diode,
The gate electrode (8) provided in the semiconductor switching element includes the first gate electrode (8e),
And a first conductivity type semiconductor substrate (1) constituting the second impurity region,
The drift layer (2) is formed on the semiconductor substrate (1),
The base region (3) is formed on the drift layer (2),
The first impurity region (4) is formed in a surface layer portion of the base region (3),
A plurality of trenches (6) having the same depth are formed from the first impurity region (4) through the base region (3) to reach the drift layer (2),
The first gate electrode (8e) and the second gate electrode (8f) are provided in the trench (6) formed at different positions,
The semiconductor switching element forms a channel in a portion of the base region (3) located on a side surface of the trench (6) where the second gate electrode (8f) is disposed, and the semiconductor substrate (1) It is a vertical MOSFET that allows current to flow in the vertical direction,
The gate insulating film (7) formed in the trench (6) provided with the first gate electrode (8e) is deeper than the upper part of the base region (3) and the drift layer (2). The first portion (7a) deeper than the intermediate position and the shallow second portion (7b) are different in thickness from the position shallower than the upper portion of the first portion (7a). semi conductor arrangement you characterized in that is thicker thickness than 2 parts (7b). 第１導電型のドリフト層（２）と、
前記第１導電型のドリフト層（２）上に形成された第２導電型のベース領域（３）と、
前記ベース領域（３）内における該ベース領域（３）の表層部に形成され、該ベース領域（３）を挟んで前記ドリフト層（２）から離間して形成され、前記ドリフト層（２）より高不純物濃度とされた第１導電型の第１不純物領域（４）と、
前記第１不純物領域（４）と前記ドリフト層（２）の間に挟まれた前記ベース領域（３）の表面にゲート絶縁膜（７）を介して形成されたゲート電極（８）と、
前記ドリフト層（２）と接触し、該ドリフト層（２）よりも高不純物濃度とされ、前記ベース領域（３）から離間して形成された第１または第２導電型の第２不純物領域（１）と、
前記第１不純物領域（４）および前記ベース領域（３）と電気的に接続された第１電極（９）と、
前記第２不純物領域（１）と電気的に接続された第２電極（１０）と、を有し、
前記ベース領域（３）のうち、前記ゲート絶縁膜（７）を挟んで前記ゲート電極（８）と反対側に位置する部分に反転型のチャネルを形成し、該チャネルを通じて前記第１電極（９）と前記第２電極（１０）の間に電流を流す絶縁ゲート構造の半導体スイッチング素子を備えていると共に、
第１導電型層（２）と、
前記第１導電型層（２）上に形成された第２導電型層（３）と、
前記第２導電型層（３）側に接続される第１電極（９）と、
前記第１導電型層（２）側に接続される第２電極（１０）とを備え、前記第１導電型層（２）と前記第２導電型層（３）とによるＰＮ接合によって構成され、前記第１電極（９）と前記第２電極（１０）との間に電流を流すフリーホイールダイオードを備えており、
前記半導体スイッチング素子に対して前記フリーホイールダイオードが並列接続されてなる半導体装置において、
前記フリーホイールダイオードには、前記第２導電型層（３）の表層部に形成され、前記第１導電型層（２）よりも高不純物濃度とされた第１導電型の第１不純物領域（４）が備えられていると共に、該第１不純物領域（４）と前記第１導電型層（２）の間に挟まれた前記第２導電型層（３）の表面にゲート絶縁膜（７）を介して形成されたゲート電極（８）が形成されており、該フリーホイールダイオードに備えられた前記ゲート電極（８）には、該ゲート電極（８）に対してゲート電圧を印加することにより、前記第２導電型層（３）のうち、前記第１不純物領域（４）側から、該第２導電型層（３）を挟んで前記第１不純物領域（４）と反対側に位置する前記第１導電型層（２）に向かう途中位置まで、チャネルを形成する過剰キャリア注入抑制ゲートを構成する第１ゲート電極（８ｇ）が備えられていて、
前記半導体スイッチング素子と前記フリーホイールダイオードは１チップに形成されており、
前記半導体スイッチング素子における前記ドリフト層（２）にて前記フリーホイールダイオードにおける前記第１導電型層を構成し、
前記半導体スイッチング素子における前記ベース領域（３）にて前記フリーホイールダイオードにおける前記第２導電型層を構成し、
前記半導体スイッチング素子における前記第１電極（９）にて前記フリーホイールダイオードにおける前記第１電極を構成し、
前記半導体スイッチング素子における前記第２電極（１０）にて前記フリーホイールダイオードにおける前記第２電極を構成し、
前記半導体スイッチング素子における前記第１不純物領域（４）にて前記フリーホイールダイオードにおける前記第１不純物領域を構成しており、
前記半導体スイッチング素子に備えられる前記ゲート電極（８）に、前記第１ゲート電極（８ｇ）が含まれ、
さらに、前記第２不純物領域を構成する第１導電型の半導体基板（１）を有し、
前記ドリフト層（２）は、前記半導体基板（１）上に形成されており、
前記ベース領域（３）は、前記ドリフト層（２）上に形成されており、
前記第１不純物領域（４）は、前記ベース領域（３）の表層部に形成され、
前記第１不純物領域（４）から前記ベース領域（３）を貫通して前記ドリフト層（２）に達するように深さが同じ複数のトレンチ（６）が形成されており、
前記第１ゲート電極（８ｇ）と前記第２ゲート電極（８ｈ）とは、異なる位置に形成された前記トレンチ（６）内に備えられ、
前記半導体スイッチング素子は、前記ベース領域（３）のうち前記第２ゲート電極（８ｈ）が配置された前記トレンチ（６）の側面に位置する部分にチャネルを形成し、前記半導体基板（１）の垂直方向に電流を流す縦型ＭＯＳＦＥＴであり、
前記第１ゲート電極（８ｇ）が備えられる前記トレンチ（６）の側面に位置する前記ベース領域（３）の不純物濃度は、前記ベース領域（３）の上部よりも深く、かつ、前記ドリフト層（２）の上部よりも浅い位置を中間位置として、該中間位置よりも浅い第１領域（３０）と深い第２領域（３１）とにおいて異なっており、前記第２領域（３１）において前記第１領域（３０）よりも不純物濃度が濃くされていることを特徴とする半導体装置。 A first conductivity type drift layer (2);
A second conductivity type base region (3) formed on the first conductivity type drift layer (2);
Formed in the surface layer portion of the base region (3) in the base region (3), spaced apart from the drift layer (2) across the base region (3), and from the drift layer (2) A first impurity region (4) of a first conductivity type having a high impurity concentration;
A gate electrode (8) formed on the surface of the base region (3) sandwiched between the first impurity region (4) and the drift layer (2) via a gate insulating film (7);
A second impurity region (1st or 2nd conductivity type) formed in contact with the drift layer (2), having a higher impurity concentration than the drift layer (2), and spaced from the base region (3). 1) and
A first electrode (9) electrically connected to the first impurity region (4) and the base region (3);
A second electrode (10) electrically connected to the second impurity region (1),
An inverted channel is formed in a portion of the base region (3) located on the opposite side of the gate electrode (8) across the gate insulating film (7), and the first electrode (9) is formed through the channel. ) And the second electrode (10), and a semiconductor switching element having an insulated gate structure for passing a current,
A first conductivity type layer (2);
A second conductivity type layer (3) formed on the first conductivity type layer (2);
A first electrode (9) connected to the second conductivity type layer (3) side;
A second electrode (10) connected to the first conductivity type layer (2) side, and is configured by a PN junction between the first conductivity type layer (2) and the second conductivity type layer (3). And a free wheel diode for passing a current between the first electrode (9) and the second electrode (10),
In the semiconductor device in which the freewheel diode is connected in parallel to the semiconductor switching element,
In the free wheel diode, a first impurity region of a first conductivity type formed in a surface layer portion of the second conductivity type layer (3) and having a higher impurity concentration than the first conductivity type layer (2) ( 4) and a gate insulating film (7) on the surface of the second conductivity type layer (3) sandwiched between the first impurity region (4) and the first conductivity type layer (2). ) Is formed, and a gate voltage is applied to the gate electrode (8) provided in the freewheel diode with respect to the gate electrode (8). Accordingly, the second conductivity type layer (3) is positioned on the opposite side of the first impurity region (4) from the first impurity region (4) side with the second conductivity type layer (3) interposed therebetween. Excess carry to form a channel up to a midpoint toward the first conductivity type layer (2) First gate electrode constituting the injection restraining gate (8 g) is not provided,
The semiconductor switching element and the freewheel diode are formed in one chip,
The drift layer (2) in the semiconductor switching element constitutes the first conductivity type layer in the freewheel diode,
The base region (3) in the semiconductor switching element constitutes the second conductivity type layer in the freewheel diode,
The first electrode (9) in the semiconductor switching element constitutes the first electrode in the freewheel diode,
The second electrode (10) in the semiconductor switching element constitutes the second electrode in the freewheel diode,
The first impurity region (4) in the semiconductor switching element constitutes the first impurity region in the freewheel diode,
The gate electrode (8) provided in the semiconductor switching element includes the first gate electrode (8g),
And a first conductivity type semiconductor substrate (1) constituting the second impurity region,
The drift layer (2) is formed on the semiconductor substrate (1),
The base region (3) is formed on the drift layer (2),
The first impurity region (4) is formed in a surface layer portion of the base region (3),
A plurality of trenches (6) having the same depth are formed from the first impurity region (4) through the base region (3) to reach the drift layer (2),
The first gate electrode (8g) and the second gate electrode (8h) are provided in the trench (6) formed at different positions,
The semiconductor switching element forms a channel in a portion of the base region (3) located on a side surface of the trench (6) where the second gate electrode (8h) is disposed, and the semiconductor substrate (1) It is a vertical MOSFET that allows current to flow in the vertical direction,
The impurity concentration of the base region (3) located on the side surface of the trench (6) provided with the first gate electrode (8g) is deeper than the upper portion of the base region (3), and the drift layer ( 2) The position shallower than the upper part is an intermediate position, and the first area (30) shallower than the intermediate position is different from the deep second area (31), and the first area (31) is different from the first area. semi conductor arrangement characterized in that it is denser impurity concentration than the region (30). 第１導電型のドリフト層（２、５０）と、
前記第１導電型のドリフト層（２、５０）上に形成された第２導電型のベース領域（３、５１）と、
前記ベース領域（３、５１）内における該ベース領域（３、５１）の表層部に形成され、該ベース領域（３、５１）を挟んで前記ドリフト層（２、５０）から離間して形成され、前記ドリフト層（２、５０）より高不純物濃度とされた第１導電型の第１不純物領域（４、５２）と、
前記第１不純物領域（４、５２）と前記ドリフト層（２、５０）の間に挟まれた前記ベース領域（３、５１）の表面にゲート絶縁膜（７、５５）を介して形成されたゲート電極（８、５６）と、
前記ドリフト層（２、５０）と接触し、該ドリフト層（２、５０）よりも高不純物濃度とされ、前記ベース領域（３、５１）から離間して形成された第１または第２導電型の第２不純物領域（１、５７）と、
前記第１不純物領域（４、５２）および前記ベース領域（３、５１）と電気的に接続された第１電極（９、５８）と、
前記第２不純物領域（１、５７）と電気的に接続された第２電極（１０、５９）と、を有し、
前記ベース領域（３、５１）のうち、前記ゲート絶縁膜（７、５５）を挟んで前記ゲート電極（８、５６）と反対側に位置する部分に反転型のチャネルを形成し、該チャネルを通じて前記第１電極（９、５８）と前記第２電極（１０、５９）の間に電流を流す絶縁ゲート構造の半導体スイッチング素子を備えていると共に、
第１導電型層（６０）と、
前記第１導電型層（６０）上に形成された第２導電型層（６１）と、
前記第２導電型層（６１）側に接続される第１電極（６２）と、
前記第１導電型層（６０）側に接続される第２電極（６３）とを備え、前記第１導電型層（６０）と前記第２導電型層（６１）とによるＰＮ接合によって構成され、前記第１電極（６２）と前記第２電極（６３）との間に電流を流すフリーホイールダイオードを備えており、
前記半導体スイッチング素子に対して前記フリーホイールダイオードが並列接続されてなる半導体装置において、
前記フリーホイールダイオードには、前記第２導電型層（６１）の表層部に形成され、前記第１導電型層（６０）よりも高不純物濃度とされた第１導電型の第１不純物領域（６４）が備えられていると共に、該第１不純物領域（６４）と前記第１導電型層（６０）の間に挟まれた前記第２導電型層（６１）の表面にゲート絶縁膜（６６）を介して形成されたゲート電極（６７）が形成されており、該フリーホイールダイオードに備えられた前記ゲート電極（６７）には、該ゲート電極（６７）に対してゲート電圧を印加することにより、前記第２導電型層（６１）のうち、前記第１不純物領域（６４）側から、該第２導電型層（６１）を挟んで前記第１不純物領域（６４）と反対側に位置する前記第１導電型層（６０）に向かう途中位置まで、チャネルを形成する過剰キャリア注入抑制ゲートを構成する第１ゲート電極（６７）が備えられていて、
前記半導体スイッチング素子と前記フリーホイールダイオードは別チップに形成されており、
前記フリーホイールダイオードが形成されたチップでは、
前記第１不純物領域（６４）から前記第２導電型層（６１）を貫通して前記第１導電型層（６０）に達するトレンチ（６５）が形成されており、
前記第１ゲート電極（６７）は前記トレンチ（６５）内に備えられ、
前記第１ゲート電極（６７）が備えられる前記トレンチ（６５）内に形成された前記ゲート絶縁膜（６６）は、前記第２導電型層（６１）の上部よりも深く、かつ、前記第１導電型層（６０）の上部よりも浅い位置を中間位置として、該中間位置よりも深い第１部分（６６ａ）と浅い第２部分（６６ｂ）とにおいて厚さが異なっており、前記第１部分（６６ａ）において前記第２部分（６６ｂ）よりも厚さが厚くされていることを特徴とする半導体装置。 A drift layer (2, 50) of the first conductivity type;
A second conductivity type base region (3, 51) formed on the first conductivity type drift layer (2, 50);
It is formed in the surface layer portion of the base region (3, 51) in the base region (3, 51), and is formed apart from the drift layer (2, 50) with the base region (3, 51) interposed therebetween. A first impurity region (4, 52) of a first conductivity type having a higher impurity concentration than the drift layer (2, 50);
Formed on the surface of the base region (3, 51) sandwiched between the first impurity region (4, 52) and the drift layer (2, 50) via a gate insulating film (7, 55). A gate electrode (8, 56);
First or second conductivity type that is in contact with the drift layer (2, 50), has a higher impurity concentration than the drift layer (2, 50), and is separated from the base region (3, 51). A second impurity region (1, 57) of
A first electrode (9, 58) electrically connected to the first impurity region (4, 52) and the base region (3, 51);
A second electrode (10, 59) electrically connected to the second impurity region (1, 57),
An inverted channel is formed in a portion of the base region (3, 51) located on the opposite side of the gate electrode (8, 56) with the gate insulating film (7, 55) interposed therebetween. A semiconductor switching element having an insulated gate structure for passing a current between the first electrode (9, 58) and the second electrode (10, 59);
A first conductivity type layer (60);
A second conductivity type layer (61) formed on the first conductivity type layer (60);
A first electrode (62) connected to the second conductivity type layer (61) side;
A second electrode (63) connected to the first conductivity type layer (60) side, and is configured by a PN junction between the first conductivity type layer (60) and the second conductivity type layer (61). And a free wheel diode for passing a current between the first electrode (62) and the second electrode (63),
In the semiconductor device in which the freewheel diode is connected in parallel to the semiconductor switching element,
The free wheel diode has a first impurity region (first conductivity type) formed in a surface layer portion of the second conductivity type layer (61) and having a higher impurity concentration than the first conductivity type layer (60). 64) and a gate insulating film (66) on the surface of the second conductivity type layer (61) sandwiched between the first impurity region (64) and the first conductivity type layer (60). ) Is formed, and a gate voltage is applied to the gate electrode (67) provided to the freewheel diode with respect to the gate electrode (67). Accordingly, the second conductivity type layer (61) is located on the opposite side of the first impurity region (64) from the first impurity region (64) side with the second conductivity type layer (61) interposed therebetween. Up to a midpoint toward the first conductivity type layer (60) First gate electrode constituting the excess carrier injection inhibiting gate which forms a channel (67) have is provided,
The semiconductor switching element and the free wheel diode are formed in separate chips,
In the chip on which the free wheel diode is formed,
A trench (65) is formed from the first impurity region (64) through the second conductivity type layer (61) to reach the first conductivity type layer (60),
The first gate electrode (67) is provided in the trench (65);
The gate insulating film (66) formed in the trench (65) in which the first gate electrode (67) is provided is deeper than the upper part of the second conductivity type layer (61) and the first gate electrode (67). The first portion (66a) deeper than the intermediate position and the shallow second portion (66b) are different in thickness from the position shallower than the upper part of the conductive type layer (60) as the intermediate position. (66a) to thickness than the second portion (66b) is thicker in the semi-conductor device you characterized. 第１導電型のドリフト層（２、５０）と、
前記第１導電型のドリフト層（２、５０）上に形成された第２導電型のベース領域（３、５１）と、
前記ベース領域（３、５１）内における該ベース領域（３、５１）の表層部に形成され、該ベース領域（３、５１）を挟んで前記ドリフト層（２、５０）から離間して形成され、前記ドリフト層（２、５０）より高不純物濃度とされた第１導電型の第１不純物領域（４、５２）と、
前記第１不純物領域（４、５２）と前記ドリフト層（２、５０）の間に挟まれた前記ベース領域（３、５１）の表面にゲート絶縁膜（７、５５）を介して形成されたゲート電極（８、５６）と、
前記ドリフト層（２、５０）と接触し、該ドリフト層（２、５０）よりも高不純物濃度とされ、前記ベース領域（３、５１）から離間して形成された第１または第２導電型の第２不純物領域（１、５７）と、
前記第１不純物領域（４、５２）および前記ベース領域（３、５１）と電気的に接続された第１電極（９、５８）と、
前記第２不純物領域（１、５７）と電気的に接続された第２電極（１０、５９）と、を有し、
前記ベース領域（３、５１）のうち、前記ゲート絶縁膜（７、５５）を挟んで前記ゲート電極（８、５６）と反対側に位置する部分に反転型のチャネルを形成し、該チャネルを通じて前記第１電極（９、５８）と前記第２電極（１０、５９）の間に電流を流す絶縁ゲート構造の半導体スイッチング素子を備えていると共に、
第１導電型層（６０）と、
前記第１導電型層（６０）上に形成された第２導電型層（６１）と、
前記第２導電型層（６１）側に接続される第１電極（６２）と、
前記第１導電型層（６０）側に接続される第２電極（６３）とを備え、前記第１導電型層（６０）と前記第２導電型層（６１）とによるＰＮ接合によって構成され、前記第１電極（６２）と前記第２電極（６３）との間に電流を流すフリーホイールダイオードを備えており、
前記半導体スイッチング素子に対して前記フリーホイールダイオードが並列接続されてなる半導体装置において、
前記フリーホイールダイオードには、前記第２導電型層（６１）の表層部に形成され、前記第１導電型層（６０）よりも高不純物濃度とされた第１導電型の第１不純物領域（６４）が備えられていると共に、該第１不純物領域（６４）と前記第１導電型層（６０）の間に挟まれた前記第２導電型層（６１）の表面にゲート絶縁膜（６６）を介して形成されたゲート電極（６７）が形成されており、該フリーホイールダイオードに備えられた前記ゲート電極（６７）には、該ゲート電極（６７）に対してゲート電圧を印加することにより、前記第２導電型層（６１）のうち、前記第１不純物領域（６４）側から、該第２導電型層（６１）を挟んで前記第１不純物領域（６４）と反対側に位置する前記第１導電型層（６０）に向かう途中位置まで、チャネルを形成する過剰キャリア注入抑制ゲートを構成する第１ゲート電極（６７）が備えられていて、
前記半導体スイッチング素子と前記フリーホイールダイオードは別チップに形成されており、
前記フリーホイールダイオードが形成されたチップでは、
前記第１不純物領域（６４）から前記第２導電型層（６１）を貫通して前記第１導電型層（６０）に達するトレンチ（６５）が形成されており、
前記第１ゲート電極（６７）は前記トレンチ（６５）内に備えられ、
前記第１ゲート電極（６７）が備えられる前記トレンチ（６５）の側面に位置する前記第２導電型層（６１）の不純物濃度は、当該第２導電型層（６１）の上部よりも深く、かつ、前記第１導電型層（６０）の上部よりも浅い位置を中間位置として、該中間位置よりも浅い第１領域（６１ａ）と深い第２領域（６１ｂ）とにおいて異なっており、前記第２領域（６１ｂ）において前記第１領域（６１ａ）よりも不純物濃度が濃くされていることを特徴とする半導体装置。 A drift layer (2, 50) of the first conductivity type;
A second conductivity type base region (3, 51) formed on the first conductivity type drift layer (2, 50);
It is formed in the surface layer portion of the base region (3, 51) in the base region (3, 51), and is formed apart from the drift layer (2, 50) with the base region (3, 51) interposed therebetween. A first impurity region (4, 52) of a first conductivity type having a higher impurity concentration than the drift layer (2, 50);
Formed on the surface of the base region (3, 51) sandwiched between the first impurity region (4, 52) and the drift layer (2, 50) via a gate insulating film (7, 55). A gate electrode (8, 56);
First or second conductivity type that is in contact with the drift layer (2, 50), has a higher impurity concentration than the drift layer (2, 50), and is separated from the base region (3, 51). A second impurity region (1, 57) of
A first electrode (9, 58) electrically connected to the first impurity region (4, 52) and the base region (3, 51);
A second electrode (10, 59) electrically connected to the second impurity region (1, 57),
An inverted channel is formed in a portion of the base region (3, 51) located on the opposite side of the gate electrode (8, 56) with the gate insulating film (7, 55) interposed therebetween. A semiconductor switching element having an insulated gate structure for passing a current between the first electrode (9, 58) and the second electrode (10, 59);
A first conductivity type layer (60);
A second conductivity type layer (61) formed on the first conductivity type layer (60);
A first electrode (62) connected to the second conductivity type layer (61) side;
A second electrode (63) connected to the first conductivity type layer (60) side, and is configured by a PN junction between the first conductivity type layer (60) and the second conductivity type layer (61). And a free wheel diode for passing a current between the first electrode (62) and the second electrode (63),
In the semiconductor device in which the freewheel diode is connected in parallel to the semiconductor switching element,
The free wheel diode has a first impurity region (first conductivity type) formed in a surface layer portion of the second conductivity type layer (61) and having a higher impurity concentration than the first conductivity type layer (60). 64) and a gate insulating film (66) on the surface of the second conductivity type layer (61) sandwiched between the first impurity region (64) and the first conductivity type layer (60). ) Is formed, and a gate voltage is applied to the gate electrode (67) provided to the freewheel diode with respect to the gate electrode (67). Accordingly, the second conductivity type layer (61) is located on the opposite side of the first impurity region (64) from the first impurity region (64) side with the second conductivity type layer (61) interposed therebetween. Up to a midpoint toward the first conductivity type layer (60) First gate electrode constituting the excess carrier injection inhibiting gate which forms a channel (67) have is provided,
The semiconductor switching element and the free wheel diode are formed in separate chips,
In the chip on which the free wheel diode is formed,
A trench (65) is formed from the first impurity region (64) through the second conductivity type layer (61) to reach the first conductivity type layer (60),
The first gate electrode (67) is provided in the trench (65);
The impurity concentration of the second conductivity type layer (61) located on the side surface of the trench (65) provided with the first gate electrode (67) is deeper than the upper portion of the second conductivity type layer (61). Further, the first region (61a) shallower than the intermediate position is different from the deeper second region (61b) with the position shallower than the upper portion of the first conductivity type layer (60) as an intermediate position, semi conductor arrangement you characterized in that the impurity concentration is darker than the first region in the second region (61b) (61a). 請求項１１ないし３６のいずれか１つに記載の半導体装置の制御方法であって、
前記フリーホイールダイオードをダイオード動作させているタイミングから、前記半導体スイッチング素子をオンさせるタイミングへの切り替えの際に、前記半導体スイッチング素子をオンさせる前に、前記第１ゲート電極（８ｃ、８ｅ、８ｇ、５６ｃ、６７）に対してゲート電圧を印加することにより、前記第２導電型層（３、５１、６１）のうち前記ゲート絶縁膜（７、５５、６６）を挟んで前記第１ゲート電極（８ｃ、８ｅ、８ｇ、５６ｃ、６７）と対向する部分に反転層（１２）を形成することを特徴とする半導体装置の制御方法。 A method for controlling a semiconductor device according to any one of claims 11 to 36 , comprising:
The first gate electrode ( 8c, 8e, 8g) is turned on before the semiconductor switching element is turned on at the time of switching from the timing at which the freewheeling diode is operated to the timing at which the semiconductor switching element is turned on. , 5 6c, by applying the gate voltage to 67), the first gate across the gate insulating film (7,55,66) of the second conductivity type layer (3,51,61) A method of controlling a semiconductor device, comprising forming an inversion layer (12) in a portion facing an electrode ( 8c, 8e, 8g , 56c, 67). 第１導電型のドリフト層（２、５０）と、
前記第１導電型のドリフト層（２、５０）上に形成された第２導電型のベース領域（３、５１）と、
前記ベース領域（３、５１）内における該ベース領域（３、５１）の表層部に形成され、該ベース領域（３、５１）を挟んで前記ドリフト層（２、５０）から離間して形成され、前記ドリフト層（２、５０）より高不純物濃度とされた第１導電型の第１不純物領域（４、５２）と、
前記第１不純物領域（４、５２）と前記ドリフト層（２、５０）の間に挟まれた前記ベース領域（３、５１）の表面にゲート絶縁膜（７、５５）を介して形成されたゲート電極（８、５６）と、
前記ドリフト層（２、５０）と接触し、該ドリフト層（２、５０）よりも高不純物濃度とされ、前記ベース領域（３、５１）から離間して形成された第１または第２導電型の第２不純物領域（１、５７）と、
前記第１不純物領域（４、５２）および前記ベース領域（３、５１）と電気的に接続された第１電極（９、５８）と、
前記第２不純物領域（１、５７）と電気的に接続された第２電極（１０、５９）と、を有し、
前記ベース領域（３、５１）のうち、前記ゲート絶縁膜（７、５５）を挟んで前記ゲート電極（８、５６）と反対側に位置する部分に反転型のチャネルを形成し、該チャネルを通じて前記第１電極（９、５８）と前記第２電極（１０、５９）の間に電流を流す絶縁ゲート構造の半導体スイッチング素子を備えていると共に、
第１導電型層（２、５０）と、
前記第１導電型層（２、５０）上に形成された第２導電型層（３、５１）と、
前記第２導電型層（３、５１）側に接続される第１電極（９、５８）と、
前記第１導電型層（２、５０）側に接続される第２電極（１０、５９）とを備え、前記第１導電型層（２、５０）と前記第２導電型層（３、５１）とによるＰＮ接合によって構成され、前記第１電極（９、５８）と前記第２電極（１０、５９）との間に電流を流すフリーホイールダイオードを備えており、
前記半導体スイッチング素子に対して前記フリーホイールダイオードが並列接続されてなる半導体装置において、
前記フリーホイールダイオードには、前記第２導電型層（３、５１）の表層部に形成され、前記第１導電型層（２、５０）よりも高不純物濃度とされた第１導電型の第１不純物領域（４、５２）が備えられていると共に、該第１不純物領域（４、５２）と前記第１導電型層（２、５０）の間に挟まれた前記第２導電型層（３、５１）の表面にゲート絶縁膜（７、５５）を介して形成されたゲート電極（８、５６）が形成されており、該フリーホイールダイオードに備えられた前記ゲート電極（８、５６）には、該ゲート電極（８、５６）に対してゲート電圧を印加することにより、前記第２導電型層（３、５１）のうち、前記第１不純物領域（４、５２）側から、該第２導電型層（３、５１）を挟んで前記第１不純物領域（４、５２）と反対側に位置する前記第１導電型層（２、５０）に向かう途中位置まで、チャネルを形成する過剰キャリア注入抑制ゲートを構成する第１ゲート電極（８ｃ、５６ｃ）が備えられていて、
前記半導体スイッチング素子と前記フリーホイールダイオードは１チップに形成されており、
前記半導体スイッチング素子における前記ドリフト層（２、５０）にて前記フリーホイールダイオードにおける前記第１導電型層を構成し、
前記半導体スイッチング素子における前記ベース領域（３、５１）にて前記フリーホイールダイオードにおける前記第２導電型層を構成し、
前記半導体スイッチング素子における前記第１電極（９、５８）にて前記フリーホイールダイオードにおける前記第１電極を構成し、
前記半導体スイッチング素子における前記第２電極（１０、５９）にて前記フリーホイールダイオードにおける前記第２電極を構成し、
前記半導体スイッチング素子における前記第１不純物領域（４、５２）にて前記フリーホイールダイオードにおける前記第１不純物領域を構成しており、
前記半導体スイッチング素子に備えられる前記ゲート電極（８、５６）に、前記第１ゲート電極（８ｃ、５６ｃ）が含まれ、
前記第１ゲート電極（８ｃ、５６ｃ）は、前記ゲート絶縁膜（７、５５）を挟んで前記第１不純物領域（４、５２）から前記ベース領域（３、５１）の途中位置と対向する場所まで形成され、
さらに、前記ゲート電極（８、５６）は、
前記ゲート絶縁膜（７、５５）を挟んで前記ベース領域（３、５１）の途中位置から前記ドリフト層（２、５０）と対向する場所まで形成されている第２ゲート電極（８ｂ、５６ｂ）を有し、
前記第１ゲート電極（８ａ、５６ａ）および前記第２ゲート電極（８ｂ、５６ｂ）は、異なる仕事関数の材料で構成され、仕事関数差に基づいて、前記第１電極（８ａ、５６ａ）に対して印加したゲート電圧が前記第２ゲート電極（８ｂ、５６ｂ）にも印加されるように構成されていることを特徴とする半導体装置。 A drift layer (2, 50) of the first conductivity type;
A second conductivity type base region (3, 51) formed on the first conductivity type drift layer (2, 50);
It is formed in the surface layer portion of the base region (3, 51) in the base region (3, 51), and is formed apart from the drift layer (2, 50) with the base region (3, 51) interposed therebetween. A first impurity region (4, 52) of a first conductivity type having a higher impurity concentration than the drift layer (2, 50);
Formed on the surface of the base region (3, 51) sandwiched between the first impurity region (4, 52) and the drift layer (2, 50) via a gate insulating film (7, 55). A gate electrode (8, 56);
First or second conductivity type that is in contact with the drift layer (2, 50), has a higher impurity concentration than the drift layer (2, 50), and is separated from the base region (3, 51). A second impurity region (1, 57) of
A first electrode (9, 58) electrically connected to the first impurity region (4, 52) and the base region (3, 51);
A second electrode (10, 59) electrically connected to the second impurity region (1, 57),
An inverted channel is formed in a portion of the base region (3, 51) located on the opposite side of the gate electrode (8, 56) with the gate insulating film (7, 55) interposed therebetween. A semiconductor switching element having an insulated gate structure for passing a current between the first electrode (9, 58) and the second electrode (10, 59);
A first conductivity type layer (2, 50);
A second conductivity type layer (3, 51) formed on the first conductivity type layer (2, 50);
A first electrode (9, 58) connected to the second conductivity type layer (3, 51) side;
And a second electrode (10, 59) connected to the first conductivity type layer (2, 50) side, the first conductivity type layer (2, 50) and the second conductivity type layer (3, 51). ), And a free wheel diode for passing a current between the first electrode (9, 58) and the second electrode (10, 59),
In the semiconductor device in which the freewheel diode is connected in parallel to the semiconductor switching element,
The freewheel diode is formed in a surface layer portion of the second conductivity type layer (3, 51) and has a first conductivity type first impurity having a higher impurity concentration than the first conductivity type layer (2, 50). One impurity region (4, 52) is provided, and the second conductivity type layer (sandwiched between the first impurity region (4, 52) and the first conductivity type layer (2, 50)) 3, 51) is formed with a gate electrode (8, 56) formed through a gate insulating film (7, 55), and the gate electrode (8, 56) provided in the freewheel diode. By applying a gate voltage to the gate electrode (8, 56), the second conductivity type layer (3, 51), from the first impurity region (4, 52) side, Opposite to the first impurity region (4, 52) across the second conductivity type layer (3, 51) To a position en route to the first conductive layer disposed (2, 50), a first gate electrode (8c, 56c) constituting the excess carrier injection inhibiting gate which forms a channel is not provided,
The semiconductor switching element and the freewheel diode are formed in one chip,
The drift layer (2, 50) in the semiconductor switching element constitutes the first conductivity type layer in the freewheel diode,
The base region (3, 51) in the semiconductor switching element constitutes the second conductivity type layer in the freewheel diode,
The first electrode (9, 58) in the semiconductor switching element constitutes the first electrode in the freewheel diode,
The second electrode (10, 59) in the semiconductor switching element constitutes the second electrode in the freewheel diode,
The first impurity region (4, 52) in the semiconductor switching element constitutes the first impurity region in the freewheel diode,
The gate electrode (8, 56) provided in the semiconductor switching element includes the first gate electrode (8c, 56c),
The first gate electrode (8c, 56c) is located opposite to the middle position of the base region (3, 51) from the first impurity region (4, 52) with the gate insulating film (7, 55) interposed therebetween. Formed up to
Furthermore, the gate electrode (8, 56)
Second gate electrodes (8b, 56b) formed from a midpoint of the base region (3, 51) to a position facing the drift layer (2, 50) with the gate insulating film (7, 55) interposed therebetween. Have
The first gate electrode (8a, 56a) and the second gate electrode (8b, 56b) are made of materials having different work functions, and based on the work function difference, the first electrode (8a, 56a) semi conductor arrangement you characterized in that it is configured so that the gate voltage applied also applied to the second gate electrode (8b, 56b) Te.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11437503B2 (en) 2020-03-23 2022-09-06 Kabushiki Kaisha Toshiba Semiconductor device
DE102022119539A1 (en) 2021-09-06 2023-03-09 Mitsubishi Electric Corporation Semiconductor device and method for controlling a semiconductor device
US12087850B2 (en) 2021-03-19 2024-09-10 Kabushiki Kaisha Toshiba Semiconductor device and semiconductor circuit

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5674530B2 (en) * 2010-09-10 2015-02-25 ルネサスエレクトロニクス株式会社 Control device for semiconductor device
JP2013251395A (en) * 2012-05-31 2013-12-12 Denso Corp Semiconductor device
KR101934893B1 (en) 2013-03-27 2019-01-03 삼성전자 주식회사 Method of Fabricating a Semiconductor Device Having a Grooved Source Contact Region
KR101828495B1 (en) 2013-03-27 2018-02-12 삼성전자주식회사 Semiconductor Devices Having a Planar Source Electrode
WO2015114803A1 (en) * 2014-01-31 2015-08-06 ルネサスエレクトロニクス株式会社 Semiconductor device
JP2016054181A (en) * 2014-09-03 2016-04-14 トヨタ自動車株式会社 Insulated gate switching element
JP2016092163A (en) * 2014-11-03 2016-05-23 株式会社デンソー Semiconductor device
JP6063915B2 (en) * 2014-12-12 2017-01-18 株式会社豊田中央研究所 Reverse conducting IGBT
JP2016162788A (en) 2015-02-27 2016-09-05 ソニー株式会社 Imaging device, imaging apparatus, and manufacturing device and method
US10530360B2 (en) 2016-02-29 2020-01-07 Infineon Technologies Austria Ag Double gate transistor device and method of operating
US10276681B2 (en) 2016-02-29 2019-04-30 Infineon Technologies Austria Ag Double gate transistor device and method of operating
JP6742925B2 (en) * 2017-01-18 2020-08-19 株式会社 日立パワーデバイス Semiconductor device and power conversion device using the same
JP6926869B2 (en) * 2017-09-13 2021-08-25 富士電機株式会社 Semiconductor device
JP2018082202A (en) * 2017-12-27 2018-05-24 ルネサスエレクトロニクス株式会社 Semiconductor device
JP7077112B2 (en) * 2018-04-10 2022-05-30 株式会社豊田中央研究所 Semiconductor device
CN109037337A (en) * 2018-06-28 2018-12-18 华为技术有限公司 A kind of power semiconductor and manufacturing method
JP6996461B2 (en) * 2018-09-11 2022-01-17 株式会社デンソー Semiconductor device
JP2020047726A (en) * 2018-09-18 2020-03-26 トヨタ自動車株式会社 Semiconductor device
JP6952667B2 (en) 2018-09-19 2021-10-20 株式会社東芝 Semiconductor device
JP7250473B2 (en) * 2018-10-18 2023-04-03 三菱電機株式会社 semiconductor equipment
JP7158317B2 (en) * 2019-03-07 2022-10-21 三菱電機株式会社 semiconductor equipment

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3176954B2 (en) * 1990-09-28 2001-06-18 株式会社東芝 Power semiconductor device with insulated gate
JP3356644B2 (en) * 1997-03-17 2002-12-16 株式会社東芝 Driving method of semiconductor rectifier
US6870220B2 (en) * 2002-08-23 2005-03-22 Fairchild Semiconductor Corporation Method and apparatus for improved MOS gating to reduce miller capacitance and switching losses

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11437503B2 (en) 2020-03-23 2022-09-06 Kabushiki Kaisha Toshiba Semiconductor device
US12087850B2 (en) 2021-03-19 2024-09-10 Kabushiki Kaisha Toshiba Semiconductor device and semiconductor circuit
DE102022119539A1 (en) 2021-09-06 2023-03-09 Mitsubishi Electric Corporation Semiconductor device and method for controlling a semiconductor device

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