JP5768395B2 - Semiconductor device and control method thereof - Google Patents
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Description
本発明は、絶縁ゲート構造の半導体スイッチング素子とフリーホイールダイオード(以下、FWDという)とが並列接続された半導体装置およびその制御方法に関するもので、特に、トレンチゲート構造の縦型MOSFETが備えられる半導体装置およびその制御方法に関するものである。 The present invention relates to a semiconductor device in which a semiconductor switching element having an insulated gate structure and a free wheel diode (hereinafter referred to as FWD) are connected in parallel, and a control method therefor, and more particularly, a semiconductor provided with a vertical MOSFET having a trench gate structure. The present invention relates to an apparatus and a control method thereof.
従来、インバータに用いるMOSFETの構造の簡素化のために、縦型MOSFETとFWDとを1チップ化する構造が提案されている(例えば、特許文献1参照)。このように縦型MOSFETとFWDとが1チップ化された半導体装置では、縦型MOSFETに備えられるボディ層とドリフト層とによって構成されるPN接合によりFWDを構成している。 Conventionally, in order to simplify the structure of a MOSFET used for an inverter, a structure in which a vertical MOSFET and an FWD are integrated into one chip has been proposed (for example, see Patent Document 1). In such a semiconductor device in which the vertical MOSFET and the FWD are integrated into one chip, the FWD is configured by a PN junction formed by the body layer and the drift layer provided in the vertical MOSFET.
しかしながら、上記従来の構成では、インバータ動作時に外付けのFWDを要しなくてもダイオード動作を実現可能にできるため、必要部品数が少なく、小型化、低コスト化が可能になるという利点があるが、ダイオード動作時に過剰キャリアが排出され、逆回復電荷Qrrとして流れ出すため、リカバリ損失が大きくなるという問題がある。 However, the above-described conventional configuration has an advantage that the number of necessary parts is small, and the size and the cost can be reduced because the diode operation can be realized without requiring an external FWD during the inverter operation. However, excessive carriers are discharged during diode operation and flow out as reverse recovery charge Qrr, which causes a problem that recovery loss increases.
この問題を解決すべく、本出願人らは、先に、MOSFETの駆動用のゲートを用いて、ダイオード動作の際にMOSFETの閾値よりも僅かに低い正の電圧を印加することで弱反転層を形成し、注入された過剰キャリアの再結合を促進したり、空乏層を形成してダイオードとして使用する面積を縮小させることで、過剰キャリア注入抑制を行う手法を提案している(特願2010−6549参照)。 In order to solve this problem, the applicants previously applied a weak inversion layer by applying a positive voltage slightly lower than the threshold of the MOSFET during diode operation using the gate for driving the MOSFET. Have been proposed to promote recombination of injected excess carriers, or to reduce the area used as a diode by forming a depletion layer (Japanese Patent Application 2010). -6549).
この方法は、ダイオード動作時の損失を増大させることなく過剰キャリアの注入を抑制して逆回復電荷Qrrを低減することができるという効果を得ることができる。ところが、MOSFET動作と過剰キャリア注入抑制動作を同一のゲートで受け持っているため、過剰キャリア注入抑制時にゲートにノイズが入ってゲート電圧が変動した場合、容易にMOSFETの閾値を超えてしまう可能性がある。この場合、意図していないのにMOSFETがオンしてしまうセルフターンオンを発生させることになる。 This method can obtain the effect that the reverse recovery charge Qrr can be reduced by suppressing the injection of excess carriers without increasing the loss during the diode operation. However, since the MOSFET operation and the excessive carrier injection suppression operation are handled by the same gate, if the gate voltage fluctuates due to noise entering the gate when excessive carrier injection is suppressed, the threshold of the MOSFET may be easily exceeded. is there. In this case, a self turn-on that causes the MOSFET to turn on although not intended is generated.
なお、ここでは絶縁ゲート構造の半導体スイッチング素子として縦型のMOSFETを例に挙げて説明したが、トレンチゲート型やプレーナ型およびコンケーブ型のいずれに縦型MOSFETについても上記問題があり、横型のMOSFETに対しても同様の問題がある。また、縦型および横型のIGBTについても同様の問題がある。さらに、このような問題は、絶縁ゲート構造の半導体スイッチング素子とFWDとが並列接続された構造の半導体装置であれば、絶縁ゲート構造の半導体スイッチング素子とFWDとが1チップ化されているものに限らず、別チップに形成されている半導体装置についても発生する。つまり、半導体スイッチング素子とFWDとを別チップで構成する場合にも、上記過剰キャリア注入抑制を行うことができるが、この手法を適用したとしても、リカバリ対策は行えるもののセルフターンオンの問題が生じる。 Here, a vertical MOSFET has been described as an example of a semiconductor switching element having an insulated gate structure. However, the vertical MOSFET has any of the above problems in any of the trench gate type, the planar type, and the concave type. There is a similar problem. The vertical and horizontal IGBTs have the same problem. Further, such a problem is that the semiconductor switching element having the insulated gate structure and the FWD are integrated into one chip in the semiconductor device having the structure in which the semiconductor switching element having the insulated gate structure and the FWD are connected in parallel. Not limited to this, it also occurs in a semiconductor device formed in another chip. That is, even when the semiconductor switching element and the FWD are configured as separate chips, the above excessive carrier injection can be suppressed. However, even if this method is applied, a recovery measure can be taken, but a self-turn-on problem occurs.
本発明は上記点に鑑みて、リカバリ損失の低減が図れ、かつ、ノイズによるセルフターンオンが生じ難い構造の半導体装置およびその制御方法を提供することを目的とする。 The present invention has been made in view of the above points, and it is an object of the present invention to provide a semiconductor device having a structure in which recovery loss can be reduced and self-turn-on due to noise hardly occurs, and a control method thereof.
上記目的を達成するため、請求項1ないし38に記載の発明では、ベース領域(3、51)のうち、ゲート絶縁膜(7、55)を挟んでゲート電極(8、56)と反対側に位置する部分に反転型のチャネルを形成し、該チャネルを通じて第1電極(9、58)と第2電極(10、59)の間に電流を流す絶縁ゲート構造の半導体スイッチング素子を備えていると共に、第1導電型層(2、50、60)と、第1導電型層(2、50、60)上に形成された第2導電型層(3、51、61)と、第1導電型層(2、50、60)側に接続される第1電極(9、58、62)と、第2導電型層(3、51、61)側に接続される第2電極(10、59、63)とを備え、第1導電型層(2、50、60)と第2導電型層(3、51、61)とによるPN接合によって構成され、第1電極(9、58、62)と第2電極(10、59、63)との間に電流を流すFWDを備えており、半導体スイッチング素子に対してFWDが並列接続されてなる半導体装置において、FWDには、第2導電型層(3、51、61)の表層部に形成され、第1導電型層(2、50、60)よりも高不純物濃度とされた第1導電型の第1不純物領域(4、52、64)が備えられていると共に、該第1不純物領域(4、52、64)と第1導電型層(2、50、60)の間に挟まれた第2導電型層(3、51、61)の表面にゲート絶縁膜(7、55、66)を介して形成されたゲート電極(8、56、67)が形成されており、該FWDに備えられたゲート電極(8、56、67)には、該ゲート電極(8、56、67)に対してゲート電圧を印加することにより、第2導電型層(3、51、61)のうち、第1不純物領域(4、52、64)側から、該第2導電型層(3、51、61)を挟んで第1不純物領域(4、52、64)と反対側に位置する第1導電型層(2、50、60)に向かう途中位置まで、チャネルを形成する過剰キャリア注入抑制ゲートを構成する第1ゲート電極(8a、8c、8e、8g、56a、56c、67)が備えられていることを特徴としている。
In order to achieve the above object, in the invention according to
このように、第1ゲート電極(8a、8c、8e、8g、56a、56c、67)を備え、ゲート電圧を印加したときに、第2導電型層(3、51、61)のうち、第1不純物領域(4、52、64)側から、第2導電型層(3、51、61)を挟んで第1不純物領域(4、52、64)と反対側に位置する第1導電型層(2、50、60)に向かう途中位置まで、チャネルが形成されるようにすることで、過剰キャリア注入抑制ゲートとすることができる。 Thus, the first gate electrode (8a, 8c, 8e, 8g, 56a, 56c, 67) is provided, and when the gate voltage is applied, of the second conductivity type layers (3, 51, 61), First conductivity type layer located on the opposite side to the first impurity region (4, 52, 64) across the second conductivity type layer (3, 51, 61) from the one impurity region (4, 52, 64) side By forming the channel up to a midpoint toward (2, 50, 60), an excessive carrier injection suppression gate can be obtained.
これにより、FWDをダイオード動作させているタイミングから半導体スイッチング素子をオンさせるタイミングへの切り替えの際に、過剰キャリアが注入されることを抑制して、第2導電型層(3、51、61)内に存在していた過剰キャリアを減少させることが可能となり、リカバリ損失を低減することが可能となる。 This suppresses the injection of excess carriers when switching from the timing at which the FWD is diode-operated to the timing at which the semiconductor switching element is turned on, thereby suppressing the second conductivity type layer (3, 51, 61). It is possible to reduce excess carriers that existed in the storage medium, and to reduce recovery loss.
また、第1ゲート電極(8a、8c、8e、8g、56a、56c、67)にのみゲート電圧を印加して反転層を形成し、第2ゲート電極(8b、8d、8f、8h、56b、56d)には何ら電圧を印加しないでリカバリ損失の低減を図ることができるため、第2ゲート電極(8b、8d、8f、8h、56b、56d)に対してノイズによるゲート電圧が印加されても、半導体スイッチング素子をオンさせる閾値を超えにくい。したがって、ノイズによるセルフターンオンが生じ難い構造の半導体装置とすることが可能となる。 In addition, an inversion layer is formed by applying a gate voltage only to the first gate electrodes (8a, 8c, 8e, 8g, 56a, 56c, 67), and the second gate electrodes (8b, 8d, 8f, 8h, 56b, 56d) can reduce the recovery loss without applying any voltage, so even if a gate voltage due to noise is applied to the second gate electrodes (8b, 8d, 8f, 8h, 56b, 56d). It is difficult to exceed the threshold value for turning on the semiconductor switching element. Therefore, a semiconductor device having a structure in which self-turn-on due to noise hardly occurs can be obtained.
具体的には、請求項1、11、33、34に記載したように、半導体スイッチング素子とFWDを1チップに形成することができる。この場合、半導体スイッチング素子におけるドリフト層(2、50)にてFWDにおける第1導電型層を構成し、半導体スイッチング素子におけるベース領域(3、51)にてFWDにおける第2導電型層を構成し、半導体スイッチング素子における第1電極(9、58)にてFWDにおける第1電極を構成し、半導体スイッチング素子における第2電極(10、59)にてFWDにおける第2電極を構成し、半導体スイッチング素子における第1不純物領域(4、52)にてFWDにおける第1不純物領域を構成しており、半導体スイッチング素子に備えられるゲート電極(8、56)に、第1ゲート電極(8a、8c、8e、8g、56a、56c)が含まれた物となる。
Specifically, as described in
また、請求項1、11に記載したように、第1ゲート電極(8a、8c、56a、56c)は、ゲート絶縁膜(7、55)を挟んで第1不純物領域(4、52)からベース領域(3、51)の途中位置と対向する場所まで形成された構造とされる。このような構造は、例えば、請求項1〜10に示したようなダブルゲート構造によって実現することができる。
In addition, as described in
具体的には、請求項1に記載したように、ゲート電極(8、56)は、ゲート絶縁膜(7、55)を挟んでベース領域(3、51)の途中位置からドリフト層(2、50)と対向する場所まで形成されている第2ゲート電極(8b、56b)を有し、第1ゲート電極(8a、56a)および第2ゲート電極(8b、56b)が、ゲート電圧の印加により、ベース領域(3、51)に対して第1不純物領域(4、52)とドリフト層(2、50)とを繋ぐチャネルを形成する半導体スイッチング素子駆動用ゲートとして機能する構成とすることができる。
Specifically, as described in
この場合、請求項2に記載したように、第1不純物領域(4、52)からベース領域(3、51)を貫通してドリフト層(2、50)に達するトレンチ(6、54)を形成し、トレンチ(6、54)内に絶縁膜(11、55a)を挟んで第1、第2ゲート電極(8a、8b、56a、56b)を共に配置することでダブルゲート構造としたトレンチゲート構造の半導体スイッチング素子とすることができる。このようなトレンチゲート構造とする場合、例えば請求項3〜6に記載の構造を採用できる。
In this case, as described in
例えば、請求項3に記載したように、第2不純物領域を構成する第1導電型の半導体基板(1)を用い、ドリフト層(2)を半導体基板(1)上に形成すると共に、ベース領域(3)をドリフト層(2)上に形成し、かつ、第1不純物領域(4)をベース領域(3)の表層部に形成し、トレンチ(6)を第1不純物領域(4)からベース領域(3)を貫通してドリフト層(2)に達するように形成する構造であって、ベース領域(3)のうちトレンチ(6)の側面に位置する部分にチャネルを形成し、半導体基板(1)の垂直方向に電流を流す縦型MOSFETとすることができる。
For example, as described in
また、請求項4に記載したように、第2不純物領域を構成する第2導電型領域(1b)を含む半導体基板(1)を用い、ドリフト層(2)を半導体基板(1)上に形成すると共に、ベース領域(3)をドリフト層(2)上に形成し、かつ、第1不純物領域(4)をベース領域(3)の表層部に形成し、トレンチ(6)を第1不純物領域(4)からベース領域(3)を貫通してドリフト層(2)に達するように形成する構造であって、ベース領域(3)のうちトレンチ(6)の側面に位置する部分にチャネルを形成し、半導体基板(1)の垂直方向に電流を流す縦型IGBTとすることもできる。 According to a fourth aspect of the present invention, the drift layer (2) is formed on the semiconductor substrate (1) using the semiconductor substrate (1) including the second conductivity type region (1b) constituting the second impurity region. In addition, the base region (3) is formed on the drift layer (2), the first impurity region (4) is formed in the surface layer portion of the base region (3), and the trench (6) is formed in the first impurity region. (4) is formed so as to penetrate the base region (3) and reach the drift layer (2), and a channel is formed in a portion of the base region (3) located on the side surface of the trench (6). And it can also be set as the vertical IGBT which sends an electric current to the perpendicular | vertical direction of a semiconductor substrate (1).
また、請求項5に記載したように、ベース領域(51)をドリフト層(50)の表層部に形成すると共に、第1不純物領域(52)をベース領域(51)内における該ベース領域(51)の表層部に形成し、かつ、第2不純物領域(57)を第1導電型としてドリフト層(50)の表層部においてベース領域(51)から離間して形成し、トレンチ(54)をドリフト層(50)の表面と平行な方向において、第1不純物領域(52)からベース領域(51)を貫通してドリフト層(50)に達するように形成した構造であって、ベース領域(51)のうちトレンチ(54)の側面に位置する部分にチャネルを形成し、ドリフト層(50)の表面と平行となる横方向に電流を流す横型MOSFETとすることもできる。
Further, as described in
さらに、請求項6に記載したように、ベース領域(51)をドリフト層(50)の表層部に形成すると共に、第1不純物領域(52)をベース領域(51)内における該ベース領域(51)の表層部に形成し、かつ、第2不純物領域(57)を第2導電型領域(57b)が備えられた構成としてドリフト層(50)の表層部においてベース領域(51)から離間して形成し、トレンチ(54)をドリフト層(50)の表面と平行な方向において、第1不純物領域(52)からベース領域(51)を貫通してドリフト層(50)に達するように形成した構造であって、ベース領域(51)のうちトレンチ(54)の側面に位置する部分にチャネルを形成し、ドリフト層(50)の表面と平行となる横方向に電流を流す横型IGBTとすることもできる。
Furthermore, as described in
また、請求項1に記載の構造は、トレンチゲート構造以外の構造についても適用できる。例えば、請求項7に記載したように、第2不純物領域を構成する第1導電型の半導体基板(1)を用い、ドリフト層(2)を半導体基板(1)上に形成すると共に、ベース領域(3)をドリフト層(2)の表層部に形成し、かつ、第1不純物領域(4)をベース領域(3)の表層部に形成し、ベース領域(3)のうち第1不純物領域(4)とドリフト層(2)の間に位置する部分の表面上に、ゲート絶縁膜(7)を介して第1ゲート電極(8a)および第2ゲート電極(8b)を形成した構造であって、ベース領域(3)の表面において半導体基板(1)の平面方向と平行となる横方向にチャネルを形成しつつ、半導体基板(1)の垂直方向に電流を流すプレーナ型の縦型MOSFETとすることもできる。
Moreover, the structure of
また、請求項8に記載したように、第2不純物領域を構成する第2導電型領域(1b)を含む半導体基板(1)を用い、ドリフト層(2)を半導体基板(1)上に形成すると共に、ベース領域(3)をドリフト層(2)の表層部に形成し、かつ、第1不純物領域(4)をベース領域(3)の表層部に形成し、ベース領域(3)のうち第1不純物領域(4)とドリフト層(2)の間に位置する部分の表面上に、ゲート絶縁膜(7)を介して第1ゲート電極(8a)および第2ゲート電極(8b)を形成した構造であって、ベース領域(3)の表面において半導体基板(1)の平面方向と平行となる横方向にチャネルを形成しつつ、半導体基板(1)の垂直方向に電流を流すプレーナ型の縦型IGBTとすることもできる。
In addition, as described in
また、請求項9に記載したように、ベース領域(51)をドリフト層(50)の表層部に形成すると共に、第1不純物領域(52)をベース領域(51)内における該ベース領域(51)の表層部に形成し、かつ、第2不純物領域(57)を第1導電型としてドリフト層(50)の表層部においてベース領域(51)から離間して形成し、ベース領域(51)のうち第1不純物領域(52)とドリフト層(50)の間に位置する部分の表面上に、ゲート絶縁膜(55)を介して第1ゲート電極(56a)および第2ゲート電極(56b)が形成された構造であって、第1ゲート電極(56a)および第2ゲート電極(56b)と対向するベース領域(51)の表面において、ドリフト層(50)の表面と平行となる横方向にチャネルを形成して電流を流すプレーナ型の横型MOSFETとすることもできる。
In addition, as described in
また、請求項10に記載したように、ベース領域(51)をドリフト層(50)の表層部に形成すると共に、第1不純物領域(52)をベース領域(51)内における該ベース領域(51)の表層部に形成し、かつ、第2不純物領域(57)を第2導電型領域(57b)が備えられた構成としてドリフト層(50)の表層部においてベース領域(51)から離間して形成し、ベース領域(51)のうち第1不純物領域(52)とドリフト層(50)の間に位置する部分の表面上に、ゲート絶縁膜(55)を介して第1ゲート電極(56a)および第2ゲート電極(56b)が形成された構造であって、第1ゲート電極(56a)および第2ゲート電極(56b)と対向するベース領域(51)の表面において、ドリフト層(50)の表面と平行となる横方向にチャネルを形成して電流を流すプレーナ型の横型IGBTとすることもできる。
In addition, as described in
一方、上記した第1ゲート電極がゲート絶縁膜を挟んで第1不純物領域からベース領域の途中位置と対向する場所まで形成された構造は、請求項11〜20に示したようなシングルゲート構造によって実現することもできる。
On the other hand, the structure in which the first gate electrode is formed from the first impurity region to a position opposite to the middle position of the base region with the gate insulating film interposed therebetween is a single gate structure as described in
例えば、請求項11に記載したように、ゲート電極(8、56)は、ゲート絶縁膜(7、55)を挟んで第1不純物領域(4、52)からドリフト層(2、50)と対向する場所まで形成されている第2ゲート電極(8d、56d)を有し、第2ゲート電極(8d、56d)は、ゲート電圧の印加により、ベース領域(3、51)に対して第1不純物領域(4、52)とドリフト層(2、50)とを繋ぐチャネルを形成する半導体スイッチング素子駆動用ゲートとして機能する構成とすることができる。
For example, as described in
この場合、請求項12に記載したように、第1不純物領域(4、52)からベース領域(3、51)を貫通してドリフト層(2、50)に達するトレンチ(6、54)を形成し、第1、第2ゲート電極(8c、8d、56c、56d)を異なるトレンチ(6、54)内に配置したトレンチゲート構造を構成したトレンチゲート構造の半導体スイッチング素子とすることができる。このようなトレンチゲート構造とする場合、例えば請求項13〜18に記載の構造を採用できる。
In this case, as described in
例えば、請求項13に記載したように、第2不純物領域を構成する第1導電型の半導体基板(1)を用い、ドリフト層(2)を半導体基板(1)上に形成すると共に、ベース領域(3)をドリフト層(2)上に形成し、かつ、第1不純物領域(4)をベース領域(3)の表層部に形成し、第1ゲート電極(8c)が配置されるトレンチ(6)を第1不純物領域(4)からベース領域(3)の途中位置まで形成すると共に、第2ゲート電極(8d)が配置されるトレンチ(6)を第1不純物領域(4)からベース領域(3)を貫通してドリフト層(2)に達するように形成した構造であって、ベース領域(3)のうち第2ゲート電極(8d)が配置されたトレンチ(6)の側面に位置する部分にチャネルを形成し、半導体基板(1)の垂直方向に電流を流す縦型MOSFETとすることができる。
For example, as described in
また、請求項14に記載したように、第2不純物領域を構成する第2導電型領域(1b)を含む半導体基板(1)を用い、ドリフト層(2)を半導体基板(1)上に形成すると共に、ベース領域(3)をドリフト層(2)上に形成し、かつ、第1不純物領域(4)をベース領域(3)の表層部に形成し、第1ゲート電極(8c)が配置されるトレンチ(6)を第1不純物領域(4)からベース領域(3)の途中位置まで形成すると共に、第2ゲート電極(8d)が配置されるトレンチ(6)を第1不純物領域(4)からベース領域(3)を貫通してドリフト層(2)に達するように形成した構造であって、ベース領域(3)のうち第2ゲート電極(8d)が配置されたトレンチ(6)の側面に位置する部分にチャネルを形成し、半導体基板(1)の垂直方向に電流を流す縦型IGBTとすることもできる。 In addition, as described in claim 14 , the semiconductor substrate (1) including the second conductivity type region (1b) constituting the second impurity region is used, and the drift layer (2) is formed on the semiconductor substrate (1). In addition, the base region (3) is formed on the drift layer (2), the first impurity region (4) is formed in the surface layer portion of the base region (3), and the first gate electrode (8c) is disposed. The trench (6) to be formed is formed from the first impurity region (4) to the middle position of the base region (3), and the trench (6) in which the second gate electrode (8d) is disposed is formed in the first impurity region (4). ) Through the base region (3) to reach the drift layer (2) of the trench (6) in which the second gate electrode (8d) is disposed in the base region (3). A channel is formed in the part located on the side, and the semiconductor substrate ( It may be a vertical IGBT supplying a current to the vertical direction).
また、請求項15に記載したように、ベース領域(51)をドリフト層(50)の表層部に形成すると共に、第1不純物領域(52)をベース領域(51)内における該ベース領域(51)の表層部に形成し、第2不純物領域(57)を第1導電型としてドリフト層(50)の表層部においてベース領域(51)から離間して形成し、第1ゲート電極(56c)が配置されるトレンチ(54)をドリフト層(50)の表面と平行な方向において第1不純物領域(52)からベース領域(51)の途中位置まで形成すると共に、第2ゲート電極(56d)が配置されるトレンチ(54)をドリフト層(50)の表面と平行な方向において第1不純物領域(52)からベース領域(51)を貫通してドリフト層(50)に達するように形成した構造であって、ベース領域(51)のうち第2ゲート電極(56d)が配置されるトレンチ(54)の側面に位置する部分にチャネルを形成し、ドリフト層(50)の表面と平行となる横方向に電流を流す横型MOSFETとすることもできる。 Further, as described in claim 15 , the base region (51) is formed in the surface layer portion of the drift layer (50), and the first impurity region (52) is formed in the base region (51) in the base region (51). ), The second impurity region (57) is formed as a first conductivity type and is separated from the base region (51) in the surface layer portion of the drift layer (50), and the first gate electrode (56c) is formed. A trench (54) to be disposed is formed from the first impurity region (52) to a middle position of the base region (51) in a direction parallel to the surface of the drift layer (50), and a second gate electrode (56d) is disposed. The trench (54) formed is formed so as to penetrate the base region (51) from the first impurity region (52) to the drift layer (50) in a direction parallel to the surface of the drift layer (50). In the base region (51), a channel is formed in a portion located on the side surface of the trench (54) where the second gate electrode (56d) is disposed, and the side region is parallel to the surface of the drift layer (50). A lateral MOSFET that allows current to flow in the direction can also be used.
また、請求項16に記載したように、ベース領域(51)をドリフト層(50)の表層部に形成すると共に、第1不純物領域(52)をベース領域(51)内における該ベース領域(51)の表層部に形成し、第2不純物領域(57)を第2導電型領域(57b)が備えられた構成としてドリフト層(50)の表層部においてベース領域(51)から離間して形成し、第1ゲート電極(56c)が配置されるトレンチ(54)をドリフト層(50)の表面と平行な方向において第1不純物領域(52)からベース領域(51)の途中位置まで形成すると共に、第2ゲート電極(56d)が配置されるトレンチ(54)をドリフト層(50)の表面と平行な方向において第1不純物領域(52)からベース領域(51)を貫通してドリフト層(50)に達するように形成した構造であって、ベース領域(51)のうち第2ゲート電極(56d)が配置されるトレンチ(54)の側面に位置する部分にチャネルを形成し、ドリフト層(50)の表面と平行となる横方向に電流を流す横型IGBTとすることもできる。 Further, as defined in claim 16 , the base region (51) is formed in the surface layer portion of the drift layer (50), and the first impurity region (52) is formed in the base region (51) in the base region (51). ), And the second impurity region (57) is formed with the second conductivity type region (57b) and is separated from the base region (51) in the surface layer portion of the drift layer (50). And forming a trench (54) in which the first gate electrode (56c) is disposed from the first impurity region (52) to a middle position of the base region (51) in a direction parallel to the surface of the drift layer (50), The drift layer (54) penetrating the base region (51) from the first impurity region (52) through the trench (54) in which the second gate electrode (56d) is disposed in a direction parallel to the surface of the drift layer (50). 0), a channel is formed in a portion of the base region (51) located on the side surface of the trench (54) where the second gate electrode (56d) is disposed, and a drift layer ( 50), a lateral IGBT that allows current to flow in a lateral direction that is parallel to the surface.
また、上記した第1ゲート電極がゲート絶縁膜を挟んで第1不純物領域からベース領域の途中位置と対向する場所まで形成された構造は、トレンチゲート構造以外の構造についても適用できる。例えば、請求項17に記載したように、第2不純物領域を構成する第1導電型の半導体基板(1)を用い、ドリフト層(2)を半導体基板(1)上に形成すると共に、ベース領域(3)をドリフト層(2)の表層部に形成し、かつ、第1不純物領域(4)をベース領域(3)の表層部に形成し、ベース領域(3)のうち第1不純物領域(4)とドリフト層(2)の間に位置する部分の表面上に、ゲート絶縁膜(7)を介して第1ゲート電極(8c)および第2ゲート電極(8d)を形成した構造であって、第2ゲート電極(8d)と対向するベース領域(3)の表面において半導体基板(1)の平面方向と平行となる横方向にチャネルを形成しつつ、半導体基板(1)の垂直方向に電流を流すプレーナ型の縦型MOSFETとすることもできる。 In addition, the structure in which the first gate electrode is formed from the first impurity region to a position opposite to the middle position of the base region with the gate insulating film interposed therebetween can be applied to a structure other than the trench gate structure. For example, as described in claim 17 , the drift region (2) is formed on the semiconductor substrate (1) using the first conductivity type semiconductor substrate (1) constituting the second impurity region, and the base region (3) is formed in the surface layer portion of the drift layer (2), the first impurity region (4) is formed in the surface layer portion of the base region (3), and the first impurity region (3) in the base region (3) is formed. 4) The first gate electrode (8c) and the second gate electrode (8d) are formed on the surface of the portion located between the drift layer (2) and the gate insulating film (7). In the surface of the base region (3) facing the second gate electrode (8d), a channel is formed in the lateral direction parallel to the planar direction of the semiconductor substrate (1), while the current flows in the vertical direction of the semiconductor substrate (1). Can also be a planar vertical MOSFET .
また、請求項18に記載したように、第2不純物領域を構成する第2導電型領域(1b)を含む半導体基板(1)を用い、ドリフト層(2)を半導体基板(1)上に形成すると共に、ベース領域(3)をドリフト層(2)の表層部に形成し、かつ、第1不純物領域(4)をベース領域(3)の表層部に形成し、ベース領域(3)のうち第1不純物領域(4)とドリフト層(2)の間に位置する部分の表面上に、ゲート絶縁膜(7)を介して第1ゲート電極(8c)および第2ゲート電極(8d)を形成した構造であって、第2ゲート電極(8d)と対向するベース領域(3)の表面において半導体基板(1)の平面方向と平行となる横方向にチャネルを形成しつつ、半導体基板(1)の垂直方向に電流を流すプレーナ型の縦型IGBTとすることもできる。 In addition, as described in claim 18 , the drift layer (2) is formed on the semiconductor substrate (1) using the semiconductor substrate (1) including the second conductivity type region (1b) constituting the second impurity region. The base region (3) is formed in the surface layer portion of the drift layer (2), and the first impurity region (4) is formed in the surface layer portion of the base region (3). A first gate electrode (8c) and a second gate electrode (8d) are formed on the surface of a portion located between the first impurity region (4) and the drift layer (2) via a gate insulating film (7). The semiconductor substrate (1) has a structure in which a channel is formed in the lateral direction parallel to the planar direction of the semiconductor substrate (1) on the surface of the base region (3) facing the second gate electrode (8d). Planar type vertical IGBT that allows current to flow vertically And it can also be.
また、請求項19に記載したように、ベース領域(51)をドリフト層(50)の表層部に形成すると共に、第1不純物領域(52)をベース領域(51)内における該ベース領域(51)の表層部に形成し、かつ、第2不純物領域(57)を第1導電型としてドリフト層(50)の表層部においてベース領域(51)から離間して形成し、ベース領域(51)のうち第1不純物領域(52)とドリフト層(50)の間に位置する部分の表面上の異なる位置に、ゲート絶縁膜(55)を介して第1ゲート電極(56c)および第2ゲート電極(56d)を形成した構造であって、第2ゲート電極(56d)と対向するベース領域(51)の表面において、ドリフト層(50)の表面と平行となる横方向にチャネルを形成して電流を流すプレーナ型の横型MOSFETとすることができる。 In addition, as described in claim 19 , the base region (51) is formed in the surface layer portion of the drift layer (50), and the first impurity region (52) is formed in the base region (51) in the base region (51). ), And the second impurity region (57) is formed as a first conductivity type at a distance from the base region (51) in the surface layer portion of the drift layer (50). Among these, the first gate electrode (56c) and the second gate electrode (with the gate insulating film (55) interposed at different positions on the surface of the portion located between the first impurity region (52) and the drift layer (50). 56d), and a channel is formed in the lateral direction parallel to the surface of the drift layer (50) on the surface of the base region (51) facing the second gate electrode (56d) to generate current. Play It can be of a type of the lateral MOSFET.
また、請求項20に記載したように、ベース領域(51)をドリフト層(50)の表層部に形成すると共に、第1不純物領域(52)をベース領域(51)内における該ベース領域(51)の表層部に形成し、かつ、第2不純物領域(57)を第2導電型領域(57b)が備えられた構成としてドリフト層(50)の表層部においてベース領域(51)から離間し、ベース領域(51)のうち第1不純物領域(52)とドリフト層(50)の間に位置する部分の表面上の異なる位置に、ゲート絶縁膜(55)を介して第1ゲート電極(56c)および第2ゲート電極(56d)を形成した構造であって、第2ゲート電極(56d)と対向するベース領域(51)の表面において、ドリフト層(50)の表面と平行となる横方向にチャネルを形成して電流を流すプレーナ型の横型IGBTとすることができる。
In addition, as described in
さらに、上記した半導体スイッチング素子とFWDが1チップに形成されていて、半導体スイッチング素子に備えられるゲート電極に第1ゲート電極が含まれた構造は、請求項33および34に記載の構造によって構成することもできる。例えば、請求項33に記載したように、第1不純物領域(4)からベース領域(3)を貫通してドリフト層(2)に達するように深さが同じ複数のトレンチ(6)を形成して、第1ゲート電極(8e)と第2ゲート電極(8f)とを異なる位置に形成されたトレンチ(6)内に備え、ベース領域(3)のうち第2ゲート電極(8f)が配置されたトレンチ(6)の側面に位置する部分にチャネルを形成し、半導体基板(1)の垂直方向に電流を流す縦型MOSFETであって、第1ゲート電極(8e)が備えられるトレンチ(6)内に形成されたゲート絶縁膜(7)は、ベース領域(3)の上部よりも深く、かつ、ドリフト層(2)の上部よりも浅い位置を中間位置として、該中間位置よりも深い第1部分(7a)と浅い第2部分(7b)とにおいて厚さが異なっており、第1部分(7a)において第2部分(7b)よりも厚さが厚くされた構造とすることもできる。
Further, the structure in which the semiconductor switching element and the FWD are formed in one chip and the gate electrode included in the semiconductor switching element includes the first gate electrode is constituted by the structure according to
また、請求項34に記載したように、第1不純物領域(4)からベース領域(3)を貫通してドリフト層(2)に達するように深さが同じ複数のトレンチ(6)が形成して、第1ゲート電極(8g)と第2ゲート電極(8h)とを異なる位置に形成されたトレンチ(6)内に備え、ベース領域(3)のうち第2ゲート電極(8h)が配置されたトレンチ(6)の側面に位置する部分にチャネルを形成し、半導体基板(1)の垂直方向に電流を流す縦型MOSFETであって、第1ゲート電極(8g)が備えられるトレンチ(6)の側面に位置するベース領域(3)の不純物濃度は、ベース領域(3)の上部よりも深く、かつ、ドリフト層(2)の上部よりも浅い位置を中間位置として、該中間位置よりも浅い第1領域(30)と深い第2領域(31)とにおいて異なっており、第2領域(31)において第1領域(30)よりも不純物濃度が濃くされた構造とすることもできる。
Further, as described in
さらに、請求項21に示すように、半導体スイッチング素子とFWDを別チップに形成しても良い。この場合にも、例えば、請求項22に記載したように、第1ゲート電極(67)は、ゲート絶縁膜(66)を挟んで第1不純物領域(4、52)から第2導電型領域(61)の途中位置と対向する場所まで形成されている。そして、上記請求項11〜20、33、34に記載した構造と同様の構造について、請求項23〜32、35、36に示したように、半導体スイッチング素子とFWDとを別チップに形成する場合にも適用することができる。 Furthermore, as shown in claim 21 , the semiconductor switching element and the FWD may be formed in separate chips. Also in this case, for example, as described in claim 22 , the first gate electrode (67) is formed from the first impurity region (4, 52) to the second conductivity type region (4, 52) with the gate insulating film (66) interposed therebetween. 61). And about the structure similar to the structure described in the said Claims 11-20 , 33 , 34 , as shown to Claims 23-32 , 35 , 36 , when forming a semiconductor switching element and FWD in another chip | tip It can also be applied to.
また、請求項1に記載の発明では、さらに、制御方法として、FWDをダイオード動作させているタイミングから、半導体スイッチング素子をオンさせるタイミングへの切り替えの際に、半導体スイッチング素子をオンさせる前に、第1ゲート電極(8a、8c、8e、8g、56a、56c、67)に対してゲート電圧を印加することにより、第2導電型層(3、51、61)のうちゲート絶縁膜(7、55、66)を挟んで第1ゲート電極(8a、8c、8e、8g、56a、56c、67)と対向する部分に反転層(12)を形成することを特徴としている。このような制御方法とすることで、上記効果を得ることができる。なお、請求項11ないし36についても、請求項1と同様の制御方法を適用することで、同様の効果を得ることができる。
Further, in the invention according to
さらに、請求項1に示した第1ゲート電極がゲート絶縁膜を挟んで第1不純物領域からベース領域の途中位置と対向する場所まで形成された構造は、請求項38に記載した構造によって実現することもできる。例えば、ゲート電極(8、56)を、ゲート絶縁膜(7、55)を挟んでベース領域(3、51)の途中位置からドリフト層(2、50)と対向する場所まで形成されている第2ゲート電極(8b、56b)を有した構成とし、第1ゲート電極(8a、56a)および第2ゲート電極(8b、56b)を異なる仕事関数の材料で構成し、仕事関数差に基づいて、第1電極(8a、56a)に対して印加したゲート電圧が第2ゲート電極(8b、56b)にも印加される構成とすることができる。このような構造では、第1、第2ゲート電極(8a、8b、56a、56b)の間にさらに仕事関数の異なる材料で構成された中間材料(13)を備えたり、さらに数多くの異なる仕事関数の材料を積層したりすることもできる。
Furthermore, the structure in which the first gate electrode according to
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。 In addition, the code | symbol in the bracket | parenthesis of each said means shows the correspondence with the specific means as described in embodiment mentioned later.
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, the same or equivalent parts are denoted by the same reference numerals in the drawings.
(第1実施形態)
本発明の一実施形態について説明する。本実施形態では、セル領域にnチャネルタイプの縦型MOSFETとFWDを形成した半導体装置について説明する。図1は、本実施形態にかかる半導体装置の断面図である。以下、この図に基づいて本実施形態の半導体装置の構造について説明する。
(First embodiment)
An embodiment of the present invention will be described. In the present embodiment, a semiconductor device in which an n-channel type vertical MOSFET and FWD are formed in a cell region will be described. FIG. 1 is a cross-sectional view of the semiconductor device according to the present embodiment. The structure of the semiconductor device of this embodiment will be described below with reference to this figure.
図1に示す半導体装置は、縦型MOSFETおよびFWDが形成されたセル領域と、セル領域を囲む外周耐圧構造が形成された外周領域を備えた構造とされているが、図1ではセル領域についてのみ示してある。半導体装置のうち、セル領域以外の構造については従来と同様であるため、ここではセル領域についてのみ説明する。 The semiconductor device shown in FIG. 1 has a structure including a cell region in which a vertical MOSFET and FWD are formed and an outer peripheral region in which an outer peripheral withstand voltage structure surrounding the cell region is formed. Only shown. Since the structure of the semiconductor device other than the cell region is the same as that of the conventional device, only the cell region will be described here.
半導体装置は、不純物濃度が高濃度とされたシリコン等の半導体材料によって構成されたn+型の半導体基板1を用いて形成されている。n+型の半導体基板1の表面上には、n+型の半導体基板1よりも不純物濃度が低濃度とされたn-型ドリフト層2と、比較的不純物濃度が低く設定されたp型ベース領域3とが順に形成されている。
The semiconductor device is formed using an n +
また、p型ベース領域3の表層部には、n-型ドリフト層2よりも不純物濃度が高濃度とされたソース領域に相当するn+型不純物領域4が備えられていると共に、p型ベース領域3よりも不純物濃度が高濃度とされたp+型コンタクト領域5が形成されている。そして、基板表面側からn+型不純物領域4およびp型ベース領域3を貫通してn-型ドリフト層2まで達するトレンチ6が形成されており、このトレンチ6の内壁面を覆うようにゲート絶縁膜7が形成されていると共に、このゲート絶縁膜7の表面にドープトPoly−Siによって構成されたゲート電極8が備えられている。これらトレンチ6、ゲート絶縁膜7およびゲート電極8によって構成されるトレンチゲート構造は、例えばトレンチ6を複数本紙面垂直方向に並べて形成したストライプ状のレイアウトとされている。
Further, the surface layer portion of the p-
また、ゲート電極8を覆うように酸化膜などで構成された層間絶縁膜(図示せず)が形成され、この層間絶縁膜の上にソース電極に相当する第1電極9が形成されている。第1電極9は、層間絶縁膜に形成されたコンタクトホールを通じてn+型不純物領域4およびp+型コンタクト領域5に電気的に接続されている。なお、ここでは第1電極9のうちのコンタクトホール内に配置される部分についてのみ図示してあるが、実際には第1電極9は図示しない層間絶縁膜上にも第1電極9が形成されている。
An interlayer insulating film (not shown) made of an oxide film or the like is formed so as to cover the
さらに、n+型の半導体基板1のうちn-型ドリフト層2とは反対側の面にドレイン電極に相当する第2電極10が形成されている。このような構成により、縦型MOSFETの基本構造が構成されている。そして、図1では縦型MOSFETの2セル分しか図示していないが、図1に示した縦型パワーMOSFETのセルが複数セル集まってセル領域が構成されている。
Further, a
このような基本構造を有する縦型MOSFETにおいて、本実施形態の半導体装置では、ゲート電極8をダブルゲート構造としている。具体的には、ゲート電極8は、トレンチ6の上部側に配置された第1ゲート電極8aと、第1ゲート電極8aの下方、つまりトレンチ6の底部側に配置された第2ゲート電極8bとを有した構成とされている。第1ゲート電極8aは、過剰キャリア注入抑制ゲートおよびMOSFET駆動用ゲートとして機能し、第2ゲート電極8bは、第1ゲート電極8aと共にMOSFET駆動用ゲートとして機能する。
In the vertical MOSFET having such a basic structure, the
第1ゲート電極8aは、p型ベース領域3の中間位置となる深さからそれよりも上方に至るように形成されており、第2ゲート電極8bは、p型ベース領域3の中間位置となる深さからn-型ドリフト層2に達する深さまで形成されている。これら第1ゲート電極8aと第2ゲート電極8bとは、これらの間に配置された酸化膜などによって構成される絶縁膜11によって絶縁分離されており、それぞれ独立して電圧を制御できる構成とされている。すなわち、図中に示したように、第1、第2ゲート電極8a、8bは、別々のゲート配線を通じて外部と電気的に接続されており、それぞれに印加される電圧を独立して制御できるようになっている。なお、図中では、第1ゲート電極8aやそれに繋がるゲート配線を“A”、第2ゲート電極8bやそれに繋がるゲート配線を“B”として表記し、これら“A”、“B”の表記に基づいて第1、第2ゲート電極8aの状態について説明する。
The
このような構造により、トレンチ6の側面に位置するp型ベース領域3に反転層を形成することによりn+型不純物領域4とn-型ドリフト層2およびドレイン領域に相当するn+型の半導体基板1を通じてソース−ドレイン間に電流を流す縦型MOSFETと、p型ベース領域3とn-型ドリフト層2との間に形成されるPN接合を利用したFWDとを備えた半導体装置が構成されている。
This structure, n + -
続いて、上記のように構成された縦型MOSFETおよびFWDを備えた半導体装置の動作について説明する。 Next, the operation of the semiconductor device including the vertical MOSFET and FWD configured as described above will be described.
まず、第1電極9を接地すると共に第2電極10に正の電圧を印加すると、p型ベース領域3とn-型ドリフト層2との間に形成されるPN接合は、逆電圧状態となる。このため、第1、第2ゲート電極8a、8bに電圧を印加せずにオフしている状態のときには、上記PN接合に空乏層が形成され、ソース−ドレイン間の電流は遮断される。
First, when the
次に、縦型MOSFETをオンする際には、第1電極9を接地すると共に第2電極10に正の電圧を印加した状態で、第1、第2ゲート電極8a、8bを共に正の電圧を印加することでオンの状態にする。これにより、第1、第2ゲート電極8a、8bの周辺において、p型ベース領域3のうちトレンチ6に接している部分に反転層が形成され、ソース−ドレイン間に電流が流れる。
Next, when the vertical MOSFET is turned on, the
また、縦型MOSFETをオフし、FWDをダイオード動作させる際には、第1電極9と第2電極10に印加する電圧をスイッチングし、第1電極9に正の電圧を印加すると共に第2電極10を接地し、かつ、第1、第2ゲート電極8a、8bへの電圧印加を止めてオフの状態にする。これにより、p型ベース領域3に反転層が形成されなくなるため、ソース−ドレイン間に形成されたFWDがダイオード動作を行う。
When the vertical MOSFET is turned off and the FWD is diode-operated, the voltage applied to the
このように、縦型MOSFETをオンするときと、縦型MOSFETをオフしてFWDをダイオード動作させるときとをスイッチングすることで、本実施形態の半導体装置を用いたインバータによる直流−交流変換を行うことができる。 In this way, DC-AC conversion by the inverter using the semiconductor device of the present embodiment is performed by switching between when the vertical MOSFET is turned on and when the vertical MOSFET is turned off and the FWD is diode-operated. be able to.
このような動作を行うに際し、縦型MOSFETをオフしてFWDをダイオード動作させているときから縦型MOSFETをオンに切り替える直前に、リカバリ損失を低減するための制御を行う。この制御方法について、図2および図3に示す半導体装置の動作を示した模式図と図4に示す動作中のタイミングチャートを参照して説明する。 In performing such an operation, control is performed to reduce recovery loss immediately after switching the vertical MOSFET on after the vertical MOSFET is turned off and the FWD is diode-operated. This control method will be described with reference to a schematic diagram showing the operation of the semiconductor device shown in FIGS. 2 and 3 and a timing chart during the operation shown in FIG.
図2(a)は、縦型MOSFETをオフしてFWDをダイオード動作させている状態を示している。この状態は、図4の期間T1として表され、ソース−ドレイン間には、p型ベース領域3とn-型ドリフト層2との間に形成されるPN接合を利用したFWDが形成されているため、第1電極9に正の電圧、第2電極10に負の電圧を印加すると、FWDがオンし、過剰キャリアがPN接合部に注入されていく。この際には、第1、第2ゲート電極8a、8bには共にゲート電圧を印加していないオフの状態とされている。この状態から図2(b)に示す制御を行うことにより、以下の動作が行われる。
FIG. 2A shows a state where the vertical MOSFET is turned off and the FWD is diode-operated. This state is represented as a period T1 in FIG. 4, and an FWD using a PN junction formed between the p-
具体的には、図4の期間T2の初期時においては、図2(b)に示すように、第2ゲート電極8bをオフのままにしつつ、第1ゲート電極8aに正の電圧を印加して第1ゲート電極8aをオンの状態にする。これにより、第1ゲート電極8aの周辺にp型ベース領域3内の少数キャリアである電子が引き寄せられ、トレンチ6の側面のうち第1ゲート電極8aと対応する場所に反転層12が形成される。
Specifically, at the initial stage of the period T2 in FIG. 4, as shown in FIG. 2B, a positive voltage is applied to the
また、図4の期間T2の後半においては、図2(c)に示すように、p型ベース領域3内の少数キャリアが減少したことで、電荷中性条件からp型ベース領域3内の多数キャリアである正孔も少なくなる。したがって、p型ベース領域3は従来の抵抗成分以上となり、注入効率が低下する。その結果、FWDのVfも増加して、過剰キャリア注入が抑制されるか、もしくは、反転層12内の多数キャリアがp型ベース領域3内の多数キャリアと再結合する。
Further, in the latter half of the period T2 in FIG. 4, as shown in FIG. 2C, the minority carriers in the p-
続いて、図3(a)に示すように、過剰キャリア注入が抑制されたことで、元々n-型ドリフト層2に多量に注入されていることで溜まっていた過剰キャリアがライフタイムのため、存在し切れなくなって消滅していく。すなわち、従来のように通常のダイオード動作が行われる場合には、n-型ドリフト層2内の過剰キャリアが多量に注入される状態であったため、過剰キャリアが減少していかなかったが、過剰キャリア注入を抑制することで、過剰キャリアを減少させることが可能となる。
Subsequently, as shown in FIG. 3A, since excessive carrier injection is suppressed, excess carriers originally accumulated in a large amount in the n − -
このようにn-型ドリフト層2内の過剰キャリアが少なくなったところで、図3(b)に示すように第1電極9と第2電極10に印加する電圧をスイッチングする。すなわち、第1電極9の負の電圧、第2電極10に正の電圧を印加するという逆電圧印加を行う。これにより、図4の期間T3において、リカバリ動作が行われ、逆回復電荷Qrrが発生するが、n-型ドリフト層2内の過剰キャリアが少ないため、上記した第1ゲート電極8aのみをオンの状態にして過剰キャリア注入を抑制していない場合と比べて、逆回復電荷Qrrを十分に小さな値にすることが可能となる。そして、第1、第2ゲート電極8a、8bに対して共に正の電圧を印加してオンの状態にすることで、図4の期間T4において、第1、第2ゲート電極8a、8bの周辺において、p型ベース領域3のうちトレンチ6に接している部分に反転層が形成され、ソース−ドレイン間に電流が流れ、縦型MOSFETをオンさせることができる。
Thus, when the excess carriers in the n −
以上説明したように、本実施形態では、ゲート電極8を深さの異なる第1、第2ゲート電極8a、8bを備えたダブルゲート構造としている。このため、第1、第2ゲート電極8a、8bのうちの第1ゲート電極8aのみをオンさせることで、p型ベース領域3に対して反転層12を形成しながらも、その反転層12がn-型ドリフト層2とn+型不純物領域4とを繋ぐ深さまでは形成されないようにすることができる。このため、第1ゲート電極8aを過剰キャリア注入抑制ゲートとして機能させることが可能となる。
As described above, in the present embodiment, the
具体的には、FWDをダイオード動作させているタイミングから縦型MOSFETをオンさせるタイミングへの切り替えの際に、第1ゲート電極8aのみをオンさせるという制御を行うようにしている。これにより、FWDをダイオード動作させているタイミングから縦型MOSFETをオンさせるタイミングへの切り替えの際に、過剰キャリアが注入されることを抑制して、n-型ドリフト層2内に存在していた過剰キャリアを減少させることが可能となり、リカバリ損失を低減することが可能となる。
Specifically, control is performed to turn on only the
そして、このような構造の半導体装置によれば、第1ゲート電極8aにのみ正の電圧を印加して反転層を形成し、第2ゲート電極8bには何ら電圧を印加しないでリカバリ損失の低減を図ることができるため、第2ゲート電極8bに対してノイズによるゲート電圧が印加されても、縦型MOSFETをオンさせる閾値を超えにくい。したがって、ノイズによるセルフターンオンが生じ難い構造の半導体装置とすることが可能となる。
According to the semiconductor device having such a structure, an inversion layer is formed by applying a positive voltage only to the
なお、このように形成される半導体装置の製造方法は、基本的には、従来のようにゲート電極8を1層構造とする場合とほぼ同様であるが、ダブルゲート構造を形成する工程について変更すればよい。
The manufacturing method of the semiconductor device formed in this way is basically the same as the conventional case where the
具体的には、トレンチ6の形成後に、熱酸化等によってゲート絶縁膜7を形成したあと、ドープトPoly−Siを成膜することでトレンチ6内を埋め込むようにゲート電極8を形成するが、このときドープトPoly−Siをp型ベース領域3の上部よりも深い位置までエッチバックされるようにする。その後、熱酸化等によって絶縁膜11を形成したのち、再びドープトPoly−Siを成膜することでトレンチ6内を埋込み、今度はドープトPoly−Siがp型ベース領域3の上部よりも高い位置まで残るようにエッチバックを行う。このようにして、ダブルゲート構造を構成することができる。
Specifically, after the formation of the
また、本実施形態のようなダブルゲート構造では、第1ゲート電極8aと第2ゲート電極8bをそれぞれ別々にゲート配線を引き出すことになる。このため、例えば、図5に示すトレンチゲート構造の斜視模式図に示すように、トレンチ6の長手方向の途中(例えば中央位置)において第2ゲート電極8bが基板表面まで形成されるようにし、この位置でゲート配線を引き出すように、もしくは、この位置にパッドを形成するようにすれば良い。第2ゲート電極8bを部分的に基板表面まで形成されるようにするには、エッチバックの際に、その部分にエッチングマスクを配置しておくことにより実現できる。
Further, in the double gate structure as in the present embodiment, the gate wiring is drawn out separately for each of the
(第2実施形態)
本発明の第2実施形態について説明する。本実施形態の半導体装置は、第1実施形態に対してトレンチゲート構造の構成を変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
(Second Embodiment)
A second embodiment of the present invention will be described. The semiconductor device of the present embodiment is obtained by changing the configuration of the trench gate structure with respect to the first embodiment, and the other parts are the same as those of the first embodiment. Therefore, only the parts different from the first embodiment will be described. To do.
図6は、本実施形態にかかる縦型MOSFETおよびFWDを形成した半導体装置の断面図である。この図を参照して、本実施形態の半導体装置について説明する。 FIG. 6 is a cross-sectional view of the semiconductor device in which the vertical MOSFET and the FWD according to the present embodiment are formed. With reference to this figure, the semiconductor device of this embodiment will be described.
図6に示すように、本実施形態では、トレンチ6の深さをセル内で変えることにより、ゲート電極8を異なる位置において深さを変えた第1、第2ゲート電極8c、8dにて構成している。第1ゲート電極8cは、過剰キャリア注入抑制ゲートとして機能するもので、第2ゲート電極8dよりも深さが浅く、n-型ドリフト層2まで達しない深さとされている。第2ゲート電極8dは、MOSFET駆動用ゲートとして機能するもので、n-型ドリフト層2に達する深さとされている。
As shown in FIG. 6, in this embodiment, the depth of the
このように、ゲート電極8を異なる位置において深さを変えて形成した第1、第2ゲート電極8c、8dとする場合にも、第1ゲート電極8cを第1実施形態で説明した第1ゲート電極8aと同様に動作させると共に、第2ゲート電極8dを第1実施形態で説明した第2ゲート電極8bと同様に動作させることにより、第1実施形態と同様の効果を得ることができる。
As described above, even when the
なお、本実施形態のような構造の半導体装置は、基本的には従来のトレンチゲート構造の縦型MOSFETを備えた半導体装置の製造方法と同様の手法によって形成されるが、第1ゲート電極8cと第2ゲート電極8dが配置されるトレンチ6の深さが異なっていることから、これらを別々のエッチングマスクを用いて形成することになる。それ以外の工程については、従来のトレンチゲート構造の縦型MOSFETを備えた半導体装置の製造方法と同様である。
The semiconductor device having the structure as in the present embodiment is basically formed by the same method as the manufacturing method of the semiconductor device provided with the conventional vertical MOSFET having the trench gate structure, but the
(第3実施形態)
本発明の第3実施形態について説明する。本実施形態の半導体装置も、第1実施形態に対してトレンチゲート構造の構成を変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
(Third embodiment)
A third embodiment of the present invention will be described. The semiconductor device according to the present embodiment is also obtained by changing the configuration of the trench gate structure with respect to the first embodiment, and is otherwise the same as the first embodiment. Therefore, only the parts different from the first embodiment will be described. To do.
図7は、本実施形態にかかる縦型MOSFETおよびFWDを形成した半導体装置の断面図である。この図を参照して、本実施形態の半導体装置について説明する。 FIG. 7 is a cross-sectional view of the semiconductor device in which the vertical MOSFET and the FWD according to the present embodiment are formed. With reference to this figure, the semiconductor device of this embodiment will be described.
図7に示すように、本実施形態では、ゲート電極8の深さについてはすべて同じ深さとしているが、ゲート電極8の周囲の構成を変えることで、過剰キャリア注入抑制ゲートとして機能する第1ゲート電極8eと、MOSFET駆動用ゲートとして機能する第2ゲート電極8fを構成している。
As shown in FIG. 7, in the present embodiment, the depth of the
具体的には、第1ゲート電極8eの周囲に形成されるゲート絶縁膜7の厚みを変化させており、ゲート絶縁膜7のうちp型ベース領域3の上部よりも下方かつn-型ドリフト層2よりも上方に位置する部分であって、p型ベース領域3の上部から所定距離離間した中間位置より深い部分(第1部分)7aの厚みがそれよりも浅い部分(第2部分)7bよりも厚くなるようにしている。つまり、ゲート絶縁膜7の厚みを変えることにより、厚みが厚くされている部分7aにおいて、厚みが薄くされている部分7bと比較して、反転層の形成により縦型MOSFETをオンさせることができる閾値が高くなるようにしている。
Specifically, the thickness of the
これにより、第1ゲート電極8eに正の電圧を印加したときに、ゲート絶縁膜7の厚みが薄くされた部分7bでは反転層が形成され、厚みが厚くされた部分7aでは反転層が形成されないようにすることができる。つまり、第1ゲート電極8eの周囲において、n-型ドリフト層2まで達しない深さの反転層のみを形成することができる。したがって、本実施形態のような構造の半導体装置でも、第1ゲート電極8eを第1実施形態で説明した第1ゲート電極8aと同様に動作させると共に、第2ゲート電極8fを第1実施形態で説明した第2ゲート電極8bと同様に動作させることにより、第1実施形態と同様の効果を得ることができる。
Thereby, when a positive voltage is applied to the
なお、本実施形態のような構造の半導体装置も、基本的には従来のトレンチゲート構造の縦型MOSFETを備えた半導体装置の製造方法と同様の手法によって形成されるが、ゲート絶縁膜7の形成前に、第1ゲート電極8eが形成されるトレンチ6の底部にダメージ層を形成する工程を行うようにしている。図8は、この工程を示した断面図である。まず、図8(a)に示すように、p型ベース領域3の表面に図示しないマスクを配置してエッチングすることでトレンチ6を形成する。次に、図8(b)に示すように、第1ゲート電極8eが形成されるトレンチ6の底部に酸素イオン(O+)やアルゴンイオン(Ar+)のイオン注入を行う。これにより、図8(c)に示すように、トレンチ6の底部にダメージ層20が形成される。そして、図8(d)に示すように、熱酸化によってゲート絶縁膜7を形成すると、ダメージ層20が形成された場所で酸化レートが他の場所よりも早くなり、トレンチ6の底部側の部分7aにおいてそれよりも上方の部分7bよりも厚くなるようにゲート絶縁膜7が形成される。この後は、従来と同様の工程を行うことで、本実施形態の半導体装置を製造することができる。
The semiconductor device having the structure as in the present embodiment is also basically formed by the same method as the manufacturing method of the semiconductor device provided with the conventional vertical MOSFET having the trench gate structure. Before the formation, a step of forming a damage layer at the bottom of the
ここで、図8では、p型ベース領域3の表層部にn+型不純物領域4やp+型コンタクト領域5を形成する前にトレンチ6を形成する場合について説明したが、これらを形成した後にトレンチ6を形成しても良い。また、ダメージ層20を形成するためのイオン注入についても、トレンチ6の形成後に限らず、トレンチ6の形成前に行っても良い。
Here, FIG. 8 illustrates the case where the
(第4実施形態)
本発明の第4実施形態について説明する。本実施形態の半導体装置も、第1実施形態に対してトレンチゲート構造の構成を変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
(Fourth embodiment)
A fourth embodiment of the present invention will be described. The semiconductor device according to the present embodiment is also obtained by changing the configuration of the trench gate structure with respect to the first embodiment, and is otherwise the same as the first embodiment. Therefore, only the parts different from the first embodiment will be described. To do.
図9は、本実施形態にかかる縦型MOSFETおよびFWDを形成した半導体装置の断面図である。この図を参照して、本実施形態の半導体装置について説明する。 FIG. 9 is a cross-sectional view of the semiconductor device in which the vertical MOSFET and the FWD according to the present embodiment are formed. With reference to this figure, the semiconductor device of this embodiment will be described.
図9に示すように、本実施形態も、ゲート電極8の深さについてはすべて同じ深さとしているが、ゲート電極8の周囲の構成を変えることで、過剰キャリア注入抑制ゲートとして機能する第1ゲート電極8gと、MOSFET駆動用ゲートとして機能する第2ゲート電極8hを構成している。
As shown in FIG. 9, in the present embodiment as well, the depth of the
具体的には、第1ゲート電極8gの周囲におけるトレンチ6の側面と接する位置に、不純物濃度が異なるp-型領域(第1領域)30とp+型領域(第2領域)31とを備えた構造としている。p-型領域30は、p型ベース領域3の上部よりも下方かつn-型ドリフト層2よりも上方に位置する部分に形成され、p+型領域31は、p-型領域30よりも深く、かつ、p型ベース領域3の上部から所定距離離間した位置よりn-型ドリフト層2に達する深さまで形成されている。このように、不純物濃度が異なるp-型領域30とp+型領域31とを形成しているため、p+型領域31において、p-型領域30と比較して、反転層が形成されて縦型MOSFETをオンさせる閾値が高くなるようにしている。
Specifically, a p − type region (first region) 30 and a p + type region (second region) 31 having different impurity concentrations are provided at positions in contact with the side surfaces of the
これにより、第1ゲート電極8gに正の電圧を印加したときに、p-型領域30では反転層が形成され、p+型領域31では反転層が形成されないようにすることができる。したがって、本実施形態のような構造の半導体装置でも、第1ゲート電極8gを第1実施形態で説明した第1ゲート電極8aと同様に動作させると共に、第2ゲート電極8hを第1実施形態で説明した第2ゲート電極8bと同様に動作させることにより、第1実施形態と同様の効果を得ることができる。
Thereby, when a positive voltage is applied to the
本実施形態のような構造の半導体装置も、基本的には従来のトレンチゲート構造の縦型MOSFETを備えた半導体装置の製造方法と同様の手法によって形成されるが、第1ゲート電極8eが形成されるトレンチ6を形成する前にp-型領域30およびp+型領域31の形成工程を行う。これらの形成は、p-型領域30およびp+型領域31の形成予定領域が開口するマスクを用いたp型不純物のイオン注入および活性化によって行える。p-型領域30を形成する際とp+型領域31を形成する際とで、p型不純物のドーズ量およびイオン注入エネルギーを変化させれば、不純物濃度が異なるp-型領域30およびp+型領域31を形成できる。
The semiconductor device having the structure as in the present embodiment is also basically formed by the same method as the manufacturing method of the semiconductor device provided with the conventional vertical MOSFET having the trench gate structure, but the
なお、p-型領域30については、p+型領域30よりも不純物濃度が低ければよいため、p型ベース領域3をそのままp-型領域30として機能させても良い。つまり、p+型領域31のみを形成し、トレンチ6の側面に位置するp型ベース領域3のうちp+型領域31よりも上方の部分をp-型領域30としても良い。また、p-型領域30を形成する際には、p型不純物をイオン注入する場合に限らず、n型不純物をイオン注入してp型ベース領域3の一部のキャリア濃度を低下させることでp-型領域30を形成するようにしても良い。
Since the p − type region 30 only needs to have a lower impurity concentration than the p + type region 30, the p
(第5実施形態)
本発明の第5実施形態について説明する。本実施形態の半導体装置は、第1実施形態と同様の構造をトレンチゲート構造の横型MOSFETに適用したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
(Fifth embodiment)
A fifth embodiment of the present invention will be described. The semiconductor device of this embodiment is obtained by applying the same structure as that of the first embodiment to a lateral MOSFET having a trench gate structure, and is otherwise the same as that of the first embodiment. Only will be described.
図10は、本実施形態にかかるトレンチゲート構造の横型MOSFETおよびFWDを備えた半導体装置を示した図であり、(a)はレイアウト図、(b)は、(a)のA−A’の断面図である。この図を参照して、本実施形態の半導体装置について説明する。 10A and 10B are diagrams showing a semiconductor device including a lateral MOSFET and FWD having a trench gate structure according to the present embodiment, in which FIG. 10A is a layout diagram, and FIG. It is sectional drawing. With reference to this figure, the semiconductor device of this embodiment will be described.
図10に示すように、本実施形態の半導体装置は、n型ドリフト層を構成するn型領域50の所定領域にトレンチゲート構造の横型MOSFETおよびFWDを構成する各部が形成されることで構成されている。n型領域50は、n型基板によって構成されていても良いが、半導体基板内に形成されたn型ウェル領域などによって構成されていても良い。
As shown in FIG. 10, the semiconductor device of this embodiment is configured by forming each part constituting a lateral MOSFET and FWD having a trench gate structure in a predetermined region of an n-
n型領域50の表層部の所定領域には、所定深さのp型ベース領域51が形成されていると共に、このp型ベース領域51内における所定領域にp型ベース領域51よりも浅いソース領域に相当するn+型の不純物領域52およびp+型コンタクト領域53が形成されている。これらp型ベース領域51とn+型の不純物領域52およびp+型コンタクト領域53は、同方向を長手方向として延設されている。
A p-
また、n型領域50やp型ベース領域51の表層部のうち、n+型の不純物領域52を挟んでp+型コンタクト領域53と反対側において、n+型の不純物領域52からp型ベース領域51を貫通してn型領域50に達するようにトレンチ54が形成されている。このトレンチ54内に、ゲート絶縁膜55を介して、第1ゲート電極56aおよび第2ゲート電極56bを有するダブルゲート構造のゲート電極56が形成されている。第1ゲート電極56aおよび第2ゲート電極56bは、絶縁膜55aによって分離されている。第1ゲート電極56aは、過剰キャリア注入抑制ゲートとして機能し、ゲート絶縁膜55を挟んでn+型の不純物領域52と対向する場所からp型ベース領域51の途中位置と対向する場所まで形成されている。第2ゲート電極56bは、MOSFET駆動用ゲートとして機能し、ゲート絶縁膜55を挟んでp型ベース領域51の途中位置と対向する場所からn型領域50と対向する場所に達するように形成されている。
Further, in the surface layer portion of the n-
さらに、n型領域50の表層部には、p型ベース領域51やn+型の不純物領域52およびp+型コンタクト領域53から離間して、ドレイン領域に相当するn+型の不純物領域57が形成されている。そして、n+型の不純物領域52およびp+型コンタクト領域53がソース電極に相当する第1電極58と電気的に接続されると共にn+型の不純物領域57がドレイン電極に相当する第2電極59と電気的に接続され、さらに第1ゲート電極56aと第2ゲート電極56bがそれぞれ別々のゲート配線に接続されることで印加される電圧を独立して制御できるように構成されている。
Further, an n +
このような構造により、トレンチゲート構造の横型MOSFETとFWDとが並列接続された半導体装置が構成されている。この半導体装置では、トレンチゲート構造の横型MOSFETは、第1ゲート電極56aおよび第2ゲート電極56bの双方に対して正電圧を印加することにより、ゲート電極56の側面に位置するp型ベース領域51にチャネルが形成されることで、第1電極58と第2電極59との間において、基板水平方向(横方向)に電流を流すという動作を行う。このような構造の半導体装置は、電流を流す方向が第1実施形態のような基板垂直方向(縦方向)と異なるが、それ以外の基本動作については第1実施形態と同様である。
With such a structure, a semiconductor device in which a lateral MOSFET having a trench gate structure and a FWD are connected in parallel is configured. In this semiconductor device, the lateral MOSFET having a trench gate structure applies a positive voltage to both the
以上説明したように、第1実施形態と同様の構造をトレンチゲート構造の横型MOSFETに適用することも可能である。このような構造としても、第1実施形態と同様の効果を得ることができる。 As described above, the same structure as that of the first embodiment can be applied to the lateral MOSFET having the trench gate structure. Even with such a structure, the same effect as in the first embodiment can be obtained.
なお、本実施形態のような構造の半導体装置は、基本的には従来のトレンチゲート構造の横型MOSFETを備えた半導体装置の製造方法と同様の手法によって形成されるが、第1ゲート電極56aと第2ゲート電極56bおよび絶縁膜55aの形成方法について異なる。例えば、ドープトPoly−Siをパターニングして第1、第2ゲート電極56a、56bを同時に形成したのち、その後、これらの上方を層間絶縁膜で覆う際に、第1、第2ゲート電極56a、56bの間にも入り込ませることで絶縁膜55aを形成する。このようにすれば、図10に示すトレンチゲート構造の横型MOSFETを製造することができる。
The semiconductor device having the structure as in the present embodiment is basically formed by the same method as the manufacturing method of a semiconductor device having a lateral MOSFET having a conventional trench gate structure, but the
(第6実施形態)
本発明の第6実施形態について説明する。本実施形態の半導体装置は、第2実施形態と同様の構造を第5実施形態で説明したようなトレンチゲート構造の横型MOSFETに適用したものである。本実施形態の半導体装置の基本構造については第5実施形態と同様であるため、第5実施形態と異なる部分についてのみ説明する。
(Sixth embodiment)
A sixth embodiment of the present invention will be described. The semiconductor device of this embodiment is obtained by applying the same structure as that of the second embodiment to a lateral MOSFET having a trench gate structure as described in the fifth embodiment. Since the basic structure of the semiconductor device of this embodiment is the same as that of the fifth embodiment, only the parts different from the fifth embodiment will be described.
図11は、本実施形態にかかるトレンチゲート構造の横型MOSFETおよびFWDを備えた半導体装置を示した図であり、(a)はレイアウト図、(b)は、(a)のB−B’の断面図、(c)は、(a)のC−C’の断面図である。この図を参照して、本実施形態の半導体装置について説明する。 FIG. 11 is a view showing a semiconductor device provided with a lateral MOSFET and FWD having a trench gate structure according to the present embodiment. FIG. 11A is a layout diagram, and FIG. 11B is a view taken along line BB ′ of FIG. Sectional drawing (c) is a sectional view taken along the line CC ′ of (a). With reference to this figure, the semiconductor device of this embodiment will be described.
図11に示すように、本実施形態の半導体装置は、トレンチ54の長さをセル内で変えることにより、ゲート電極56を異なる位置において長さを変えた第1、第2ゲート電極56c、56dにて構成している。第1ゲート電極56cは、過剰キャリア注入抑制ゲートとして機能するもので、第2ゲート電極56dよりも長さが短く、n+型の不純物領域52からn+型の不純物領域57側に向けて延設されているものの、n型領域50まで達せず、ゲート絶縁膜55を挟んでn+型の不純物領域52と対向する場所からp型ベース領域51の途中位置と対向する場所までで終端する長さとされている。第2ゲート電極56dは、MOSFET駆動用ゲートとして機能するもので、ゲート絶縁膜55を挟んでn+型の不純物領域52と対向する場所からn型領域50と対向する場所まで達する長さとされている。
As shown in FIG. 11, in the semiconductor device of this embodiment, the first and
このように、ゲート電極56を異なる位置において長さを変えて形成した第1、第2ゲート電極56c、56dとする場合にも、第1ゲート電極56cを第5実施形態で説明した第1ゲート電極56aと同様に動作させると共に、第2ゲート電極56dを第5実施形態で説明した第2ゲート電極56bと同様に動作させることにより、第5実施形態と同様の効果を得ることができる。
As described above, even when the first and
なお、本実施形態のような構造の半導体装置は、基本的には従来のトレンチゲート構造の横型MOSFETを備えた半導体装置の製造方法と同様の手法によって形成されるが、マスクパターンの設計により、第1ゲート電極56cと第2ゲート電極56dが配置されるトレンチ54の長さを変えるようにする。それ以外の工程については、従来のトレンチゲート構造の横型MOSFETを備えた半導体装置の製造方法と同様である。
The semiconductor device having the structure as in the present embodiment is basically formed by the same method as the manufacturing method of the semiconductor device including the conventional lateral MOSFET having the trench gate structure, but by designing the mask pattern, The length of the
(第7実施形態)
本発明の第7実施形態について説明する。本実施形態の半導体装置は、第1実施形態と同様の構造を縦型MOSFETではなく縦型IGBTに対して適用したものである。本実施形態の半導体装置の基本構造については第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
(Seventh embodiment)
A seventh embodiment of the present invention will be described. In the semiconductor device of this embodiment, the same structure as that of the first embodiment is applied to a vertical IGBT instead of a vertical MOSFET. Since the basic structure of the semiconductor device of this embodiment is the same as that of the first embodiment, only the parts different from the first embodiment will be described.
図12は、本実施形態にかかるトレンチゲート構造の縦型IGBTおよびFWDの断面図である。この図に示されるように、本実施形態では、半導体基板1をn+型不純物領域1aとp+型不純物領域1bとを例えば交互にストライプ状に形成した構造としている。n+型不純物領域1aとp+型不純物領域1bは、半導体基板1をn+型で構成しておいてp+型不純物領域1bをイオン注入などによって形成する手法、もしくは半導体基板1をp+型で構成しておいてn+型不純物領域1aをイオン注入などによって形成する手法等によって形成できる。
FIG. 12 is a cross-sectional view of a vertical IGBT and FWD having a trench gate structure according to this embodiment. As shown in this figure, in the present embodiment, the
このような構造とすれば、n+型不純物領域1aとn-型ドリフト層2およびp型ベース領域3とp+型コンタクト領域5とによるPN接合によってFWDを構成し、p+型不純物領域1bとn-型ドリフト層2とp型ベース領域3とn+型不純物領域4およびトレンチゲート構造によって縦型IGBTを構成することができる。
With such a structure, an FWD is formed by a PN junction of the n + -
このようなトレンチゲート構造の縦型IGBTとFWDとが並列接続される構造において、第1実施形態と同様に、ゲート電極8を第1、第2ゲート電極8a、8bを有するダブルゲート構造とし、第1ゲート電極8aを過剰キャリア注入抑制ゲートおよびIGBT駆動用ゲートとして機能させると共に、第2ゲート電極8bを第1ゲート電極8aと共にIGBT駆動用ゲートとして機能させることができる。これにより、第1実施形態と同様の効果を得ることができる。
In the structure in which the vertical IGBT and FWD of such a trench gate structure are connected in parallel, the
(第8実施形態)
本発明の第8実施形態について説明する。本実施形態の半導体装置は、第2実施形態と同様の構造を縦型MOSFETではなく縦型IGBTに対して適用したものである。本実施形態の半導体装置の基本構造については第2実施形態と同様であるため、第2実施形態と異なる部分についてのみ説明する。
(Eighth embodiment)
An eighth embodiment of the present invention will be described. The semiconductor device of this embodiment is obtained by applying the same structure as that of the second embodiment to a vertical IGBT instead of a vertical MOSFET. Since the basic structure of the semiconductor device of this embodiment is the same as that of the second embodiment, only the parts different from the second embodiment will be described.
図13は、本実施形態にかかるトレンチゲート構造の縦型IGBTおよびFWDの断面図である。この図に示されるように、本実施形態も、第7実施形態と同様に、半導体基板1をn+型不純物領域1aとp+型不純物領域1bとを例えば交互にストライプ状に形成した構造としている。
FIG. 13 is a cross-sectional view of a vertical IGBT and FWD having a trench gate structure according to the present embodiment. As shown in this figure, this embodiment also has a structure in which n + -
このような構造とすれば、n+型不純物領域1aとn-型ドリフト層2およびp型ベース領域3とp+型コンタクト領域5とによるPN接合によってFWDを構成し、p+型不純物領域1bとn-型ドリフト層2とp型ベース領域3とn+型不純物領域4およびトレンチゲート構造によって縦型IGBTを構成することができる。
With such a structure, an FWD is formed by a PN junction of the n + -
このようなトレンチゲート構造の縦型IGBTとFWDとが並列接続される構造において、第2実施形態と同様に、ゲート電極8を異なる場所に異なる深さで形成した第1、第2ゲート電極8c、8dを有する構造とし、第1ゲート電極8cを過剰キャリア注入抑制ゲートとして機能させると共に、第2ゲート電極8dをMOSFET駆動用ゲートとして機能させることができる。これにより、第2実施形態と同様の効果を得ることができる。
In such a structure in which the vertical IGBT and FWD of the trench gate structure are connected in parallel, as in the second embodiment, the first and
(第9実施形態)
本発明の第9実施形態について説明する。本実施形態の半導体装置は、第5実施形態と同様の構造を横型MOSFETではなく横型IGBTに対して適用したものである。本実施形態の半導体装置の基本構造については第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
(Ninth embodiment)
A ninth embodiment of the present invention will be described. The semiconductor device of this embodiment is obtained by applying the same structure as that of the fifth embodiment to a lateral IGBT instead of a lateral MOSFET. Since the basic structure of the semiconductor device of this embodiment is the same as that of the first embodiment, only the parts different from the first embodiment will be described.
図14は、本実施形態にかかるトレンチゲート構造の横型IGBTおよびFWDを備えた半導体装置を示した図であり、(a)はレイアウト図、(b)は、(a)のD−D’の断面図、(c)は、(a)のE−E’の断面図である。この図を参照して、本実施形態の半導体装置について説明する。 14A and 14B are diagrams showing a semiconductor device including a lateral IGBT and FWD having a trench gate structure according to the present embodiment. FIG. 14A is a layout diagram, and FIG. 14B is a diagram of DD ′ in FIG. Sectional drawing (c) is a sectional view taken along line EE ′ of (a). With reference to this figure, the semiconductor device of this embodiment will be described.
図14に示すように、本実施形態の半導体装置は、不純物領域57をn+型の不純物領域52と同方向に延設しつつ、n+型の第1不純物領域57aとp+型の第2不純物領域57bとを交互に形成した構造としている。
As shown in FIG. 14, in the semiconductor device of this embodiment, the n + type
このような構造とすれば、n+型の第1不純物領域57aとn型領域50およびp型ベース領域51とp+型コンタクト領域53とによるPN接合によってFWDを構成し、p+型の第2不純物領域57bとn型領域50とp型ベース領域51とn+型の不純物領域52およびトレンチゲート構造によって横型IGBTを構成することができる。
With such structure, it constitutes the FWD by PN junction with the n + -type
このようなトレンチゲート構造の横型IGBTとFWDとが並列接続される構造により、第5実施形態と同様に、ゲート電極56を第1、第2ゲート電極56a、56bを有するダブルゲート構造とし、第1ゲート電極56aを過剰キャリア注入抑制ゲートおよびIGBT駆動用ゲートとして機能させると共に、第2ゲート電極56bを第1ゲート電極56aと共にMOSFET駆動用ゲートとして機能させることができる。これにより、第5実施形態と同様の効果を得ることができる。
With such a trench gate structure lateral IGBT and FWD connected in parallel, as in the fifth embodiment, the
(第10実施形態)
本発明の第10実施形態について説明する。本実施形態の半導体装置は、第6実施形態と同様の構造を第9実施形態で説明したようなトレンチゲート構造の横型IGBTに適用したものである。本実施形態の半導体装置の基本構造については第9実施形態と同様であるため、第9実施形態と異なる部分についてのみ説明する。
(10th Embodiment)
A tenth embodiment of the present invention will be described. The semiconductor device of this embodiment is obtained by applying the same structure as that of the sixth embodiment to a lateral IGBT having a trench gate structure as described in the ninth embodiment. Since the basic structure of the semiconductor device of the present embodiment is the same as that of the ninth embodiment, only the parts different from the ninth embodiment will be described.
図15は、本実施形態にかかるトレンチゲート構造の横型IGBTおよびFWDを備えた半導体装置を示した図であり、(a)はレイアウト図、(b)は、(a)のF−F’の断面図、(c)は、(a)のG−G’の断面図である。この図を参照して、本実施形態の半導体装置について説明する。 15A and 15B are diagrams showing a semiconductor device including a lateral IGBT and FWD having a trench gate structure according to the present embodiment, where FIG. 15A is a layout diagram, and FIG. 15B is a diagram of FF ′ in FIG. Sectional drawing (c) is a sectional view of GG 'in (a). With reference to this figure, the semiconductor device of this embodiment will be described.
図15に示すように、本実施形態の半導体装置も、不純物領域57をn+型の不純物領域52と同方向に延設しつつ、不純物領域57をn+型の第1不純物領域57aとp+型の第2不純物領域57bとを交互に形成した構造としている。そして、トレンチ54の長さをセル内で変えることにより、ゲート電極56を異なる位置において長さを変えた第1、第2ゲート電極56c、56dにて構成している。このようなトレンチゲート構造の横型IGBTとFWDとが並列接続される構造により、第6実施形態と同様に、第1ゲート電極56cを過剰キャリア注入抑制ゲートとして機能させると共に、第2ゲート電極56dをIGBT駆動用ゲートとして機能させることができる。
As shown in FIG. 15, the semiconductor device of this embodiment also has the
このように、ゲート電極56を異なる位置において長さを変えて形成した第1、第2ゲート電極56c、56dとする形態をトレンチゲート構造の横型IGBTに適用することができる。これにより、第6実施形態と同様の効果を得ることができる。
In this way, the first and
(第11実施形態)
本発明の第11実施形態について説明する。本実施形態の半導体装置は、第1実施形態と同様の構造をプレーナ型の縦型MOSFETに適用したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
(Eleventh embodiment)
An eleventh embodiment of the present invention will be described. The semiconductor device of the present embodiment is obtained by applying the same structure as that of the first embodiment to a planar type vertical MOSFET, and is otherwise the same as that of the first embodiment, and therefore different from the first embodiment. Only will be described.
図16は、本実施形態にかかるプレーナ型の縦型MOSFETおよびFWDを備えた半導体装置の断面図である。この図を参照して、本実施形態の半導体装置について説明する。 FIG. 16 is a cross-sectional view of a semiconductor device including a planar type vertical MOSFET and FWD according to the present embodiment. With reference to this figure, the semiconductor device of this embodiment will be described.
図16に示すように、n+型の半導体基板1の上にn-型ドリフト層2が形成され、n-型ドリフト層2の表層部の所定領域にp型ベース領域3が形成されていると共に、ソース領域を構成するn+型不純物領域4およびp+型コンタクト領域5が形成されている。これらp型ベース領域3やn+型不純物領域4およびp+型コンタクト領域5は、紙面垂直方向を長手方向として延設されており、隣り合うp型ベース領域3やn+型不純物領域4およびp+型コンタクト領域5が所定間隔空けて配置され、その間にn-型ドリフト層2の表面が部分的に露出させられている。そして、p型ベース領域3のうちn+型不純物領域4と表面が露出させられたn-型ドリフト層2との間に位置する部分の表面部をチャネル領域として、このチャネル領域とn-型ドリフト層2の露出表面上に、ゲート絶縁膜7を介してゲート電極8が形成されている。
As shown in FIG. 16, n −
ゲート電極8は、チャネル幅方向(p型ベース領域3などの長手方向)に延設されており、チャネル長方向において分割されることで第1、第2ゲート電極8a、8bが構成されており、これらの間に配置された絶縁膜11によって絶縁分離されている。第1ゲート電極8aは、過剰キャリア注入抑制ゲートおよびMOSFET駆動用ゲートとして機能し、ゲート絶縁膜7を挟んでn+型不純物領域4と対向する場所からp型ベース領域3の途中位置と対向する場所まで形成されている。第2ゲート電極8bは、MOSFET駆動用ゲートとして機能し、ゲート絶縁膜7を挟んでp型ベース領域3の途中位置と対向する場所からn-型ドリフト層2と対向する場所まで達するように形成されている。
The
そして、n+型不純物領域4およびp+型コンタクト領域5に電気的に接続されたソース電極に相当する第1電極9が備えられていると共に、半導体基板1の裏面にドレイン電極に相当する第2電極10が形成されることで、本実施形態の半導体装置が構成されている。
A
このような構造により、プレーナ型の縦型MOSFETとFWDとが並列接続された半導体装置が構成されている。この半導体装置では、プレーナ型の縦型MOSFETは、第1ゲート電極8aおよび第2ゲート電極8bの双方に対して正電圧を印加することにより、ゲート電極8の下方に位置するp型ベース領域3にチャネルが形成されることで、n-型ドリフト層2の表面と平行な方向において第1電極9と第2電極10との間に電流を流すという動作を行う。このように、本実施形態では、ゲート電極8を基板表面に形成し、チャネルを基板表面に形成している点において第1実施形態と異なるが、それ以外の基本動作については第1実施形態と同様である。
With such a structure, a semiconductor device in which a planar type vertical MOSFET and an FWD are connected in parallel is configured. In this semiconductor device, the planar vertical MOSFET has a p-
以上説明したように、第1実施形態と同様の構造をプレーナ型の縦型MOSFETに適用することも可能である。このような構造としても、第1実施形態と同様の効果を得ることができる。 As described above, the same structure as that of the first embodiment can be applied to the planar type vertical MOSFET. Even with such a structure, the same effect as in the first embodiment can be obtained.
なお、本実施形態のような構造の半導体装置は、基本的には従来のプレーナ型の縦型MOSFETを備えた半導体装置の製造方法と同様の手法によって形成されるが、第1ゲート電極8aと第2ゲート電極8bおよび絶縁膜11の形成方法について異なる。例えば、ドープトPoly−Siをパターニングして第1、第2ゲート電極8a、8bを同時に形成したのち、その後、これらの上方を層間絶縁膜で覆う際に、第1、第2ゲート電極8a、8bの間にも入り込ませることで絶縁膜11を形成する。このようにすれば、図16に示すプレーナ型の縦型MOSFETを製造することができる。
The semiconductor device having the structure as in the present embodiment is basically formed by the same method as the manufacturing method of a semiconductor device having a conventional planar type vertical MOSFET, but the
(第12実施形態)
本発明の第12実施形態について説明する。本実施形態の半導体装置は、第2実施形態と同様の構造を第11実施形態で説明したようなプレーナ型の縦型MOSFETに適用したものである。本実施形態の半導体装置の基本構造については第11実施形態と同様であるため、第11実施形態と異なる部分についてのみ説明する。
(Twelfth embodiment)
A twelfth embodiment of the present invention will be described. The semiconductor device of this embodiment is obtained by applying the same structure as that of the second embodiment to the planar type vertical MOSFET as described in the eleventh embodiment. Since the basic structure of the semiconductor device of this embodiment is the same as that of the eleventh embodiment, only the parts different from the eleventh embodiment will be described.
図17は、本実施形態にかかるプレーナ型の縦型MOSFETおよびFWDを備えた半導体装置を示した図である。 FIG. 17 is a diagram illustrating a semiconductor device including the planar vertical MOSFET and the FWD according to the present embodiment.
図17に示すように、本実施形態の半導体装置は、過剰キャリア注入抑制ゲートとして機能させるセルと、MOSFET駆動用ゲートとして機能させるセルとを異なる位置に設けている。具体的には、過剰キャリア注入抑制ゲートとして機能させるセルには、ゲート電極8として、ゲート絶縁膜7を挟んでn+型不純物領域4と対向する場所からp型ベース領域3の途中位置と対向する場所まで形成された第1ゲート電極8cを備えてある。また、MOSFET駆動用ゲートとして機能させるセルには、ゲート電極8として、ゲート絶縁膜7を挟んでn+型不純物領域4と対向する場所からp型ベース領域3と対向する場所を経て、n-型ドリフト層2と対向する場所まで達する第2ゲート電極8dを備えてある。
As shown in FIG. 17, in the semiconductor device of this embodiment, a cell that functions as an excess carrier injection suppression gate and a cell that functions as a MOSFET driving gate are provided at different positions. Specifically, in the cell functioning as an excess carrier injection suppression gate, the
このように、ゲート電極8を異なる位置において長さを変えて形成した第1、第2ゲート電極8c、8dとする場合にも、第1ゲート電極8cを第2実施形態で説明した第1ゲート電極8aと同様に動作させると共に、第2ゲート電極8dを第2実施形態で説明した第2ゲート電極8bと同様に動作させることにより、第2実施形態と同様の効果を得ることができる。
As described above, when the
なお、本実施形態のような構造の半導体装置は、基本的に第11実施形態の構造のプレーナ型の縦型MOSFETを備えた半導体装置の製造方法と同様の手法によって形成され、ゲート電極8を形成する際のマスクパターンを変更するだけで良い。
The semiconductor device having the structure as in the present embodiment is basically formed by the same method as the method for manufacturing the semiconductor device having the planar type vertical MOSFET having the structure in the eleventh embodiment, and the
(第13実施形態)
本発明の第13実施形態について説明する。本実施形態の半導体装置は、第1実施形態と同様の構造をプレーナ型の横型MOSFETに適用したものである。プレーナ型の横型MOSFETの基本構造は、第5実施形態で説明したトレンチゲート構造の横型MOSFETと同様であるため、第5実施形態と異なる部分についてのみ説明する。
(13th Embodiment)
A thirteenth embodiment of the present invention will be described. The semiconductor device of this embodiment is obtained by applying the same structure as that of the first embodiment to a planar lateral MOSFET. Since the basic structure of the planar lateral MOSFET is the same as that of the lateral MOSFET having the trench gate structure described in the fifth embodiment, only differences from the fifth embodiment will be described.
図18は、本実施形態にかかるプレーナ型の横型MOSFETおよびFWDを備えた半導体装置を示した図であり、(a)はレイアウト図、(b)は、(a)のH−H’の断面図である。図18(a)は断面図ではないが、図を見易くするために部分的にハッチングを示してある。以下、この図を参照して、本実施形態の半導体装置について説明する。 18A and 18B are diagrams showing a semiconductor device including a planar lateral MOSFET and FWD according to the present embodiment. FIG. 18A is a layout diagram, and FIG. 18B is a cross-sectional view taken along line HH ′ in FIG. FIG. FIG. 18A is not a cross-sectional view, but is partially hatched to make the drawing easier to see. Hereinafter, the semiconductor device of this embodiment will be described with reference to this drawing.
図18に示すように、n型領域50の表層部の所定領域にp型ベース領域51が形成されていると共に、このp型ベース領域51内における所定領域にn+型の不純物領域52およびp+型コンタクト領域53が形成されている。
As shown in FIG. 18, a p-
ゲート電極56は、チャネル幅方向(p型ベース領域51などの長手方向)に延設され、チャネル長方向において分割されることで第1、第2ゲート電極56a、56bが構成されており、これらの間に配置された絶縁膜55aによって絶縁分離されている。第1ゲート電極56aは、過剰キャリア注入抑制ゲートおよびMOSFET駆動用ゲートとして機能し、ゲート絶縁膜55を挟んでn+型の不純物領域52と対向する場所からp型ベース領域51の途中位置と対向する場所まで形成されている。第2ゲート電極56bは、MOSFET駆動用ゲートとして機能し、ゲート絶縁膜55を挟んでp型ベース領域51の途中位置と対向する場所からn型領域50と対向する場所まで達するように形成されている。
The
そして、n+型の不純物領域52およびp+型コンタクト領域53に電気的に接続された第1電極58が備えられていると共に、p型ベース領域51やn+型の不純物領域52およびp+型コンタクト領域53から離間して形成されたn+型の不純物領域57に電気的に接続された第2電極59が備えられることで、本実施形態の半導体装置が構成されている。
A
このような構造により、プレーナ型の横型MOSFETとFWDとが並列接続された半導体装置が構成されている。この半導体装置では、プレーナ型の横型MOSFETは、第1ゲート電極56aおよび第2ゲート電極56bの双方に対して正電圧を印加することにより、ゲート電極56の下方に位置するp型ベース領域51にチャネルが形成されることで、第1電極58と第2電極59との間において、基板水平方向(横方向)に電流を流すという動作を行うが、それ以外の基本動作については第1実施形態と同様である。
With such a structure, a semiconductor device in which a planar lateral MOSFET and an FWD are connected in parallel is configured. In this semiconductor device, the planar lateral MOSFET is applied to the p-
以上説明したように、第1実施形態と同様の構造をプレーナ型の横型MOSFETに適用することも可能である。このような構造としても、第1実施形態と同様の効果を得ることができる。 As described above, the same structure as that of the first embodiment can be applied to the planar lateral MOSFET. Even with such a structure, the same effect as in the first embodiment can be obtained.
なお、本実施形態のような構造の半導体装置は、基本的には従来のプレーナ型の横型MOSFETを備えた半導体装置の製造方法と同様の手法によって形成されるが、第1ゲート電極56aと第2ゲート電極56bおよび絶縁膜55aの形成方法について異なる。例えば、ドープトPoly−Siをパターニングして第1、第2ゲート電極56a、56bを同時に形成したのち、その後、これらの上方を層間絶縁膜で覆う際に、第1、第2ゲート電極56a、56bの間にも入り込ませることで絶縁膜55aを形成する。このようにすれば、図18に示すプレーナ型の縦型MOSFETを製造することができる。
The semiconductor device having the structure as in the present embodiment is basically formed by the same method as the method of manufacturing a semiconductor device having a conventional planar lateral MOSFET, but the
(第14実施形態)
本発明の第14実施形態について説明する。本実施形態の半導体装置は、第2実施形態と同様の構造を第13実施形態で説明したようなプレーナ型の横型MOSFETに適用したものである。本実施形態の半導体装置の基本構造については第13実施形態と同様であるため、第13実施形態と異なる部分についてのみ説明する。
(14th Embodiment)
A fourteenth embodiment of the present invention will be described. The semiconductor device of this embodiment is obtained by applying the same structure as that of the second embodiment to the planar lateral MOSFET as described in the thirteenth embodiment. Since the basic structure of the semiconductor device of this embodiment is the same as that of the thirteenth embodiment, only the parts different from the thirteenth embodiment will be described.
図19は、本実施形態にかかるプレーナ型の横型MOSFETおよびFWDを備えた半導体装置を示した図であり、(a)はレイアウト図、(b)は、(a)のI−I’の断面図、(c)は、(a)のJ−J’の断面図である。 19A and 19B are diagrams showing a semiconductor device including the planar lateral MOSFET and the FWD according to the present embodiment. FIG. 19A is a layout diagram, and FIG. 19B is a cross-sectional view taken along line II ′ of FIG. FIG. 4C is a sectional view taken along line JJ ′ in FIG.
図19に示すように、本実施形態の半導体装置は、過剰キャリア注入抑制ゲートとして機能させるセルと、MOSFET駆動用ゲートとして機能させるセルとを異なる位置に設けている。具体的には、過剰キャリア注入抑制ゲートとして機能させるセルには、ゲート電極56として、ゲート絶縁膜55を挟んでn+型の不純物領域52と対向する場所からp型ベース領域51の途中位置と対向する場所まで形成された第1ゲート電極56cを備えてある。また、MOSFET駆動用ゲートとして機能させるセルには、ゲート電極56として、ゲート絶縁膜55を挟んでn+型の不純物領域52と対向する場所からp型ベース領域51と対向する場所を経て、n型領域50と対向する場所に達する第2ゲート電極56dを備えてある。
As shown in FIG. 19, in the semiconductor device of this embodiment, a cell that functions as an excess carrier injection suppression gate and a cell that functions as a MOSFET driving gate are provided at different positions. Specifically, in the cell functioning as an excess carrier injection suppression gate, the
このように、ゲート電極56を異なる位置において長さを変えて形成した第1、第2ゲート電極56c、56dとする場合にも、第1ゲート電極56cを第2実施形態で説明した第1ゲート電極56aと同様に動作させると共に、第2ゲート電極56dを第2実施形態で説明した第2ゲート電極56bと同様に動作させることにより、第2実施形態と同様の効果を得ることができる。
As described above, when the first and
なお、本実施形態のような構造の半導体装置は、基本的に第13実施形態の構造のプレーナ型の縦型MOSFETを備えた半導体装置の製造方法と同様の手法によって形成され、ゲート電極56を形成する際のマスクパターンを変更するだけで良い。
The semiconductor device having the structure as in the present embodiment is basically formed by the same method as the method for manufacturing the semiconductor device having the planar type vertical MOSFET having the structure in the thirteenth embodiment, and the
(第15実施形態)
本発明の第15実施形態について説明する。本実施形態の半導体装置は、第1実施形態と同様のダブルゲート構造をゲート電極8の一部にのみ形成する形態としたものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
(Fifteenth embodiment)
A fifteenth embodiment of the present invention will be described. The semiconductor device according to the present embodiment has a structure in which a double gate structure similar to that of the first embodiment is formed only on a part of the
図20は、本実施形態にかかるトレンチゲート構造の縦型MOSFETおよびFWDを備えた半導体装置の断面図である。この図に示したように、本実施形態では、紙面垂直方向に延設されたトレンチゲート構造が複数本並列的に配列されている。これらのうちの一定割合をダブルゲート構造のゲート電極8としている。例えば、図20の例では、MOSFET駆動用ゲートとして機能させるシングルゲート構造のゲート電極8に対して第1ゲート電極8aおよび第2ゲート電極8bを有するダブルゲート構造のゲート電極8の割合が3:1の割合でレイアウトしている。
FIG. 20 is a cross-sectional view of a semiconductor device including a vertical MOSFET and FWD having a trench gate structure according to the present embodiment. As shown in this figure, in the present embodiment, a plurality of trench gate structures extending in the direction perpendicular to the paper surface are arranged in parallel. A certain ratio of these is the
このように、ゲート電極8のすべてをダブルゲート構造とせず、ゲート電極8のうちの一部のみをダブルゲート構造とすることもできる。また、このような構造とする場合、MOSFET駆動用ゲートとして機能させるシングルゲート構造のゲート電極8については、ダブルゲート構造のゲート電極8と比較して幅狭とすることができることから、その分、集積化を図ることが可能となる。これにより、より半導体装置の小型化、もしくは同一サイズで半導体装置を構成した場合に流せる電流量の増加を図ることが可能となる。
As described above, not all of the
(第16実施形態)
本発明の第16実施形態について説明する。本実施形態の半導体装置は、第1実施形態と同様のダブルゲート構造をゲート電極8を絶縁膜11無しで構成するものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
(Sixteenth embodiment)
A sixteenth embodiment of the present invention will be described. The semiconductor device according to the present embodiment has a double gate structure similar to that of the first embodiment, in which the
図21は、本実施形態にかかるトレンチゲート構造の縦型MOSFETおよびFWDを備えた半導体装置の断面図である。この図に示したように、本実施形態では、第1ゲート電極8aと第2ゲート電極8bとの間に絶縁膜11を備えていないが、第1ゲート電極8aと第2ゲート電極8bとを仕事関数の異なる材料で構成し、これらの仕事関数差に基づいて第1ゲート電極8aを過剰キャリア注入抑制ゲートとして機能させると共に、第2ゲート電極8bを第1ゲート電極8aと共にMOSFET駆動用ゲートとして機能させる。
FIG. 21 is a cross-sectional view of a semiconductor device including a vertical MOSFET and FWD having a trench gate structure according to the present embodiment. As shown in this figure, in this embodiment, the insulating
例えば、第1ゲート電極8aはp型ドープのPoly−Si、第2ゲート電極8bはn型ドープのPoly−Siによって構成される。このような構成の場合、ゲート電極8に対して正の電圧が印加されると、まず第1ゲート電極8aにその電圧が印加されることで、第1ゲート電極8aの深さまでp型ベース領域3が反転する。したがって、第1ゲート電極8aを過剰キャリア注入抑制ゲートとして機能させることができる。続いて、ゲート電極8に印加される電圧が、第1ゲート電極8aと第2ゲート電極8bとの仕事関数差以上増加させられると、第2ゲート電極8bの深さまでp型ベース領域3が反転し、チャネルが形成される。これにより、MOSFETを動作させることが可能となる。したがって、第2ゲート電極8bを第1ゲート電極8aと共にMOSFET駆動用ゲートとして機能させることができる。
For example, the
このように、第1ゲート電極8aと第2ゲート電極8bとを仕事関数の異なる材料で構成するようにしても、第1実施形態と同様の効果を得ることができる。ただし、第1ゲート電極8aと第2ゲート電極8bとの仕事関数差については、第1ゲート電極8aとゲート絶縁膜7との間の仕事関数差よりも小さくなるように、第1、第2ゲート電極8a、8bの材料を選択する必要がある。すなわち、仮に第1ゲート電極8aとゲート絶縁膜7との間の仕事関数差の方が第1ゲート電極8aと第2ゲート電極8bとの間の仕事関数差よりも小さければ、第2ゲート電極8bに電圧が印加されずに、ほぼすべてのゲート電圧が第1ゲート電極8aとゲート絶縁膜7との間に印加されることになる。このため、この条件を満たすように第1、第2ゲート電極8a、8bの材料を選択する。
As described above, even when the
なお、ここでは第1ゲート電極8aと第2ゲート電極をそれぞれp型ドープやn型ドープのPoly−Siにて構成する場合について説明したが、仕事関数の異なる2種類の金属材料によって第1、第2ゲート電極8a、8bを構成しても良い。
Here, the case where the
さらに、図22に示す変形例のように、第1、第2ゲート電極8a、8bの間にこれらとは異なる材料で構成される中間部材13を備えるようにすることもできる。例えば、第1ゲート電極8a、中間部材13および第2ゲート電極8bは、順に、p型ドープのPoly−Si、金属、n型ドープのPoly−Siなどで構成される。このような形態の場合、ゲート電圧を印加すると、第1ゲート電極8a→中間部材13→第2ゲート電極8bの順にゲート電圧が印加されることになり、その電圧を制御することにより、p型ベース領域3のうち反転層が形成される位置を第1ゲート電極8aの深さまでにしたり、第2ゲート電極8bの深さまでにしたりすることができる。このようにしても、図12に示す半導体装置と同様の動作を行うことができる。なお、このような構造とする場合において、第1ゲート電極8a、中間部材13および第2ゲート電極8bの材料は金属もしくは半導体材料を問わず、どのような組み合わせであっても構わない。また、このような構造では、第1、第2ゲート電極8a、8bの間に1層の中間材料13を備えるだけでなく、さらに数多くの異なる仕事関数の材料を積層したりすることもできる。
Furthermore, as in the modification shown in FIG. 22, an
(他の実施形態)
上記第1実施形態では、ゲート電極8をダブルゲート構造とする場合において、第2ゲート電極8bをトレンチ6の長手方向の途中において基板表面まで形成するようにした。しかしながら、これはゲート電極8の引き出し方の一例を示したに過ぎず、他の構造としても構わない。例えば、図23に示すトレンチゲート構造の斜視模式図に示すように、トレンチ6の長手方向先端位置において第2ゲート電極8bが基板表面まで形成されるようにし、この位置でゲート配線を引き出すように、もしくは、この位置にパッドを形成するようにしても良い。
(Other embodiments)
In the first embodiment, when the
図24は、第2ゲート電極8bを、図6に示すようにトレンチ6の長手方向の途中において基板表面まで形成するようにした場合や、図23に示すようにトレンチ6の長手方向先端位置において基板表面まで形成されるようにした場合の半導体装置のレイアウト例を示した斜視図である。この図に示すように、半導体装置を構成するチップの中央位置にパッド40を形成していると共に、チップの端部にパッド41を形成している。
FIG. 24 shows the case where the
図6に示すように、トレンチ6の長手方向の途中において第2ゲート電極8bを基板表面まで形成する場合には、図24に示すパッド40が第2ゲート電極8bに接続されるものとして用いられ、パッド41が第1ゲート電極8aに接続されるものとして用いられる。また、図23に示すように、トレンチ6の長手方向先端位置において第2ゲート電極8bを基板表面まで形成する場合には、図24に示すパッド40が第1ゲート電極8aに接続されるものとして用いられ、パッド41が第2ゲート電極8bに接続されるものとして用いられる。
As shown in FIG. 6, when the
また、第2〜第4実施形態では、トレンチゲート構造をストライプ状にする場合、つまり第1ゲート電極8c、8e、8gと第2ゲート電極8d、8f、8hとをストライプ状にレイアウトする場合について説明した。しかしながら、これらも単なる一例を示したにすぎず、様々なレイアウトとすることができる。図25は、第2実施形態にかかる第1、第2ゲート電極8c、8dのレイアウト例を示した斜視図である。この図に示すように、第2ゲート電極8dをストライプ状に配置しつつ、第1ゲート電極8dが第2ゲート電極8dの間に部分的に配置されるような構成とすることができる。
In the second to fourth embodiments, the trench gate structure is striped, that is, the
図26は、上記のように第1ゲート電極8cが第2ゲート電極8dの間に部分的に配置されるような構成とする場合の半導体装置のレイアウト例を示した斜視図である。この図に示されるように、半導体装置を構成するチップの中央位置にパッド40を形成していると共に、チップの端部にパッド41を形成している。
FIG. 26 is a perspective view showing a layout example of the semiconductor device in the case where the
図25のように、第1ゲート電極8cが第2ゲート電極8dの間に部分的に配置されるような構成とする場合、パッド40が第1ゲート電極8cに接続されるものとして用いられ、パッド41が第2ゲート電極8dに接続されるものとして用いられる。なお、ここでは第2実施形態の半導体装置として説明したが、第3、第4実施形態でも同様のレイアウトを採用することができる。
When the
また、上記各実施形態では、第1導電型をn型、第2導電型をp型としたnチャネルタイプのMOSFETを例に挙げて説明したが、各構成要素の導電型を反転させたpチャネルタイプのMOSFETに対しても本発明を適用することができる。 In each of the above-described embodiments, an n-channel type MOSFET in which the first conductivity type is n-type and the second conductivity type is p-type has been described as an example. The present invention can also be applied to a channel type MOSFET.
また、上記第2〜第4実施形態では、MOSFET駆動用ゲートと過剰キャリア注入抑制ゲートを構成するゲート電極8を隣同士に配置し、これらが1:1の割合で形成されるレイアウトを例に挙げて説明したが、これは単なる一例を挙げたに過ぎず、他のレイアウトとしても構わない。図27は、他のレイアウト例を示した斜視レイアウト図である。なお、図27では、ゲート電極8のレイアウトのみを図示してある。また、図27は断面図ではないが、図を見易くするために便宜上ゲート電極8をハッチングで示してある。
Moreover, in the said 2nd-4th embodiment, the
図27(a)に示すように、MOSFET駆動用ゲートを構成するゲート電極8d、8f、8hを複数本(本図では2本)配置するごとに過剰キャリア注入抑制ゲートを構成するゲート電極8c、8e、8gが1本配置されるレイアウトとされていても良い。このようにすれば、MOSFET駆動用ゲートと過剰キャリア注入抑制ゲートを構成するゲート電極8を1:1の割合で形成する場合と比較して、MOSFETとして動作させられる部分の面積を増やすことができる。
As shown in FIG. 27 (a), each time a plurality of
また、図27(b)に示すように、複数本並列的に並べたゲート電極8のうちの中央部などに、部分的に過剰キャリア注入抑制ゲートを構成するゲート電極8c、8e、8gを集中させ、それ以外の場所ではMOSFET駆動用ゲートを構成するゲート電極8d、8f、8hとするレイアウトにすることもできる。
In addition, as shown in FIG. 27B, the
さらに、図27(c)に示すように、MOSFET駆動用ゲートを構成するゲート電極8d、8f、8hを複数本並列的に並べておき、中央部においてのみ、その間に部分的に過剰キャリア注入抑制ゲートを構成するゲート電極8c、8e、8gを備え、それ以外の場所ではMOSFET駆動用ゲートを構成するゲート電極8d、8f、8hのみとするレイアウトにすることもできる。
Further, as shown in FIG. 27 (c), a plurality of
同様に、第15実施形態で説明したシングルゲート構造とダブルゲート構造のゲート電極8を両方とも形成する場合においても、図27に示した構造を採用することができる。すなわち、図27(a)〜(c)に示した過剰キャリア注入抑制ゲートを構成するゲート電極8c、8e、8gの位置をダブルゲート構造のゲート電極8とし、MOSFET駆動用ゲートを構成するゲート電極8d、8f、8hの位置をシングルゲート構造のゲート電極8とすることができる。
Similarly, when both the single gate structure and double gate
なお、ここでは図27(a)〜(c)に示すレイアウト例について説明したが、勿論、図27(a)〜(c)以外のレイアウトとされても良い。 Although the layout examples shown in FIGS. 27A to 27C have been described here, it is needless to say that layouts other than FIGS. 27A to 27C may be used.
また、上記した絶縁ゲート構造の半導体スイッチング素子として縦型や横型およびプレーナ型のMOSFETを適用した半導体装置について、スーパージャンクション構造を適用することもできる。 Moreover, a super junction structure can also be applied to a semiconductor device to which vertical, horizontal, and planar MOSFETs are applied as the semiconductor switching element having the above-described insulated gate structure.
図28は、第1実施形態で説明した縦型MOSFETを有する半導体装置について、縦型MOSFETにスーパージャンクション構造を適用したものである。具体的には、n-型ドリフト層2内にトレンチを形成してp-型層を埋め込むこと、もしくは、n-型ドリフト層2の成長中にp型不純物を複数段階に分けてイオン注入することによって、n-型カラム2aとp-型層カラム2bとが交互に繰り返されたスーパージャンクション構造を備えてある。このように、スーパージャンクション構造とする場合についても、第1実施形態と同様のトレンチゲート構造とすることで、第1実施形態と同様の効果を得ることができる。なお、ここでは第1実施形態に対してスーパージャンクション構造を適用する場合について説明したが、勿論、他のMOSFETを適用した半導体装置についても、スーパージャンクション構造を適用することもできる。
FIG. 28 shows a semiconductor device having a vertical MOSFET described in the first embodiment in which a super junction structure is applied to the vertical MOSFET. Specifically, n - embedding the mold layer, or, n - - p to form a trench in
また、上記各実施形態では、絶縁ゲート構造の半導体スイッチング素子として縦型や横型およびプレーナ型のMOSFETやIGBTを例に挙げて説明したが、他の構造のMOSFETやIGBT、例えばコンケーブ型などのいずれの半導体スイッチング素子についても本発明を適用することができる。また、上記第11〜第14実施形態では、MOSFETを例に挙げたが、同様の構造のIGBTを構成しても良い。すなわち、半導体基板1をn+型不純物領域1aとp+型不純物領域1bとによって構成したり、不純物領域57をn+型の第1不純物領域57aとp+型の第2不純物領域57bとによって構成すれば良い。さらに、上記各実施形態では、絶縁ゲート構造の半導体スイッチング素子とFWDとが1チップ化された構造について説明したが、これらが並列接続された構造の半導体装置であれば、絶縁ゲート構造の半導体スイッチング素子がFWDとが1チップ化されているものに限らず、別チップに形成されている半導体装置についても本発明を適用できる。
In each of the above embodiments, vertical, horizontal, and planar MOSFETs and IGBTs have been described as examples of semiconductor switching elements having an insulated gate structure. However, MOSFETs or IGBTs having other structures such as a concave type may be used. The present invention can also be applied to these semiconductor switching elements. Moreover, in the said 11th-14th embodiment, although MOSFET was mentioned as an example, you may comprise IGBT of the same structure. That is, the
なお、IGBTの場合、IGBTとFWDとを別チップで構成する場合、半導体基板1にはn+型不純物領域1aを形成する必要が無く、不純物領域57にはn+型の第1不純物領域57aを形成する必要が無くなる。
In the case of IGBT, IGBT and if composed of separate chips and FWD, the
図29は、トレンチ構造の縦型IGBTとFWDとを別チップで構成した場合の断面模式図である。また、図30は、トレンチ構造の縦型MOSFETとFWDとを別チップで構成した場合の断面図である。 FIG. 29 is a schematic cross-sectional view when the trench type vertical IGBT and the FWD are configured by separate chips. FIG. 30 is a cross-sectional view of the trench type vertical MOSFET and the FWD formed by separate chips.
これらの図に示されるように、縦型IGBTや縦型MOSFETが形成されたチップでは、上記各実施形態と同様の構造によって縦型IGBTや縦型MOSFETが構成されている。すなわち、p+型もしくはn+型の半導体基板1の上にn-型ドリフト層2とp型ベース領域3が形成され、p型ベース領域3の表層部にn+型不純物領域4が形成されている。そして、トレンチ6内にゲート絶縁膜7を介してゲート電極8が形成され、さらにn+型不純物領域4およびp+型コンタクト領域5を介してp型ベース領域3に接続される第1電極9や半導体基板1に電気的に接続される第2電極10が形成されている。
As shown in these drawings, in the chip on which the vertical IGBT and the vertical MOSFET are formed, the vertical IGBT and the vertical MOSFET are configured by the same structure as that of each of the above embodiments. That is, the n −
FWDが形成されたチップでは、第1導電型層を構成するn型カソード層60とこの上に形成された第2導電型層を構成するp型アノード層61とによってPN接合が構成されている。また、p型アノード層61に対してアノード電極を構成する第1電極62が電気的に接続されていると共に、n型カソード層60に対してカソード電極を構成する第2電極63が電気的に接続されている。さらに、p型アノード層61の表層部に、n型カソード層60よりも高不純物濃度とされた第1不純物領域を構成するn+型不純物領域64が形成され、このn+型不純物領域64からp型アノード領域61に達するトレンチ65が形成されている。そして、トレンチ65内にゲート絶縁膜66を介して第1ゲート電極を構成するゲート電極67が形成されている。
In the chip in which the FWD is formed, a PN junction is formed by the n-
このような構造により、別チップにFWDを形成することができる。そして、各チップの互いの第1電極9、62が電気的に接続されると共に、互いの第2電極10、63が電気的に接続されることで、別チップで構成された縦型IGBTや縦型MOSFETとFWDとが並列接続された半導体装置が構成されている。このように、縦型IGBTや縦型MOSFETとFWDとを別チップで構成することもできる。
With such a structure, an FWD can be formed in another chip. Then, the
縦型IGBTとFWDとを別チップで構成する場合、縦型IGBTはリカバリしないため、FWDに過剰キャリア注入抑制ゲートが必要になる。したがって、FWDが形成されるチップに対して過剰キャリア注入抑制ゲートを構成するゲート電極67を形成することで、第1実施形態等と同様の効果を得ることが可能となる。また、縦型MOSFETとFWDとを形成する場合、これらを1チップ化した構造では、縦型MOSFETとFWDを別チップとした場合と比較して、どうしてもFWDの性能が劣ってしまう。このため、FWDを縦型MOSFETとは別チップで構成し、FWDを外付けするようにしても良い。
When the vertical IGBT and the FWD are configured as separate chips, the vertical IGBT does not recover, so an excess carrier injection suppression gate is required for the FWD. Therefore, by forming the
なお、ここでは、トレンチ構造の縦型IGBTや縦型MOSFETに対してFWDを別チップで構成する場合について説明したが、トレンチ構造に限らずプレーナ型の縦型IGBTや縦型MOSFETに対してFWDを別チップで構成しても良い。また、縦型IGBTや縦型MOSFETに限らず、横型IGBTや横型MOSFETについても同様のことが言える。 Here, the case where the FWD is configured as a separate chip for the trench type vertical IGBT or vertical MOSFET has been described. However, the present invention is not limited to the trench structure, and the FWD is not limited to the planar type vertical IGBT or vertical MOSFET. May be constituted by another chip. The same applies to the lateral IGBT and the lateral MOSFET as well as the vertical IGBT and the vertical MOSFET.
また、第3、第4実施形態で説明した図7、図9に示す半導体装置についても、縦型IGBTとFWDとを別チップで構成することができる。図31および図32は、第3、第4実施形態について、トレンチ構造の縦型MOSFETとFWDとを別チップで構成した場合の断面模式図である。 Also, in the semiconductor devices shown in FIGS. 7 and 9 described in the third and fourth embodiments, the vertical IGBT and the FWD can be configured by separate chips. FIGS. 31 and 32 are cross-sectional schematic diagrams in the case where the trench type vertical MOSFET and the FWD are configured in separate chips in the third and fourth embodiments.
図31に示す半導体装置では、縦型MOSFETが形成されたチップに関しては図30と同様の構造とされており、FWDが形成されたチップに関しては、図30とほぼ同様の構造とされているが、過剰キャリア注入抑制ゲートの構造が異なっている。すなわち、ゲート絶縁膜66は、n型カソード層60の上部よりも深く、かつ、n型カソード層60の上部よりも浅い位置を中間位置として、該中間位置よりも深い第1部分66aと浅い第2部分66bとにおいて厚さが異なっており、第1部分66aにおいて第2部分66bよりも厚さが厚くされている。このような構造とすることで、第3実施形態と同様の動作を行う半導体装置の縦型MOSFETとFWDとを別チップで構成することができる。
In the semiconductor device shown in FIG. 31, the chip on which the vertical MOSFET is formed has the same structure as that in FIG. 30, and the chip on which the FWD is formed has almost the same structure as in FIG. The structure of the excess carrier injection suppression gate is different. That is, the
また、図32に示す半導体装置も、縦型MOSFETが形成されたチップに関しては図30と同様の構造とされており、FWDが形成されたチップに関しては、図30とほぼ同様の構造とされているが、過剰キャリア注入抑制ゲートの周囲においてp型アノード層61の構造が異なっている。すなわち、トレンチ65の側面に位置するp型アノード層61の不純物濃度は、当該p型アノード層61の上部よりも深く、かつ、n型カソード層60の上部よりも浅い位置を中間位置として、該中間位置よりも浅い第1領域61aと深い第2領域61bとにおいて異なっており、第2領域61bにおいて第1領域61aよりも不純物濃度が濃くされている。このような構造とすることで、第4実施形態と同様の動作を行う半導体装置の縦型MOSFETとFWDとを別チップで構成することができる。
32 also has a structure similar to that of FIG. 30 with respect to the chip on which the vertical MOSFET is formed, and has a structure substantially similar to that of FIG. 30 with respect to the chip on which the FWD is formed. However, the structure of the p-
1 半導体基板
2 n-型ドリフト層
3 p型ベース領域
4 n+型不純物領域
6 トレンチ
7 ゲート絶縁膜
8 ゲート電極
8a、8c、8e、8g 第1ゲート電極
8b、8d、8f、8h 第2ゲート電極
9 第1電極
10 第2電極
11 絶縁膜
12 反転層
20 ダメージ層
30 p-型領域
31 p+型領域
50 n型領域
51 p型ベース領域
52 n+型の不純物領域
53 p+型コンタクト領域
54 トレンチ
55 ゲート絶縁膜
55a 絶縁膜
56 ゲート電極
56a、56c 第1ゲート電極
56b、56d 第2ゲート電極
57 不純物領域
57a 第1不純物領域
57b 第2不純物領域
58 第1電極
59 第2電極
60 p型アノード層
61 n型カソード層
62 第1電極
63 第2電極
64 n+型不純物領域
65 トレンチ
66 ゲート絶縁膜
67 ゲート電極
DESCRIPTION OF
Claims (38)
前記第1導電型のドリフト層(2、50)上に形成された第2導電型のベース領域(3、51)と、
前記ベース領域(3、51)内における該ベース領域(3、51)の表層部に形成され、該ベース領域(3、51)を挟んで前記ドリフト層(2、50)から離間して形成され、前記ドリフト層(2、50)より高不純物濃度とされた第1導電型の第1不純物領域(4、52)と、
前記第1不純物領域(4、52)と前記ドリフト層(2、50)の間に挟まれた前記ベース領域(3、51)の表面にゲート絶縁膜(7、55)を介して形成されたゲート電極(8、56)と、
前記ドリフト層(2、50)と接触し、該ドリフト層(2、50)よりも高不純物濃度とされ、前記ベース領域(3、51)から離間して形成された第1または第2導電型の第2不純物領域(1、57)と、
前記第1不純物領域(4、52)および前記ベース領域(3、51)と電気的に接続された第1電極(9、58)と、
前記第2不純物領域(1、57)と電気的に接続された第2電極(10、59)と、を有し、
前記ベース領域(3、51)のうち、前記ゲート絶縁膜(7、55)を挟んで前記ゲート電極(8、56)と反対側に位置する部分に反転型のチャネルを形成し、該チャネルを通じて前記第1電極(9、58)と前記第2電極(10、59)の間に電流を流す絶縁ゲート構造の半導体スイッチング素子を備えていると共に、
第1導電型層(2、50)と、
前記第1導電型層(2、50)上に形成された第2導電型層(3、51)と、
前記第2導電型層(3、51)側に接続される第1電極(9、58)と、
前記第1導電型層(2、50)側に接続される第2電極(10、59)とを備え、前記第1導電型層(2、50)と前記第2導電型層(3、51)とによるPN接合によって構成され、前記第1電極(9、58)と前記第2電極(10、59)との間に電流を流すフリーホイールダイオードを備えており、
前記半導体スイッチング素子に対して前記フリーホイールダイオードが並列接続されてなり、
前記フリーホイールダイオードには、前記第2導電型層(3、51)の表層部に形成され、前記第1導電型層(2、50)よりも高不純物濃度とされた第1導電型の第1不純物領域(4、52)が備えられていると共に、該第1不純物領域(4、52)と前記第1導電型層(2、50)の間に挟まれた前記第2導電型層(3、51)の表面にゲート絶縁膜(7、55)を介して形成されたゲート電極(8、56)が形成されており、該フリーホイールダイオードに備えられた前記ゲート電極(8、56)には、該ゲート電極(8、56)に対してゲート電圧を印加することにより、前記第2導電型層(3、51)のうち、前記第1不純物領域(4、52)側から、該第2導電型層(3、51)を挟んで前記第1不純物領域(4、52、64)と反対側に位置する前記第1導電型層(2、50)に向かう途中位置まで、チャネルを形成する過剰キャリア注入抑制ゲートを構成する第1ゲート電極(8a、56a)が備えられていて、
前記半導体スイッチング素子と前記フリーホイールダイオードは1チップに形成されており、
前記半導体スイッチング素子における前記ドリフト層(2、50)にて前記フリーホイールダイオードにおける前記第1導電型層を構成し、
前記半導体スイッチング素子における前記ベース領域(3、51)にて前記フリーホイールダイオードにおける前記第2導電型層を構成し、
前記半導体スイッチング素子における前記第1電極(9、58)にて前記フリーホイールダイオードにおける前記第1電極を構成し、
前記半導体スイッチング素子における前記第2電極(10、59)にて前記フリーホイールダイオードにおける前記第2電極を構成し、
前記半導体スイッチング素子における前記第1不純物領域(4、52)にて前記フリーホイールダイオードにおける前記第1不純物領域を構成しており、
前記半導体スイッチング素子に備えられる前記ゲート電極(8、56)に、前記第1ゲート電極(8a、56a)が含まれ、
前記第1ゲート電極(8a、56a)は、前記ゲート絶縁膜(7、55)を挟んで前記第1不純物領域(4、52)から前記ベース領域(3、51)の途中位置と対向する場所まで形成され、
前記ゲート電極(8、56)は、
前記ゲート絶縁膜(7、55)を挟んで前記ベース領域(3、51)の途中位置から前記ドリフト層(2、50)と対向する場所まで形成されている第2ゲート電極(8b、56b)を有し、
前記第1ゲート電極(8a、56a)および前記第2ゲート電極(8b、56b)は、ゲート電圧の印加により、前記ベース領域(3、51)に対して前記第1不純物領域(4、52)と前記ドリフト層(2、50)とを繋ぐチャネルを形成する半導体スイッチング素子駆動用ゲートとして機能する半導体装置の制御方法であって、
前記フリーホイールダイオードをダイオード動作させているタイミングから、前記半導体スイッチング素子をオンさせるタイミングへの切り替えの際に、前記半導体スイッチング素子をオンさせる前に、前記第1ゲート電極(8a、56a)に対してゲート電圧を印加することにより、前記第2導電型層(3、51)のうち前記ゲート絶縁膜(7、55)を挟んで前記第1ゲート電極(8a、56a)と対向する部分に反転層(12)を形成することを特徴とする半導体装置の制御方法。 A drift layer (2, 50) of the first conductivity type;
A second conductivity type base region (3, 51) formed on the first conductivity type drift layer (2, 50);
It is formed in the surface layer portion of the base region (3, 51) in the base region (3, 51), and is formed apart from the drift layer (2, 50) with the base region (3, 51) interposed therebetween. A first impurity region (4, 52) of a first conductivity type having a higher impurity concentration than the drift layer (2, 50);
Formed on the surface of the base region (3, 51) sandwiched between the first impurity region (4, 52) and the drift layer (2, 50) via a gate insulating film (7, 55). A gate electrode (8, 56);
First or second conductivity type that is in contact with the drift layer (2, 50), has a higher impurity concentration than the drift layer (2, 50), and is separated from the base region (3, 51). A second impurity region (1, 57) of
A first electrode (9, 58) electrically connected to the first impurity region (4, 52) and the base region (3, 51);
A second electrode (10, 59) electrically connected to the second impurity region (1, 57),
An inverted channel is formed in a portion of the base region (3, 51) located on the opposite side of the gate electrode (8, 56) with the gate insulating film (7, 55) interposed therebetween. A semiconductor switching element having an insulated gate structure for passing a current between the first electrode (9, 58) and the second electrode (10, 59);
A first conductivity type layer (2, 50 ) ;
The first conductivity type layer (2, 5 0) the second conductivity type layer formed on the (3, 5 1),
First electrode connected to the second conductivity type layer (3, 51) side and (9,5 8),
And a second electrode connected to the first conductive layer (2,50) side (10, 5 9), the first conductive layer (2, 5 0) and the second conductive layer (3 , it is constituted by a PN junction with the 5 1) and comprises a freewheeling diode current flows between the first electrode (9,5 8) and said second electrode (10, 5 9),
Ri Na said freewheel diode is connected in parallel to the semiconductor switching element,
The said freewheel diode, said formed in the surface layer of the second conductivity type layer (3, 5 1), a first conductivity type high impurity concentration than the first conductivity type layer (2, 5 0) together is provided with a first impurity region of the (4,5 2), said sandwiched between the first impurity region (4, 5 2) and the first conductive layer (2,5 0) first second conductivity type layer (3, 5 1) the surface of the gate insulating film (7,5 5) a gate electrode formed over a (8,5 6) and is formed, provided on the freewheeling diode the gate electrode (8,5 6), by applying a gate voltage to said gate electrode (8,5 6) of the second conductivity type layer (3, 5 1), the first an impurity region (4, 5 2) side, the sandwich said second conductivity type layer (3, 5 1) the first impurity region (4,52 , 64) opposite the first conductivity type layer located on (2,5 0) toward halfway position, the first gate electrode (8 a, 56 a constituting the excess carrier injection inhibiting gate which forms a channel) Is provided ,
The semiconductor switching element and the freewheel diode are formed in one chip,
The drift layer (2, 50) in the semiconductor switching element constitutes the first conductivity type layer in the freewheel diode,
The base region (3, 51) in the semiconductor switching element constitutes the second conductivity type layer in the freewheel diode,
The first electrode (9, 58) in the semiconductor switching element constitutes the first electrode in the freewheel diode,
The second electrode (10, 59) in the semiconductor switching element constitutes the second electrode in the freewheel diode,
The first impurity region (4, 52) in the semiconductor switching element constitutes the first impurity region in the freewheel diode,
The gate electrode (8, 56) provided in the semiconductor switching element includes the first gate electrode (8a, 56a),
The first gate electrodes (8a, 56a) are opposed to intermediate positions of the base region (3, 51) from the first impurity region (4, 52) with the gate insulating film (7, 55) interposed therebetween. Formed up to
The gate electrodes (8, 56) are
Second gate electrodes (8b, 56b) formed from a midpoint of the base region (3, 51) to a position facing the drift layer (2, 50) with the gate insulating film (7, 55) interposed therebetween. Have
The first gate electrode (8a, 56a) and the second gate electrode (8b, 56b) may be connected to the first impurity region (4, 52) with respect to the base region (3, 51) by applying a gate voltage. And a method for controlling a semiconductor device functioning as a gate for driving a semiconductor switching element that forms a channel connecting the drift layer (2, 50),
Before switching the semiconductor switching element on from the timing at which the freewheeling diode is operated as a diode to the timing at which the semiconductor switching element is turned on, the first gate electrode (8a, 56a) is turned on. By applying a gate voltage, the second conductive type layer (3, 51) is inverted to a portion facing the first gate electrode (8a, 56a) across the gate insulating film (7, 55). A method of controlling a semiconductor device , comprising forming a layer (12) .
前記トレンチ(6、54)内に前記第1、第2ゲート電極(8a、8b、56a、56b)が共に、絶縁膜(11、55a)を挟んで配置されることでダブルゲート構造のトレンチゲート構造が構成され、
前記半導体スイッチング素子がトレンチゲート構造の半導体スイッチング素子とされていることを特徴とする請求項1に記載の半導体装置の制御方法。 Trenches (6, 54) reaching the drift layer (2, 50) from the first impurity region (4, 52) through the base region (3, 51) are formed;
Both the first and second gate electrodes (8a, 8b, 56a, 56b) are disposed in the trench (6, 54) with an insulating film (11, 55a) interposed therebetween, thereby forming a trench gate having a double gate structure. Structure is composed,
2. The method of controlling a semiconductor device according to claim 1 , wherein the semiconductor switching element is a semiconductor switching element having a trench gate structure.
前記ドリフト層(2)は、前記半導体基板(1)上に形成されており、
前記ベース領域(3)は、前記ドリフト層(2)上に形成されており、
前記第1不純物領域(4)は、前記ベース領域(3)の表層部に形成され、
前記トレンチ(6)は、前記第1不純物領域(4)から前記ベース領域(3)を貫通して前記ドリフト層(2)に達するように形成されており、
前記半導体スイッチング素子は、前記ベース領域(3)のうち前記トレンチ(6)の側面に位置する部分にチャネルを形成し、前記半導体基板(1)の垂直方向に電流を流す縦型MOSFETであることを特徴とする請求項2に記載の半導体装置の制御方法。 A first conductivity type semiconductor substrate (1) constituting the second impurity region;
The drift layer (2) is formed on the semiconductor substrate (1),
The base region (3) is formed on the drift layer (2),
The first impurity region (4) is formed in a surface layer portion of the base region (3),
The trench (6) is formed to reach the drift layer (2) from the first impurity region (4) through the base region (3),
The semiconductor switching element is a vertical MOSFET in which a channel is formed in a portion of the base region (3) located on the side surface of the trench (6) and current flows in the vertical direction of the semiconductor substrate (1). The method of controlling a semiconductor device according to claim 2 .
前記ドリフト層(2)は、前記半導体基板(1)上に形成されており、
前記ベース領域(3)は、前記ドリフト層(2)上に形成されており、
前記第1不純物領域(4)は、前記ベース領域(3)の表層部に形成され、
前記トレンチ(6)は、前記第1不純物領域(4)から前記ベース領域(3)を貫通して前記ドリフト層(2)に達するように形成されており、
前記半導体スイッチング素子は、前記ベース領域(3)のうち前記トレンチ(6)の側面に位置する部分にチャネルを形成し、前記半導体基板(1)の垂直方向に電流を流す縦型IGBTであることを特徴とする請求項2に記載の半導体装置の制御方法。 A semiconductor substrate (1) including a second conductivity type region (1b) constituting the second impurity region;
The drift layer (2) is formed on the semiconductor substrate (1),
The base region (3) is formed on the drift layer (2),
The first impurity region (4) is formed in a surface layer portion of the base region (3),
The trench (6) is formed to reach the drift layer (2) from the first impurity region (4) through the base region (3),
The semiconductor switching element is a vertical IGBT in which a channel is formed in a portion of the base region (3) located on the side surface of the trench (6) and current flows in the vertical direction of the semiconductor substrate (1). The method of controlling a semiconductor device according to claim 2 .
前記第1不純物領域(52)は、前記ベース領域(51)内における該ベース領域(51)の表層部に形成され、
前記第2不純物領域(57)は、第1導電型とされ、前記ドリフト層(50)の表層部において、前記ベース領域(51)から離間して形成されており、
前記トレンチ(54)は、前記ドリフト層(50)の表面と平行な方向において、前記第1不純物領域(52)から前記ベース領域(51)を貫通して前記ドリフト層(50)に達するように形成されており、
前記半導体スイッチング素子は、前記ベース領域(51)のうち前記トレンチ(54)の側面に位置する部分にチャネルを形成し、前記ドリフト層(50)の表面と平行となる横方向に電流を流す横型MOSFETであることを特徴とする請求項2に記載の半導体装置の制御方法。 The base region (51) is formed in a surface layer portion of the drift layer (50),
The first impurity region (52) is formed in a surface layer portion of the base region (51) in the base region (51),
The second impurity region (57) has a first conductivity type, and is formed in the surface layer portion of the drift layer (50) so as to be separated from the base region (51).
The trench (54) penetrates the base region (51) from the first impurity region (52) and reaches the drift layer (50) in a direction parallel to the surface of the drift layer (50). Formed,
The semiconductor switching element is a lateral type in which a channel is formed in a portion of the base region (51) located on a side surface of the trench (54), and current flows in a lateral direction parallel to the surface of the drift layer (50). 3. The method of controlling a semiconductor device according to claim 2 , wherein the method is a MOSFET.
前記第1不純物領域(52)は、前記ベース領域(51)内における該ベース領域(51)の表層部に形成され、
前記第2不純物領域(57)は、第2導電型領域(57b)を有して構成され、前記ドリフト層(50)の表層部において、前記ベース領域(51)から離間して形成されており、
前記トレンチ(54)は、前記ドリフト層(50)の表面と平行な方向において、前記第1不純物領域(52)から前記ベース領域(51)を貫通して前記ドリフト層(2)に達するように形成されており、
前記半導体スイッチング素子は、前記ベース領域(51)のうち前記トレンチ(54)の側面に位置する部分にチャネルを形成し、前記ドリフト層(50)の表面と平行となる横方向に電流を流す横型IGBTであることを特徴とする請求項2に記載の半導体装置の制御方法。 The base region (51) is formed in a surface layer portion of the drift layer (50),
The first impurity region (52) is formed in a surface layer portion of the base region (51) in the base region (51),
The second impurity region (57) includes a second conductivity type region (57b), and is formed apart from the base region (51) in the surface layer portion of the drift layer (50). ,
The trench (54) penetrates the base region (51) from the first impurity region (52) and reaches the drift layer (2) in a direction parallel to the surface of the drift layer (50). Formed,
The semiconductor switching element is a lateral type in which a channel is formed in a portion of the base region (51) located on a side surface of the trench (54), and current flows in a lateral direction parallel to the surface of the drift layer (50). The method of controlling a semiconductor device according to claim 2 , wherein the semiconductor device is an IGBT.
前記ドリフト層(2)は、前記半導体基板(1)上に形成されており、
前記ベース領域(3)は、前記ドリフト層(2)の表層部に形成されており、
前記第1不純物領域(4)は、前記ベース領域(3)の表層部に形成され、
前記ベース領域(3)のうち前記第1不純物領域(4)と前記ドリフト層(50)の間に位置する部分の表面上に、前記ゲート絶縁膜(7)を介して前記第1ゲート電極(8a)および前記第2ゲート電極(8b)が形成されており、
前記半導体スイッチング素子は、前記ベース領域(3)の表面において前記半導体基板(1)の平面方向と平行となる横方向にチャネルを形成しつつ、前記半導体基板(1)の垂直方向に電流を流すプレーナ型の縦型MOSFETであることを特徴とする請求項1に記載の半導体装置の制御方法。 A first conductivity type semiconductor substrate (1) constituting the second impurity region;
The drift layer (2) is formed on the semiconductor substrate (1),
The base region (3) is formed in a surface layer portion of the drift layer (2),
The first impurity region (4) is formed in a surface layer portion of the base region (3),
On the surface of a portion of the base region (3) located between the first impurity region (4) and the drift layer (50), the first gate electrode ( 8a) and the second gate electrode (8b) are formed,
The semiconductor switching element causes a current to flow in the vertical direction of the semiconductor substrate (1) while forming a channel in the lateral direction parallel to the planar direction of the semiconductor substrate (1) on the surface of the base region (3). 2. The method of controlling a semiconductor device according to claim 1 , wherein the semiconductor device is a planar type vertical MOSFET.
前記ドリフト層(2)は、前記半導体基板(1)上に形成されており、
前記ベース領域(3)は、前記ドリフト層(2)の表層部に形成されており、
前記第1不純物領域(4)は、前記ベース領域(3)の表層部に形成され、
前記ベース領域(3)のうち前記第1不純物領域(4)と前記ドリフト層(2)の間に位置する部分の表面上に、前記ゲート絶縁膜(7)を介して前記第1ゲート電極(8a)および前記第2ゲート電極(8b)が形成されており、
前記半導体スイッチング素子は、前記ベース領域(3)の表面において前記半導体基板(1)の平面方向と平行となる横方向にチャネルを形成しつつ、前記半導体基板(1)の垂直方向に電流を流すプレーナ型の縦型IGBTであることを特徴とする請求項1に記載の半導体装置の制御方法。 A semiconductor substrate (1) including a second conductivity type region (1b) constituting the second impurity region;
The drift layer (2) is formed on the semiconductor substrate (1),
The base region (3) is formed in a surface layer portion of the drift layer (2),
The first impurity region (4) is formed in a surface layer portion of the base region (3),
On the surface of the portion of the base region (3) located between the first impurity region (4) and the drift layer (2), the first gate electrode ( 8a) and the second gate electrode (8b) are formed,
The semiconductor switching element causes a current to flow in the vertical direction of the semiconductor substrate (1) while forming a channel in the lateral direction parallel to the planar direction of the semiconductor substrate (1) on the surface of the base region (3). 2. The method of controlling a semiconductor device according to claim 1 , wherein the semiconductor device is a planar type vertical IGBT.
前記第1不純物領域(52)は、前記ベース領域(51)内における該ベース領域(51)の表層部に形成され、
前記第2不純物領域(57)は、第1導電型とされ、前記ドリフト層(50)の表層部において、前記ベース領域(51)から離間して形成されており、
前記ベース領域(51)のうち前記第1不純物領域(52)と前記ドリフト層(50)の間に位置する部分の表面上に、前記ゲート絶縁膜(55)を介して前記第1ゲート電極(56a)および前記第2ゲート電極(56b)が形成されており、
前記半導体スイッチング素子は、前記第1ゲート電極(56a)および前記第2ゲート電極(56b)と対向する前記ベース領域(51)の表面において、前記ドリフト層(50)の表面と平行となる横方向にチャネルを形成して電流を流すプレーナ型の横型MOSFETであることを特徴とする請求項1に記載の半導体装置の制御方法。 The base region (51) is formed in a surface layer portion of the drift layer (50),
The first impurity region (52) is formed in a surface layer portion of the base region (51) in the base region (51),
The second impurity region (57) has a first conductivity type, and is formed in the surface layer portion of the drift layer (50) so as to be separated from the base region (51).
On the surface of a portion of the base region (51) located between the first impurity region (52) and the drift layer (50), the first gate electrode (55) is interposed via the gate insulating film (55). 56a) and the second gate electrode (56b) are formed,
The semiconductor switching element has a lateral direction parallel to the surface of the drift layer (50) on the surface of the base region (51) facing the first gate electrode (56a) and the second gate electrode (56b). 2. The method of controlling a semiconductor device according to claim 1 , wherein the semiconductor device is a planar lateral MOSFET that forms a channel in the channel and allows current to flow.
前記第1不純物領域(52)は、前記ベース領域(51)内における該ベース領域(51)の表層部に形成され、
前記第2不純物領域(57)は、第2導電型領域(57b)を有して構成され、前記ドリフト層(50)の表層部において、前記ベース領域(51)から離間して形成されており、
前記ベース領域(51)のうち前記第1不純物領域(52)と前記ドリフト層(50)の間に位置する部分の表面上に、前記ゲート絶縁膜(55)を介して前記第1ゲート電極(56a)および前記第2ゲート電極(56b)が形成されており、
前記半導体スイッチング素子は、前記第1ゲート電極(56a)および前記第2ゲート電極(56b)と対向する前記ベース領域(51)の表面において、前記ドリフト層(50)の表面と平行となる横方向にチャネルを形成して電流を流すプレーナ型の横型IGBTであることを特徴とする請求項1に記載の半導体装置の制御方法。 The base region (51) is formed in a surface layer portion of the drift layer (50),
The first impurity region (52) is formed in a surface layer portion of the base region (51) in the base region (51),
The second impurity region (57) includes a second conductivity type region (57b), and is formed apart from the base region (51) in the surface layer portion of the drift layer (50). ,
On the surface of a portion of the base region (51) located between the first impurity region (52) and the drift layer (50), the first gate electrode (55) is interposed via the gate insulating film (55). 56a) and the second gate electrode (56b) are formed,
The semiconductor switching element has a lateral direction parallel to the surface of the drift layer (50) on the surface of the base region (51) facing the first gate electrode (56a) and the second gate electrode (56b). 2. The method of controlling a semiconductor device according to claim 1 , wherein the semiconductor device is a planar lateral IGBT in which a channel is formed and current flows.
前記第1導電型のドリフト層(2、50)上に形成された第2導電型のベース領域(3、51)と、
前記ベース領域(3、51)内における該ベース領域(3、51)の表層部に形成され、該ベース領域(3、51)を挟んで前記ドリフト層(2、50)から離間して形成され、前記ドリフト層(2、50)より高不純物濃度とされた第1導電型の第1不純物領域(4、52)と、
前記第1不純物領域(4、52)と前記ドリフト層(2、50)の間に挟まれた前記ベース領域(3、51)の表面にゲート絶縁膜(7、55)を介して形成されたゲート電極(8、56)と、
前記ドリフト層(2、50)と接触し、該ドリフト層(2、50)よりも高不純物濃度とされ、前記ベース領域(3、51)から離間して形成された第1または第2導電型の第2不純物領域(1、57)と、
前記第1不純物領域(4、52)および前記ベース領域(3、51)と電気的に接続された第1電極(9、58)と、
前記第2不純物領域(1、57)と電気的に接続された第2電極(10、59)と、を有し、
前記ベース領域(3、51)のうち、前記ゲート絶縁膜(7、55)を挟んで前記ゲート電極(8、56)と反対側に位置する部分に反転型のチャネルを形成し、該チャネルを通じて前記第1電極(9、58)と前記第2電極(10、59)の間に電流を流す絶縁ゲート構造の半導体スイッチング素子を備えていると共に、
第1導電型層(2、50)と、
前記第1導電型層(2、50)上に形成された第2導電型層(3、51)と、
前記第2導電型層(3、51)側に接続される第1電極(9、58)と、
前記第1導電型層(2、50)側に接続される第2電極(10、59)とを備え、前記第1導電型層(2、50)と前記第2導電型層(3、51)とによるPN接合によって構成され、前記第1電極(9、58)と前記第2電極(10、59)との間に電流を流すフリーホイールダイオードを備えており、
前記半導体スイッチング素子に対して前記フリーホイールダイオードが並列接続されてなる半導体装置において、
前記フリーホイールダイオードには、前記第2導電型層(3、51)の表層部に形成され、前記第1導電型層(2、50)よりも高不純物濃度とされた第1導電型の第1不純物領域(4、52)が備えられていると共に、該第1不純物領域(4、52)と前記第1導電型層(2、50)の間に挟まれた前記第2導電型層(3、51)の表面にゲート絶縁膜(7、55)を介して形成されたゲート電極(8、56)が形成されており、該フリーホイールダイオードに備えられた前記ゲート電極(8、56)には、該ゲート電極(8、56)に対してゲート電圧を印加することにより、前記第2導電型層(3、51)のうち、前記第1不純物領域(4、52)側から、該第2導電型層(3、51)を挟んで前記第1不純物領域(4、52)と反対側に位置する前記第1導電型層(2、50)に向かう途中位置まで、チャネルを形成する過剰キャリア注入抑制ゲートを構成する第1ゲート電極(8c、56c)が備えられていて、
前記半導体スイッチング素子と前記フリーホイールダイオードは1チップに形成されており、
前記半導体スイッチング素子における前記ドリフト層(2、50)にて前記フリーホイールダイオードにおける前記第1導電型層を構成し、
前記半導体スイッチング素子における前記ベース領域(3、51)にて前記フリーホイールダイオードにおける前記第2導電型層を構成し、
前記半導体スイッチング素子における前記第1電極(9、58)にて前記フリーホイールダイオードにおける前記第1電極を構成し、
前記半導体スイッチング素子における前記第2電極(10、59)にて前記フリーホイールダイオードにおける前記第2電極を構成し、
前記半導体スイッチング素子における前記第1不純物領域(4、52)にて前記フリーホイールダイオードにおける前記第1不純物領域を構成しており、
前記半導体スイッチング素子に備えられる前記ゲート電極(8、56)に、前記第1ゲート電極(8c、56c)が含まれ、
前記第1ゲート電極(8c、56c)は、前記ゲート絶縁膜(7、55)を挟んで前記第1不純物領域(4、52)から前記ベース領域(3、51)の途中位置と対向する場所まで形成され、
さらに、前記ゲート電極(8、56)は、
前記ゲート絶縁膜(7、55)を挟んで前記第1不純物領域(4、52)から前記ドリフト層(2、50)と対向する場所まで形成されている第2ゲート電極(8d、56d)を有し、
前記第2ゲート電極(8d、56d)は、ゲート電圧の印加により、前記ベース領域(3、51)に対して前記第1不純物領域(4、52)と前記ドリフト層(2、50)とを繋ぐチャネルを形成する半導体スイッチング素子駆動用ゲートとして機能することを特徴とする半導体装置。 A drift layer (2, 50) of the first conductivity type;
A second conductivity type base region (3, 51) formed on the first conductivity type drift layer (2, 50);
It is formed in the surface layer portion of the base region (3, 51) in the base region (3, 51), and is formed apart from the drift layer (2, 50) with the base region (3, 51) interposed therebetween. A first impurity region (4, 52) of a first conductivity type having a higher impurity concentration than the drift layer (2, 50);
Formed on the surface of the base region (3, 51) sandwiched between the first impurity region (4, 52) and the drift layer (2, 50) via a gate insulating film (7, 55). A gate electrode (8, 56);
First or second conductivity type that is in contact with the drift layer (2, 50), has a higher impurity concentration than the drift layer (2, 50), and is separated from the base region (3, 51). A second impurity region (1, 57) of
A first electrode (9, 58) electrically connected to the first impurity region (4, 52) and the base region (3, 51);
A second electrode (10, 59) electrically connected to the second impurity region (1, 57),
An inverted channel is formed in a portion of the base region (3, 51) located on the opposite side of the gate electrode (8, 56) with the gate insulating film (7, 55) interposed therebetween. A semiconductor switching element having an insulated gate structure for passing a current between the first electrode (9, 58) and the second electrode (10, 59);
A first conductivity type layer (2, 50);
A second conductivity type layer (3, 51) formed on the first conductivity type layer (2, 50);
A first electrode (9, 58) connected to the second conductivity type layer (3, 51) side;
And a second electrode (10, 59) connected to the first conductivity type layer (2, 50) side, the first conductivity type layer (2, 50) and the second conductivity type layer (3, 51). ), And a free wheel diode for passing a current between the first electrode (9, 58) and the second electrode (10, 59),
In the semiconductor device in which the freewheel diode is connected in parallel to the semiconductor switching element,
The freewheel diode is formed in a surface layer portion of the second conductivity type layer (3, 51) and has a first conductivity type first impurity having a higher impurity concentration than the first conductivity type layer (2, 50). One impurity region (4, 52) is provided, and the second conductivity type layer (sandwiched between the first impurity region (4, 52) and the first conductivity type layer (2, 50)) 3, 51) is formed with a gate electrode (8, 56) formed through a gate insulating film (7, 55), and the gate electrode (8, 56) provided in the freewheel diode. By applying a gate voltage to the gate electrode (8, 56), the second conductivity type layer (3, 51), from the first impurity region (4, 52) side, Opposite to the first impurity region (4, 52) across the second conductivity type layer (3, 51) To a position en route to the first conductive layer disposed (2, 50), a first gate electrode (8c, 56c) constituting the excess carrier injection inhibiting gate which forms a channel is not provided,
The semiconductor switching element and the freewheel diode are formed in one chip,
The drift layer (2, 50) in the semiconductor switching element constitutes the first conductivity type layer in the freewheel diode,
The base region (3, 51) in the semiconductor switching element constitutes the second conductivity type layer in the freewheel diode,
The first electrode (9, 58) in the semiconductor switching element constitutes the first electrode in the freewheel diode,
The second electrode (10, 59) in the semiconductor switching element constitutes the second electrode in the freewheel diode,
The first impurity region (4, 52) in the semiconductor switching element constitutes the first impurity region in the freewheel diode,
The gate electrode (8, 56) provided in the semiconductor switching element includes the first gate electrode (8c, 56c),
The first gate electrode (8c, 56c) is located opposite to the middle position of the base region (3, 51) from the first impurity region (4, 52) with the gate insulating film (7, 55) interposed therebetween. Formed up to
Furthermore, the gate electrode (8, 56)
A second gate electrode (8d, 56d) formed from the first impurity region (4, 52) to a position facing the drift layer (2, 50) across the gate insulating film (7, 55). Have
The second gate electrode (8d, 56d) is configured to connect the first impurity region (4, 52) and the drift layer (2, 50) to the base region (3, 51) by applying a gate voltage. semi conductor arrangement characterized by functioning as a semiconductor switching element driving gate which forms a channel for connecting.
前記第1、第2ゲート電極(8c、8d、56c、56d)が異なる前記トレンチ(6、54)内に配置されたトレンチゲート構造が構成され、
前記半導体スイッチング素子がトレンチゲート構造の半導体スイッチング素子とされていることを特徴とする請求項11に記載の半導体装置。 Trenches (6, 54) reaching the drift layer (2, 50) from the first impurity region (4, 52) through the base region (3, 51) are formed;
A trench gate structure is formed in which the first and second gate electrodes (8c, 8d, 56c, 56d) are arranged in different trenches (6, 54);
The semiconductor device according to claim 11 , wherein the semiconductor switching element is a semiconductor switching element having a trench gate structure.
前記ドリフト層(2)は、前記半導体基板(1)上に形成されており、
前記ベース領域(3)は、前記ドリフト層(2)上に形成されており、
前記第1不純物領域(4)は、前記ベース領域(3)の表層部に形成され、
前記第1ゲート電極(8c)が配置される前記トレンチ(6)は、前記第1不純物領域(4)から前記ベース領域(3)の途中位置まで形成されており、
前記第2ゲート電極(8d)が配置される前記トレンチ(6)は、前記第1不純物領域(4)から前記ベース領域(3)を貫通して前記ドリフト層(2)に達するように形成されており、
前記半導体スイッチング素子は、前記ベース領域(3)のうち前記第2ゲート電極(8d)が配置された前記トレンチ(6)の側面に位置する部分にチャネルを形成し、前記半導体基板(1)の垂直方向に電流を流す縦型MOSFETであることを特徴とする請求項12に記載の半導体装置。 A first conductivity type semiconductor substrate (1) constituting the second impurity region;
The drift layer (2) is formed on the semiconductor substrate (1),
The base region (3) is formed on the drift layer (2),
The first impurity region (4) is formed in a surface layer portion of the base region (3),
The trench (6) in which the first gate electrode (8c) is disposed is formed from the first impurity region (4) to an intermediate position of the base region (3),
The trench (6) in which the second gate electrode (8d) is disposed is formed to reach the drift layer (2) from the first impurity region (4) through the base region (3). And
The semiconductor switching element forms a channel in a portion of the base region (3) located on a side surface of the trench (6) where the second gate electrode (8d) is disposed, and the semiconductor substrate (1) 13. The semiconductor device according to claim 12 , wherein the semiconductor device is a vertical MOSFET that allows current to flow in a vertical direction.
前記ドリフト層(2)は、前記半導体基板(1)上に形成されており、
前記ベース領域(3)は、前記ドリフト層(2)上に形成されており、
前記第1不純物領域(4)は、前記ベース領域(3)の表層部に形成され、
前記第1ゲート電極(8c)が配置される前記トレンチ(6)は、前記第1不純物領域(4)から前記ベース領域(3)の途中位置まで形成されており、
前記第2ゲート電極(8d)が配置される前記トレンチ(6)は、前記第1不純物領域(4)から前記ベース領域(3)を貫通して前記ドリフト層(2)に達するように形成されており、
前記半導体スイッチング素子は、前記ベース領域(3)のうち前記第2ゲート電極(8d)が配置された前記トレンチ(6)の側面に位置する部分にチャネルを形成し、前記半導体基板(1)の垂直方向に電流を流す縦型IGBTであることを特徴とする請求項12に記載の半導体装置。 A semiconductor substrate (1) including a second conductivity type region (1b) constituting the second impurity region;
The drift layer (2) is formed on the semiconductor substrate (1),
The base region (3) is formed on the drift layer (2),
The first impurity region (4) is formed in a surface layer portion of the base region (3),
The trench (6) in which the first gate electrode (8c) is disposed is formed from the first impurity region (4) to an intermediate position of the base region (3),
The trench (6) in which the second gate electrode (8d) is disposed is formed to reach the drift layer (2) from the first impurity region (4) through the base region (3). And
The semiconductor switching element forms a channel in a portion of the base region (3) located on a side surface of the trench (6) where the second gate electrode (8d) is disposed, and the semiconductor substrate (1) The semiconductor device according to claim 12 , wherein the semiconductor device is a vertical IGBT that allows current to flow in a vertical direction.
前記第1不純物領域(52)は、前記ベース領域(51)内における該ベース領域(51)の表層部に形成され、
前記第2不純物領域(57)は、第1導電型とされ、前記ドリフト層(50)の表層部において、前記ベース領域(51)から離間して形成されており、
前記第1ゲート電極(56c)が配置される前記トレンチ(54)は、前記ドリフト層(50)の表面と平行な方向において、前記第1不純物領域(52)から前記ベース領域(51)の途中位置まで形成されており、
前記第2ゲート電極(56d)が配置される前記トレンチ(54)は、前記ドリフト層(50)の表面と平行な方向において、前記第1不純物領域(52)から前記ベース領域(51)を貫通して前記ドリフト層(50)に達するように形成されており、
前記半導体スイッチング素子は、前記ベース領域(51)のうち前記第2ゲート電極(56d)が配置される前記トレンチ(54)の側面に位置する部分にチャネルを形成し、前記ドリフト層(50)の表面と平行となる横方向に電流を流す横型MOSFETであることを特徴とする請求項12に記載の半導体装置。 The base region (51) is formed in a surface layer portion of the drift layer (50),
The first impurity region (52) is formed in a surface layer portion of the base region (51) in the base region (51),
The second impurity region (57) has a first conductivity type, and is formed in the surface layer portion of the drift layer (50) so as to be separated from the base region (51).
The trench (54) in which the first gate electrode (56c) is disposed is in the middle of the base region (51) from the first impurity region (52) in a direction parallel to the surface of the drift layer (50). To the position,
The trench (54) in which the second gate electrode (56d) is disposed penetrates the base region (51) from the first impurity region (52) in a direction parallel to the surface of the drift layer (50). And is formed to reach the drift layer (50),
The semiconductor switching element forms a channel in a portion of the base region (51) located on a side surface of the trench (54) where the second gate electrode (56d) is disposed, and the drift layer (50) 13. The semiconductor device according to claim 12 , wherein the semiconductor device is a lateral MOSFET that allows a current to flow in a lateral direction parallel to the surface.
前記第1不純物領域(52)は、前記ベース領域(51)内における該ベース領域(51)の表層部に形成され、
前記第2不純物領域(57)は、第2導電型領域(57b)を有して構成され、前記ドリフト層(50)の表層部において、前記ベース領域(51)から離間して形成されており、
前記第1ゲート電極(56c)が配置される前記トレンチ(54)は、前記ドリフト層(50)の表面と平行な方向において、前記第1不純物領域(52)から前記ベース領域(51)の途中位置まで形成されており、
前記第2ゲート電極(56d)が配置される前記トレンチ(54)は、前記ドリフト層(50)の表面と平行な方向において、前記第1不純物領域(52)から前記ベース領域(51)を貫通して前記ドリフト層(50)に達するように形成されており、
前記半導体スイッチング素子は、前記ベース領域(51)のうち前記第2ゲート電極(56d)が配置される前記トレンチ(54)の側面に位置する部分にチャネルを形成し、前記ドリフト層(50)の表面と平行となる横方向に電流を流す横型IGBTであることを特徴とする請求項12に記載の半導体装置。 The base region (51) is formed in a surface layer portion of the drift layer (50),
The first impurity region (52) is formed in a surface layer portion of the base region (51) in the base region (51),
The second impurity region (57) includes a second conductivity type region (57b), and is formed apart from the base region (51) in the surface layer portion of the drift layer (50). ,
The trench (54) in which the first gate electrode (56c) is disposed is in the middle of the base region (51) from the first impurity region (52) in a direction parallel to the surface of the drift layer (50). To the position,
The trench (54) in which the second gate electrode (56d) is disposed penetrates the base region (51) from the first impurity region (52) in a direction parallel to the surface of the drift layer (50). And is formed to reach the drift layer (50),
The semiconductor switching element forms a channel in a portion of the base region (51) located on a side surface of the trench (54) where the second gate electrode (56d) is disposed, and the drift layer (50) The semiconductor device according to claim 12 , wherein the semiconductor device is a lateral IGBT in which a current flows in a lateral direction parallel to the surface.
前記ドリフト層(2)は、前記半導体基板(1)上に形成されており、
前記ベース領域(3)は、前記ドリフト層(2)の表層部に形成されており、
前記第1不純物領域(4)は、前記ベース領域(3)の表層部に形成され、
前記ベース領域(3)のうち前記第1不純物領域(4)と前記ドリフト層(2)の間に位置する部分の表面上に、前記ゲート絶縁膜(7)を介して前記第1ゲート電極(8c)および第2ゲート電極(8d)が形成されており、
前記半導体スイッチング素子は、前記第2ゲート電極(8d)と対向する前記ベース領域(3)の表面において前記半導体基板(1)の平面方向と平行となる横方向にチャネルを形成しつつ、前記半導体基板(1)の垂直方向に電流を流すプレーナ型の縦型MOSFETであることを特徴とする請求項12に記載の半導体装置。 A first conductivity type semiconductor substrate (1) constituting the second impurity region;
The drift layer (2) is formed on the semiconductor substrate (1),
The base region (3) is formed in a surface layer portion of the drift layer (2),
The first impurity region (4) is formed in a surface layer portion of the base region (3),
On the surface of the portion of the base region (3) located between the first impurity region (4) and the drift layer (2), the first gate electrode ( 8c) and a second gate electrode (8d) are formed,
The semiconductor switching element forms a channel in the lateral direction parallel to the planar direction of the semiconductor substrate (1) on the surface of the base region (3) facing the second gate electrode (8d), and the semiconductor switching element. 13. The semiconductor device according to claim 12 , wherein the semiconductor device is a planar type vertical MOSFET that allows current to flow in a direction perpendicular to the substrate.
前記ドリフト層(2)は、前記半導体基板(1)上に形成されており、
前記ベース領域(3)は、前記ドリフト層(2)の表層部に形成されており、
前記第1不純物領域(4)は、前記ベース領域(3)の表層部に形成され、
前記ベース領域(3)のうち前記第1不純物領域(4)と前記ドリフト層(2)の間に位置する部分の表面上に、前記ゲート絶縁膜(7)を介して前記第1ゲート電極(8c)および第2ゲート電極(8d)が形成されており、
前記半導体スイッチング素子は、前記第2ゲート電極(8d)と対向する前記ベース領域(3)の表面において前記半導体基板(1)の平面方向と平行となる横方向にチャネルを形成しつつ、前記半導体基板(1)の垂直方向に電流を流すプレーナ型の縦型IGBTであることを特徴とする請求項12に記載の半導体装置。 A semiconductor substrate (1) including a second conductivity type region (1b) constituting the second impurity region;
The drift layer (2) is formed on the semiconductor substrate (1),
The base region (3) is formed in a surface layer portion of the drift layer (2),
The first impurity region (4) is formed in a surface layer portion of the base region (3),
On the surface of the portion of the base region (3) located between the first impurity region (4) and the drift layer (2), the first gate electrode ( 8c) and a second gate electrode (8d) are formed,
The semiconductor switching element forms a channel in the lateral direction parallel to the planar direction of the semiconductor substrate (1) on the surface of the base region (3) facing the second gate electrode (8d), and the semiconductor switching element. 13. The semiconductor device according to claim 12 , wherein the semiconductor device is a planar vertical IGBT that allows current to flow in a direction perpendicular to the substrate.
前記第1不純物領域(52)は、前記ベース領域(51)内における該ベース領域(51)の表層部に形成され、
前記第2不純物領域(57)は、第1導電型とされ、前記ドリフト層(50)の表層部において、前記ベース領域(51)から離間して形成されており、
前記ベース領域(51)のうち前記第1不純物領域(52)と前記ドリフト層(50)の間に位置する部分の表面上の異なる位置に、前記ゲート絶縁膜(55)を介して前記第1ゲート電極(56c)および前記第2ゲート電極(56d)が形成されており、
前記半導体スイッチング素子は、前記第2ゲート電極(56d)と対向する前記ベース領域(51)の表面において、前記ドリフト層(50)の表面と平行となる横方向にチャネルを形成して電流を流すプレーナ型の横型MOSFETであることを特徴とする請求項11に記載の半導体装置。 The base region (51) is formed in a surface layer portion of the drift layer (50),
The first impurity region (52) is formed in a surface layer portion of the base region (51) in the base region (51),
The second impurity region (57) has a first conductivity type, and is formed in the surface layer portion of the drift layer (50) so as to be separated from the base region (51).
In the base region (51), the first impurity region (52) and the portion located between the drift layers (50) are located at different positions on the surface via the gate insulating film (55). A gate electrode (56c) and the second gate electrode (56d) are formed;
The semiconductor switching element causes a current to flow by forming a channel in a lateral direction parallel to the surface of the drift layer (50) on the surface of the base region (51) facing the second gate electrode (56d). 12. The semiconductor device according to claim 11 , wherein the semiconductor device is a planar type lateral MOSFET.
前記第1不純物領域(52)は、前記ベース領域(51)内における該ベース領域(51)の表層部に形成され、
前記第2不純物領域(57)は、第2導電型領域(57b)を有して構成され、前記ドリフト層(50)の表層部において、前記ベース領域(51)から離間して形成されており、
前記ベース領域(51)のうち前記第1不純物領域(52)と前記ドリフト層(50)の間に位置する部分の表面上の異なる位置に、前記ゲート絶縁膜(55)を介して前記第1ゲート電極(56c)および前記第2ゲート電極(56d)が形成されており、
前記半導体スイッチング素子は、前記第2ゲート電極(56d)と対向する前記ベース領域(51)の表面において、前記ドリフト層(50)の表面と平行となる横方向にチャネルを形成して電流を流すプレーナ型の横型IGBTであることを特徴とする請求項11に記載の半導体装置。 The base region (51) is formed in a surface layer portion of the drift layer (50),
The first impurity region (52) is formed in a surface layer portion of the base region (51) in the base region (51),
The second impurity region (57) includes a second conductivity type region (57b), and is formed apart from the base region (51) in the surface layer portion of the drift layer (50). ,
In the base region (51), the first impurity region (52) and the portion located between the drift layers (50) are located at different positions on the surface via the gate insulating film (55). A gate electrode (56c) and the second gate electrode (56d) are formed;
The semiconductor switching element causes a current to flow by forming a channel in a lateral direction parallel to the surface of the drift layer (50) on the surface of the base region (51) facing the second gate electrode (56d). The semiconductor device according to claim 11 , wherein the semiconductor device is a planar lateral IGBT.
前記第1導電型のドリフト層(2、50)上に形成された第2導電型のベース領域(3、51)と、
前記ベース領域(3、51)内における該ベース領域(3、51)の表層部に形成され、該ベース領域(3、51)を挟んで前記ドリフト層(2、50)から離間して形成され、前記ドリフト層(2、50)より高不純物濃度とされた第1導電型の第1不純物領域(4、52)と、
前記第1不純物領域(4、52)と前記ドリフト層(2、50)の間に挟まれた前記ベース領域(3、51)の表面にゲート絶縁膜(7、55)を介して形成されたゲート電極(8、56)と、
前記ドリフト層(2、50)と接触し、該ドリフト層(2、50)よりも高不純物濃度とされ、前記ベース領域(3、51)から離間して形成された第1または第2導電型の第2不純物領域(1、57)と、
前記第1不純物領域(4、52)および前記ベース領域(3、51)と電気的に接続された第1電極(9、58)と、
前記第2不純物領域(1、57)と電気的に接続された第2電極(10、59)と、を有し、
前記ベース領域(3、51)のうち、前記ゲート絶縁膜(7、55)を挟んで前記ゲート電極(8、56)と反対側に位置する部分に反転型のチャネルを形成し、該チャネルを通じて前記第1電極(9、58)と前記第2電極(10、59)の間に電流を流す絶縁ゲート構造の半導体スイッチング素子を備えていると共に、
第1導電型層(60)と、
前記第1導電型層(60)上に形成された第2導電型層(61)と、
前記第2導電型層(61)側に接続される第1電極(62)と、
前記第1導電型層(60)側に接続される第2電極(63)とを備え、前記第1導電型層(60)と前記第2導電型層(61)とによるPN接合によって構成され、前記第1電極(62)と前記第2電極(63)との間に電流を流すフリーホイールダイオードを備えており、
前記半導体スイッチング素子に対して前記フリーホイールダイオードが並列接続されてなる半導体装置において、
前記フリーホイールダイオードには、前記第2導電型層(61)の表層部に形成され、前記第1導電型層(60)よりも高不純物濃度とされた第1導電型の第1不純物領域(64)が備えられていると共に、該第1不純物領域(64)と前記第1導電型層(60)の間に挟まれた前記第2導電型層(61)の表面にゲート絶縁膜(66)を介して形成されたゲート電極(67)が形成されており、該フリーホイールダイオードに備えられた前記ゲート電極(67)には、該ゲート電極(67)に対してゲート電圧を印加することにより、前記第2導電型層(61)のうち、前記第1不純物領域(64)側から、該第2導電型層(61)を挟んで前記第1不純物領域(64)と反対側に位置する前記第1導電型層(60)に向かう途中位置まで、チャネルを形成する過剰キャリア注入抑制ゲートを構成する第1ゲート電極(8c、56c、67)が備えられていて、
前記半導体スイッチング素子と前記フリーホイールダイオードは別チップに形成されていることを特徴とする半導体装置。 A drift layer (2, 50) of the first conductivity type;
A second conductivity type base region (3, 51) formed on the first conductivity type drift layer (2, 50);
It is formed in the surface layer portion of the base region (3, 51) in the base region (3, 51), and is formed apart from the drift layer (2, 50) with the base region (3, 51) interposed therebetween. A first impurity region (4, 52) of a first conductivity type having a higher impurity concentration than the drift layer (2, 50);
Formed on the surface of the base region (3, 51) sandwiched between the first impurity region (4, 52) and the drift layer (2, 50) via a gate insulating film (7, 55). A gate electrode (8, 56);
First or second conductivity type that is in contact with the drift layer (2, 50), has a higher impurity concentration than the drift layer (2, 50), and is separated from the base region (3, 51). A second impurity region (1, 57) of
A first electrode (9, 58) electrically connected to the first impurity region (4, 52) and the base region (3, 51);
A second electrode (10, 59) electrically connected to the second impurity region (1, 57),
An inverted channel is formed in a portion of the base region (3, 51) located on the opposite side of the gate electrode (8, 56) with the gate insulating film (7, 55) interposed therebetween. A semiconductor switching element having an insulated gate structure for passing a current between the first electrode (9, 58) and the second electrode (10, 59);
A first conductivity type layer (60);
A second conductivity type layer (61) formed on the first conductivity type layer (60);
A first electrode (62) connected to the second conductivity type layer (61) side;
A second electrode (63) connected to the first conductivity type layer (60) side, and is configured by a PN junction between the first conductivity type layer (60) and the second conductivity type layer (61). And a free wheel diode for passing a current between the first electrode (62) and the second electrode (63),
In the semiconductor device in which the freewheel diode is connected in parallel to the semiconductor switching element,
The free wheel diode has a first impurity region (first conductivity type) formed in a surface layer portion of the second conductivity type layer (61) and having a higher impurity concentration than the first conductivity type layer (60). 64) and a gate insulating film (66) on the surface of the second conductivity type layer (61) sandwiched between the first impurity region (64) and the first conductivity type layer (60). ) Is formed, and a gate voltage is applied to the gate electrode (67) provided to the freewheel diode with respect to the gate electrode (67). Accordingly, the second conductivity type layer (61) is located on the opposite side of the first impurity region (64) from the first impurity region (64) side with the second conductivity type layer (61) interposed therebetween. Up to a midpoint toward the first conductivity type layer (60) The first gate electrode (8c, 56c, 67) constituting the excess carrier injection inhibiting gate which forms a channel is not provided,
It said semiconductor switching element and the freewheel diode you characterized by being formed on different chips semiconductors devices.
前記ゲート絶縁膜(7、55)を挟んで前記第1不純物領域(4、52)から前記ドリフト層(2、50)と対向する場所まで形成されている第2ゲート電極(8d、56d)を有し、
前記第2ゲート電極(8d、56d)は、ゲート電圧の印加により、前記ベース領域(3、51)に対して前記第1不純物領域(4、52)と前記ドリフト層(2、50)とを繋ぐチャネルを形成する半導体スイッチング素子駆動用ゲートとして機能することを特徴とする請求項22に記載の半導体装置。 The semiconductor switching element is used as the gate electrode (8, 56).
A second gate electrode (8d, 56d) formed from the first impurity region (4, 52) to a position facing the drift layer (2, 50) across the gate insulating film (7, 55). Have
The second gate electrode (8d, 56d) is configured to connect the first impurity region (4, 52) and the drift layer (2, 50) to the base region (3, 51) by applying a gate voltage. 23. The semiconductor device according to claim 22 , wherein the semiconductor device functions as a semiconductor switching element driving gate that forms a channel to be connected.
前記フリーホイールダイオードが形成されたチップでは、前記第1不純物領域(64)から前記第2導電型層(61)に達するトレンチ(65)が形成され、
前記第1、第2ゲート電極(8c、8d、56c、56d)が異なる前記トレンチ(6、54、65)内に配置されたトレンチゲート構造が構成され、
前記半導体スイッチング素子がトレンチゲート構造の半導体スイッチング素子とされていることを特徴とする請求項23に記載の半導体装置。 In the chip on which the semiconductor switching element is formed, the trench (6, 54) that reaches the drift layer (2, 50) from the first impurity region (4, 52) through the base region (3, 51). Formed,
In the chip in which the free wheel diode is formed, a trench (65) is formed from the first impurity region (64) to the second conductivity type layer (61),
A trench gate structure in which the first and second gate electrodes (8c, 8d, 56c, 56d) are disposed in different trenches (6, 54, 65);
24. The semiconductor device according to claim 23 , wherein the semiconductor switching element is a semiconductor switching element having a trench gate structure.
前記第2不純物領域を構成する第1導電型の半導体基板(1)を有し、
前記ドリフト層(2)は、前記半導体基板(1)上に形成されており、
前記ベース領域(3)は、前記ドリフト層(2)上に形成されており、
前記第1不純物領域(4)は、前記ベース領域(3)の表層部に形成され、
前記第1ゲート電極(8c)が配置される前記トレンチ(6)は、前記第1不純物領域(4)から前記ベース領域(3)の途中位置まで形成されており、
前記第2ゲート電極(8d)が配置される前記トレンチ(6)は、前記第1不純物領域(4)から前記ベース領域(3)を貫通して前記ドリフト層(2)に達するように形成されており、
前記半導体スイッチング素子は、前記ベース領域(3)のうち前記第2ゲート電極(8d)が配置された前記トレンチ(6)の側面に位置する部分にチャネルを形成し、前記半導体基板(1)の垂直方向に電流を流す縦型MOSFETであることを特徴とする請求項24に記載の半導体装置。 In the chip on which the semiconductor switching element is formed,
A first conductivity type semiconductor substrate (1) constituting the second impurity region;
The drift layer (2) is formed on the semiconductor substrate (1),
The base region (3) is formed on the drift layer (2),
The first impurity region (4) is formed in a surface layer portion of the base region (3),
The trench (6) in which the first gate electrode (8c) is disposed is formed from the first impurity region (4) to an intermediate position of the base region (3),
The trench (6) in which the second gate electrode (8d) is disposed is formed to reach the drift layer (2) from the first impurity region (4) through the base region (3). And
The semiconductor switching element forms a channel in a portion of the base region (3) located on a side surface of the trench (6) where the second gate electrode (8d) is disposed, and the semiconductor substrate (1) 25. The semiconductor device according to claim 24 , wherein the semiconductor device is a vertical MOSFET that allows current to flow in a vertical direction.
前記第2不純物領域を構成する第2導電型領域(1b)を含む半導体基板(1)を有し、
前記ドリフト層(2)は、前記半導体基板(1)上に形成されており、
前記ベース領域(3)は、前記ドリフト層(2)上に形成されており、
前記第1不純物領域(4)は、前記ベース領域(3)の表層部に形成され、
前記第1ゲート電極(8c)が配置される前記トレンチ(6)は、前記第1不純物領域(4)から前記ベース領域(3)の途中位置まで形成されており、
前記第2ゲート電極(8d)が配置される前記トレンチ(6)は、前記第1不純物領域(4)から前記ベース領域(3)を貫通して前記ドリフト層(2)に達するように形成されており、
前記半導体スイッチング素子は、前記ベース領域(3)のうち前記第2ゲート電極(8d)が配置された前記トレンチ(6)の側面に位置する部分にチャネルを形成し、前記半導体基板(1)の垂直方向に電流を流す縦型IGBTであることを特徴とする請求項24に記載の半導体装置。 In the chip on which the semiconductor switching element is formed,
A semiconductor substrate (1) including a second conductivity type region (1b) constituting the second impurity region;
The drift layer (2) is formed on the semiconductor substrate (1),
The base region (3) is formed on the drift layer (2),
The first impurity region (4) is formed in a surface layer portion of the base region (3),
The trench (6) in which the first gate electrode (8c) is disposed is formed from the first impurity region (4) to an intermediate position of the base region (3),
The trench (6) in which the second gate electrode (8d) is disposed is formed to reach the drift layer (2) from the first impurity region (4) through the base region (3). And
The semiconductor switching element forms a channel in a portion of the base region (3) located on a side surface of the trench (6) where the second gate electrode (8d) is disposed, and the semiconductor substrate (1) 25. The semiconductor device according to claim 24 , wherein the semiconductor device is a vertical IGBT that allows current to flow in a vertical direction.
前記ベース領域(51)は、前記ドリフト層(50)の表層部に形成され、
前記第1不純物領域(52)は、前記ベース領域(51)内における該ベース領域(51)の表層部に形成され、
前記第2不純物領域(57)は、第1導電型とされ、前記ドリフト層(50)の表層部において、前記ベース領域(51)から離間して形成されており、
前記第1ゲート電極(56c)が配置される前記トレンチ(54)は、前記ドリフト層(50)の表面と平行な方向において、前記第1不純物領域(52)から前記ベース領域(51)の途中位置まで形成されており、
前記第2ゲート電極(56d)が配置される前記トレンチ(54)は、前記ドリフト層(50)の表面と平行な方向において、前記第1不純物領域(52)から前記ベース領域(51)を貫通して前記ドリフト層(50)に達するように形成されており、
前記半導体スイッチング素子は、前記ベース領域(51)のうち前記第2ゲート電極(56d)が配置される前記トレンチ(54)の側面に位置する部分にチャネルを形成し、前記ドリフト層(50)の表面と平行となる横方向に電流を流す横型MOSFETであることを特徴とする請求項24に記載の半導体装置。 In the chip on which the semiconductor switching element is formed,
The base region (51) is formed in a surface layer portion of the drift layer (50),
The first impurity region (52) is formed in a surface layer portion of the base region (51) in the base region (51),
The second impurity region (57) has a first conductivity type, and is formed in the surface layer portion of the drift layer (50) so as to be separated from the base region (51).
The trench (54) in which the first gate electrode (56c) is disposed is in the middle of the base region (51) from the first impurity region (52) in a direction parallel to the surface of the drift layer (50). To the position,
The trench (54) in which the second gate electrode (56d) is disposed penetrates the base region (51) from the first impurity region (52) in a direction parallel to the surface of the drift layer (50). And is formed to reach the drift layer (50),
The semiconductor switching element forms a channel in a portion of the base region (51) located on a side surface of the trench (54) where the second gate electrode (56d) is disposed, and the drift layer (50) 25. The semiconductor device according to claim 24 , wherein the semiconductor device is a lateral MOSFET that allows current to flow in a lateral direction parallel to the surface.
前記ベース領域(51)は、前記ドリフト層(50)の表層部に形成され、
前記第1不純物領域(52)は、前記ベース領域(51)内における該ベース領域(51)の表層部に形成され、
前記第2不純物領域(57)は、第2導電型領域(57b)を有して構成され、前記ドリフト層(50)の表層部において、前記ベース領域(51)から離間して形成されており、
前記第1ゲート電極(56c)が配置される前記トレンチ(54)は、前記ドリフト層(50)の表面と平行な方向において、前記第1不純物領域(52)から前記ベース領域(51)の途中位置まで形成されており、
前記第2ゲート電極(56d)が配置される前記トレンチ(54)は、前記ドリフト層(50)の表面と平行な方向において、前記第1不純物領域(52)から前記ベース領域(51)を貫通して前記ドリフト層(50)に達するように形成されており、
前記半導体スイッチング素子は、前記ベース領域(51)のうち前記第2ゲート電極(56d)が配置される前記トレンチ(54)の側面に位置する部分にチャネルを形成し、前記ドリフト層(50)の表面と平行となる横方向に電流を流す横型IGBTであることを特徴とする請求項24に記載の半導体装置。 In the chip on which the semiconductor switching element is formed,
The base region (51) is formed in a surface layer portion of the drift layer (50),
The first impurity region (52) is formed in a surface layer portion of the base region (51) in the base region (51),
The second impurity region (57) includes a second conductivity type region (57b), and is formed apart from the base region (51) in the surface layer portion of the drift layer (50). ,
The trench (54) in which the first gate electrode (56c) is disposed is in the middle of the base region (51) from the first impurity region (52) in a direction parallel to the surface of the drift layer (50). To the position,
The trench (54) in which the second gate electrode (56d) is disposed penetrates the base region (51) from the first impurity region (52) in a direction parallel to the surface of the drift layer (50). And is formed to reach the drift layer (50),
The semiconductor switching element forms a channel in a portion of the base region (51) located on a side surface of the trench (54) where the second gate electrode (56d) is disposed, and the drift layer (50) 25. The semiconductor device according to claim 24 , wherein the semiconductor device is a lateral IGBT in which a current flows in a lateral direction parallel to the surface.
前記第2不純物領域を構成する第1導電型の半導体基板(1)を有し、
前記ドリフト層(2)は、前記半導体基板(1)上に形成されており、
前記ベース領域(3)は、前記ドリフト層(2)の表層部に形成されており、
前記第1不純物領域(4)は、前記ベース領域(3)の表層部に形成され、
前記ベース領域(3)のうち前記第1不純物領域(4)と前記ドリフト層(2)の間に位置する部分の表面上に、前記ゲート絶縁膜(7)を介して前記第1ゲート電極(8c)および第2ゲート電極(8d)が形成されており、
前記半導体スイッチング素子は、前記第2ゲート電極(8d)と対向する前記ベース領域(3)の表面において前記半導体基板(1)の平面方向と平行となる横方向にチャネルを形成しつつ、前記半導体基板(1)の垂直方向に電流を流すプレーナ型の縦型MOSFETであることを特徴とする請求項23に記載の半導体装置。 In the chip on which the semiconductor switching element is formed,
A first conductivity type semiconductor substrate (1) constituting the second impurity region;
The drift layer (2) is formed on the semiconductor substrate (1),
The base region (3) is formed in a surface layer portion of the drift layer (2),
The first impurity region (4) is formed in a surface layer portion of the base region (3),
On the surface of the portion of the base region (3) located between the first impurity region (4) and the drift layer (2), the first gate electrode ( 8c) and a second gate electrode (8d) are formed,
The semiconductor switching element forms a channel in the lateral direction parallel to the planar direction of the semiconductor substrate (1) on the surface of the base region (3) facing the second gate electrode (8d), and the semiconductor switching element. 24. The semiconductor device according to claim 23 , wherein the semiconductor device is a planar type vertical MOSFET that allows current to flow in a direction perpendicular to the substrate (1).
前記第2不純物領域を構成する第2導電型領域(1b)を含む半導体基板(1)を有し、
前記ドリフト層(2)は、前記半導体基板(1)上に形成されており、
前記ベース領域(3)は、前記ドリフト層(2)の表層部に形成されており、
前記第1不純物領域(4)は、前記ベース領域(3)の表層部に形成され、
前記ベース領域(3)のうち前記第1不純物領域(4)と前記ドリフト層(2)の間に位置する部分の表面上に、前記ゲート絶縁膜(7)を介して前記第1ゲート電極(8c)および第2ゲート電極(8d)が形成されており、
前記半導体スイッチング素子は、前記第2ゲート電極(8d)と対向する前記ベース領域(3)の表面において前記半導体基板(1)の平面方向と平行となる横方向にチャネルを形成しつつ、前記半導体基板(1)の垂直方向に電流を流すプレーナ型の縦型IGBTであることを特徴とする請求項23に記載の半導体装置。 In the chip on which the semiconductor switching element is formed,
A semiconductor substrate (1) including a second conductivity type region (1b) constituting the second impurity region;
The drift layer (2) is formed on the semiconductor substrate (1),
The base region (3) is formed in a surface layer portion of the drift layer (2),
The first impurity region (4) is formed in a surface layer portion of the base region (3),
On the surface of the portion of the base region (3) located between the first impurity region (4) and the drift layer (2), the first gate electrode ( 8c) and a second gate electrode (8d) are formed,
The semiconductor switching element forms a channel in the lateral direction parallel to the planar direction of the semiconductor substrate (1) on the surface of the base region (3) facing the second gate electrode (8d), and the semiconductor switching element. 24. The semiconductor device according to claim 23 , wherein the semiconductor device is a planar vertical IGBT in which a current flows in a direction perpendicular to the substrate (1).
前記ベース領域(51)は、前記ドリフト層(50)の表層部に形成され、
前記第1不純物領域(52)は、前記ベース領域(51)内における該ベース領域(51)の表層部に形成され、
前記第2不純物領域(57)は、第1導電型とされ、前記ドリフト層(50)の表層部において、前記ベース領域(51)から離間して形成されており、
前記ベース領域(51)のうち前記第1不純物領域(52)と前記ドリフト層(50)の間に位置する部分の表面上の異なる位置に、前記ゲート絶縁膜(55)を介して前記第1ゲート電極(56c)および前記第2ゲート電極(56d)が形成されており、
前記半導体スイッチング素子は、前記第2ゲート電極(56d)と対向する前記ベース領域(51)の表面において、前記ドリフト層(50)の表面と平行となる横方向にチャネルを形成して電流を流すプレーナ型の横型MOSFETであることを特徴とする請求項23に記載の半導体装置。 In the chip on which the semiconductor switching element is formed,
The base region (51) is formed in a surface layer portion of the drift layer (50),
The first impurity region (52) is formed in a surface layer portion of the base region (51) in the base region (51),
The second impurity region (57) has a first conductivity type, and is formed in the surface layer portion of the drift layer (50) so as to be separated from the base region (51).
In the base region (51), the first impurity region (52) and the portion located between the drift layers (50) are located at different positions on the surface via the gate insulating film (55). A gate electrode (56c) and the second gate electrode (56d) are formed;
The semiconductor switching element causes a current to flow by forming a channel in a lateral direction parallel to the surface of the drift layer (50) on the surface of the base region (51) facing the second gate electrode (56d). 24. The semiconductor device according to claim 23 , wherein the semiconductor device is a planar type lateral MOSFET.
前記ベース領域(51)は、前記ドリフト層(50)の表層部に形成され、
前記第1不純物領域(52)は、前記ベース領域(51)内における該ベース領域(51)の表層部に形成され、
前記第2不純物領域(57)は、第2導電型領域(57b)を有して構成され、前記ドリフト層(50)の表層部において、前記ベース領域(51)から離間して形成されており、
前記ベース領域(51)のうち前記第1不純物領域(52)と前記ドリフト層(50)の間に位置する部分の表面上の異なる位置に、前記ゲート絶縁膜(55)を介して前記第1ゲート電極(56c)および前記第2ゲート電極(56d)が形成されており、
前記半導体スイッチング素子は、前記第2ゲート電極(56d)と対向する前記ベース領域(51)の表面において、前記ドリフト層(50)の表面と平行となる横方向にチャネルを形成して電流を流すプレーナ型の横型IGBTであることを特徴とする請求項23に記載の半導体装置。 In the chip on which the semiconductor switching element is formed,
The base region (51) is formed in a surface layer portion of the drift layer (50),
The first impurity region (52) is formed in a surface layer portion of the base region (51) in the base region (51),
The second impurity region (57) includes a second conductivity type region (57b), and is formed apart from the base region (51) in the surface layer portion of the drift layer (50). ,
In the base region (51), the first impurity region (52) and the portion located between the drift layers (50) are located at different positions on the surface via the gate insulating film (55). A gate electrode (56c) and the second gate electrode (56d) are formed;
The semiconductor switching element causes a current to flow by forming a channel in a lateral direction parallel to the surface of the drift layer (50) on the surface of the base region (51) facing the second gate electrode (56d). 24. The semiconductor device according to claim 23 , wherein the semiconductor device is a planar type lateral IGBT.
前記第1導電型のドリフト層(2)上に形成された第2導電型のベース領域(3)と、
前記ベース領域(3)内における該ベース領域(3)の表層部に形成され、該ベース領域(3)を挟んで前記ドリフト層(2)から離間して形成され、前記ドリフト層(2)より高不純物濃度とされた第1導電型の第1不純物領域(4)と、
前記第1不純物領域(4)と前記ドリフト層(2)の間に挟まれた前記ベース領域(3)の表面にゲート絶縁膜(7)を介して形成されたゲート電極(8)と、
前記ドリフト層(2)と接触し、該ドリフト層(2)よりも高不純物濃度とされ、前記ベース領域(3)から離間して形成された第1または第2導電型の第2不純物領域(1)と、
前記第1不純物領域(4)および前記ベース領域(3)と電気的に接続された第1電極(9)と、
前記第2不純物領域(1)と電気的に接続された第2電極(10)と、を有し、
前記ベース領域(3)のうち、前記ゲート絶縁膜(7)を挟んで前記ゲート電極(8)と反対側に位置する部分に反転型のチャネルを形成し、該チャネルを通じて前記第1電極(9)と前記第2電極(10)の間に電流を流す絶縁ゲート構造の半導体スイッチング素子を備えていると共に、
第1導電型層(2)と、
前記第1導電型層(2)上に形成された第2導電型層(3)と、
前記第2導電型層(3)側に接続される第1電極(9)と、
前記第1導電型層(2)側に接続される第2電極(10)とを備え、前記第1導電型層(2)と前記第2導電型層(3)とによるPN接合によって構成され、前記第1電極(9)と前記第2電極(10)との間に電流を流すフリーホイールダイオードを備えており、
前記半導体スイッチング素子に対して前記フリーホイールダイオードが並列接続されてなる半導体装置において、
前記フリーホイールダイオードには、前記第2導電型層(3)の表層部に形成され、前記第1導電型層(2)よりも高不純物濃度とされた第1導電型の第1不純物領域(4)が備えられていると共に、該第1不純物領域(4)と前記第1導電型層(2)の間に挟まれた前記第2導電型層(3)の表面にゲート絶縁膜(7)を介して形成されたゲート電極(8)が形成されており、該フリーホイールダイオードに備えられた前記ゲート電極(8)には、該ゲート電極(8)に対してゲート電圧を印加することにより、前記第2導電型層(3)のうち、前記第1不純物領域(4)側から、該第2導電型層(3)を挟んで前記第1不純物領域(4)と反対側に位置する前記第1導電型層(2)に向かう途中位置まで、チャネルを形成する過剰キャリア注入抑制ゲートを構成する第1ゲート電極(8e)が備えられていて、
前記半導体スイッチング素子と前記フリーホイールダイオードは1チップに形成されており、
前記半導体スイッチング素子における前記ドリフト層(2)にて前記フリーホイールダイオードにおける前記第1導電型層を構成し、
前記半導体スイッチング素子における前記ベース領域(3)にて前記フリーホイールダイオードにおける前記第2導電型層を構成し、
前記半導体スイッチング素子における前記第1電極(9)にて前記フリーホイールダイオードにおける前記第1電極を構成し、
前記半導体スイッチング素子における前記第2電極(10)にて前記フリーホイールダイオードにおける前記第2電極を構成し、
前記半導体スイッチング素子における前記第1不純物領域(4)にて前記フリーホイールダイオードにおける前記第1不純物領域を構成しており、
前記半導体スイッチング素子に備えられる前記ゲート電極(8)に、前記第1ゲート電極(8e)が含まれ、
さらに、前記第2不純物領域を構成する第1導電型の半導体基板(1)を有し、
前記ドリフト層(2)は、前記半導体基板(1)上に形成されており、
前記ベース領域(3)は、前記ドリフト層(2)上に形成されており、
前記第1不純物領域(4)は、前記ベース領域(3)の表層部に形成され、
前記第1不純物領域(4)から前記ベース領域(3)を貫通して前記ドリフト層(2)に達するように深さが同じ複数のトレンチ(6)が形成されており、
前記第1ゲート電極(8e)と前記第2ゲート電極(8f)とは、異なる位置に形成された前記トレンチ(6)内に備えられ、
前記半導体スイッチング素子は、前記ベース領域(3)のうち前記第2ゲート電極(8f)が配置された前記トレンチ(6)の側面に位置する部分にチャネルを形成し、前記半導体基板(1)の垂直方向に電流を流す縦型MOSFETであり、
前記第1ゲート電極(8e)が備えられる前記トレンチ(6)内に形成された前記ゲート絶縁膜(7)は、前記ベース領域(3)の上部よりも深く、かつ、前記ドリフト層(2)の上部よりも浅い位置を中間位置として、該中間位置よりも深い第1部分(7a)と浅い第2部分(7b)とにおいて厚さが異なっており、前記第1部分(7a)において前記第2部分(7b)よりも厚さが厚くされていることを特徴とする半導体装置。 A first conductivity type drift layer (2);
A second conductivity type base region (3) formed on the first conductivity type drift layer (2);
Formed in the surface layer portion of the base region (3) in the base region (3), spaced apart from the drift layer (2) across the base region (3), and from the drift layer (2) A first impurity region (4) of a first conductivity type having a high impurity concentration;
A gate electrode (8) formed on the surface of the base region (3) sandwiched between the first impurity region (4) and the drift layer (2) via a gate insulating film (7);
A second impurity region (1st or 2nd conductivity type) formed in contact with the drift layer (2), having a higher impurity concentration than the drift layer (2), and spaced from the base region (3). 1) and
A first electrode (9) electrically connected to the first impurity region (4) and the base region (3);
A second electrode (10) electrically connected to the second impurity region (1),
An inverted channel is formed in a portion of the base region (3) located on the opposite side of the gate electrode (8) across the gate insulating film (7), and the first electrode (9) is formed through the channel. ) And the second electrode (10), and a semiconductor switching element having an insulated gate structure for passing a current,
A first conductivity type layer (2);
A second conductivity type layer (3) formed on the first conductivity type layer (2);
A first electrode (9) connected to the second conductivity type layer (3) side;
A second electrode (10) connected to the first conductivity type layer (2) side, and is configured by a PN junction between the first conductivity type layer (2) and the second conductivity type layer (3). And a free wheel diode for passing a current between the first electrode (9) and the second electrode (10),
In the semiconductor device in which the freewheel diode is connected in parallel to the semiconductor switching element,
In the free wheel diode, a first impurity region of a first conductivity type formed in a surface layer portion of the second conductivity type layer (3) and having a higher impurity concentration than the first conductivity type layer (2) ( 4) and a gate insulating film (7) on the surface of the second conductivity type layer (3) sandwiched between the first impurity region (4) and the first conductivity type layer (2). ) Is formed, and a gate voltage is applied to the gate electrode (8) provided in the freewheel diode with respect to the gate electrode (8). Accordingly, the second conductivity type layer (3) is positioned on the opposite side of the first impurity region (4) from the first impurity region (4) side with the second conductivity type layer (3) interposed therebetween. Excess carry to form a channel up to a midpoint toward the first conductivity type layer (2) First gate electrode constituting the injection restraining gate (8e) is not provided,
The semiconductor switching element and the freewheel diode are formed in one chip,
The drift layer (2) in the semiconductor switching element constitutes the first conductivity type layer in the freewheel diode,
The base region (3) in the semiconductor switching element constitutes the second conductivity type layer in the freewheel diode,
The first electrode (9) in the semiconductor switching element constitutes the first electrode in the freewheel diode,
The second electrode (10) in the semiconductor switching element constitutes the second electrode in the freewheel diode,
The first impurity region (4) in the semiconductor switching element constitutes the first impurity region in the freewheel diode,
The gate electrode (8) provided in the semiconductor switching element includes the first gate electrode (8e),
And a first conductivity type semiconductor substrate (1) constituting the second impurity region,
The drift layer (2) is formed on the semiconductor substrate (1),
The base region (3) is formed on the drift layer (2),
The first impurity region (4) is formed in a surface layer portion of the base region (3),
A plurality of trenches (6) having the same depth are formed from the first impurity region (4) through the base region (3) to reach the drift layer (2),
The first gate electrode (8e) and the second gate electrode (8f) are provided in the trench (6) formed at different positions,
The semiconductor switching element forms a channel in a portion of the base region (3) located on a side surface of the trench (6) where the second gate electrode (8f) is disposed, and the semiconductor substrate (1) It is a vertical MOSFET that allows current to flow in the vertical direction,
The gate insulating film (7) formed in the trench (6) provided with the first gate electrode (8e) is deeper than the upper part of the base region (3) and the drift layer (2). The first portion (7a) deeper than the intermediate position and the shallow second portion (7b) are different in thickness from the position shallower than the upper portion of the first portion (7a). semi conductor arrangement you characterized in that is thicker thickness than 2 parts (7b).
前記第1導電型のドリフト層(2)上に形成された第2導電型のベース領域(3)と、
前記ベース領域(3)内における該ベース領域(3)の表層部に形成され、該ベース領域(3)を挟んで前記ドリフト層(2)から離間して形成され、前記ドリフト層(2)より高不純物濃度とされた第1導電型の第1不純物領域(4)と、
前記第1不純物領域(4)と前記ドリフト層(2)の間に挟まれた前記ベース領域(3)の表面にゲート絶縁膜(7)を介して形成されたゲート電極(8)と、
前記ドリフト層(2)と接触し、該ドリフト層(2)よりも高不純物濃度とされ、前記ベース領域(3)から離間して形成された第1または第2導電型の第2不純物領域(1)と、
前記第1不純物領域(4)および前記ベース領域(3)と電気的に接続された第1電極(9)と、
前記第2不純物領域(1)と電気的に接続された第2電極(10)と、を有し、
前記ベース領域(3)のうち、前記ゲート絶縁膜(7)を挟んで前記ゲート電極(8)と反対側に位置する部分に反転型のチャネルを形成し、該チャネルを通じて前記第1電極(9)と前記第2電極(10)の間に電流を流す絶縁ゲート構造の半導体スイッチング素子を備えていると共に、
第1導電型層(2)と、
前記第1導電型層(2)上に形成された第2導電型層(3)と、
前記第2導電型層(3)側に接続される第1電極(9)と、
前記第1導電型層(2)側に接続される第2電極(10)とを備え、前記第1導電型層(2)と前記第2導電型層(3)とによるPN接合によって構成され、前記第1電極(9)と前記第2電極(10)との間に電流を流すフリーホイールダイオードを備えており、
前記半導体スイッチング素子に対して前記フリーホイールダイオードが並列接続されてなる半導体装置において、
前記フリーホイールダイオードには、前記第2導電型層(3)の表層部に形成され、前記第1導電型層(2)よりも高不純物濃度とされた第1導電型の第1不純物領域(4)が備えられていると共に、該第1不純物領域(4)と前記第1導電型層(2)の間に挟まれた前記第2導電型層(3)の表面にゲート絶縁膜(7)を介して形成されたゲート電極(8)が形成されており、該フリーホイールダイオードに備えられた前記ゲート電極(8)には、該ゲート電極(8)に対してゲート電圧を印加することにより、前記第2導電型層(3)のうち、前記第1不純物領域(4)側から、該第2導電型層(3)を挟んで前記第1不純物領域(4)と反対側に位置する前記第1導電型層(2)に向かう途中位置まで、チャネルを形成する過剰キャリア注入抑制ゲートを構成する第1ゲート電極(8g)が備えられていて、
前記半導体スイッチング素子と前記フリーホイールダイオードは1チップに形成されており、
前記半導体スイッチング素子における前記ドリフト層(2)にて前記フリーホイールダイオードにおける前記第1導電型層を構成し、
前記半導体スイッチング素子における前記ベース領域(3)にて前記フリーホイールダイオードにおける前記第2導電型層を構成し、
前記半導体スイッチング素子における前記第1電極(9)にて前記フリーホイールダイオードにおける前記第1電極を構成し、
前記半導体スイッチング素子における前記第2電極(10)にて前記フリーホイールダイオードにおける前記第2電極を構成し、
前記半導体スイッチング素子における前記第1不純物領域(4)にて前記フリーホイールダイオードにおける前記第1不純物領域を構成しており、
前記半導体スイッチング素子に備えられる前記ゲート電極(8)に、前記第1ゲート電極(8g)が含まれ、
さらに、前記第2不純物領域を構成する第1導電型の半導体基板(1)を有し、
前記ドリフト層(2)は、前記半導体基板(1)上に形成されており、
前記ベース領域(3)は、前記ドリフト層(2)上に形成されており、
前記第1不純物領域(4)は、前記ベース領域(3)の表層部に形成され、
前記第1不純物領域(4)から前記ベース領域(3)を貫通して前記ドリフト層(2)に達するように深さが同じ複数のトレンチ(6)が形成されており、
前記第1ゲート電極(8g)と前記第2ゲート電極(8h)とは、異なる位置に形成された前記トレンチ(6)内に備えられ、
前記半導体スイッチング素子は、前記ベース領域(3)のうち前記第2ゲート電極(8h)が配置された前記トレンチ(6)の側面に位置する部分にチャネルを形成し、前記半導体基板(1)の垂直方向に電流を流す縦型MOSFETであり、
前記第1ゲート電極(8g)が備えられる前記トレンチ(6)の側面に位置する前記ベース領域(3)の不純物濃度は、前記ベース領域(3)の上部よりも深く、かつ、前記ドリフト層(2)の上部よりも浅い位置を中間位置として、該中間位置よりも浅い第1領域(30)と深い第2領域(31)とにおいて異なっており、前記第2領域(31)において前記第1領域(30)よりも不純物濃度が濃くされていることを特徴とする半導体装置。 A first conductivity type drift layer (2);
A second conductivity type base region (3) formed on the first conductivity type drift layer (2);
Formed in the surface layer portion of the base region (3) in the base region (3), spaced apart from the drift layer (2) across the base region (3), and from the drift layer (2) A first impurity region (4) of a first conductivity type having a high impurity concentration;
A gate electrode (8) formed on the surface of the base region (3) sandwiched between the first impurity region (4) and the drift layer (2) via a gate insulating film (7);
A second impurity region (1st or 2nd conductivity type) formed in contact with the drift layer (2), having a higher impurity concentration than the drift layer (2), and spaced from the base region (3). 1) and
A first electrode (9) electrically connected to the first impurity region (4) and the base region (3);
A second electrode (10) electrically connected to the second impurity region (1),
An inverted channel is formed in a portion of the base region (3) located on the opposite side of the gate electrode (8) across the gate insulating film (7), and the first electrode (9) is formed through the channel. ) And the second electrode (10), and a semiconductor switching element having an insulated gate structure for passing a current,
A first conductivity type layer (2);
A second conductivity type layer (3) formed on the first conductivity type layer (2);
A first electrode (9) connected to the second conductivity type layer (3) side;
A second electrode (10) connected to the first conductivity type layer (2) side, and is configured by a PN junction between the first conductivity type layer (2) and the second conductivity type layer (3). And a free wheel diode for passing a current between the first electrode (9) and the second electrode (10),
In the semiconductor device in which the freewheel diode is connected in parallel to the semiconductor switching element,
In the free wheel diode, a first impurity region of a first conductivity type formed in a surface layer portion of the second conductivity type layer (3) and having a higher impurity concentration than the first conductivity type layer (2) ( 4) and a gate insulating film (7) on the surface of the second conductivity type layer (3) sandwiched between the first impurity region (4) and the first conductivity type layer (2). ) Is formed, and a gate voltage is applied to the gate electrode (8) provided in the freewheel diode with respect to the gate electrode (8). Accordingly, the second conductivity type layer (3) is positioned on the opposite side of the first impurity region (4) from the first impurity region (4) side with the second conductivity type layer (3) interposed therebetween. Excess carry to form a channel up to a midpoint toward the first conductivity type layer (2) First gate electrode constituting the injection restraining gate (8 g) is not provided,
The semiconductor switching element and the freewheel diode are formed in one chip,
The drift layer (2) in the semiconductor switching element constitutes the first conductivity type layer in the freewheel diode,
The base region (3) in the semiconductor switching element constitutes the second conductivity type layer in the freewheel diode,
The first electrode (9) in the semiconductor switching element constitutes the first electrode in the freewheel diode,
The second electrode (10) in the semiconductor switching element constitutes the second electrode in the freewheel diode,
The first impurity region (4) in the semiconductor switching element constitutes the first impurity region in the freewheel diode,
The gate electrode (8) provided in the semiconductor switching element includes the first gate electrode (8g),
And a first conductivity type semiconductor substrate (1) constituting the second impurity region,
The drift layer (2) is formed on the semiconductor substrate (1),
The base region (3) is formed on the drift layer (2),
The first impurity region (4) is formed in a surface layer portion of the base region (3),
A plurality of trenches (6) having the same depth are formed from the first impurity region (4) through the base region (3) to reach the drift layer (2),
The first gate electrode (8g) and the second gate electrode (8h) are provided in the trench (6) formed at different positions,
The semiconductor switching element forms a channel in a portion of the base region (3) located on a side surface of the trench (6) where the second gate electrode (8h) is disposed, and the semiconductor substrate (1) It is a vertical MOSFET that allows current to flow in the vertical direction,
The impurity concentration of the base region (3) located on the side surface of the trench (6) provided with the first gate electrode (8g) is deeper than the upper portion of the base region (3), and the drift layer ( 2) The position shallower than the upper part is an intermediate position, and the first area (30) shallower than the intermediate position is different from the deep second area (31), and the first area (31) is different from the first area. semi conductor arrangement characterized in that it is denser impurity concentration than the region (30).
前記第1導電型のドリフト層(2、50)上に形成された第2導電型のベース領域(3、51)と、
前記ベース領域(3、51)内における該ベース領域(3、51)の表層部に形成され、該ベース領域(3、51)を挟んで前記ドリフト層(2、50)から離間して形成され、前記ドリフト層(2、50)より高不純物濃度とされた第1導電型の第1不純物領域(4、52)と、
前記第1不純物領域(4、52)と前記ドリフト層(2、50)の間に挟まれた前記ベース領域(3、51)の表面にゲート絶縁膜(7、55)を介して形成されたゲート電極(8、56)と、
前記ドリフト層(2、50)と接触し、該ドリフト層(2、50)よりも高不純物濃度とされ、前記ベース領域(3、51)から離間して形成された第1または第2導電型の第2不純物領域(1、57)と、
前記第1不純物領域(4、52)および前記ベース領域(3、51)と電気的に接続された第1電極(9、58)と、
前記第2不純物領域(1、57)と電気的に接続された第2電極(10、59)と、を有し、
前記ベース領域(3、51)のうち、前記ゲート絶縁膜(7、55)を挟んで前記ゲート電極(8、56)と反対側に位置する部分に反転型のチャネルを形成し、該チャネルを通じて前記第1電極(9、58)と前記第2電極(10、59)の間に電流を流す絶縁ゲート構造の半導体スイッチング素子を備えていると共に、
第1導電型層(60)と、
前記第1導電型層(60)上に形成された第2導電型層(61)と、
前記第2導電型層(61)側に接続される第1電極(62)と、
前記第1導電型層(60)側に接続される第2電極(63)とを備え、前記第1導電型層(60)と前記第2導電型層(61)とによるPN接合によって構成され、前記第1電極(62)と前記第2電極(63)との間に電流を流すフリーホイールダイオードを備えており、
前記半導体スイッチング素子に対して前記フリーホイールダイオードが並列接続されてなる半導体装置において、
前記フリーホイールダイオードには、前記第2導電型層(61)の表層部に形成され、前記第1導電型層(60)よりも高不純物濃度とされた第1導電型の第1不純物領域(64)が備えられていると共に、該第1不純物領域(64)と前記第1導電型層(60)の間に挟まれた前記第2導電型層(61)の表面にゲート絶縁膜(66)を介して形成されたゲート電極(67)が形成されており、該フリーホイールダイオードに備えられた前記ゲート電極(67)には、該ゲート電極(67)に対してゲート電圧を印加することにより、前記第2導電型層(61)のうち、前記第1不純物領域(64)側から、該第2導電型層(61)を挟んで前記第1不純物領域(64)と反対側に位置する前記第1導電型層(60)に向かう途中位置まで、チャネルを形成する過剰キャリア注入抑制ゲートを構成する第1ゲート電極(67)が備えられていて、
前記半導体スイッチング素子と前記フリーホイールダイオードは別チップに形成されており、
前記フリーホイールダイオードが形成されたチップでは、
前記第1不純物領域(64)から前記第2導電型層(61)を貫通して前記第1導電型層(60)に達するトレンチ(65)が形成されており、
前記第1ゲート電極(67)は前記トレンチ(65)内に備えられ、
前記第1ゲート電極(67)が備えられる前記トレンチ(65)内に形成された前記ゲート絶縁膜(66)は、前記第2導電型層(61)の上部よりも深く、かつ、前記第1導電型層(60)の上部よりも浅い位置を中間位置として、該中間位置よりも深い第1部分(66a)と浅い第2部分(66b)とにおいて厚さが異なっており、前記第1部分(66a)において前記第2部分(66b)よりも厚さが厚くされていることを特徴とする半導体装置。 A drift layer (2, 50) of the first conductivity type;
A second conductivity type base region (3, 51) formed on the first conductivity type drift layer (2, 50);
It is formed in the surface layer portion of the base region (3, 51) in the base region (3, 51), and is formed apart from the drift layer (2, 50) with the base region (3, 51) interposed therebetween. A first impurity region (4, 52) of a first conductivity type having a higher impurity concentration than the drift layer (2, 50);
Formed on the surface of the base region (3, 51) sandwiched between the first impurity region (4, 52) and the drift layer (2, 50) via a gate insulating film (7, 55). A gate electrode (8, 56);
First or second conductivity type that is in contact with the drift layer (2, 50), has a higher impurity concentration than the drift layer (2, 50), and is separated from the base region (3, 51). A second impurity region (1, 57) of
A first electrode (9, 58) electrically connected to the first impurity region (4, 52) and the base region (3, 51);
A second electrode (10, 59) electrically connected to the second impurity region (1, 57),
An inverted channel is formed in a portion of the base region (3, 51) located on the opposite side of the gate electrode (8, 56) with the gate insulating film (7, 55) interposed therebetween. A semiconductor switching element having an insulated gate structure for passing a current between the first electrode (9, 58) and the second electrode (10, 59);
A first conductivity type layer (60);
A second conductivity type layer (61) formed on the first conductivity type layer (60);
A first electrode (62) connected to the second conductivity type layer (61) side;
A second electrode (63) connected to the first conductivity type layer (60) side, and is configured by a PN junction between the first conductivity type layer (60) and the second conductivity type layer (61). And a free wheel diode for passing a current between the first electrode (62) and the second electrode (63),
In the semiconductor device in which the freewheel diode is connected in parallel to the semiconductor switching element,
The free wheel diode has a first impurity region (first conductivity type) formed in a surface layer portion of the second conductivity type layer (61) and having a higher impurity concentration than the first conductivity type layer (60). 64) and a gate insulating film (66) on the surface of the second conductivity type layer (61) sandwiched between the first impurity region (64) and the first conductivity type layer (60). ) Is formed, and a gate voltage is applied to the gate electrode (67) provided to the freewheel diode with respect to the gate electrode (67). Accordingly, the second conductivity type layer (61) is located on the opposite side of the first impurity region (64) from the first impurity region (64) side with the second conductivity type layer (61) interposed therebetween. Up to a midpoint toward the first conductivity type layer (60) First gate electrode constituting the excess carrier injection inhibiting gate which forms a channel (67) have is provided,
The semiconductor switching element and the free wheel diode are formed in separate chips,
In the chip on which the free wheel diode is formed,
A trench (65) is formed from the first impurity region (64) through the second conductivity type layer (61) to reach the first conductivity type layer (60),
The first gate electrode (67) is provided in the trench (65);
The gate insulating film (66) formed in the trench (65) in which the first gate electrode (67) is provided is deeper than the upper part of the second conductivity type layer (61) and the first gate electrode (67). The first portion (66a) deeper than the intermediate position and the shallow second portion (66b) are different in thickness from the position shallower than the upper part of the conductive type layer (60) as the intermediate position. (66a) to thickness than the second portion (66b) is thicker in the semi-conductor device you characterized.
前記第1導電型のドリフト層(2、50)上に形成された第2導電型のベース領域(3、51)と、
前記ベース領域(3、51)内における該ベース領域(3、51)の表層部に形成され、該ベース領域(3、51)を挟んで前記ドリフト層(2、50)から離間して形成され、前記ドリフト層(2、50)より高不純物濃度とされた第1導電型の第1不純物領域(4、52)と、
前記第1不純物領域(4、52)と前記ドリフト層(2、50)の間に挟まれた前記ベース領域(3、51)の表面にゲート絶縁膜(7、55)を介して形成されたゲート電極(8、56)と、
前記ドリフト層(2、50)と接触し、該ドリフト層(2、50)よりも高不純物濃度とされ、前記ベース領域(3、51)から離間して形成された第1または第2導電型の第2不純物領域(1、57)と、
前記第1不純物領域(4、52)および前記ベース領域(3、51)と電気的に接続された第1電極(9、58)と、
前記第2不純物領域(1、57)と電気的に接続された第2電極(10、59)と、を有し、
前記ベース領域(3、51)のうち、前記ゲート絶縁膜(7、55)を挟んで前記ゲート電極(8、56)と反対側に位置する部分に反転型のチャネルを形成し、該チャネルを通じて前記第1電極(9、58)と前記第2電極(10、59)の間に電流を流す絶縁ゲート構造の半導体スイッチング素子を備えていると共に、
第1導電型層(60)と、
前記第1導電型層(60)上に形成された第2導電型層(61)と、
前記第2導電型層(61)側に接続される第1電極(62)と、
前記第1導電型層(60)側に接続される第2電極(63)とを備え、前記第1導電型層(60)と前記第2導電型層(61)とによるPN接合によって構成され、前記第1電極(62)と前記第2電極(63)との間に電流を流すフリーホイールダイオードを備えており、
前記半導体スイッチング素子に対して前記フリーホイールダイオードが並列接続されてなる半導体装置において、
前記フリーホイールダイオードには、前記第2導電型層(61)の表層部に形成され、前記第1導電型層(60)よりも高不純物濃度とされた第1導電型の第1不純物領域(64)が備えられていると共に、該第1不純物領域(64)と前記第1導電型層(60)の間に挟まれた前記第2導電型層(61)の表面にゲート絶縁膜(66)を介して形成されたゲート電極(67)が形成されており、該フリーホイールダイオードに備えられた前記ゲート電極(67)には、該ゲート電極(67)に対してゲート電圧を印加することにより、前記第2導電型層(61)のうち、前記第1不純物領域(64)側から、該第2導電型層(61)を挟んで前記第1不純物領域(64)と反対側に位置する前記第1導電型層(60)に向かう途中位置まで、チャネルを形成する過剰キャリア注入抑制ゲートを構成する第1ゲート電極(67)が備えられていて、
前記半導体スイッチング素子と前記フリーホイールダイオードは別チップに形成されており、
前記フリーホイールダイオードが形成されたチップでは、
前記第1不純物領域(64)から前記第2導電型層(61)を貫通して前記第1導電型層(60)に達するトレンチ(65)が形成されており、
前記第1ゲート電極(67)は前記トレンチ(65)内に備えられ、
前記第1ゲート電極(67)が備えられる前記トレンチ(65)の側面に位置する前記第2導電型層(61)の不純物濃度は、当該第2導電型層(61)の上部よりも深く、かつ、前記第1導電型層(60)の上部よりも浅い位置を中間位置として、該中間位置よりも浅い第1領域(61a)と深い第2領域(61b)とにおいて異なっており、前記第2領域(61b)において前記第1領域(61a)よりも不純物濃度が濃くされていることを特徴とする半導体装置。 A drift layer (2, 50) of the first conductivity type;
A second conductivity type base region (3, 51) formed on the first conductivity type drift layer (2, 50);
It is formed in the surface layer portion of the base region (3, 51) in the base region (3, 51), and is formed apart from the drift layer (2, 50) with the base region (3, 51) interposed therebetween. A first impurity region (4, 52) of a first conductivity type having a higher impurity concentration than the drift layer (2, 50);
Formed on the surface of the base region (3, 51) sandwiched between the first impurity region (4, 52) and the drift layer (2, 50) via a gate insulating film (7, 55). A gate electrode (8, 56);
First or second conductivity type that is in contact with the drift layer (2, 50), has a higher impurity concentration than the drift layer (2, 50), and is separated from the base region (3, 51). A second impurity region (1, 57) of
A first electrode (9, 58) electrically connected to the first impurity region (4, 52) and the base region (3, 51);
A second electrode (10, 59) electrically connected to the second impurity region (1, 57),
An inverted channel is formed in a portion of the base region (3, 51) located on the opposite side of the gate electrode (8, 56) with the gate insulating film (7, 55) interposed therebetween. A semiconductor switching element having an insulated gate structure for passing a current between the first electrode (9, 58) and the second electrode (10, 59);
A first conductivity type layer (60);
A second conductivity type layer (61) formed on the first conductivity type layer (60);
A first electrode (62) connected to the second conductivity type layer (61) side;
A second electrode (63) connected to the first conductivity type layer (60) side, and is configured by a PN junction between the first conductivity type layer (60) and the second conductivity type layer (61). And a free wheel diode for passing a current between the first electrode (62) and the second electrode (63),
In the semiconductor device in which the freewheel diode is connected in parallel to the semiconductor switching element,
The free wheel diode has a first impurity region (first conductivity type) formed in a surface layer portion of the second conductivity type layer (61) and having a higher impurity concentration than the first conductivity type layer (60). 64) and a gate insulating film (66) on the surface of the second conductivity type layer (61) sandwiched between the first impurity region (64) and the first conductivity type layer (60). ) Is formed, and a gate voltage is applied to the gate electrode (67) provided to the freewheel diode with respect to the gate electrode (67). Accordingly, the second conductivity type layer (61) is located on the opposite side of the first impurity region (64) from the first impurity region (64) side with the second conductivity type layer (61) interposed therebetween. Up to a midpoint toward the first conductivity type layer (60) First gate electrode constituting the excess carrier injection inhibiting gate which forms a channel (67) have is provided,
The semiconductor switching element and the free wheel diode are formed in separate chips,
In the chip on which the free wheel diode is formed,
A trench (65) is formed from the first impurity region (64) through the second conductivity type layer (61) to reach the first conductivity type layer (60),
The first gate electrode (67) is provided in the trench (65);
The impurity concentration of the second conductivity type layer (61) located on the side surface of the trench (65) provided with the first gate electrode (67) is deeper than the upper portion of the second conductivity type layer (61). Further, the first region (61a) shallower than the intermediate position is different from the deeper second region (61b) with the position shallower than the upper portion of the first conductivity type layer (60) as an intermediate position, semi conductor arrangement you characterized in that the impurity concentration is darker than the first region in the second region (61b) (61a).
前記フリーホイールダイオードをダイオード動作させているタイミングから、前記半導体スイッチング素子をオンさせるタイミングへの切り替えの際に、前記半導体スイッチング素子をオンさせる前に、前記第1ゲート電極(8c、8e、8g、56c、67)に対してゲート電圧を印加することにより、前記第2導電型層(3、51、61)のうち前記ゲート絶縁膜(7、55、66)を挟んで前記第1ゲート電極(8c、8e、8g、56c、67)と対向する部分に反転層(12)を形成することを特徴とする半導体装置の制御方法。 A method for controlling a semiconductor device according to any one of claims 11 to 36 , comprising:
The first gate electrode ( 8c, 8e, 8g) is turned on before the semiconductor switching element is turned on at the time of switching from the timing at which the freewheeling diode is operated to the timing at which the semiconductor switching element is turned on. , 5 6c, by applying the gate voltage to 67), the first gate across the gate insulating film (7,55,66) of the second conductivity type layer (3,51,61) A method of controlling a semiconductor device, comprising forming an inversion layer (12) in a portion facing an electrode ( 8c, 8e, 8g , 56c, 67).
前記第1導電型のドリフト層(2、50)上に形成された第2導電型のベース領域(3、51)と、
前記ベース領域(3、51)内における該ベース領域(3、51)の表層部に形成され、該ベース領域(3、51)を挟んで前記ドリフト層(2、50)から離間して形成され、前記ドリフト層(2、50)より高不純物濃度とされた第1導電型の第1不純物領域(4、52)と、
前記第1不純物領域(4、52)と前記ドリフト層(2、50)の間に挟まれた前記ベース領域(3、51)の表面にゲート絶縁膜(7、55)を介して形成されたゲート電極(8、56)と、
前記ドリフト層(2、50)と接触し、該ドリフト層(2、50)よりも高不純物濃度とされ、前記ベース領域(3、51)から離間して形成された第1または第2導電型の第2不純物領域(1、57)と、
前記第1不純物領域(4、52)および前記ベース領域(3、51)と電気的に接続された第1電極(9、58)と、
前記第2不純物領域(1、57)と電気的に接続された第2電極(10、59)と、を有し、
前記ベース領域(3、51)のうち、前記ゲート絶縁膜(7、55)を挟んで前記ゲート電極(8、56)と反対側に位置する部分に反転型のチャネルを形成し、該チャネルを通じて前記第1電極(9、58)と前記第2電極(10、59)の間に電流を流す絶縁ゲート構造の半導体スイッチング素子を備えていると共に、
第1導電型層(2、50)と、
前記第1導電型層(2、50)上に形成された第2導電型層(3、51)と、
前記第2導電型層(3、51)側に接続される第1電極(9、58)と、
前記第1導電型層(2、50)側に接続される第2電極(10、59)とを備え、前記第1導電型層(2、50)と前記第2導電型層(3、51)とによるPN接合によって構成され、前記第1電極(9、58)と前記第2電極(10、59)との間に電流を流すフリーホイールダイオードを備えており、
前記半導体スイッチング素子に対して前記フリーホイールダイオードが並列接続されてなる半導体装置において、
前記フリーホイールダイオードには、前記第2導電型層(3、51)の表層部に形成され、前記第1導電型層(2、50)よりも高不純物濃度とされた第1導電型の第1不純物領域(4、52)が備えられていると共に、該第1不純物領域(4、52)と前記第1導電型層(2、50)の間に挟まれた前記第2導電型層(3、51)の表面にゲート絶縁膜(7、55)を介して形成されたゲート電極(8、56)が形成されており、該フリーホイールダイオードに備えられた前記ゲート電極(8、56)には、該ゲート電極(8、56)に対してゲート電圧を印加することにより、前記第2導電型層(3、51)のうち、前記第1不純物領域(4、52)側から、該第2導電型層(3、51)を挟んで前記第1不純物領域(4、52)と反対側に位置する前記第1導電型層(2、50)に向かう途中位置まで、チャネルを形成する過剰キャリア注入抑制ゲートを構成する第1ゲート電極(8c、56c)が備えられていて、
前記半導体スイッチング素子と前記フリーホイールダイオードは1チップに形成されており、
前記半導体スイッチング素子における前記ドリフト層(2、50)にて前記フリーホイールダイオードにおける前記第1導電型層を構成し、
前記半導体スイッチング素子における前記ベース領域(3、51)にて前記フリーホイールダイオードにおける前記第2導電型層を構成し、
前記半導体スイッチング素子における前記第1電極(9、58)にて前記フリーホイールダイオードにおける前記第1電極を構成し、
前記半導体スイッチング素子における前記第2電極(10、59)にて前記フリーホイールダイオードにおける前記第2電極を構成し、
前記半導体スイッチング素子における前記第1不純物領域(4、52)にて前記フリーホイールダイオードにおける前記第1不純物領域を構成しており、
前記半導体スイッチング素子に備えられる前記ゲート電極(8、56)に、前記第1ゲート電極(8c、56c)が含まれ、
前記第1ゲート電極(8c、56c)は、前記ゲート絶縁膜(7、55)を挟んで前記第1不純物領域(4、52)から前記ベース領域(3、51)の途中位置と対向する場所まで形成され、
さらに、前記ゲート電極(8、56)は、
前記ゲート絶縁膜(7、55)を挟んで前記ベース領域(3、51)の途中位置から前記ドリフト層(2、50)と対向する場所まで形成されている第2ゲート電極(8b、56b)を有し、
前記第1ゲート電極(8a、56a)および前記第2ゲート電極(8b、56b)は、異なる仕事関数の材料で構成され、仕事関数差に基づいて、前記第1電極(8a、56a)に対して印加したゲート電圧が前記第2ゲート電極(8b、56b)にも印加されるように構成されていることを特徴とする半導体装置。 A drift layer (2, 50) of the first conductivity type;
A second conductivity type base region (3, 51) formed on the first conductivity type drift layer (2, 50);
It is formed in the surface layer portion of the base region (3, 51) in the base region (3, 51), and is formed apart from the drift layer (2, 50) with the base region (3, 51) interposed therebetween. A first impurity region (4, 52) of a first conductivity type having a higher impurity concentration than the drift layer (2, 50);
Formed on the surface of the base region (3, 51) sandwiched between the first impurity region (4, 52) and the drift layer (2, 50) via a gate insulating film (7, 55). A gate electrode (8, 56);
First or second conductivity type that is in contact with the drift layer (2, 50), has a higher impurity concentration than the drift layer (2, 50), and is separated from the base region (3, 51). A second impurity region (1, 57) of
A first electrode (9, 58) electrically connected to the first impurity region (4, 52) and the base region (3, 51);
A second electrode (10, 59) electrically connected to the second impurity region (1, 57),
An inverted channel is formed in a portion of the base region (3, 51) located on the opposite side of the gate electrode (8, 56) with the gate insulating film (7, 55) interposed therebetween. A semiconductor switching element having an insulated gate structure for passing a current between the first electrode (9, 58) and the second electrode (10, 59);
A first conductivity type layer (2, 50);
A second conductivity type layer (3, 51) formed on the first conductivity type layer (2, 50);
A first electrode (9, 58) connected to the second conductivity type layer (3, 51) side;
And a second electrode (10, 59) connected to the first conductivity type layer (2, 50) side, the first conductivity type layer (2, 50) and the second conductivity type layer (3, 51). ), And a free wheel diode for passing a current between the first electrode (9, 58) and the second electrode (10, 59),
In the semiconductor device in which the freewheel diode is connected in parallel to the semiconductor switching element,
The freewheel diode is formed in a surface layer portion of the second conductivity type layer (3, 51) and has a first conductivity type first impurity having a higher impurity concentration than the first conductivity type layer (2, 50). One impurity region (4, 52) is provided, and the second conductivity type layer (sandwiched between the first impurity region (4, 52) and the first conductivity type layer (2, 50)) 3, 51) is formed with a gate electrode (8, 56) formed through a gate insulating film (7, 55), and the gate electrode (8, 56) provided in the freewheel diode. By applying a gate voltage to the gate electrode (8, 56), the second conductivity type layer (3, 51), from the first impurity region (4, 52) side, Opposite to the first impurity region (4, 52) across the second conductivity type layer (3, 51) To a position en route to the first conductive layer disposed (2, 50), a first gate electrode (8c, 56c) constituting the excess carrier injection inhibiting gate which forms a channel is not provided,
The semiconductor switching element and the freewheel diode are formed in one chip,
The drift layer (2, 50) in the semiconductor switching element constitutes the first conductivity type layer in the freewheel diode,
The base region (3, 51) in the semiconductor switching element constitutes the second conductivity type layer in the freewheel diode,
The first electrode (9, 58) in the semiconductor switching element constitutes the first electrode in the freewheel diode,
The second electrode (10, 59) in the semiconductor switching element constitutes the second electrode in the freewheel diode,
The first impurity region (4, 52) in the semiconductor switching element constitutes the first impurity region in the freewheel diode,
The gate electrode (8, 56) provided in the semiconductor switching element includes the first gate electrode (8c, 56c),
The first gate electrode (8c, 56c) is located opposite to the middle position of the base region (3, 51) from the first impurity region (4, 52) with the gate insulating film (7, 55) interposed therebetween. Formed up to
Furthermore, the gate electrode (8, 56)
Second gate electrodes (8b, 56b) formed from a midpoint of the base region (3, 51) to a position facing the drift layer (2, 50) with the gate insulating film (7, 55) interposed therebetween. Have
The first gate electrode (8a, 56a) and the second gate electrode (8b, 56b) are made of materials having different work functions, and based on the work function difference, the first electrode (8a, 56a) semi conductor arrangement you characterized in that it is configured so that the gate voltage applied also applied to the second gate electrode (8b, 56b) Te.
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