JP5848619B2 - Semiconductor device and manufacturing method of semiconductor device - Google Patents
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Description
本発明は、半導体装置および半導体装置の製造方法に関し、特に縦型ゲート構造を有するトランジスタを備える半導体装置および半導体装置の製造方法に関する。 The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device, and more particularly to a semiconductor device including a transistor having a vertical gate structure and a method for manufacturing the semiconductor device.
縦型ゲート構造を有するパワーMOSFET(Metal Oxide Semiconductor Field Effect Transistor)では、基板を掘り込んだトレンチに埋め込まれたゲート電極を備える。このような、縦型ゲート構造を有するトランジスタに関する技術としては、特許文献1に開示されているものが挙げられる。
特許文献1に記載の技術は、ゲート電極と連続して形成されるゲートパッド部が、ゲート電極を形成するための凹溝と同時に設けられる凹部内に形成されるというものである。
A power MOSFET (Metal Oxide Field Effect Effect Transistor) having a vertical gate structure includes a gate electrode embedded in a trench dug in a substrate. As a technique related to such a transistor having a vertical gate structure, one disclosed in Patent Document 1 can be cited.
The technique described in Patent Document 1 is such that a gate pad portion formed continuously with a gate electrode is formed in a concave portion provided simultaneously with a concave groove for forming the gate electrode.
縦型ゲート構造を有するトランジスタに関する技術として、トレンチ内に設けられたゲート電極下にフィールドプレート電極を形成するリサーフ構造がある。リサーフ構造においては、フィールドプレート電極が形成されるトレンチ下部に設けられる絶縁膜を、ゲート電極が形成されるトレンチ上部に設けられる絶縁膜よりも厚くする。
特許文献2では、ゲート電極を埋め込むためのトレンチ内に、ゲート電極と、ゲート電極下に位置するトレンチベースのソース電極と、を形成することで、リサーフ構造を実現している。
As a technique related to a transistor having a vertical gate structure, there is a RESURF structure in which a field plate electrode is formed under a gate electrode provided in a trench. In the RESURF structure, the insulating film provided below the trench where the field plate electrode is formed is thicker than the insulating film provided above the trench where the gate electrode is formed.
In Patent Document 2, a RESURF structure is realized by forming a gate electrode and a trench-based source electrode located under the gate electrode in a trench for embedding the gate electrode.
上述したリサーフ構造では、ゲート電極が形成されるトレンチ上部に設けられる酸化膜をゲート酸化膜として機能させる。このため、トレンチ上部に設けられるゲート酸化膜は、トレンチ下部に設けられるフィールドプレート酸化膜と比較して膜厚が薄くなるように形成される。しかしながら、縦型ゲート構造を有するトランジスタでは、ソース・ドレイン間電圧を印加する際、最外周に位置するトレンチ内に形成された酸化膜に、他の酸化膜と比較して高い電界が発生する。この場合、最外周に位置するトレンチ内に設けられるゲート酸化膜が破壊されるおそれがある。 In the RESURF structure described above, the oxide film provided on the upper part of the trench where the gate electrode is formed functions as a gate oxide film. For this reason, the gate oxide film provided in the upper part of the trench is formed so as to be thinner than the field plate oxide film provided in the lower part of the trench. However, in a transistor having a vertical gate structure, when a source-drain voltage is applied, a higher electric field is generated in an oxide film formed in a trench located at the outermost periphery than other oxide films. In this case, the gate oxide film provided in the trench located on the outermost periphery may be destroyed.
特許文献2では、最外周に位置するトレンチにおいてのみ、トレンチ内に形成される酸化膜の膜厚を一定としている。すなわち、最外周に位置するトレンチ内のゲート酸化膜の膜厚を厚くして、当該ゲート酸化膜の破壊を抑制している。
しかしながら、この場合、最外周に位置するトレンチ内のゲート酸化膜の膜厚と、他のトレンチ内に設けられるゲート酸化膜の膜厚が異なることとなる。このため、最外周に位置するトレンチ内のゲート酸化膜と、他のトレンチ内に設けられるゲート酸化膜は、異なる工程により形成されることが必要となる。従って、半導体装置の製造工程が煩雑となる。
その他の課題と新規な特徴は、本発明書の記述及び添付図面から明らかになるであろう。
In Patent Document 2, the thickness of the oxide film formed in the trench is constant only in the trench located at the outermost periphery. That is, the thickness of the gate oxide film in the trench located at the outermost periphery is increased to suppress the breakdown of the gate oxide film.
However, in this case, the film thickness of the gate oxide film in the outermost trench is different from the film thickness of the gate oxide film provided in the other trench. For this reason, the gate oxide film in the trench located at the outermost periphery and the gate oxide film provided in another trench need to be formed by different processes. Accordingly, the manufacturing process of the semiconductor device becomes complicated.
Other problems and novel features will become apparent from the description of the present invention and the accompanying drawings.
本発明によれば、第1導電型の半導体基板と、
前記半導体基板の一面側に埋め込まれ、かつ第1方向に配列された複数の第1ゲート電極と、
前記半導体基板の前記一面側に埋め込まれ、かつ前記第1方向において前記複数の第1ゲート電極の外側に位置する第2ゲート電極と、
前記第1ゲート電極の側面を覆う第1ゲート絶縁膜と、
前記第2ゲート電極の側面を覆う第2ゲート絶縁膜と、
前記第1ゲート電極下に設けられ、かつ前記第1ゲート電極と接続する複数の第1フィールドプレート電極と、
前記第2ゲート電極下に設けられ、かつ前記第2ゲート電極と接続する第2フィールドプレート電極と、
前記第1フィールドプレート電極の側面および下面を覆い、かつ前記第1ゲート絶縁膜よりも膜厚が大きい第1フィールドプレート絶縁膜と、
前記第2フィールドプレート電極の側面および下面を覆い、かつ前記第2ゲート絶縁膜よりも膜厚が大きい第2フィールドプレート絶縁膜と、
前記半導体基板の前記一面上に設けられたソース電極と、
前記半導体基板の前記一面とは反対の他面上に設けられたドレイン電極と、
前記複数の第1ゲート電極それぞれの間、および前記第2ゲート電極と前記第2ゲート電極に隣接する前記第1ゲート電極との間に設けられた、前記第1導電型と異なる第2導電型のベース拡散層と、
前記ベース拡散層上に設けられ、かつ前記ソース電極と接続する前記第1導電型のソース拡散層と、
前記第2ゲート電極に隣接し、かつ前記第2ゲート電極からみて前記ベース拡散層とは反対側に設けられた前記第2導電型の最外周拡散層と、
を備え、
前記最外周拡散層は、前記ソース電極と接続していない半導体装置が提供される。
According to the present invention, a first conductivity type semiconductor substrate;
A plurality of first gate electrodes embedded in one surface of the semiconductor substrate and arranged in a first direction;
A second gate electrode embedded on the one surface side of the semiconductor substrate and positioned outside the plurality of first gate electrodes in the first direction;
A first gate insulating film covering a side surface of the first gate electrode;
A second gate insulating film covering a side surface of the second gate electrode;
A plurality of first field plate electrodes provided under the first gate electrode and connected to the first gate electrode;
A second field plate electrode provided under the second gate electrode and connected to the second gate electrode;
A first field plate insulating film covering a side surface and a lower surface of the first field plate electrode and having a thickness larger than that of the first gate insulating film;
A second field plate insulating film that covers a side surface and a lower surface of the second field plate electrode and has a thickness larger than that of the second gate insulating film;
A source electrode provided on the one surface of the semiconductor substrate;
A drain electrode provided on the other surface opposite to the one surface of the semiconductor substrate;
A second conductivity type different from the first conductivity type provided between each of the plurality of first gate electrodes and between the second gate electrode and the first gate electrode adjacent to the second gate electrode. A base diffusion layer of
A source diffusion layer of the first conductivity type provided on the base diffusion layer and connected to the source electrode;
An outermost peripheral diffusion layer of the second conductivity type provided adjacent to the second gate electrode and on the opposite side of the base diffusion layer as viewed from the second gate electrode;
With
A semiconductor device in which the outermost peripheral diffusion layer is not connected to the source electrode is provided.
また、本発明によれば、第1導電型の半導体基板に、第1方向に配列された複数の溝を形成する工程と、
前記溝の側面の下側部分および前記溝の底面にフィールドプレート絶縁膜を形成するとともに、前記溝の側面の上側部分に前記フィールドプレート絶縁膜よりも膜厚が小さいゲート絶縁膜を形成する工程と、
前記溝内にゲート電極、および前記ゲート電極下に位置し、かつ前記ゲート電極と接続するフィールドプレート電極を形成する工程と、
前記半導体基板に前記第1導電型と異なる第2導電型の不純物を導入することにより、各前記ゲート電極間にベース拡散層を形成するとともに、前記第1方向において最も外側に位置する前記ゲート電極と隣接し、かつ前記第1方向において前記複数のゲート電極の外側に位置する最外周拡散層を形成する工程と、
前記半導体基板に前記第1導電型の不純物を導入して、前記ベース拡散層上にソース拡散層を形成する工程と、
前記半導体基板上に、前記ソース拡散層と接続し、かつ前記最外周拡散層とは接続しないソース電極を形成する工程と、
を備える半導体装置の製造方法が提供される。
According to the present invention, the step of forming a plurality of grooves arranged in the first direction in the first conductivity type semiconductor substrate;
Forming a field plate insulating film on a lower portion of the side surface of the groove and a bottom surface of the groove, and forming a gate insulating film having a thickness smaller than that of the field plate insulating film on an upper portion of the side surface of the groove; ,
Forming a gate electrode in the trench, and a field plate electrode located under the gate electrode and connected to the gate electrode;
A base diffusion layer is formed between the gate electrodes by introducing an impurity of a second conductivity type different from the first conductivity type into the semiconductor substrate, and the gate electrode located on the outermost side in the first direction And forming an outermost peripheral diffusion layer that is adjacent to and located outside the plurality of gate electrodes in the first direction;
Introducing a first conductivity type impurity into the semiconductor substrate to form a source diffusion layer on the base diffusion layer;
Forming a source electrode connected to the source diffusion layer and not connected to the outermost peripheral diffusion layer on the semiconductor substrate;
A method for manufacturing a semiconductor device is provided.
本発明によれば、半導体装置の製造工程を煩雑にすることなく、半導体装置の信頼性向上を図ることができる。 According to the present invention, it is possible to improve the reliability of a semiconductor device without complicating the manufacturing process of the semiconductor device.
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In all the drawings, the same reference numerals are given to the same components, and the description will be omitted as appropriate.
図1は、第1の実施形態に係る半導体装置200を示す断面図である。図2は、図1に示す半導体装置200を示す平面図である。なお、図1は、図2におけるA−A'断面の一部を示している。
本実施形態に係る半導体装置200は、半導体基板10と、複数のゲート電極20と、ゲート電極22と、ゲート絶縁膜120と、ゲート絶縁膜122と、複数のフィールドプレート電極30と、フィールドプレート電極32と、フィールドプレート絶縁膜130と、フィールドプレート絶縁膜132と、ソース電極40と、ドレイン電極42と、ベース拡散層50と、ソース拡散層52と、最外周拡散層54と、を備える。
FIG. 1 is a cross-sectional view showing a
The
半導体基板10は、例えばN型の導電型を有する。複数のゲート電極20は、半導体基板10の一面側に埋め込まれている。また、複数のゲート電極20は、第1方向に配列されている。ゲート電極22は、半導体基板10の一面側に埋め込まれている。また、ゲート電極22は、上記第1方向において複数のゲート電極22の外側に位置する。ゲート絶縁膜120は、ゲート電極20の側面を覆っている。ゲート絶縁膜122は、ゲート電極22の側面を覆っている。
The
複数のフィールドプレート電極30は、ゲート電極20下に設けられている。また、複数のゲート電極20は、ゲート電極20と接続している。フィールドプレート電極32は、ゲート電極22下に設けられている。また、フィールドプレート電極32は、ゲート電極22と接続している。フィールドプレート絶縁膜130は、フィールドプレート電極30の側面および下面を覆っている。また、フィールドプレート絶縁膜130は、ゲート絶縁膜120よりも膜厚が大きい。フィールドプレート絶縁膜132は、フィールドプレート電極32の側面および下面を覆っている。また、フィールドプレート絶縁膜132は、ゲート絶縁膜122よりも膜厚が大きい。
The plurality of
ソース電極40は、半導体基板10の一面上に設けられている。ドレイン電極42は、半導体基板10の一面とは反対の他面上に設けられている。ベース拡散層50は、複数のゲート電極22それぞれの間、およびゲート電極22に隣接するゲート電極20とゲート電極22との間に設けられている。また、ベース拡散層50は、P型の導電型を有する。ソース拡散層52は、ベース拡散層50上に設けられており、ソース電極40と接続する。また、ソース拡散層52は、N型の導電型を有する。最外周拡散層54は、ゲート電極22に隣接し、かつゲート電極22からみてベース拡散層50とは反対側に設けられている。また、最外周拡散層54は、P型の導電型を有する。さらに、最外周拡散層54は、ソース電極40と接続していない。
なお、半導体装置200が有する各構成の導電型は、本実施形態に示すものと反対のものであってもよい。
以下、本実施形態に係る半導体装置200の構成について詳細に説明する。
The
Note that the conductivity type of each component included in the
Hereinafter, the configuration of the
図1に示すように、本実施形態に係る半導体装置200は、複数のセル60および最外周セル62を備えている。以下、本明細書において、セル60および最外周セル62からなる領域を、トランジスタ形成領域とも呼ぶ。
本実施形態に係る半導体装置200において、半導体基板10は、例えばシリコン基板である。また、半導体基板10は、例えばN型の導電型を有する。半導体基板10は、半導体基板10に設けられる他の構成とともに、半導体チップを構成する。
図1に示すように、半導体基板10は、N型領域12と、N型領域12上に設けられたN型領域14と、からなる。N型領域14は、例えばN型領域12よりも不純物濃度が高い。
半導体基板10上、ゲート電極20上、およびゲート電極22上には、絶縁膜140が設けられている。絶縁膜140は、例えばシリコン酸化膜等により構成される。
As shown in FIG. 1, the
In the
As shown in FIG. 1, the
An insulating
図1および図2に示すように、半導体基板10の一面側には、複数のゲート電極20が設けられている。複数のゲート電極20は、第1方向に配列される。本実施形態において、複数のゲート電極20は、例えば図2中Y方向に配列される。なお、図1および図2は、半導体装置200の構成を模式的に示す図である。このため、ゲート電極20の数は、図2に示すものに限られない。
ゲート電極20は、半導体基板10に形成されたトレンチ70内に埋め込まれている。また、ゲート電極20は、例えば図2中X方向に延伸するように設けられる。
ゲート電極20は、例えばポリシリコン等により構成される。
As shown in FIGS. 1 and 2, a plurality of
The
The
図1および図2に示すように、半導体基板10の一面側には、ゲート電極22が設けられている。ゲート電極22は、第1方向において複数のゲート電極20の外側に設けられる。すなわち、ゲート電極22は、複数のゲート電極20のうち第1方向において最も外側に位置するゲート電極20の外側に設けられる。
本実施形態において、ゲート電極22は、例えば図2中Y方向において複数のゲート電極20の両外側に設けられる。本実施形態において、ゲート電極22は、例えば複数のゲート電極20の図2中上方および図2中下方に設けられる。
ゲート電極22は、半導体基板10に形成されたトレンチ72内に埋め込まれている。また、ゲート電極22は、半導体基板10の平面内において第1方向に垂直な第2方向に延伸するように設けられる。本実施形態において、ゲート電極22は、例えば図2中X方向に延伸するように設けられる。なお、ゲート電極22は、例えばゲート電極20と同一の形状を有する。
ゲート電極22は、例えばポリシリコン等により構成される。
ゲート電極20およびゲート電極22の平面形状は、例えば図2中X方向における長さがY方向における長さよりも大きくなるように構成される。
As shown in FIGS. 1 and 2, a
In the present embodiment, the
The
The
The planar shapes of the
図2に示すように、複数のゲート電極20およびゲート電極22は、例えば図2中X方向における両端部において、互いに接続している。
また、複数のゲート電極20およびゲート電極22は、ともに図2中Y方向に配列される。この場合、隣接する二つのゲート電極20の間隔、およびゲート電極22とゲート電極22に隣接するゲート電極20との間隔は、例えば互いに一定である。
As shown in FIG. 2, the plurality of
The plurality of
図3は、図1に示す半導体装置200を示す平面図であって、図2よりも上層における構造を示している。
図3に示すように、半導体装置200は、ゲート配線24を備えている。ゲート配線24は、ゲート電極20およびゲート電極22が設けられる層よりも上層に設けられている。ゲート電極20およびゲート電極22は、ゲート配線24を介して外部の電源と接続する。
図3に示すように、ゲート配線24は、例えば後述するソース電極40と同層に設けられる。また、ゲート配線24は、例えばソース電極40を囲むように設けられる。
FIG. 3 is a plan view showing the
As shown in FIG. 3, the
As shown in FIG. 3, the
図2に示すように、半導体装置200は、ゲート電極20およびゲート電極22の周囲に設けられたゲート配線28を備えている。ゲート配線28を埋め込むための溝は、例えば溝80(図5参照)と連続して設けられる。すなわち、ゲート配線28を埋め込むトレンチは、例えばトレンチ70およびトレンチ72と連続して設けられる。
ゲート配線28は、ゲート電極20およびゲート電極22と同様に、例えば半導体基板10に設けられたトレンチに埋め込まれている。また、ゲート配線28は、例えばゲート電極20およびゲート電極22の四方に連続して設けられ、ゲート電極20およびゲート電極22を囲む。
また、図2に示すように、半導体装置200は、ゲート配線28上に設けられたゲートコンタクト26を備えている。ゲートコンタクト26は、絶縁膜140中に形成される。
ゲート配線28は、ゲート配線28上に設けられたゲートコンタクト26を介してゲート配線24と接続する。また、ゲート電極20およびゲート電極22は、例えばゲート電極20およびゲート電極22の延伸方向において、ゲート配線28と接続している。このため、ゲート電極20およびゲート電極22は、ゲート配線24と接続することとなる。なお、ゲート配線28は、トランジスタ形成領域外に位置しており、セル60や最外周セル62を構成しない。また、図2中Y方向において、隣接する二つのゲート電極20の間隔は、例えばゲート電極22とゲート電極22に隣接するゲート配線28との間隔よりも小さい。
As shown in FIG. 2, the
Similarly to the
As shown in FIG. 2, the
The
図4は、図1に示す半導体装置200の変形例を示す平面図であって、図2に対応している。図4に示すように、半導体装置200において、ゲート配線28は、ゲート電極20およびゲート電極22を囲むように形成されていなくともよい。本変形例において、ゲート配線28は、例えばゲート電極20およびゲート電極22の延伸方向における両端側のみに設けられている。この場合、ゲート配線28は、例えばゲート電極20およびゲート電極22の延伸方向と垂直な方向に延伸するよう設けられる。なお、図4に示される構成は、図4中Y方向において最外周セル62の外側にゲート配線28および後述する拡散層56が形成されていない点が、図2に示される構成と異なる。しかし、図4中Y方向における最外周セル62の外側の断面図は、図1に示される断面図と実質的に同一である。
FIG. 4 is a plan view showing a modification of the
図1に示すように、ゲート絶縁膜120は、ゲート電極20の側面を覆っている。ゲート絶縁膜120は、半導体基板10に形成されたトレンチ70の側面の上側部分に形成されている。ゲート絶縁膜120は、例えばシリコン酸化膜等により構成される。
また、図1に示すように、ゲート絶縁膜122は、ゲート電極22の側面を覆っている。ゲート絶縁膜122、半導体基板10に形成されたトレンチ72の側面の上側部分に形成されている。ゲート絶縁膜122は、例えばシリコン酸化膜等により構成される。
ゲート絶縁膜120およびゲート絶縁膜122は、例えば互いに膜厚が等しい。ゲート絶縁膜120およびゲート絶縁膜122の膜厚は、例えば1nm以上100nm以下である。また、ゲート絶縁膜120およびゲート絶縁膜122の膜厚は、後述するフィールドプレート絶縁膜130およびフィールドプレート絶縁膜132の膜厚の0.01倍以上0.8倍以下である。
なお、図2では、ゲート絶縁膜120およびゲート絶縁膜122の表示を省略している。
As shown in FIG. 1, the
As shown in FIG. 1, the
For example, the
Note that the display of the
図1に示すように、複数のフィールドプレート電極30は、それぞれ各ゲート電極20の下に設けられる。また、複数のフィールドプレート電極30は、それぞれ各ゲート電極20と接続している。
フィールドプレート電極30は、例えばゲート電極20と一体として形成される。また、フィールドプレート電極30は、例えばゲート電極20と同様に図2中Y方向に延伸する形状に設けられる(図示せず)。本実施形態において、フィールドプレート電極30は、ゲート電極20と同じ材料により構成され、例えばポリシリコン等により構成される。なお、フィールドプレート電極30は、ゲート電極20と異なる材料により構成されてもよい。
As shown in FIG. 1, the plurality of
The
また、図1に示すように、フィールドプレート電極32は、ゲート電極22の下に設けられる。また、フィールドプレート電極32は、ゲート電極22と接続している。
フィールドプレート電極32は、例えばゲート電極22と一体として形成される。また、フィールドプレート電極32は、例えばゲート電極22と同様に図2中Y方向に延伸する形状に設けられる(図示せず)。本実施形態において、フィールドプレート電極32は、ゲート電極22と同じ材料により構成され、例えばポリシリコン等により構成される。なお、フィールドプレート電極32は、ゲート電極22と異なる材料により構成されてもよい。
なお、フィールドプレート電極30およびフィールドプレート電極32の形状は、例えば互いに同一である。
また、フィールドプレート電極は、例えばゲート配線28の下にも設けられる。ゲート配線28下に設けられるフィールドプレート電極は、例えばゲート配線28と一体として形成される。
In addition, as shown in FIG. 1, the
The
The shape of the
The field plate electrode is also provided under the
図1に示すように、フィールドプレート絶縁膜130は、フィールドプレート電極30の側面および下面を覆っている。また、フィールドプレート絶縁膜130は、ゲート絶縁膜120よりも膜厚が大きい。フィールドプレート絶縁膜130は、例えばシリコン酸化膜等により構成される。
また、図1に示すように、フィールドプレート絶縁膜132は、フィールドプレート電極32の側面および下面を覆っている。また、フィールドプレート絶縁膜132は、ゲート絶縁膜122よりも膜厚が大きい。フィールドプレート絶縁膜132は、例えばシリコン酸化膜等により構成される。
フィールドプレート絶縁膜130およびフィールドプレート絶縁膜132は、例えば互いに膜厚が等しい。フィールドプレート絶縁膜130およびフィールドプレート絶縁膜132の膜厚は、例えば10nm以上1000nm以下である。
なお、後述するように、ゲート絶縁膜122およびフィールドプレート絶縁膜132は、それぞれゲート絶縁膜120およびフィールドプレート絶縁膜130と同一の工程により設けられる。また、ゲート電極22およびフィールドプレート電極32は、ゲート電極20およびフィールドプレート電極30と同一の工程により設けられる。さらに、ゲート配線28およびゲート配線28下に設けられるフィールドプレート電極についても、ゲート電極20およびフォールドプレート電極30と同一の工程により設けられる。
As shown in FIG. 1, the field
Further, as shown in FIG. 1, the field
For example, the field
As will be described later, the
図1に示すように、ソース電極40は、絶縁膜140を介して半導体基板10の一面上に設けられている。また、絶縁膜140中には、複数のソースコンタクト44が設けられている。ソース電極40は、複数のソースコンタクト44を介して、後述する各ソース拡散層52と接続している。
また、ソースコンタクト44は、ソース拡散層52を貫通するように設けられる。このため、ソース電極40は、ソースコンタクト44を介してベース拡散層50とも接続する。
なお、ゲート電極22に隣接するゲート電極20とゲート電極22との間に設けられたベース拡散層50上には、ソース拡散層52が設けられていない。このため、当該ベース拡散層50上に設けられたソースコンタクト44は、ベース拡散層50のみとソース電極40とを接続することとなる。
また、図1に示すように、半導体基板10の他面上には、ドレイン電極42が設けられている。ドレイン電極42は、N型領域12と接続している。
As shown in FIG. 1, the
The
Note that the
As shown in FIG. 1, a
図1および図2に示すように、複数のゲート電極20それぞれの間、およびゲート電極22とゲート電極22に隣接するゲート電極20との間には、ベース拡散層50が設けられている。ベース拡散層50は、例えばP型の導電型を有する。
複数のゲート電極20それぞれの間に設けられたベース拡散層50は、ゲート絶縁膜120を介してゲート電極20に隣接する。また、ゲート電極22とゲート電極22に隣接するゲート電極20との間に設けられたベース拡散層50は、ゲート絶縁膜120を介してゲート電極20に隣接し、かつゲート絶縁膜122を介してゲート電極22に隣接する。
複数のベース拡散層50は、ゲート電極20によって互いに離間している。また、ベース拡散層50の深さは、例えばゲート電極20およびゲート電極22が半導体基板10へ埋め込まれる深さよりも浅い。
As shown in FIGS. 1 and 2, a
The
The plurality of base diffusion layers 50 are separated from each other by the
図1に示すように、ベース拡散層50上には、ソース拡散層52が設けられている。ソース拡散層52は、ソースコンタクト44を介してソース電極40と接続している。ソース拡散層52は、例えばN型の導電型を有する。
ゲート電極22とゲート電極22に隣接するゲート電極20との間に設けられたベース拡散層50上には、例えばソース拡散層52が設けられていない。なお、ゲート電極22とゲート電極22に隣接するゲート電極20との間に設けられたベース拡散層50上に、ソース拡散層52が設けられていてもよい。
As shown in FIG. 1, a
For example, the
本実施形態においては、ゲート電極20、ソース電極40、ドレイン電極42、N型領域12、N型領域14、ならびに隣接するトレンチ70間に設けられたベース拡散層50およびソース拡散層52、によりセル60が構成される。すなわち、本実施形態に係る半導体装置200は、縦型ゲート構造を有するトランジスタである複数のセル60を備えている。複数のセル60は、パワーMOSFETを構成する。このため、半導体装置200は、例えば車両等に用いられる電子装置に使用される。
In the present embodiment, a cell is formed by the
ベース拡散層50、および当該ベース拡散層50上に設けられるソース拡散層52は、これらの両側に設けられた二つのゲート電極20とともに、セル60を形成する。例えばゲート電極20に電圧が印加されることにより、ベース拡散層50のうちゲート絶縁膜120近傍の領域において、チャネルが形成される。
また、N型領域14のうち隣接するトレンチ70間に位置する部分は、ドリフト領域として機能する。ソース電極40とドレイン電極42との間に電圧を印加した際、N型領域14とP型のベース拡散層50により形成されるPN接合からN型領域14へ延びる空乏層により、当該PN接合に係る高電圧がブロックされる。このため、当該PN接合におけるブレークダウン耐圧を向上させることが可能となる。
The
Further, a portion of the N-
本実施形態における半導体装置200は、ゲート電極20下に設けられたフィールドプレート電極30を備えている。この場合、ゲート電極20の下端における電解集中が抑制されるため、ゲート電極20およびフィールドプレート電極30を埋め込むトレンチ70に沿って電位勾配は均一となる。これにより、N型領域14は、隣接するトレンチ70間に位置する領域において、空乏化しやすくなる。このため、ソース電極40とドレイン電極42との間に電圧が印加された際に、N型領域14とベース拡散層50との間のPN接合からN型領域14へ延びる空乏層の幅を増大させることができる。従って、当該PN接合におけるブレークダウン耐圧の向上を図ることができる。
さらに、この場合、N型領域14の不純物濃度を高濃度としても、PN接合からN型領域14へ延びる空乏層幅を十分に維持することができる。すなわち、当該PN接合において、高いブレークダウン耐圧を維持することができる。従って、N型領域14の不純物濃度を高濃度化して、セル60のオン抵抗Ronを低減することが可能となる。
The
Furthermore, in this case, even if the impurity concentration of the N-
本実施形態においては、ゲート電極22に隣接するゲート電極20、ゲート電極22、ソース電極40、ドレイン電極42、N型領域12、N型領域14、ならびにトレンチ70とトレンチ72との間に設けられたベース拡散層50、により最外周セル62が形成される。このように、本実施形態において、最外周セル62はソース拡散層52を有していない。なお、最外周セル62は、ソース拡散層52を有していてもよい。この場合、最外周セル62を、トランジスタとして機能させることができる。
In the present embodiment, the
パワーMOSFETを構成する半導体装置では、大面積ウェル等の特定のウェルへ少数キャリアが蓄積してしまうことがある。このような場合において、蓄積されたキャリアが転流すると、この特定のウェルにおいて寄生バイポーラトランジスタがオンし、大電流が流れるおそれがある。この場合、セルの破壊等が引き起こされ、半導体装置の信頼性は低下してしまう。
本実施形態における最外周セル62は、ソース拡散層52を有していない。このため、最外周セル62のベース拡散層50に接続するソースコンタクト44により、ウェルに蓄積される少数キャリアをソース電極40へ引き抜くことができる。これにより、特定のウェルに少数キャリアが蓄積されることを抑制し、大電流が流れてしまうことを防止することができる。
In a semiconductor device constituting a power MOSFET, minority carriers may accumulate in a specific well such as a large area well. In such a case, when the accumulated carriers commutate, the parasitic bipolar transistor is turned on in this specific well, and a large current may flow. In this case, destruction of the cell or the like is caused, and the reliability of the semiconductor device is lowered.
The outermost
また、最外周セル62においても、セル60と同様に、ブレークダウン耐圧の向上およびオン抵抗Ronの低減を図ることが可能である。
Also in outermost
図1、図2および図4に示すように、半導体装置200は、ゲート電極22に隣接し、かつゲート電極22からみてベース拡散層50とは反対側に設けられた最外周拡散層54を備える。最外周拡散層54は、例えばP型の導電型を有する。また、最外周拡散層54は、ソース電極40と接続していない。なお、最外周拡散層54は、例えばゲート絶縁膜122と接するように設けられる。
本実施形態において、最外周拡散層54は、例えば電気的にフローティングである。このため、最外周拡散層54の電位は、ソース電極40の電位以上であってドレイン電極42の電位以下となる。なお、本明細書において、電気的にフローティングであるとは、いずれの外部電源とも接続していないことを意味する。
最外周拡散層54は、例えばベース拡散層50と同一の工程により設けられる。このため、最外周拡散層54は、例えばベース拡散層50と同一の深さを有する。また、最外周拡散層54は、例えばベース拡散層50と同一の不純物濃度を有する。また、最外周拡散層54は、一面側である半導体基板10表面から半導体基板10内部の深さ方向において、例えばベース拡散層50と実質的に同一の不純物濃度プロファイルを有する。
なお、ゲート配線28は、第1方向において、最外周拡散層54からみてゲート電極22とは反対側に設けられている。最外周拡散層54とゲート配線28との間には、半導体基板10の一面まで到達するN型領域14が位置している。
As shown in FIGS. 1, 2, and 4, the
In the present embodiment, the outermost
The outermost
The
最外周セル62の外側、すなわちゲート電極22からみてベース拡散層50が設けられている側とは反対側における領域には、セル60や最外周セル62のようなセル構造が形成されない。この場合、最外周セル62の外側では、フィールドプレート絶縁膜130およびフィールドプレート絶縁膜132を形成することによる空乏化の効果が得られない。このため、ゲート絶縁膜122のうち最外周セル62の外側に位置する部分において、高電界が発生してしまう。これにより、膜厚の薄いゲート絶縁膜122が破壊されてしまうおそれがある。
In the region outside the outermost
本実施形態に係る半導体装置200では、P型の最外周拡散層54が、ゲート電極22に隣接し、かつゲート電極22からみてベース拡散層50とは反対側に位置するように設けられている。このため、ソース電極40とドレイン電極42との間に電圧が印加された際にP型の最外周拡散層54とN型領域14により形成されるPN接合から延びる空乏層によって、ゲート絶縁膜122に発生する電界を緩和することができる。このため、ゲート絶縁膜122が破壊されてしまうことを抑制することができる。
In the
また、最外周拡散層54の電位は、ソース電極40の電位以上であって、ドレイン電極42の電位以下である。この場合、ゲート絶縁膜122のうち最外周拡散層54と接する部分は、最外周拡散層54の電位と同じ電位を有することとなる。このため、ゲート絶縁膜122のうち最外周拡散層54と接する部分において生じる電位勾配をなだらかにすることができる。これにより、ゲート絶縁膜122に高い電界が生じることを抑制できる。従って、ゲート絶縁膜122が破壊されてしまうことを抑制することができる。
さらに、最外周拡散層54の電位は、ソース電極40と接続するベース拡散層50の電位よりも高い。このため、最外周拡散層54とN型領域14により形成されるPN接合において、ベース拡散層50とN型領域14により形成されるPN接合よりも先にアバランシェ電圧に到達してしまうことが防止される。従って、最外周拡散層54を形成することによる耐圧低下や安全動作領域SOA(Safe Operation Area)の低下を抑制することが可能となる。
Further, the potential of the outermost
Furthermore, the potential of the outermost
また、図1および図2に示すように、半導体装置200は、例えばゲート配線28に隣接するようゲート配線28の両側に設けられた拡散層56を有していてもよい。拡散層56は、例えばゲート配線28を覆う絶縁膜と接するように設けられる。また、拡散層56は、例えばP型の導電型を有する。さらに、拡散層56は、例えば電気的にフローティングである。
なお、拡散層56は、例えばベース拡散層50および最外周拡散層54と同一の工程により形成することができる。
このような場合、P型の拡散層56とN型領域14とにより形成されるPN接合から延びる空乏層によって、ゲート配線28を覆う絶縁膜に発生する電界を緩和することができる。また、拡散層56は電気的にフローティングであることから、ゲート配線28を覆う絶縁膜において生じる電位勾配をなだらかにすることができる。従って、ゲート配線28を覆う絶縁膜が破壊されてしまうことを抑制することができる。
As shown in FIGS. 1 and 2, the
The
In such a case, the depletion layer extending from the PN junction formed by the P
本実施形態において、最外周拡散層54は、例えば半導体チップの端部と接続していない。すなわち、ウェハを半導体チップへ個片化する工程の前において、半導体チップを切断する際のスクライブラインまで至らないように形成される。これにより、半導体チップを切断する際に発生する半導体チップ端断面におけるダメージによって、ドレイン電極42と最外周拡散層54とがショートしてしまうことを防止することができる。
In the present embodiment, the outermost
表1は、本実施形態および比較例に係る半導体装置において、ベース拡散層50とN型領域14により形成されるPN接合にアバランシェ降伏を起こした際の、ゲート絶縁膜122の破壊率を示している。なお、比較例に係る半導体装置は、最外周拡散層54を有しない点を除いて、本実施形態に係る半導体装置200と同様の構成を有する。なお、表1では、本実施形態に係る半導体装置200における破壊率を1としている。
Table 1 shows the breakdown rate of the
表1に示すように、比較例に係る半導体装置では、本実施形態に係る半導体装置200の20倍の破壊率を示した。このため、最外周拡散層54を設けることにより、最外周トレンチ内のゲート絶縁膜122における破壊が抑制されていることがわかる。
なお、比較例との破壊率の差を確認するため、当該実験は、ゲート絶縁膜122の膜厚を故意に薄くし、かつ実使用状態以上の高電圧を印加する環境において行われている。実使用レベルに設計された半導体装置200において、アバランシェ降伏時のゲート絶縁膜破壊が無いことは言うまでもない。
As shown in Table 1, the semiconductor device according to the comparative example showed a 20 times higher breakdown rate than the
Note that, in order to confirm the difference in the destruction rate from the comparative example, the experiment is performed in an environment where the thickness of the
図15は、図1に示す半導体装置200を含む電子装置300を示す回路図である。
電子装置300は、上述のように、例えば車両に用いられる。この場合、図15に示すように、車両には、電子装置300、電源302、および負荷304が搭載される。電源302は、例えば車両に搭載されているバッテリーである。負荷304は、例えば車両に搭載されている電子部品、例えばヘッドランプである。そして、電子装置300は、電源302から負荷304に供給する電力を制御している。
FIG. 15 is a circuit diagram showing an
As described above, the
電子装置300は、回路基板(例えばプリント配線基板)上に半導体装置200、306を搭載したものである。本実施形態に係る半導体装置200は、例えばIPD(Intelligent Power Device)として用いられる。この場合、半導体装置200は、パワーMOSFET308と制御回路(ロジック回路)310を同一の半導体基板に形成したものを備える。半導体装置306は、マイコンであり、回路基板の配線を介して半導体装置200に接続している。半導体装置306は、半導体装置200を制御している。詳細には、半導体装置306は、制御回路310に制御信号を入力する。そして、制御回路310は、半導体装置306から入力された制御信号に従って、パワーMOSFET308のゲート電極に信号を入力する。すなわち、制御回路310は、パワーMOSFET308を制御する。パワーMOSFET308が制御されることにより、電源302からの電力が、適宜負荷304に供給される。
The
図16は、図15に示した電子装置300を有する車両の構成を示す図である。この車両は、例えば図16(a)に示すように自動車であってもよいし、図16(b)に示すようにバイクであってもよい。いずれの車両も、電源302としてのバッテリー、電子装置300、及び負荷304としてのヘッドランプ312を有している。
FIG. 16 is a diagram showing a configuration of a vehicle having the
次に、本実施形態に係る半導体装置200の製造方法を説明する。図5〜図9は、図1に示す半導体装置200の製造方法を示す断面図である。
まず、図5(a)に示すように、N型の半導体基板10に、第1方向に配列された複数の溝80を形成する。なお、複数の溝80は、ゲート電極20およびゲート電極22を埋め込むためのトレンチ70およびトレンチ72である。また、溝80を形成する工程と同時に、例えばゲート配線28を埋め込むための溝を形成してもよい(図示せず)。この場合、ゲート配線28を埋め込むための溝は、例えば溝80と連続して設けられる。次いで、溝80内および半導体基板10上に、絶縁膜134を形成する。絶縁膜134は、例えばシリコン酸化膜等である。
次に、図5(b)に示すように、絶縁膜134のうち、溝80の側面の上側部分に設けられた部分、および半導体基板10上に設けられた部分を除去する。当該除去工程は、例えば絶縁膜134をドライエッチングによりエッチバックすることで行われる。
これにより、溝80の側面の下側部分および溝80の底面に、フィールドプレート絶縁膜130、およびフィールドプレート絶縁膜132が形成される。
Next, a method for manufacturing the
First, as shown in FIG. 5A, a plurality of
Next, as shown in FIG. 5B, a portion of the insulating
As a result, the field
次に、図6(a)に示すように、溝80の側面の上側部分、および半導体基板10上に、絶縁膜124を形成する。これにより、溝80の側面の上側部分にゲート絶縁膜120およびゲート絶縁膜122が形成されることとなる。絶縁膜124は、例えばシリコン酸化膜等である。なお、絶縁膜124は、一工程によって形成される。このため、絶縁膜124は、例えば全ての溝80内において一定の膜厚を有する。
次に、図6(b)に示すように、溝80内および半導体基板10上に導電膜29を形成する。なお、導電膜29は、例えばゲート配線28を埋め込むための溝内にも形成される(図示せず)。
Next, as illustrated in FIG. 6A, the insulating
Next, as shown in FIG. 6B, a
次に、図7(a)に示すように、導電膜29のうち溝80外に位置する部分を除去する。これにより、ゲート電極20、ゲート電極22が形成される。また、ゲート電極20下に位置し、かつゲート電極20と接続するフィールドプレート電極30と、ゲート電極22下に位置し、かつゲート電極22と接続するフィールドプレート電極32と、が形成される。このとき、ゲート配線28を埋め込むための溝内に形成された導電膜29は、除去されずに残る。このため、溝内にゲート配線28が形成される(図示せず)。
次に、図7(b)に示すように、絶縁膜124のうち半導体基板10上に位置する部分を除去する。
Next, as shown in FIG. 7A, a portion of the
Next, as shown in FIG. 7B, a portion of the insulating
次に、図8(a)に示すように、半導体基板10にP型の不純物を導入する。これにより、各ゲート電極間にベース拡散層50を形成するとともに、第1方向において最も外側に位置するゲート電極と隣接し、かつ第1方向において複数のゲート電極の外側に位置する最外周拡散層54を形成する。すなわち、各ゲート電極20の間、およびゲート電極22とゲート電極22に隣接するゲート電極20との間にベース拡散層50が形成される。また、ゲート電極22と隣接し、かつゲート電極22からみてベース拡散層50とは反対側に位置する最外周拡散層54が形成される。
なお、ベース拡散層50および最外周拡散層54の形成は、例えば次のように行われる。まず、半導体基板10上にレジスト膜を形成する。次いで、当該レジスト膜を露光・現像して、レジストマスクを形成する。次いで、当該レジストマスクをマスクとしたイオン注入により、ベース拡散層50および最外周拡散層54を形成する。このように、ベース拡散層50および最外周拡散層54は、同一のイオン注入により形成することができる。
Next, as shown in FIG. 8A, a P-type impurity is introduced into the
The
次に、図8(b)に示すように、半導体基板10にN型の不純物を導入して、ベース拡散層50上にソース拡散層52を形成する。本実施形態において、ソース拡散層52は、例えばゲート電極22とゲート電極22に隣接するゲート電極20との間に設けられたベース拡散層50上には設けられない。
ソース拡散層52の形成は、例えば次のように行われる。まず、半導体基板10上にレジスト膜を形成する。次いで、当該レジスト膜を露光・現像して、レジストマスクを形成する。次いで、当該レジストマスクをマスクとしたイオン注入により、ソース拡散層52を形成する。
なお、ベース拡散層50、最外周拡散層54、およびソース拡散層52を熱拡散させるための加熱処理を行ってもよい。
Next, as shown in FIG. 8B, N-type impurities are introduced into the
The
Note that heat treatment for thermally diffusing the
次に、図9に示すように、半導体基板10上、ゲート電極20上およびゲート電極22上に、絶縁膜140を形成する。次いで、絶縁膜140内に、複数のソースコンタクト44を形成する。ソースコンタクト44は、各ベース拡散層50上に形成される。
次いで、絶縁膜140上に、ソースコンタクト44を介してソース拡散層52およびベース拡散層50と接続するソース電極40を形成する。なお、ソース電極40は、最外周拡散層54とは接続しない。また、半導体基板10の他面上に、ドレイン電極42を形成する。
これにより、図1に示す半導体装置200が得られる。
Next, as illustrated in FIG. 9, an insulating
Next, the
Thereby, the
次に、本実施形態の効果を説明する。
本実施形態によれば、半導体装置200は、ゲート電極22に隣接し、かつゲート電極22からみてベース拡散層50とは反対側に設けられた最外周拡散層54を備えている。また、最外周拡散層54は、ソース電極40と接続していない。
このため、最外周拡散層54とN型領域14により形成されるPN接合から延びる空乏層によって、ゲート絶縁膜122に発生する電界を緩和することができる。また、ゲート絶縁膜122のうち最外周拡散層54と接する部分において生じる電位勾配をなだらかにすることができる。従って、最外周に位置するトレンチ内に設けられるゲート絶縁膜が破壊されてしまうことを抑制することができる。
Next, the effect of this embodiment will be described.
According to the present embodiment, the
Therefore, the electric field generated in the
また、本実施形態によれば、半導体装置200は、最外周拡散層54を備えている。すなわち、ゲート絶縁膜122の膜厚を厚くせずとも、ゲート絶縁膜122が破壊されることを抑制することができる。このため、最外周に位置するトレンチ72内のゲート絶縁膜122と、トレンチ70内に設けられるゲート絶縁膜120と、を同一の工程により形成することができる。
従って、半導体装置の製造を煩雑にすることなく、半導体装置の信頼性向上を図ることができる。
In addition, according to the present embodiment, the
Therefore, the reliability of the semiconductor device can be improved without complicating the manufacture of the semiconductor device.
図10は、第2の実施形態に係る半導体装置202を示す断面図であって、第1の実施形態における図1に対応している。また、図11は、図10に示す半導体装置202を示す平面図であって、第1の実施形態に係る図2に対応している。
FIG. 10 is a cross-sectional view showing the
図10に示すように、本実施形態に係る半導体装置202において、ゲート電極22とゲート電極22に隣接するゲート電極20との間に設けられたベース拡散層50は、ソース電極40と接続していない。また、本実施形態において、ゲート電極22に隣接するゲート電極20とゲート電極22との間に設けられたベース拡散層50上には、ソースコンタクト44が形成されていない。ゲート電極22に隣接するゲート電極20とゲート電極22との間に設けられたベース拡散層50は、例えば電気的にフローティングである。
また、図10および図11に示すように、ゲート電極22とゲート電極22に隣接するゲート電極20との間隔は、隣接する二つのゲート電極20の間隔よりも狭い。
As shown in FIG. 10, in the
As shown in FIGS. 10 and 11, the distance between the
図10に示すように、第1方向において最も外側に位置する隣接する二つのゲート電極20の間に設けられたベース拡散層50上には、ソース拡散層52が設けられていない。このため、複数のセル60のうち最も外側に位置するセル60は、第1の実施形態における最外周セル62と同様の構成を有することとなる。
As shown in FIG. 10, the
なお、本実施形態に係る半導体装置202は、上記の点を除いて、第1の実施形態に係る半導体装置200と同様の構成を有する。
The
本実施形態においても、第1の実施形態と同様の効果を得ることができる。 Also in this embodiment, the same effect as that of the first embodiment can be obtained.
また、本実施形態によれば、ゲート電極22とゲート電極22に隣接するゲート電極20との間に設けられたベース拡散層50は、ソース電極40と接続していない。このため、ゲート電極22とゲート電極22に隣接するゲート電極20との間に設けられたベース拡散層50上には、ソースコンタクト44を設けない。従って、ゲート電極22とゲート電極22に隣接するゲート電極20との間隔を、隣接する二つのゲート電極20の間隔よりも狭くすることができる。
これにより、最外周セル62では、ベース拡散層50とN型領域14により形成されるPN接合において、N型領域14への空乏化が起こりやすくなる。従って、最外周セル62におけるブレークダウン耐圧を向上することができる。
Further, according to the present embodiment, the
Thereby, in the outermost
また、この場合、最外周セル62のブレークダウン耐圧を、セル60よりも高くすることができる。これにより、内部に形成されるセル60のブレークダウン耐圧が、半導体装置202の耐圧決定点となる。従って、半導体基板の不純物濃度等における変更によってVDS定格が変更された場合においても、設計を容易化することができる。
In this case, the breakdown voltage of the outermost
図12は、第3の実施形態に係る半導体装置204を示す断面図であって、第1の実施形態における図1に対応している。また、図13は、図12に示す半導体装置204を示す平面図であって、第1の実施形態における図2に対応している。
FIG. 12 is a cross-sectional view showing a
本実施形態に係る半導体装置204において、最外周拡散層54は、外部端子と接続している。図12に示すように、最外周拡散層54は、絶縁膜140上に設けられた擬似電極46と接続する。この擬似電極46を介して、最外周拡散層54は外部端子と接続する。
図12に示すように、絶縁膜140中にはコンタクト48が設けられている。コンタクト48は、最外周拡散層54および擬似電極46と接続している。このため、最外周拡散層54は、擬似電極46と接続することとなる。
なお、図12は、半導体装置204の構造を模式的に示す図である。このため、擬似電極46と他の構成との位置関係は、図12に示すものに限られない。
In the
As shown in FIG. 12, a
FIG. 12 is a diagram schematically showing the structure of the
図13に示すように、擬似電極46は、例えばゲート配線28により囲まれた領域の外側に設けられている。また、擬似電極46は、ゲート配線28の外周を囲むように形成された拡散層56と接続している。
また、図13に示すように、ゲート配線28にはスリット82が設けられている。このスリット82には、ゲート配線28の外周を囲むように形成された拡散層56と最外周拡散層54とを接続するP型の不純物拡散層が形成されている。このため、ゲート配線28の外周を囲むように形成された拡散層56と、最外周拡散層54とは、互いに接続されることとなる。これにより、最外周拡散層54は、擬似電極46と接続される。
As shown in FIG. 13, the
As shown in FIG. 13, the
また、本実施形態における半導体装置204は、外部端子を介して最外周拡散層54の電位を制御する制御部を備える(図示せず)。本実施形態において、制御部は、最外周拡散層54の電位を、ドレイン電極42の電位以下であって、ソース電極40の電位以上に制御する。
制御部は、例えばP型の最外周拡散層54とN型領域14とにより形成されるPN接合にてダイオード動作が起こらない範囲に、最外周拡散層54の電位を制御する。
また、制御部は、例えばゲート電極22における保証ゲート電圧以下であって、かつ最大の電圧を最外周拡散層54に印加する。ゲート絶縁膜122のうち最外周拡散層54と接する部分の電位は、最外周拡散層54と同じ電位となる。このため、ゲート絶縁膜122のうち最外周拡散層54と接する部分において生じる電位勾配をなだらかにして、ゲート絶縁膜122において発生する電界を効率的に緩和することが可能となる。
なお、ゲート電極22における保証ゲート電圧とは、ゲート電極22と最外周拡散層54との電位差によりゲート絶縁膜122に破壊が生じてしまう電圧よりも低い値に設計された電圧である。
In addition, the
For example, the control unit controls the potential of the outermost
Further, the control unit applies, for example, the maximum voltage that is equal to or lower than the guaranteed gate voltage at the
Note that the guaranteed gate voltage in the
本実施形態において、制御部は、例えばドレインとソースとの間の印加電圧VDSが15Vに達した際に、最外周拡散層54の電位を10Vに制御する。この場合、N型領域14の電位は、最外周拡散層54の電位よりも5V高い。このため、最外周拡散層54とN型領域14により形成されるPN接合においてダイオード動作が発生しない。また、ゲート絶縁膜122のうち最外周拡散層54と接する部分の電位は、最外周拡散層54と同じ10Vに保たれる。このため、ゲート絶縁膜122において発生する電界を、効率的に緩和することができる。
In the present embodiment, the control unit controls the potential of the outermost
なお、本実施形態に係る半導体装置202は、上記の点を除いて、第1の実施形態に係る半導体装置200と同様の構成を有する。
The
本実施形態においても、第1の実施形態と同様の効果を得ることができる。
また、本実施形態によれば、外部端子を介して最外周拡散層54の電位を制御することができる。このため、ゲート絶縁膜122において発生する電界を効率的に緩和することが可能となる。従って、半導体装置の信頼性を向上することができる。
Also in this embodiment, the same effect as that of the first embodiment can be obtained.
Further, according to the present embodiment, the potential of the outermost
図14は、第4の実施形態に係る半導体装置206を示す平面図であり、第3の実施形態における図13に対応している。
図14に示すように、本実施形態に係る半導体装置206において、最外周セル62およびセル60は、第2の実施形態と同様の構成を有する。また、ゲート電極22には、スリット84が設けられている。本実施形態に係る半導体装置206は、これらの点を除いて第3の実施形態と同様の構成を有する。
FIG. 14 is a plan view showing a
As shown in FIG. 14, in the
本実施形態に係る半導体装置206において、最外周セル62およびセル60は、第2の実施形態と同様の構成を有する。すなわち、ゲート電極22に隣接するゲート電極20とゲート電極22との間に設けられたベース拡散層50は、ソース電極40と接続していない。また、ゲート電極22に隣接するゲート電極20とゲート電極22との間に設けられたベース拡散層50上には、ソースコンタクト44が形成されていない。
In the
本実施形態に係る半導体装置206において、ゲート電極22には、スリット84が設けられている。このスリット84には、ゲート電極22とゲート電極22に隣接するゲート電極20との間に設けられたベース拡散層50と、最外周拡散層54とを接続するP型の不純物拡散層が形成されている。このため、ゲート電極22とゲート電極22に隣接するゲート電極20との間に設けられたベース拡散層50、および最外周拡散層54が、擬似電極46に接続されることとなる。
In the
本実施形態においても、第2および第3の実施形態と同様の効果を得ることができる。 Also in this embodiment, the same effects as those of the second and third embodiments can be obtained.
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
10 半導体基板
12 N型領域
14 N型領域
20 ゲート電極
22 ゲート電極
24 ゲート配線
26 ゲートコンタクト
28 ゲート配線
29 導電膜
30 フィールドプレート電極
32 フィールドプレート電極
40 ソース電極
42 ドレイン電極
44 ソースコンタクト
46 擬似電極
48 コンタクト
50 ベース拡散層
52 ソース拡散層
54 最外周拡散層
56 拡散層
60 セル
62 最外周セル
70 トレンチ
72 トレンチ
80 溝
82 スリット
84 スリット
120 ゲート絶縁膜
122 ゲート絶縁膜
124 絶縁膜
130 フィールドプレート絶縁膜
132 フィールドプレート絶縁膜
134 絶縁膜
140 絶縁膜
200 半導体装置
202 半導体装置
204 半導体装置
206 半導体装置
300 電子装置
302 電源
304 負荷
306 半導体装置
308 パワーMOSFET
310 制御回路
312 ヘッドランプ
DESCRIPTION OF
310
Claims (10)
前記半導体基板の一面側に埋め込まれ、かつ第1方向に配列された複数の第1ゲート電極と、
前記半導体基板の前記一面側に埋め込まれ、かつ前記第1方向において前記複数の第1ゲート電極の外側に位置し、前記複数の第1ゲート電極に接続した第2ゲート電極と、
前記第1ゲート電極の側面を覆う第1ゲート絶縁膜と、
前記第2ゲート電極の側面を覆う第2ゲート絶縁膜と、
前記第1ゲート電極下に設けられ、かつ前記第1ゲート電極と接続する複数の第1フィールドプレート電極と、
前記第2ゲート電極下に設けられ、かつ前記第2ゲート電極と接続する第2フィールドプレート電極と、
前記第1フィールドプレート電極の側面および下面を覆い、かつ前記第1ゲート絶縁膜よりも膜厚が大きい第1フィールドプレート絶縁膜と、
前記第2フィールドプレート電極の側面および下面を覆い、かつ前記第2ゲート絶縁膜よりも膜厚が大きい第2フィールドプレート絶縁膜と、
前記半導体基板の前記一面上に設けられたソース電極と、
前記半導体基板の前記一面とは反対の他面上に設けられたドレイン電極と、
前記複数の第1ゲート電極それぞれの間、および前記第2ゲート電極と前記第2ゲート電極に隣接する前記第1ゲート電極との間に設けられた、前記第1導電型と異なる第2導電型のベース拡散層と、
前記ベース拡散層上に設けられ、かつ前記ソース電極と接続する前記第1導電型のソース拡散層と、
前記第2ゲート電極に隣接し、かつ前記第2ゲート電極からみて前記ベース拡散層とは反対側に設けられた前記第2導電型の最外周拡散層と、
を備え、
前記最外周拡散層は、前記ソース電極と接続しておらず、
前記第1方向において最も外側に位置する隣接する二つの前記第1ゲート電極の間に設けられた前記ベース拡散層上には、前記ソース拡散層が設けられていない半導体装置。 A first conductivity type semiconductor substrate;
A plurality of first gate electrodes embedded in one surface of the semiconductor substrate and arranged in a first direction;
A second gate electrode embedded in the one surface side of the semiconductor substrate and located outside the plurality of first gate electrodes in the first direction and connected to the plurality of first gate electrodes ;
A first gate insulating film covering a side surface of the first gate electrode;
A second gate insulating film covering a side surface of the second gate electrode;
A plurality of first field plate electrodes provided under the first gate electrode and connected to the first gate electrode;
A second field plate electrode provided under the second gate electrode and connected to the second gate electrode;
A first field plate insulating film covering a side surface and a lower surface of the first field plate electrode and having a thickness larger than that of the first gate insulating film;
A second field plate insulating film that covers a side surface and a lower surface of the second field plate electrode and has a thickness larger than that of the second gate insulating film;
A source electrode provided on the one surface of the semiconductor substrate;
A drain electrode provided on the other surface opposite to the one surface of the semiconductor substrate;
A second conductivity type different from the first conductivity type provided between each of the plurality of first gate electrodes and between the second gate electrode and the first gate electrode adjacent to the second gate electrode. A base diffusion layer of
A source diffusion layer of the first conductivity type provided on the base diffusion layer and connected to the source electrode;
An outermost peripheral diffusion layer of the second conductivity type provided adjacent to the second gate electrode and on the opposite side of the base diffusion layer as viewed from the second gate electrode;
With
The outermost peripheral diffusion layer is not connected to the source electrode ,
A semiconductor device in which the source diffusion layer is not provided on the base diffusion layer provided between two adjacent first gate electrodes located on the outermost side in the first direction .
前記最外周拡散層は、電気的にフローティングである半導体装置。 The semiconductor device according to claim 1,
The outermost peripheral diffusion layer is a semiconductor device that is electrically floating.
前記最外周拡散層は、外部端子と接続している半導体装置。 The semiconductor device according to claim 1,
The outermost peripheral diffusion layer is a semiconductor device connected to an external terminal.
前記外部端子を介して、前記最外周拡散層の電位を制御する制御部を備え、
前記制御部は、前記最外周拡散層の電位を、前記ドレイン電極の電位以下であって前記ソース電極の電位以上に制御する半導体装置。 The semiconductor device according to claim 3.
A control unit for controlling the potential of the outermost peripheral diffusion layer via the external terminal;
The control unit controls the potential of the outermost peripheral diffusion layer to be equal to or lower than the potential of the drain electrode and higher than the potential of the source electrode.
前記第1ゲート絶縁膜と前記第2ゲート絶縁膜は、互いに膜厚が等しい半導体装置。 In the semiconductor device according to any one of claims 1 to 4 ,
The first gate insulating film and the second gate insulating film are semiconductor devices having the same film thickness.
前記第2ゲート電極と前記第2ゲート電極に隣接する前記第1ゲート電極との間に設けられた前記ベース拡散層は、前記ソース電極と接続していない半導体装置。 In the semiconductor device according to any one of claims 1 to 5 ,
A semiconductor device in which the base diffusion layer provided between the second gate electrode and the first gate electrode adjacent to the second gate electrode is not connected to the source electrode.
前記第2ゲート電極に隣接する前記第1ゲート電極と前記第2ゲート電極との間隔は、隣接する二つの前記第1ゲート電極の間隔よりも狭い半導体装置。 The semiconductor device according to claim 6.
A semiconductor device in which an interval between the first gate electrode adjacent to the second gate electrode and the second gate electrode is narrower than an interval between two adjacent first gate electrodes.
前記半導体基板を含む半導体チップを備え、
前記最外周拡散層は、前記半導体チップの端部と接続していない半導体装置。 In the semiconductor device according to any one of claims 1 to 7 ,
A semiconductor chip including the semiconductor substrate;
The outermost peripheral diffusion layer is a semiconductor device that is not connected to an end of the semiconductor chip.
前記第1方向において、前記最外周拡散層からみて前記第2ゲート電極とは反対側に設けられたゲート配線と、
前記最外周拡散層と前記ゲート配線との間に位置する前記第1導電型の不純物領域と、
を備える半導体装置。 In the semiconductor device according to any one of claims 1 to 8 ,
A gate wiring provided on the opposite side of the second gate electrode from the outermost peripheral diffusion layer in the first direction;
An impurity region of the first conductivity type located between the outermost peripheral diffusion layer and the gate wiring;
A semiconductor device comprising:
前記第1溝の側面の下側部分および前記第1溝の底面に第1フィールドプレート絶縁膜を形成するとともに、前記第1溝の側面の上側部分に前記第1フィールドプレート絶縁膜よりも膜厚が小さい第1ゲート絶縁膜を形成し、前記第2溝の側面の下側部分および前記第2溝の底面に第2フィールドプレート絶縁膜を形成するとともに、前記第2溝の側面の上側部分に前記第2フィールドプレート絶縁膜よりも膜厚が小さい第2ゲート絶縁膜を形成する工程と、
前記第1溝内に第1ゲート電極、および前記第1ゲート電極下に位置し、かつ前記第1ゲート電極と接続する第1フィールドプレート電極を形成し、前記第2溝内に、複数の前記第1ゲート電極に接続した第2ゲート電極、および前記第2ゲート電極下に位置し、かつ前記第2ゲート電極と接続する第2フィールドプレート電極を形成する工程と、
前記半導体基板に前記第1導電型と異なる第2導電型の不純物を導入することにより、前記複数の第1ゲート電極それぞれの間、および前記第2ゲート電極と前記第2ゲート電極に隣接する前記第1ゲート電極との間にベース拡散層を形成するとともに、前記第2ゲート電極と隣接し、かつ前記第2ゲート電極からみて前記ベース拡散層とは反対側に位置する最外周拡散層を形成する工程と、
前記半導体基板に前記第1導電型の不純物を導入して、前記ベース拡散層上にソース拡散層を形成する工程と、
前記半導体基板上に、前記ソース拡散層と接続し、かつ前記最外周拡散層とは接続しないソース電極を形成する工程と、
を備え、
前記ベース拡散層上に前記ソース拡散層を形成する工程では、前記第1方向において最も外側に位置する隣接する二つの前記第1ゲート電極の間に設けられた前記ベース拡散層上には、前記ソース拡散層を設けないようにする半導体装置の製造方法。 Forming a plurality of first grooves arranged in a first direction and a second groove located outside the plurality of first grooves in the first direction on a first conductivity type semiconductor substrate;
And forming a first field plate insulating film on the bottom surface of the lower portion and the first groove side surface of the first groove, a film thickness than the first field plate insulating film on the upper portion of the side surface of the first groove Forming a first gate insulating film having a small thickness, forming a second field plate insulating film on a lower portion of the side surface of the second groove and a bottom surface of the second groove, and on an upper portion of the side surface of the second groove. Forming a second gate insulating film having a thickness smaller than that of the second field plate insulating film ;
The first gate electrode within the first trench, and located under the first gate electrode, and forming a first field plate electrode connected to the first gate electrode, the second groove, a plurality of the Forming a second gate electrode connected to the first gate electrode, and a second field plate electrode located under the second gate electrode and connected to the second gate electrode ;
Wherein by introducing said first conductivity type different from the second conductivity type impurity into the semiconductor substrate, between each previous SL plurality of first gate electrodes, and adjacent to the second gate electrode and the second gate electrode to form the base diffusion layer between the first gate electrode, adjacent to the previous SL second gate electrode, and outermost diffusion layer located on an opposite side of the base diffusion layer as viewed from the second gate electrode Forming a step;
Introducing a first conductivity type impurity into the semiconductor substrate to form a source diffusion layer on the base diffusion layer;
Forming a source electrode connected to the source diffusion layer and not connected to the outermost peripheral diffusion layer on the semiconductor substrate;
Equipped with a,
In the step of forming the source diffusion layer on the base diffusion layer, the base diffusion layer provided between the two adjacent first gate electrodes positioned on the outermost side in the first direction is formed on the base diffusion layer. A method of manufacturing a semiconductor device in which a source diffusion layer is not provided .
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