JP5070941B2 - Semiconductor device - Google Patents

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Description

この発明は、絶縁ゲート型バイポーラトランジスタ（（Insulated Gate Bipolar Transistor)以下、ＩＧＢＴという）と、このＩＧＢＴに逆並列接続されたフリーホイールダイオード（(Free Wheel Diode)以下、ＦＷＤという）とを１チップ化した半導体装置に関する。   In this invention, an insulated gate bipolar transistor (hereinafter referred to as an IGBT) (hereinafter referred to as an IGBT) and a free wheel diode (hereinafter referred to as an FWD) connected in reverse parallel to the IGBT are integrated into a single chip. The present invention relates to a semiconductor device.

従来、この種の半導体装置として、例えば、直流電圧を３相の交流電圧に変換するインバータ回路に使用されるものが知られている。図９は、そのインバータ回路の一例である。インバータ回路７は、ＩＧＢＴ５ａと、このＩＧＢＴ５ａに逆並列接続されたＦＷＤ５ｂとからなる半導体装置５を６個有する。直流電源Ｅの電圧（例えば２００Ｖ）は昇降圧コンバータ８によって昇圧され、コンデンサＣに昇圧電圧（例えば６５０Ｖ）が生成される。その昇圧電圧は、インバータ回路７の各半導体素子５をスイッチング動作させることによって３相交流電圧に変換され、それにより負荷Ｌ（例えば、電気自動車の駆動源であるモータなど）が駆動される。また、負荷Ｌへの電力供給が停止してから負荷Ｌが停止するまでの電力回生によって負荷Ｌに発生する電圧は、昇降圧コンバータ８により降圧される。   Conventionally, as this type of semiconductor device, for example, one used for an inverter circuit that converts a DC voltage into a three-phase AC voltage is known. FIG. 9 shows an example of the inverter circuit. The inverter circuit 7 includes six semiconductor devices 5 each including an IGBT 5a and an FWD 5b connected in reverse parallel to the IGBT 5a. The voltage of the DC power source E (for example, 200V) is boosted by the step-up / down converter 8, and a boosted voltage (for example, 650V) is generated in the capacitor C. The boosted voltage is converted into a three-phase AC voltage by switching each semiconductor element 5 of the inverter circuit 7, thereby driving a load L (for example, a motor that is a driving source of an electric vehicle). Further, the voltage generated in the load L due to the power regeneration from when the power supply to the load L is stopped until the load L is stopped is stepped down by the step-up / down converter 8.

図１０は、図９に示した半導体装置５の説明図であり、（ａ）は平面図、（ｂ）はゲート配線領域の平面拡大図、（ｃ）は（ｂ）のＨ−Ｈ矢視断面図である。半導体装置５には、ＩＧＢＴ５ａとして機能する複数のＩＧＢＴセルからなるＩＧＢＴセル領域２と、ＦＷＤ５ｂとして機能する複数のＦＷＤセルからなるＦＷＤセル領域３とを１組として、５組を列状に配置してなる列（以下、セル領域列という）が左右に２列配置されている。各セル領域列の間および各セル領域列の外周には、各ＩＧＢＴセルのゲート電極と外部電極（図示せず）とを電気的に接続するためのゲート配線４が走行している。以下、各セル領域列の間を走行するゲート配線を中央ゲート配線４ａといい、各セル領域列の外周を走行するゲート配線を外周ゲート配線４ｂという。   10A and 10B are explanatory views of the semiconductor device 5 shown in FIG. 9, where FIG. 10A is a plan view, FIG. 10B is an enlarged plan view of a gate wiring region, and FIG. It is sectional drawing. In the semiconductor device 5, the IGBT cell region 2 composed of a plurality of IGBT cells functioning as the IGBT 5a and the FWD cell region 3 composed of a plurality of FWD cells functioning as the FWD 5b are arranged as one set, and five sets are arranged in a row. Two columns (hereinafter referred to as cell region columns) are arranged on the left and right. Gate wiring 4 for electrically connecting the gate electrode of each IGBT cell and an external electrode (not shown) runs between the cell region columns and on the outer periphery of each cell region column. Hereinafter, the gate wiring that runs between the cell region columns is referred to as a central gate wiring 4a, and the gate wiring that runs on the outer periphery of each cell region column is referred to as an outer peripheral gate wiring 4b.

図１０（ａ），（ｂ）では、各ＩＧＢＴセルのゲート電極とゲート配線４とを電気的に接続する配線、各ＩＧＢＴセルのエミッタ電極（各ＦＷＤセルのアノード電極）、各配線および電極上の絶縁層（例えば、ポリイミド層など）を省略している。
実際には、ゲート配線４は、絶縁層を介して半導体基板６の表面に形成されている。例えば、図１０（ｃ）に示すように、中央ゲート配線４ａは、絶縁層６ａを介して半導体基板６の表面に形成されている。図１０（ｂ）に示すように、中央ゲート配線４ａと、ＩＧＢＴ領域２およびＦＷＤ活性領域３との間には、ＩＧＢＴおよびＦＷＤの動作時には、積極的な役割を担わない不活性領域が形成されている。以下、中央ゲート配線４ａの端部とＦＷＤ活性領域３の終端との間に形成された不活性領域をＦＷＤ側ランナ９ｂといい、中央ゲート配線４ａの端部とＩＧＢＴ領域２の終端との間に形成された不活性領域をＩＧＢＴ側ランナ９ａという。また、中央ゲート配線４ａと、ＩＧＢＴ側ランナ９ａと、ＦＷＤ側ランナ９ｂとからなる領域をゲート配線領域（ゲートランナ領域）９という。 10 (a) and 10 (b), the wiring for electrically connecting the gate electrode of each IGBT cell and the gate wiring 4, the emitter electrode of each IGBT cell (the anode electrode of each FWD cell), the wiring and the electrode The insulating layer (for example, a polyimide layer) is omitted.
Actually, the gate wiring 4 is formed on the surface of the semiconductor substrate 6 via an insulating layer. For example, as shown in FIG. 10C, the central gate wiring 4a is formed on the surface of the semiconductor substrate 6 via the insulating layer 6a. As shown in FIG. 10B, an inactive region that does not play an active role is formed between the central gate line 4a and the IGBT region 2 and the FWD active region 3 during the operation of the IGBT and FWD. ing. Hereinafter, the inactive region formed between the end of the central gate line 4a and the end of the FWD active region 3 is referred to as the FWD-side runner 9b, and between the end of the central gate line 4a and the end of the IGBT region 2 The inactive region formed in this is called IGBT side runner 9a. A region composed of the central gate wiring 4a, the IGBT side runner 9a, and the FWD side runner 9b is referred to as a gate wiring region (gate runner region) 9.

図１１は、図１０（ａ）に示す半導体装置５を破線で囲まれた領域Ｂにて切断した部分の立体構造を示す断面図である。図１２は、図１１の平面図である。図１３は、図１２に示す半導体装置を破線で囲まれた領域Ｄにて切断した部分の断面図である。   FIG. 11 is a cross-sectional view showing a three-dimensional structure of a portion of the semiconductor device 5 shown in FIG. 10A cut at a region B surrounded by a broken line. FIG. 12 is a plan view of FIG. 13 is a cross-sectional view of a portion of the semiconductor device shown in FIG. 12 cut by a region D surrounded by a broken line.

図１１，１２に示すように、半導体基板６には、複数のＩＧＢＴセル１０からなるＩＧＢＴセル領域２ａと、複数のＦＷＤセル３０からなるＦＷＤセル領域３ａとが並設されている。
図１３に示すように、半導体装置５は、ＩＧＢＴのオン電圧の低下を図るため、複数の連続したＩＧＢＴセルからなるＩＧＢＴセル領域からＩＧＢＴセル１０が周期的に間引かれたような構造（いわゆる間引き構造）となっている。ＩＧＢＴセル１０は、トレンチ型の構造である。ＩＧＢＴセル１０は、半導体基板６に形成されており、ＩＧＢＴセル１０を形成する半導体基板６は、Ｐ型の不純物が高濃度で導入されたＰ＋層１２と、そのＰ＋層１２の表面に形成されたＮ型の不純物拡散層よりなるＦＳ（Field Stop）層１３と、そのＦＳ層１３の表面に形成された低濃度のＮ−層１４と、そのＮ−層１４の表面から内部に向けてＰ型の不純物が導入されたＰ層１９とから構成される。 As shown in FIGS. 11 and 12, the semiconductor substrate 6 is provided with an IGBT cell region 2 a composed of a plurality of IGBT cells 10 and an FWD cell region 3 a composed of a plurality of FWD cells 30.
As shown in FIG. 13, the semiconductor device 5 has a structure in which IGBT cells 10 are periodically thinned out from an IGBT cell region composed of a plurality of continuous IGBT cells in order to reduce the on-voltage of the IGBT (so-called “so-called”). (Thinning structure). The IGBT cell 10 has a trench type structure. The IGBT cell 10 is formed on the semiconductor substrate 6, and the semiconductor substrate 6 forming the IGBT cell 10 is formed on the surface of the P + layer 12 into which a P-type impurity is introduced at a high concentration and the P + layer 12. An FS (Field Stop) layer 13 made of an N-type impurity diffusion layer, a low-concentration N− layer 14 formed on the surface of the FS layer 13, and P toward the inside from the surface of the N− layer 14. And a P layer 19 into which a type impurity is introduced.

Ｐ層１９の表面下には、ＩＧＢＴセル１０の動作に関与するトレンチ２２，２２が、間隔を置いて隣接して形成されている。各トレンチ２２は、それぞれ溝状に形成されており、各トレンチ２２の底部は、Ｎ−層１４の内部まで達している。各トレンチ２２の内部には、ゲート電極１８がそれぞれ埋め込まれており、各ゲート電極１８の周囲は、絶縁膜１５により覆われている。各トレンチ２２間に形成されているチャネルＰ領域２３の表面下には、Ｐ型の不純物が導入されたＰボディ層２０が形成されている。   Under the surface of the P layer 19, trenches 22 and 22 involved in the operation of the IGBT cell 10 are formed adjacent to each other with a gap therebetween. Each trench 22 is formed in a groove shape, and the bottom of each trench 22 reaches the inside of the N− layer 14. Each trench 22 is filled with a gate electrode 18, and the periphery of each gate electrode 18 is covered with an insulating film 15. A P body layer 20 into which a P-type impurity is introduced is formed under the surface of the channel P region 23 formed between the trenches 22.

Ｐボディ層２０と各トレンチ２２との境界部位におけるチャネルＰ領域２３は、Ｎ型の不純物が導入されたエミッタＮ層２１が形成されている。各ゲート電極１８の表面を覆う絶縁膜１５の表面には、ＢＰＳＧ（Borophosphosilicate glass ）層４１が形成されており、ＢＰＳＧ層４１の表面には、エミッタ電極４０が形成されている。各トレンチ２２間に形成されたＰボディ層２０は、エミッタ電極４０とコンタクトしている。Ｐ＋層１２の裏面には、コレクタ電極２が形成されている。   In the channel P region 23 at the boundary between the P body layer 20 and each trench 22, an emitter N layer 21 into which an N-type impurity is introduced is formed. A BPSG (Borophosphosilicate glass) layer 41 is formed on the surface of the insulating film 15 covering the surface of each gate electrode 18, and an emitter electrode 40 is formed on the surface of the BPSG layer 41. The P body layer 20 formed between the trenches 22 is in contact with the emitter electrode 40. A collector electrode 2 is formed on the back surface of the P + layer 12.

ＦＷＤセル３０は、半導体基板６においてＩＧＢＴセル１０と並設されており、ＦＷＤセル領域に最も近いＩＧＢＴセル１０と、ＩＧＢＴセル領域に最も近いＦＷＤセル３０との間には、電気的に浮遊な状態のフロートＰ層２５がＮ−層１４の表面から形成されている。そのフロートＰ層２５のＦＷＤセル領域寄りの部位には、ＩＧＢＴセルとして機能しないトレンチ（以下、ダミートレンチという）２４がフロートＰ層２５の表面から内部に向けて形成されている。ダミートレンチ２４の内部には、絶縁膜１５を介してゲート電極１８が形成されているが、そのゲート電極１８に隣接する部位にはチャネル領域が形成されていない。   The FWD cell 30 is juxtaposed with the IGBT cell 10 in the semiconductor substrate 6 and is electrically floating between the IGBT cell 10 closest to the FWD cell region and the FWD cell 30 closest to the IGBT cell region. The float P layer 25 in the state is formed from the surface of the N− layer 14. A trench (hereinafter referred to as a dummy trench) 24 that does not function as an IGBT cell is formed from the surface of the float P layer 25 to the inside at a portion near the FWD cell region of the float P layer 25. A gate electrode 18 is formed inside the dummy trench 24 via an insulating film 15, but a channel region is not formed in a portion adjacent to the gate electrode 18.

ＦＷＤセル３０を形成する半導体基板６は、Ｎ型の不純物が高濃度で導入されたＮ＋層３３と、そのＮ＋層３３の表面に形成されたＦＳ層１３と、そのＦＳ層１３の表面に形成された低濃度のＮ−層１４と、そのＮ−層１４の表面から形成されたＰ−層３２と、そのＰ−層３２の表面からＰ型の不純物が高濃度で導入されたＰ層３１と、そのＰ層３１の表面からさらに高濃度のＰ型の不純物が導入されたＰ＋層３４とから構成される。Ｐ層３１およびＰ−層３２は、それぞれストライプ状に形成されている。ＦＷＤセル３０を形成する半導体基板６の表面には、アノード電極として機能するエミッタ電極４０が形成されており、裏面には、カソード電極として機能するコレクタ電極１１が形成されている。図１２において、ＩＧＢＴセル１０を構成するトレンチ２２の終端２ｄまでの領域がＩＧＢＴセル領域２ａであり、エミッタＮ層２１の終端２ｃまでの領域がＩＧＢＴ活性領域２ｂであり、エミッタＮ層２１の終端２ｃからトレンチ２２の終端２ｄまでの領域がＩＧＢＴ不活性領域２ｅである。また、ＦＷＤセル領域３ａは、その終端３ｃまでの全領域がＦＷＤ活性領域になっている。
特開平５−１５２５７４号公報（第８段落、図１） The semiconductor substrate 6 forming the FWD cell 30 is formed on the surface of the FS layer 13, the N + layer 33 into which N-type impurities are introduced at a high concentration, the FS layer 13 formed on the surface of the N + layer 33, and the FS layer 13. The low-concentration N− layer 14 formed, the P− layer 32 formed from the surface of the N− layer 14, and the P layer 31 into which P-type impurities are introduced at a high concentration from the surface of the P− layer 32. And a P + layer 34 into which a higher concentration of P-type impurity is introduced from the surface of the P layer 31. The P layer 31 and the P− layer 32 are each formed in a stripe shape. An emitter electrode 40 that functions as an anode electrode is formed on the surface of the semiconductor substrate 6 that forms the FWD cell 30, and a collector electrode 11 that functions as a cathode electrode is formed on the back surface. In FIG. 12, the region up to the end 2d of the trench 22 constituting the IGBT cell 10 is the IGBT cell region 2a, the region up to the end 2c of the emitter N layer 21 is the IGBT active region 2b, and the end of the emitter N layer 21 The region from 2c to the end 2d of the trench 22 is the IGBT inactive region 2e. Further, the FWD cell region 3a is entirely the FWD active region up to the terminal end 3c.
JP-A-5-152574 (8th paragraph, FIG. 1)

図１４は、本願発明者らが行ったシミュレーションに使用したスイッチング回路の回路図である。図１５は、図１４に示すスイッチング回路に備えられた２つの半導体装置のＩＧＢＴおよびＦＷＤの動作特性（波形）を示す説明図である。図１６は、図１５において破線で囲んだ領域Ｅに相当する部分のシミュレーション解析概要を示すグラフである。   FIG. 14 is a circuit diagram of a switching circuit used in a simulation performed by the inventors of the present application. FIG. 15 is an explanatory diagram showing operation characteristics (waveforms) of IGBTs and FWDs of two semiconductor devices provided in the switching circuit shown in FIG. FIG. 16 is a graph showing an outline of simulation analysis of a portion corresponding to a region E surrounded by a broken line in FIG.

スイッチング回路７は、200μＨの誘導負荷Ｌに650Ｖ、400Ａの直流電源を供給する電源Ｅと、電源Ｅから供給される直流電源をスイッチングして交流電源に変換する２つの半導体装置５０，５１とを備える。
半導体装置５１のＩＧＢＴ５ａがターンオンすると、電源Ｅから供給される直流電流は図１４において矢印(1)で示すように、半導体装置５１を流れ、誘導負荷Ｌを駆動する。続いて、半導体装置５１のＩＧＢＴ５ａがターンオフし、半導体装置５０のＩＧＢＴ５ａがターンオンすると、半導体装置５０がターンオン状態の通電時に誘導負荷Ｌに蓄積されていたエネルギがフリー・ホイール電流（還流電流）ＩＤとして図１４において矢印(2)で示すように、半導体装置５０のＦＷＤ５ｂに還流される。 The switching circuit 7 includes a power source E that supplies a DC power of 650 V and 400 A to an inductive load L of 200 μH, and two semiconductor devices 50 and 51 that switch the DC power source supplied from the power source E to an AC power source. Prepare.
When the IGBT 5a of the semiconductor device 51 is turned on, the direct current supplied from the power source E flows through the semiconductor device 51 as shown by an arrow (1) in FIG. Subsequently, when the IGBT 5a of the semiconductor device 51 is turned off and the IGBT 5a of the semiconductor device 50 is turned on, the energy stored in the inductive load L when the semiconductor device 50 is energized is turned into a free wheel current (reflux current) ID. As indicated by an arrow (2) in FIG. 14, the flow is returned to the FWD 5b of the semiconductor device 50.

このとき、半導体装置５０には、フリー・ホイール電流ＩＤに起因してホールが蓄積する。このため、図１５に示すように、次に半導体装置５１のＩＧＢＴ５ａがターンオンしたときに、フリー・ホイール電流ＩＤは減少して一旦０になるが、半導体装置５０に蓄積されていたホールにより、フリー・ホイール電流ＩＤが逆流し、オーバーシュートする。このときの半導体装置５０のＦＷＤ５ｂの動作をリカバリ動作といい、逆流したフリー・ホイール電流ＩＤをリカバリ電流Ｉｒｒという。   At this time, holes accumulate in the semiconductor device 50 due to the free wheel current ID. Therefore, as shown in FIG. 15, when the IGBT 5 a of the semiconductor device 51 is turned on next time, the free wheel current ID is decreased and once becomes 0, but due to the holes accumulated in the semiconductor device 50, it is free.・ Wheel current ID flows backward and overshoots. The operation of the FWD 5b of the semiconductor device 50 at this time is called a recovery operation, and the free wheel current ID flowing backward is called a recovery current Irr.

次に、本願発明者らは、ＦＷＤがリカバリ動作を行ったときに半導体装置においてリカバリ電流が集中する領域についてシミュレーションを行った。図１７は、半導体装置におけるリカバリ電流の流れる経路を示す説明図であり、図１８は、リカバリ電流の領域毎の内訳を示す説明図である。
図１７に示すように、リカバリ電流Ｉｒｒは、ＦＷＤセル領域と、ＩＧＢＴセル領域と、ゲート配線領域（ゲートランナ領域）とを流れることが分かった。図中、Irunnerはゲート配線領域を流れるリカバリ電流、IdiodeはＦＷＤセル領域を流れるリカバリ電流、IbodyはＩＧＢＴセル領域を流れるリカバリ電流をそれぞれ示す。 Next, the inventors of the present application performed a simulation on a region where the recovery current is concentrated in the semiconductor device when the FWD performs the recovery operation. FIG. 17 is an explanatory diagram illustrating a path through which a recovery current flows in the semiconductor device, and FIG. 18 is an explanatory diagram illustrating a breakdown of each recovery current region.
As shown in FIG. 17, it was found that the recovery current Irr flows through the FWD cell region, the IGBT cell region, and the gate wiring region (gate runner region). In the figure, Irunner represents a recovery current flowing through the gate wiring region, Idiode represents a recovery current flowing through the FWD cell region, and Ibody represents a recovery current flowing through the IGBT cell region.

そして、図１８に示すように、ＦＷＤセル領域に流れるリカバリ電流が最も多いことが分かった。また、リカバリ電流は、ＦＷＤセル領域に近いＩＧＢＴセルのトレンチ下部の領域（図１２においてＣで示す領域）に集中し、それが半導体装置の破壊につながることが分かった。   Then, as shown in FIG. 18, it was found that the recovery current flowing through the FWD cell region was the largest. Further, it was found that the recovery current is concentrated in a region below the trench of the IGBT cell close to the FWD cell region (region indicated by C in FIG. 12), which leads to the destruction of the semiconductor device.

そこでこの発明は、リカバリ電流によって破壊され難い半導体装置を実現することを目的とする。   Accordingly, an object of the present invention is to realize a semiconductor device that is not easily destroyed by a recovery current.

この発明は、上記目的を達成するため、請求項１に記載の発明では、絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴという）（５ａ）として機能する複数のＩＧＢＴセル（１０）からなるＩＧＢＴセル領域（２）と、前記ＩＧＢＴに逆並列接続されたフリーホイールダイオード（以下、ＦＷＤという）（５ｂ）として機能する複数のＦＷＤセル（３０）からなるＦＷＤセル領域（３）とが半導体基板（６）に並設されており、前記各ＩＧＢＴセルを構成する各ゲート（１８）および各エミッタ（２１）と、前記各ＦＷＤセルを構成する各アノード（３４）がそれぞれ前記半導体基板の一方の基板面側に配置された半導体装置（１）において、前記ＩＧＢＴセル領域は、前記ゲートおよびエミッタが形成された活性領域（２ｂ）と、前記ゲートのみが形成され前記エミッタが形成されていない不活性領域（２ｅ）とを有し、前記不活性領域の上方に配置されており、前記各ゲートと電気的に接続された第１ゲート配線層（１７）と、前記活性領域およびＦＷＤセル領域の上方に配置されており、前記活性領域の各エミッタおよびＦＷＤセル領域の各アノードと電気的に接続されたエミッタ・アノード配線層（１６）と、前記第１ゲート配線層の上方に配置されており、前記第１ゲート配線層と電気的に接続された第２ゲート配線層（２８）と、を備えたという技術的手段を用いる。   In order to achieve the above object, according to the present invention, an IGBT cell region (10) comprising a plurality of IGBT cells (10) functioning as an insulated gate bipolar transistor (hereinafter referred to as IGBT) (5a) is provided. 2) and an FWD cell region (3) composed of a plurality of FWD cells (30) functioning as a free wheel diode (hereinafter referred to as FWD) (5b) connected in reverse parallel to the IGBT on the semiconductor substrate (6) Each gate (18) and each emitter (21) constituting each IGBT cell and each anode (34) constituting each FWD cell are arranged in parallel on one substrate surface side of the semiconductor substrate. In the semiconductor device (1) arranged, the IGBT cell region includes an active region (2b) in which the gate and the emitter are formed, A first gate wiring layer having an inactive region (2e) in which only the gate is formed and in which the emitter is not formed, and is disposed above the inactive region and electrically connected to each of the gates (17), an emitter-anode wiring layer (16) disposed above the active region and the FWD cell region, and electrically connected to each emitter of the active region and each anode of the FWD cell region; A technical means is provided that includes a second gate wiring layer (28) disposed above the first gate wiring layer and electrically connected to the first gate wiring layer.

各ゲートと電気的に接続された第１ゲート配線層は、ＩＧＢＴセル領域の不活性領域の上方に配置されており、その第１ゲート配線層は、その上方に配置された第２ゲート配線層と電気的に接続されている。つまり、ゲート配線領域をＩＧＢＴセル領域と同じ平面上に配置するのではなく、不活性領域の上方に配置するため、従来のように、フリー・ホイール電流に起因するホールが、ＩＧＢＴセル領域と同じ平面上に形成されたゲート配線領域に蓄積することがない。
従って、フリー・ホイール電流が流れることによって蓄積したホールに起因するリカバリ電流によって破壊され難い半導体装置を実現することができる。 The first gate wiring layer electrically connected to each gate is disposed above the inactive region of the IGBT cell region, and the first gate wiring layer is the second gate wiring layer disposed above the first gate wiring layer. And are electrically connected. In other words, since the gate wiring region is not arranged on the same plane as the IGBT cell region but above the inactive region, the hole caused by the free wheel current is the same as the IGBT cell region as in the prior art. There is no accumulation in the gate wiring region formed on the plane.
Therefore, it is possible to realize a semiconductor device that is not easily destroyed by the recovery current caused by the accumulated holes due to the flow of the free wheel current.

請求項２に記載の発明では、請求項１に記載の半導体装置（１）において、前記第２ゲート配線層（２８）が前記第１ゲート配線層（１７）の上方から前記エミッタ・アノード配線層（１６）の上方にかけて配置されているという技術的手段を用いる。   According to a second aspect of the present invention, in the semiconductor device (1) according to the first aspect, the second gate wiring layer (28) extends from above the first gate wiring layer (17) to the emitter / anode wiring layer. The technical means of being arranged over (16) is used.

第２ゲート配線層が第１ゲート配線層の上方からエミッタ・アノード配線層の上方にかけて配置されているため、外部電極（ゲートパッド）がエミッタ・アノード配線層の側方に配置されている場合であっても、その配置方向に向けて第２ゲート配線層を延在させることができるので、外部電極の配置位置の自由度を高めることができる。   Since the second gate wiring layer is disposed from above the first gate wiring layer to above the emitter / anode wiring layer, the external electrode (gate pad) is disposed on the side of the emitter / anode wiring layer. Even if it exists, since the 2nd gate wiring layer can be extended toward the arrangement | positioning direction, the freedom degree of the arrangement position of an external electrode can be raised.

請求項３に記載の発明では、請求項１または請求項２に記載の半導体装置（１）において、前記ＩＧＢＴセル領域（２）と、これに並設された前記ＦＷＤセル領域（３）とからなる組が、前記不活性領域（２ｅ）を相対向させて配置されており、前記第１ゲート配線層（１７）は、前記相対向する前記不活性領域の境界部分の上方に配置されており、かつ、前記境界部分で相対向している各不活性領域の各ゲート（１８）と電気的に接続されてなるという技術的手段を用いる。   According to a third aspect of the present invention, in the semiconductor device (1) according to the first or second aspect, the IGBT cell region (2) and the FWD cell region (3) arranged in parallel to the IGBT cell region (2). And the first gate wiring layer (17) is disposed above a boundary portion of the opposing inactive regions. The inactive region (2e) is opposed to each other. In addition, a technical means is used that is electrically connected to each gate (18) of each inactive region facing each other at the boundary portion.

ＩＧＢＴセル領域と、これに並設されたＦＷＤセル領域とからなる組が不活性領域を相対向させて配置されてなる構造では、そのような配置構造ではない半導体装置と比較してゲート配線領域が広くなり、そこに蓄積されるホールも増加する。
しかし、請求項３に記載の発明は、第１ゲート配線層は、相対向する不活性領域の境界部分の上方に配置されており、かつ、境界部分で相対向している各不活性領域の各ゲートと電気的に接続されてなるため、上記の境界部分にゲート配線領域を形成する必要がない。
つまり、従来のように、フリー・ホイール電流に起因するホールが、上記の境界部分に形成されたゲート配線領域に蓄積することがない。
従って、リカバリ電流によって破壊され難い半導体装置を実現することができる。 In a structure in which a set of an IGBT cell region and a FWD cell region arranged in parallel to each other is arranged with the inactive regions facing each other, the gate wiring region is compared with a semiconductor device that does not have such an arrangement structure. Becomes wider and the number of holes accumulated in it increases.
However, in the invention according to claim 3, the first gate wiring layer is disposed above the boundary portion of the inactive regions facing each other, and each of the inactive regions facing each other at the boundary portion is arranged. Since it is electrically connected to each gate, it is not necessary to form a gate wiring region at the boundary portion.
That is, unlike the conventional case, holes due to free wheel current do not accumulate in the gate wiring region formed in the boundary portion.
Therefore, it is possible to realize a semiconductor device that is not easily destroyed by the recovery current.

特に、請求項４に記載するように、前記組を複数配列してなるセル領域列が相対向して配置されてなる構造であっても、請求項３に記載の技術的手段を用いることにより、リカバリ電流によって破壊され難い半導体装置を実現することができる。   In particular, as described in claim 4, even if the cell region row formed by arranging a plurality of the sets is arranged to face each other, the technical means according to claim 3 is used. Thus, it is possible to realize a semiconductor device that is not easily destroyed by the recovery current.

請求項５に記載の発明では、請求項３または請求項４に記載の半導体装置（１）において、前記相対向して配置されたＦＷＤセル領域（３）は一体形成されており、その一体形成された領域で１つのＦＷＤセル領域を形成してなるという技術的手段を用いる。   According to a fifth aspect of the present invention, in the semiconductor device (1) according to the third or fourth aspect, the FWD cell regions (3) arranged opposite to each other are integrally formed, and the integral formation thereof. The technical means of forming one FWD cell region in the formed region is used.

相対向して配置されたＦＷＤセル領域は一体形成されており、その一体形成された領域で１つのＦＷＤセル領域を形成してなるため、従来のように、相対向して配置されたＦＷＤセル領域間にゲート配線領域が形成されていないので、フリー・ホイール電流に起因するホールがゲート配線領域に蓄積することがない。
従って、リカバリ電流によって破壊され難い半導体装置を実現することができる。 The FWD cell regions arranged opposite to each other are integrally formed, and one FWD cell region is formed by the integrally formed region, so that the FWD cells arranged opposite to each other as in the prior art. Since no gate wiring region is formed between the regions, holes due to free wheel current do not accumulate in the gate wiring region.
Therefore, it is possible to realize a semiconductor device that is not easily destroyed by the recovery current.

なお、上記括弧内の符号は、後述する発明の実施形態において記載されている符号と対応するものである。   In addition, the code | symbol in the said parenthesis respond | corresponds with the code | symbol described in embodiment of the invention mentioned later.

この発明に係る実施形態について図を参照して説明する。図１は、この実施形態に係る半導体装置の平面図である。図２は、図１において破線で囲んだ領域Ａの拡大図である。図３は配線層の平面説明図であり、（ａ）は第１ゲート配線層を配置した状態の平面説明図、（ｂ）はエミッタ・アノード配線層を配置した状態の平面説明図である。図４は配線層の平面説明図であり、（ａ）は第１ゲート配線層およびエミッタ・アノード配線層を配置した状態の平面説明図、（ｂ）は第１ゲート配線層、第２ゲート配線層およびエミッタ・アノード配線層を配置した状態の平面説明図である。図５は図４（ｂ）の透視図である。図６は図５のＡ−Ａ矢視部分断面図である。図７は図５のＢ−Ｂ矢視部分断面図である。なお、図１では、各配線層および各配線層上の絶縁層（例えば、ポリイミド層など）を省略している。また、この実施形態に係る半導体装置を構成するＩＧＢＴセルおよびＦＷＤセルの主な断面構造は、図１３に示した従来の構造と同一であるため説明を省略する。また、従来の半導体装置と同一の構成については同一の符号を使用し、説明を省略する。   An embodiment according to the present invention will be described with reference to the drawings. FIG. 1 is a plan view of the semiconductor device according to this embodiment. FIG. 2 is an enlarged view of a region A surrounded by a broken line in FIG. FIG. 3 is an explanatory plan view of the wiring layer. FIG. 3A is an explanatory plan view showing a state in which the first gate wiring layer is arranged, and FIG. 3B is an explanatory plan view showing a state in which the emitter / anode wiring layer is arranged. FIG. 4 is an explanatory plan view of a wiring layer, (a) is an explanatory plan view of a state in which a first gate wiring layer and an emitter / anode wiring layer are arranged, and (b) is a first gate wiring layer and a second gate wiring. FIG. 6 is an explanatory plan view of a state in which a layer and an emitter / anode wiring layer are arranged. FIG. 5 is a perspective view of FIG. 6 is a partial cross-sectional view taken along line AA in FIG. FIG. 7 is a partial cross-sectional view taken along the line BB in FIG. In FIG. 1, each wiring layer and an insulating layer (for example, a polyimide layer) on each wiring layer are omitted. The main cross-sectional structures of the IGBT cell and the FWD cell constituting the semiconductor device according to this embodiment are the same as the conventional structure shown in FIG. The same reference numerals are used for the same components as those of the conventional semiconductor device, and the description thereof is omitted.

（半導体装置の構造）
図１，２に示すように、半導体装置１には、ＩＧＢＴセル領域２と、これに並設されたＦＷＤセル領域３とからなる組が相対向して配置されており、その組を複数配列してなるセル領域列が相対向して配置されている。また、図２に示すように、相対向して配置されたＩＧＢＴセル領域２ａ，２ａ間に形成されたＩＧＢＴ不活性領域２ｅ間の境界１ａは、僅かな間隔に形成されており、その境界１ａには、従来のようなゲート配線領域は存在しない。 (Structure of semiconductor device)
As shown in FIGS. 1 and 2, in the semiconductor device 1, a set including an IGBT cell region 2 and an FWD cell region 3 arranged in parallel to each other is arranged to face each other, and a plurality of sets are arranged. Cell region columns formed in this manner are arranged opposite to each other. Further, as shown in FIG. 2, the boundary 1a between the IGBT inactive regions 2e formed between the IGBT cell regions 2a and 2a arranged opposite to each other is formed at a slight interval, and the boundary 1a There is no conventional gate wiring region.

また、相対向して配置されたＩＧＢＴセル領域２ａ，２ａの一方に並設されたＦＷＤセル領域と、他方に並設されたＦＷＤセル領域との間には境界部分は存在せず、相互に共通の領域となっており、Ｐ層３１およびＰ−層３２が相互に連続形成されている。このため、従来の半導体装置５のように相対向して配置されたＦＷＤセル領域間に形成されていたゲート配線領域が存在しない。   In addition, there is no boundary portion between the FWD cell region arranged in parallel with one of the IGBT cell regions 2a and 2a arranged opposite to each other and the FWD cell region arranged in parallel with the other. A common region is formed, and the P layer 31 and the P− layer 32 are continuously formed. Therefore, unlike the conventional semiconductor device 5, there is no gate wiring region formed between the FWD cell regions arranged opposite to each other.

図３（ａ）に示すように、相対向して配置されたＩＧＢＴセル領域２ａ，２ａ間に形成されたＩＧＢＴ不活性領域２ｅ間の境界１ａの上方には、導電性材料により形成された第１ゲート配線層１７が配置されている。第１ゲート配線層１７は、各ＩＧＢＴ不活性領域２ｅにおける各ゲート電極１８と電気的に接続されている。図６に示すように、各ＩＧＢＴ不活性領域２ｅを構成する各ゲート電極１８は、導電性材料で形成されたビア（コンタクト層）２６と電気的に接続されている。第１ゲート配線層１７とＰ層１９との間には、絶縁膜１５が形成されており、その絶縁膜１５によってによって第１ゲート配線層１７とＰ層１９との間が絶縁されている。   As shown in FIG. 3 (a), above the boundary 1a between the IGBT inactive regions 2e formed between the IGBT cell regions 2a and 2a arranged opposite to each other, a first made of a conductive material is formed. One gate wiring layer 17 is arranged. The first gate wiring layer 17 is electrically connected to each gate electrode 18 in each IGBT inactive region 2e. As shown in FIG. 6, each gate electrode 18 constituting each IGBT inactive region 2e is electrically connected to a via (contact layer) 26 made of a conductive material. An insulating film 15 is formed between the first gate wiring layer 17 and the P layer 19, and the first gate wiring layer 17 and the P layer 19 are insulated by the insulating film 15.

第１ゲート配線層１７は、低抵抗（例えば、シート抵抗１０Ω／□以下）の導電性材料（例えばアルミニウム）により形成する。また、ビア２６を形成する導電性材料としては、タングステンなどを用いる。なお、第１ゲート配線層１７の形成と同時にビア２６を形成する場合は、第１ゲート配線層１７と同じ導電性材料によりビア２６を形成することもできる。   The first gate wiring layer 17 is formed of a conductive material (for example, aluminum) having a low resistance (for example, a sheet resistance of 10Ω / □ or less). As the conductive material for forming the via 26, tungsten or the like is used. In the case where the via 26 is formed simultaneously with the formation of the first gate wiring layer 17, the via 26 can be formed using the same conductive material as that of the first gate wiring layer 17.

図３，５に示すように、第１ゲート配線層１７は、境界１ａに跨って配置されており、図面上方に配置されたＩＧＢＴセル領域２ａにおけるＩＧＢＴ不活性領域２ｅの各ゲート電極１８とも上記と同じ構造により電気的に接続されている。
ビア２６は、ゲート電極１８の走る方向に沿って少なくとも１箇所以上形成すればよい。また、ビア２６の形状は、特に限定されるものではなく、横断面の形状が円柱形状でもよいし、ゲート電極１８の走る方向に沿って延びる長円形状でもよい。 As shown in FIGS. 3 and 5, the first gate wiring layer 17 is disposed across the boundary 1 a, and the gate electrode 18 of the IGBT inactive region 2 e in the IGBT cell region 2 a disposed above the drawing is also described above. Are electrically connected by the same structure.
At least one via 26 may be formed along the direction in which the gate electrode 18 runs. The shape of the via 26 is not particularly limited, and the shape of the cross section may be a cylindrical shape or may be an oval shape extending along the direction in which the gate electrode 18 runs.

図３（ｂ）に示すように、各ＩＧＢＴ活性領域２ｂおよびＦＷＤセル領域３ａの上方には、導電性材料により形成されたエミッタ・アノード配線層１６が配置されている。エミッタ・アノード配線層１６は、各ＩＧＢＴ活性領域２ｂにおける各ＩＧＢＴセル１０を構成する各エミッタと、ＦＷＤセル領域３ａを構成する各アノードと、半導体装置１の所定個所に配置されたエミッタパッドまたはアノードパッド（図示せず）とを電気的に接続する役割をする。   As shown in FIG. 3B, an emitter / anode wiring layer 16 formed of a conductive material is disposed above each IGBT active region 2b and FWD cell region 3a. The emitter / anode wiring layer 16 includes each emitter constituting each IGBT cell 10 in each IGBT active region 2b, each anode constituting the FWD cell region 3a, and an emitter pad or anode disposed at a predetermined position of the semiconductor device 1. It serves to electrically connect a pad (not shown).

図４（ａ）に示すように、エミッタ・アノード配線層１６は、第１ゲート配線層１７との間に僅かな間隙を隔てて形成されており、各ＩＧＢＴセル領域２ａおよびＦＷＤセル領域３ａを総て覆う領域のうち、第１ゲート配線層１７を除く領域を覆っている。図６に示すように、エミッタ・アノード配線層１６は、第１ゲート配線層１７と同じレイヤー（階層）に形成されている。図７に示すように、各ＩＧＢＴセル１０を構成するＰボディ層２０およびエミッタＮ層２１は、導電性材料で形成されたビア２９と電気的に接続されている。また、各ＦＷＤセル３０を構成するＰ＋層３４は、導電性材料で形成されたビア（コンタクト層）３５と電気的に接続されている。   As shown in FIG. 4A, the emitter / anode wiring layer 16 is formed with a slight gap between the first gate wiring layer 17 and each IGBT cell region 2a and FWD cell region 3a. Of the entire covered region, the region excluding the first gate wiring layer 17 is covered. As shown in FIG. 6, the emitter / anode wiring layer 16 is formed in the same layer (hierarchy) as the first gate wiring layer 17. As shown in FIG. 7, the P body layer 20 and the emitter N layer 21 constituting each IGBT cell 10 are electrically connected to a via 29 formed of a conductive material. In addition, the P + layer 34 constituting each FWD cell 30 is electrically connected to a via (contact layer) 35 formed of a conductive material.

エミッタ・アノード配線層１６とＰ層１９との間には、絶縁膜１５が形成されており、その絶縁膜１５によってによってエミッタ・アノード配線層１６とＰ層１９との間が絶縁されている。
エミッタ・アノード配線層１６は、低抵抗（例えば、シート抵抗１０Ω／□以下）の導電性材料（例えばアルミニウム）により形成する。また、ビア２９，３５を形成する導電性材料としては、タングステンなどを用いる。なお、エミッタ・アノード配線層１６の形成と同時にビア２９，３５を形成する場合は、エミッタ・アノード配線層１６と同じ導電性材料によりビア２９，３５を形成することもできる。 An insulating film 15 is formed between the emitter / anode wiring layer 16 and the P layer 19, and the emitter / anode wiring layer 16 and the P layer 19 are insulated by the insulating film 15.
The emitter / anode wiring layer 16 is formed of a conductive material (for example, aluminum) having a low resistance (for example, a sheet resistance of 10Ω / □ or less). Further, tungsten or the like is used as a conductive material for forming the vias 29 and 35. In the case where the vias 29 and 35 are formed simultaneously with the formation of the emitter / anode wiring layer 16, the vias 29 and 35 can be formed of the same conductive material as that of the emitter / anode wiring layer 16.

ビア２９は、Ｐボディ層２０およびエミッタＮ層２１が走る方向に沿って少なくとも１箇所以上形成すればよい。また、ビア３５は、Ｐ＋層３４が走る方向に沿って少なくとも１箇所以上形成すればよい。ビア２９，３５の形状は、特に限定されるものではなく、横断面の形状が円柱形状でもよい。ビア２９の形状は、Ｐボディ層２０およびエミッタＮ層２１の走る方向に沿って延びる長円形状でもよい。ビア３５の形状は、Ｐ＋層３４の走る方向に沿って延びる長円形状でもよい。   At least one via 29 may be formed along the direction in which the P body layer 20 and the emitter N layer 21 run. Further, at least one via 35 may be formed along the direction in which the P + layer 34 runs. The shape of the vias 29 and 35 is not particularly limited, and the shape of the cross section may be a cylindrical shape. The shape of the via 29 may be an oval shape extending along the direction in which the P body layer 20 and the emitter N layer 21 run. The shape of the via 35 may be an oval shape extending along the direction in which the P + layer 34 runs.

図４（ｂ）に示すように、第１ゲート配線層１７の上方には、導電性材料で形成された第２ゲート配線層２８が第１ゲート配線層１７を覆うように配置されている。また、第２ゲート配線層２８は、ＦＷＤセル領域３ａの上方まで延在している。第２ゲート配線層２８は、第１ゲート配線層１７と半導体装置１の所定個所に配置されたゲートパッド（図示せず）とを電気的に接続するための仲介の役割をする。   As shown in FIG. 4B, a second gate wiring layer 28 made of a conductive material is disposed above the first gate wiring layer 17 so as to cover the first gate wiring layer 17. The second gate wiring layer 28 extends to above the FWD cell region 3a. The second gate wiring layer 28 acts as an intermediary for electrically connecting the first gate wiring layer 17 and a gate pad (not shown) disposed at a predetermined position of the semiconductor device 1.

図６に示すように、第２ゲート配線層２８は、ビア２７によって第１ゲート配線層１７と電気的に接続されている。
第２ゲート配線層２８と第１ゲート配線層１７との間には、絶縁膜４２が形成されており、その絶縁膜４２によってによって第２ゲート配線層２８と第１ゲート配線層１７との間が絶縁されている。 As shown in FIG. 6, the second gate wiring layer 28 is electrically connected to the first gate wiring layer 17 by a via 27.
An insulating film 42 is formed between the second gate wiring layer 28 and the first gate wiring layer 17, and the insulating film 42 provides a space between the second gate wiring layer 28 and the first gate wiring layer 17. Is insulated.

第２ゲート配線層２８は、低抵抗（例えば、シート抵抗１０Ω／□以下）の導電性材料（例えばアルミニウム）により形成する。また、ビア２７を形成する導電性材料としては、タングステンなどを用いる。なお、第２ゲート配線層２８の形成と同時にビア２７を形成する場合は、第２ゲート配線層２８と同じ導電性材料によりビア２７を形成することもできる。ビア２７は、少なくとも１箇所以上形成すればよい。ビア２７の形状は、特に限定されるものではなく、横断面の形状が円柱形状または長円形状でもよい。   The second gate wiring layer 28 is formed of a conductive material (for example, aluminum) having a low resistance (for example, a sheet resistance of 10Ω / □ or less). As the conductive material for forming the via 27, tungsten or the like is used. In the case where the via 27 is formed simultaneously with the formation of the second gate wiring layer 28, the via 27 can be formed using the same conductive material as that of the second gate wiring layer 28. The via 27 may be formed in at least one place. The shape of the via 27 is not particularly limited, and the shape of the cross section may be a cylindrical shape or an oval shape.

上記の各ビアは、絶縁膜の成膜後に絶縁膜に形成したビアホール（コンタクトホール）に導電性物質を充填することにより形成することができる。また、絶縁膜上に配線層を形成すると同時に、その配線層と同じ導電性材料をビアホールに充填して形成することもできる。   Each of the vias can be formed by filling a conductive material into a via hole (contact hole) formed in the insulating film after forming the insulating film. Further, at the same time as forming the wiring layer on the insulating film, the via hole can be filled with the same conductive material as the wiring layer.

（シミュレーション）
本願発明者らは、従来の半導体装置および本発明の半導体装置１について、リカバリ電流が集中するＩＧＢＴセル（図１２においてＣで示す領域）でのホール蓄積量をシミュレーションにより測定した。このシミュレーションでは図１４に示した回路と同じ回路を使用した。また、図１１に示した立体構造を解析モデルとして使用した。図１１に示す解析モデルにおける幅Ｗは201μｍ、ＩＧＢＴセル領域２ａの幅Ｗ１は144μｍ、ＦＷＤセル領域３ａの幅Ｗ２は57μｍ、奥行きＤは190μｍ、ＦＷＤ領域３ａの奥行きＤ１は123μｍ、ＦＷＤ側ランナ９ｂの奥行きＤ２は67μｍ、解析モデルの厚さＨは135μｍである。また、解析モデルのＩＧＢＴセル１０の配置間隔は24μｍである。 (simulation)
The inventors of the present application measured the hole accumulation amount in the IGBT cell (region indicated by C in FIG. 12) where the recovery current is concentrated by simulation for the conventional semiconductor device and the semiconductor device 1 of the present invention. In this simulation, the same circuit as that shown in FIG. 14 was used. Further, the three-dimensional structure shown in FIG. 11 was used as an analysis model. In the analysis model shown in FIG. 11, the width W is 201 μm, the width W1 of the IGBT cell region 2a is 144 μm, the width W2 of the FWD cell region 3a is 57 μm, the depth D is 190 μm, the depth D1 of the FWD region 3a is 123 μm, and the FWD side runner 9b. The depth D2 is 67 μm, and the thickness H of the analysis model is 135 μm. Further, the arrangement interval of the IGBT cells 10 of the analysis model is 24 μm.

ＩＧＢＴセル１０のＰボディ層２０（図１）の基板表面からの深さおよび幅は、それぞれ1.5μｍであり、濃度は2.7e19cm-3である。Ｐ層１９の濃度は4e16cm-3であり、拡散深さは5μｍである。エミッタＮ層２１の濃度は2.9e16cm-3であり、ＩＧＢＴセル１０のＰ＋層１２の濃度は7.7e17cm-3である。ＦＳ層１３の濃度は3e16cm-3である。
ＦＷＤセル３０を構成するＰ層３１およびＰ＋層３４（図６）はそれぞれ溝状に形成されている。また、Ｐ層３１の配置間隔は8μｍであり、Ｐ＋層３４の濃度は1e19cm-3である。また、Ｐ−層３２の濃度は2e16cm-3であり、Ｎ−層１４の濃度は7e13cm-3である。Ｎ＋層３３の濃度は1e18cm-3である。なお、前述の各濃度は、各層の表面付近のピーク濃度である。 The depth and width from the substrate surface of the P body layer 20 (FIG. 1) of the IGBT cell 10 are each 1.5 μm and the concentration is 2.7e19 cm −3. The concentration of the P layer 19 is 4e16 cm −3 and the diffusion depth is 5 μm. The concentration of the emitter N layer 21 is 2.9e16 cm-3, and the concentration of the P + layer 12 of the IGBT cell 10 is 7.7e17 cm-3. The concentration of the FS layer 13 is 3e16 cm-3.
The P layer 31 and the P + layer 34 (FIG. 6) constituting the FWD cell 30 are each formed in a groove shape. Further, the arrangement interval of the P layers 31 is 8 μm, and the concentration of the P + layers 34 is 1e19 cm−3. The concentration of the P− layer 32 is 2e16 cm−3, and the concentration of the N− layer 14 is 7e13 cm−3. The concentration of the N + layer 33 is 1e18 cm−3. In addition, each above-mentioned density | concentration is a peak density | concentration near the surface of each layer.

図８は、従来の半導体装置および本発明の半導体装置におけるホールの蓄積量を示すグラフである。同図に示すように、フリー・ホイール電流が流れたときのホール蓄積量は、従来の半導体装置５が3.2E+18cm-2 であり、本発明の半導体装置１が6.3E+16cm-2であった。つまり、ＩＧＢＴセル領域２およびＦＷＤセル領域３の周辺からゲート配線領域をなくした構造にすることにより、ホール蓄積量を約80.3％削減できることが分かった。
上述したように、本実施形態の半導体装置１を使用すれば、蓄積されたホールにより増大したリカバリ電流によって破壊され難い半導体装置を実現することができる。 FIG. 8 is a graph showing the accumulated amount of holes in the conventional semiconductor device and the semiconductor device of the present invention. As shown in the figure, the amount of accumulated holes when free wheel current flows is 3.2E + 18 cm-2 for the conventional semiconductor device 5 and 6.3E + 16 cm-2 for the semiconductor device 1 of the present invention. there were. That is, it was found that the hole accumulation amount can be reduced by about 80.3% by using a structure in which the gate wiring region is eliminated from the periphery of the IGBT cell region 2 and the FWD cell region 3.
As described above, by using the semiconductor device 1 of the present embodiment, it is possible to realize a semiconductor device that is not easily destroyed by the recovery current increased by the accumulated holes.

（変更例）
(1)図４（ｂ）に示す例では、第２ゲート配線層２８をＦＷＤセル領域３ａの上方まで延在させたが、ＦＷＤセル領域３ａの上方まで延在させずにＩＧＢＴ不活性領域２ｅ，２ｅ間の境界１ａの上方のみに配置させる構造でもよい。また、第２ゲート配線層２８の延在方向は、ＦＷＤセル領域３ａのいずれの端部に向かう方向でもよい。さらに、第１ゲート配線層１７およびエミッタ・アノード配線層１６の全体または一部を覆う構造でもよい。 (Example of change)
(1) In the example shown in FIG. 4B, the second gate wiring layer 28 is extended above the FWD cell region 3a. However, the IGBT inactive region 2e is not extended above the FWD cell region 3a. , 2e may be arranged only above the boundary 1a. The extending direction of the second gate wiring layer 28 may be a direction toward any end of the FWD cell region 3a. Further, the structure may be such that the whole or a part of the first gate wiring layer 17 and the emitter / anode wiring layer 16 is covered.

(2)第２ゲート配線層２８の形成領域を第１ゲート配線層１７の上方を覆う範囲に制限し、エミッタ・アノード配線層１６の上方にそれと電気的接続された第２エミッタ・アノード配線層を配置し、その第２エミッタ・アノード配線層とエミッタパッドまたはアノードパッドとを電気的に接続することもできる。このようにエミッタ・アノード配線層を２層構造にすることにより、エミッタ・アノード配線層の抵抗値を半減させることができる。また、第２エミッタ・アノード配線層は第２ゲート配線層２８と同じ工程で形成することができるため、製造効率が低下することもない。 (2) The second emitter wiring layer 28 is limited to the area covering the first gate wiring layer 17 and the second emitter / anode wiring layer electrically connected to the emitter / anode wiring layer 16 above. And the second emitter / anode wiring layer and the emitter pad or anode pad can be electrically connected. Thus, by making the emitter / anode wiring layer into a two-layer structure, the resistance value of the emitter / anode wiring layer can be halved. Further, since the second emitter / anode wiring layer can be formed in the same process as the second gate wiring layer 28, the manufacturing efficiency is not lowered.

(3)ＦＷＤセル３０を構成するＰ＋層３４は、ドット状に形成することもできる。また、隣接するＰ＋層３４の配置は、千鳥状でもよいし、同じ位置でもよい。さらに、全面がＰ＋層３４であってもよい。配置間隔は、等間隔でもよいし、等間隔でなくてもよい。
(2)ＩＧＢＴセル１０は、プレーナ型の構造でもよく、ＩＧＢＴとして機能すれば構造は限定されない。 (3) The P + layer 34 constituting the FWD cell 30 can be formed in a dot shape. Further, the arrangement of the adjacent P + layers 34 may be staggered or the same position. Furthermore, the entire surface may be the P + layer 34. The arrangement interval may be equal or may not be equal.
(2) The IGBT cell 10 may have a planar structure, and the structure is not limited as long as it functions as an IGBT.

この発明の実施形態に係る半導体装置の平面図である。1 is a plan view of a semiconductor device according to an embodiment of the present invention. 図１において破線で囲んだ領域Ａの拡大図である。It is an enlarged view of the area | region A enclosed with the broken line in FIG. 配線層の平面説明図であり、（ａ）は第１ゲート配線層を配置した状態の平面説明図、（ｂ）はエミッタ・アノード配線層を配置した状態の平面説明図である。4A is an explanatory plan view of a wiring layer, FIG. 4A is an explanatory plan view of a state in which a first gate wiring layer is disposed, and FIG. 4B is an explanatory plan view of a state in which an emitter / anode wiring layer is disposed; 配線層の平面説明図であり、（ａ）は第１ゲート配線層およびエミッタ・アノード配線層を配置した状態の平面説明図、（ｂ）は第１ゲート配線層、第２ゲート配線層およびエミッタ・アノード配線層を配置した状態の平面説明図である。FIG. 2 is a plan view of a wiring layer, (a) is a plan view of a state in which a first gate wiring layer and an emitter / anode wiring layer are arranged, and (b) is a first gate wiring layer, a second gate wiring layer and an emitter. -It is a plane explanatory view in the state where an anode wiring layer is arranged. 図４（ｂ）の透視図である。FIG. 5 is a perspective view of FIG. 図５のＡ−Ａ矢視部分断面図である。It is an AA arrow partial sectional view of FIG. 図５のＢ−Ｂ矢視部分断面図である。It is a BB arrow partial sectional view of FIG. 従来の半導体装置および本発明の半導体装置におけるホールの蓄積量を示すグラフである。It is a graph which shows the accumulation amount of the hole in the conventional semiconductor device and the semiconductor device of this invention. インバータ回路の一例である。It is an example of an inverter circuit. 図９に示した半導体装置５の説明図であり、（ａ）は平面図、（ｂ）はゲート配線領域の平面拡大図、（ｃ）は（ｂ）のＨ−Ｈ矢視断面図である。FIG. 10 is an explanatory diagram of the semiconductor device 5 illustrated in FIG. 9, where (a) is a plan view, (b) is an enlarged plan view of a gate wiring region, and (c) is a cross-sectional view taken along line HH in (b). . 図１０（ａ）に示す半導体装置５を破線で囲まれた領域Ｂにて切断した部分の立体構造を示す断面図である。It is sectional drawing which shows the solid structure of the part which cut | disconnected the semiconductor device 5 shown to Fig.10 (a) in the area | region B enclosed with the broken line. 図１１の平面図である。It is a top view of FIG. 図１２に示す半導体装置を破線で囲まれた領域Ｄにて切断した部分の断面図である。It is sectional drawing of the part cut | disconnected in the area | region D enclosed with the broken line of the semiconductor device shown in FIG. 本願発明者らが行ったシミュレーションに使用したスイッチング回路の回路図である。It is a circuit diagram of the switching circuit used for the simulation which the present inventors performed. 図１４に示すスイッチング回路に備えられた２つの半導体装置のＩＧＢＴおよびＦＷＤの動作特性（波形）を示す説明図である。It is explanatory drawing which shows the operation characteristic (waveform) of IGBT and FWD of two semiconductor devices with which the switching circuit shown in FIG. 14 was equipped. 図１５において破線で囲んだ領域Ｅに相当する部分のシミュレーション解析概要を示すグラフである。It is a graph which shows the simulation analysis outline | summary of the part corresponded to the area | region E enclosed with the broken line in FIG. 半導体装置におけるリカバリ電流の流れる経路を示す説明図である。It is explanatory drawing which shows the path | route through which the recovery current flows in a semiconductor device. リカバリ電流の領域毎の内訳を示す説明図である。It is explanatory drawing which shows the breakdown for every area | region of a recovery current.

符号の説明Explanation of symbols

１，５・・半導体装置、２，２ａ・・ＩＧＢＴセル領域、２ｂ・・ＩＧＢＴ活性領域、
２ｃ・・ＩＧＢＴ活性領域の終端、２ｄ・・ＩＧＢＴセル領域の終端、
３，３ａ・・ＦＷＤセル領域（ＦＷＤ活性領域）、３ｃ・・ＦＷＤ活性領域の終端、
４・・ゲート配線、４ａ・・中央ゲート配線、４ｂ・・外周ゲート配線、
５ａ・・ＩＧＢＴ、５ｂ・・ＦＷＤ、６・・半導体基板、７・・インバータ回路、
８・・昇降圧コンバータ、９・・ゲート配線領域、９ａ・・ＩＧＢＴ側ランナ、
９ｂ・・ＦＷＤ側ランナ、１０・・ＩＧＢＴセル、１１・・コレクタ電極、
１２・・Ｐ＋層、１３・・ＦＳ層、１４・・Ｎ−層、１５・・絶縁膜、
１６・・エミッタ・アノード配線層、１７・・第１ゲート配線層、
１８・・ゲート電極、１９・・Ｐ層、２０・・Ｐボディ層、２１・・エミッタＮ層、
２２・・トレンチ、２３・・チャネルＰ領域、２４・・ダミートレンチ、
２５・・フロートＰ層、２６，２７，３５・・ビア、３０・・ＦＷＤセル、
３１・・Ｐ層、３２・・Ｐ−層、３３・・Ｎ＋層、３４・・Ｐ＋層。 1, 5 .. Semiconductor device, 2 2... IGBT cell region, 2 b... IGBT active region,
2c .. termination of IGBT active region, 2d .. termination of IGBT cell region,
3, 3a ·· FWD cell region (FWD active region), 3c ·· FWD active region termination,
4 .... Gate wiring, 4a ... Central gate wiring, 4b ... Outer gate wiring,
5a ... IGBT 5b ... FWD 6 ... Semiconductor substrate 7 ... Inverter circuit,
8. Buck-boost converter, 9 ... Gate wiring area, 9a ... IGBT side runner,
9b..FWD side runner, 10..IGBT cell, 11..collector electrode,
12 .... P + layer, 13 .... FS layer, 14 .... N- layer, 15 .... insulating film,
16 .... emitter-anode wiring layer, 17 .... first gate wiring layer,
18 .... Gate electrode, 19 .... P layer, 20 .... P body layer, 21 ... Emitter N layer,
22 .. trench, 23 .. channel P region, 24 .. dummy trench,
25..Float P layer, 26, 27, 35..Via, 30..FWD cell,
31 ·· P layer, 32 ·· P− layer, 33 ·· N + layer, 34 ·· P + layer.

Claims (5)

絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴという）として機能する複数のＩＧＢＴセルからなるＩＧＢＴセル領域と、前記ＩＧＢＴに逆並列接続されたフリーホイールダイオード（以下、ＦＷＤという）として機能する複数のＦＷＤセルからなるＦＷＤセル領域とが半導体基板に並設されており、前記各ＩＧＢＴセルを構成する各ゲートおよび各エミッタと、前記各ＦＷＤセルを構成する各アノードがそれぞれ前記半導体基板の一方の基板面側に配置された半導体装置において、
前記ＩＢＧＴセル領域は、前記ゲートおよびエミッタが形成された活性領域と、前記ゲートのみが形成され前記エミッタが形成されていない不活性領域とを有し、
前記不活性領域の上方に配置されており、前記各ゲートと電気的に接続された第１ゲート配線層と、
前記活性領域およびＦＷＤセル領域の上方に配置されており、前記活性領域の各エミッタおよびＦＷＤセル領域の各アノードと電気的に接続されたエミッタ・アノード配線層と、
前記第１ゲート配線層の上方に配置されており、前記第１ゲート配線層と電気的に接続された第２ゲート配線層と、
を備えたことを特徴とする半導体装置。 An IGBT cell region composed of a plurality of IGBT cells functioning as an insulated gate bipolar transistor (hereinafter referred to as IGBT), and a plurality of FWD cells functioning as a free wheel diode (hereinafter referred to as FWD) connected in reverse parallel to the IGBT FWD cell regions are arranged in parallel on the semiconductor substrate, and each gate and each emitter constituting each of the IGBT cells and each anode constituting each of the FWD cells are respectively on one substrate surface side of the semiconductor substrate. In the arranged semiconductor device,
The IBGT cell region has an active region in which the gate and the emitter are formed, and an inactive region in which only the gate is formed and the emitter is not formed,
A first gate wiring layer disposed above the inactive region and electrically connected to the gates;
An emitter-anode wiring layer disposed above the active region and the FWD cell region and electrically connected to each emitter of the active region and each anode of the FWD cell region;
A second gate wiring layer disposed above the first gate wiring layer and electrically connected to the first gate wiring layer;
A semiconductor device comprising: 前記第２ゲート配線層が前記第１ゲート配線層の上方から前記エミッタ・アノード配線層の上方にかけて配置されていることを特徴とする請求項１に記載の半導体装置。   2. The semiconductor device according to claim 1, wherein the second gate wiring layer is disposed from above the first gate wiring layer to above the emitter / anode wiring layer. 前記ＩＧＢＴセル領域と、これに並設された前記ＦＷＤセル領域とからなる組が、前記不活性領域を相対向させて配置されており、
前記第１ゲート配線層は、前記相対向する前記不活性領域の境界部分の上方に配置されており、かつ、前記境界部分で相対向している各不活性領域の各ゲートと電気的に接続されてなることを特徴とする請求項１または請求項２に記載の半導体装置。 A set of the IGBT cell region and the FWD cell region arranged in parallel to the IGBT cell region is arranged with the inactive regions facing each other.
The first gate wiring layer is disposed above a boundary portion of the inactive region facing each other and electrically connected to each gate of each inactive region facing each other at the boundary portion The semiconductor device according to claim 1, wherein the semiconductor device is formed. 前記組を複数配列してなるセル領域列が相対向して配置されてなることを特徴とする請求項３に記載の半導体装置。   4. The semiconductor device according to claim 3, wherein cell region rows formed by arranging a plurality of sets are arranged to face each other. 前記相対向して配置されたＦＷＤセル領域は一体形成されており、その一体形成された領域で１つのＦＷＤセル領域を形成してなることを特徴とする請求項３または請求項４に記載の半導体装置。   5. The FWD cell region arranged opposite to each other is integrally formed, and one FWD cell region is formed by the integrally formed region. Semiconductor device.
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