JP2005032736A - Semiconductor device and its manufacturing method - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device which can assure a large operating region (active region) by preventing an oscillation from occurring and to provide a method for manufacturing the same. <P>SOLUTION: The semiconductor device includes an IGBT which has a plurality of divided active regions, which has a gate electrode 53 having an opening 21 for forming a current constriction part 22. This current constriction part 22 is utilized as an oscillation suppressing resistor of an LC circuit constituted of a gate capacity and a gate wiring 66, thereby preventing an oscillation phenomenon from occurring at the IGBT turning off time. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
この発明は、電力変換装置などに使用されるＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などの半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
パワー半導体デバイスの中で、バイポーラトランジスタの高耐圧大電流特性とＭＯＳＦＥＴの高周波特性の両方の特性を有するＩＧＢＴは、近年、高耐圧化、大容量化が進み、耐圧クラスが４５００Ｖ以上、電流容量が数１００Ａ〜数１０００Ａ程度のデバイスが発表されている。大容量化に対応するために、デバイスの中に複数個のＩＧＢＴチップを並列に配置する場合や、１チップでの大容量化が行われている。
【０００３】
ＩＧＢＴチップの大容量化には、良品率の低下という問題があることは良く知られている。良品率の中でも、ゲート耐圧に関する良品率の悪化を回避する手法として、１チップのゲート電極を複数個に分けて形成し、ゲート耐圧良品ゲートを集電ゲート電極に、ゲート耐圧不良ゲートをエミッタ電極に配線する手法が特開平６−８５２６８号公報に開示されている。
【０００４】
本手法を採用した場合、ゲート−ゲート間に配線インダクタンスがあるために、このインダクタンスとゲートコンデンサ容量とで構成される回路でＬＣ発振が発生し、その振動がゲート−エミッタ間電圧（ゲート電圧）等の振動となる。このＬＣ発振を回避するための手法のひとつとして、分割されたゲートと集電ゲート電極間に発振抑制抵抗を挿入する方法がある。
【０００５】
図１２は、従来の半導体装置の要部平面図である。ＩＧＢＴチップ５１は、複数個の活性領域５２に分割されており、各活性領域５２上にはゲート電極５３とエミッタ電極５４が図示しない絶縁膜を介して形成され、ゲート電極５３はゲートパッド電極５５と接続する。また、活性領域５２を囲むように耐圧構造部５６が形成され、ＩＧＢＴチップ５１の周囲にはエミッタ外部導出端子５７とゲート外部導出端子５８が形成される。図示しないが、さらに、ゲート外部導出端子５８の外周には、エミッタ導出端子５７およびゲート導出端子５８とそれぞれ接続する第２のゲート外部導出端子および第２のエミッタ外部導出端子が配置される。この第２のゲート外部導出端子および第２のエミッタ外部導出端子はパッケージ１００外の電気回路と接続する。
【０００６】
ＩＧＢＴチップ５１、エミッタ外部導出端子５７およびゲート外部導出端子５８はそれぞれパッケージ１００に固着している。それぞれのエミッタ電極５４はボンディングワイヤ６０を介してエミッタ外部導出端子５７と接続する。また、ゲートパッド電極５５は、活性領域５２の電気的特性（ゲート耐圧）が良の場合は、ボンディングワイヤ６１を介して発振抑制抵抗５９と接続し、この発振抑制抵抗５９はゲート外部導出端子５８に固着している。活性領域５２の電気的特性（ゲート耐圧）が不良の場合は、ボンディングワイヤ６２を介してエミッタ外部導出端子７と接続する。
【０００７】
このように、ゲート外部導出端子５８とボンディングワイヤ６１の間に発振抑制抵抗５９（チップ抵抗：薄い四角形のシリコン抵抗）を挿入することで、前記のＬＣ発振を防止している。通常、ＬＣ回路において、この発振抑制抵抗の抵抗値Ｒが、コンデンサ容量ＣとインダクタンスＬに対して、次式の関係を満たすと、ＬＣ発振は防止する。
【０００８】
【数２】
Ｒ＞２（Ｌ／Ｃ）０．５
このコンデンサ容量Ｃは分割したゲート容量（ゲート電極５３と半導体基板１の間のコンデンサ容量のこと）であり、インダクタンスＬはゲート同士を接続する配線のインダクタンスに相当する。
【０００９】
【発明が解決しようとする課題】
図１２の半導体装置の場合、ＩＧＢＴチップ５１を並列に複数個配置し、このＩＧＢＴチップ５１の周囲に、多数の外部導出端子を配置する必要から、ＩＧＢＴチップ５１の占める面積が、パッケージ面積に対してかなり減少する。また、ゲート引き出し線であるボンディングワイヤ６０〜６２や発振抑制抵抗５９であるチップ抵抗を配置のための空間も必要となる。そのため、パッケージ１００に対して、ＩＧＢＴの活性領域５２が減少するという問題がある。
【００１０】
一方、パッケージ面積に対するＩＧＢＴの活性領域５２の減少を解決するための手法として、多層配線技術を適用し、ゲート引き出し線として導電性薄膜を使用し、ＩＧＢＴチップ５１上にゲート配線を形成する方法が特開平８−１９１１４５号公報に開示されている。
図１３は、本手法を適用した半導体装置の要部平面図で、同図（ａ）は図１２に相当する平面図、同図（ｂ）は同図（ａ）のＡ部拡大図である。
【００１１】
同図（ａ）において、ＩＧＢＴチップ５１は、分割された活性領域５２と、活性領域５２上のエミッタ電極５４と、ゲート端子６７と、エミッタ集電電極６５と２層目のゲート配線６６、耐圧構造部５６で構成されている。ゲート外部導出端子５９（図１２の図示しない第２のゲート外部導出端子に相当）とゲート端子６７はボンディングワイヤ６３で接続する。エミッタ集電電極６５は、エミッタ電極５４に流れる電流を集電して図示しない接触導体板に電流を流す働きをする。
【００１２】
同図（ｂ）において、活性領域５２は、複数個のゲートユニット７０に分割される。このゲートユニット７０がＡ部である。ゲートユニット７０はエミッタ電極５４と、ゲートパッド電極７１と、１層目のゲート配線７２と、短絡電極７４と、ゲートセンス電極７５で構成され、１層目のゲート配線７２とゲートセンス電極７５は接触孔７７で接続し、ゲートパッド電極７１と２層目のゲート配線６６は接触孔７３で接続する。また、ゲートユニット７０が良（ゲート耐圧特性が良）の場合は、短絡配線７４とエミッタ電極５４および１層目のゲート配線７２は接触させない（接触孔７６をポリイミドなどの絶縁物で塞ぐ）。一方、不良の場合は、短絡配線７４とエミッタ電極５４および１層目のゲート配線７２を接触させ、エミッタ電極５４と１層目のゲート配線７２を短絡させ、ゲートパッド電極７１と２層目のゲート配線は接触させない（接触孔７３をポリイミドなどの絶縁物で塞ぐ）ことで、不良のゲートユニットを電気的に動作しないようにする。尚、短絡配線７４と２層目のゲート配線はアルミニウム層で形成される。また、コレクタ領域とコレクタ電極は省略されている。
【００１３】
図１３では、図１２のボンディングワイヤ６０〜６２に相当する配線およびエミッタ外部導出端子５７（図１３のエミッタ集電電極６５）およびゲート外部導出端子５８（図１３の２層目のゲート配線６６）は半導体基板上に多層配線されるため、ＩＧＢＴチップ５１の周囲に配置する必要はなく、活性領域５２を広げることができる。
【００１４】
しかし、個別抵抗である発振抑制抵抗５９を２層目のゲート配線６６とゲートパッド電極７１との間に挿入することは困難である。それは、発振抑制抵抗５９であるチップ抵抗の接着が、通常はんだなどで行なうため、はんだによる汚染と後工程で必要となるはんだの融点を超える高温処理工程がとれなくなるためである。
【００１５】
図１４は、図１３のＢ部拡大図である。説明は図１３（ｂ）と同じであるため省略する。
図１５は、図１４の要部断面図であり、同図（ａ）は図１４のＸ−Ｘ線で切断した断面図、同図（ｂ）はＹ−Ｙ線で切断した断面図である。
半導体基板１の表面層にウエル領域２を形成し、ウエル領域２の表面層にエミッタ領域を形成する。エミッタ領域３と半導体基板１に挟まれたウエル領域２の表面層にチャネルが形成される。このチャネルが形成される半導体基板上にゲート絶縁膜４とこのゲート絶縁膜４より厚い絶縁膜５を半導体基板１上に形成する。この絶縁膜５上とゲート絶縁膜４上にゲート電極５３を形成する。ゲート電極５３上に開口した絶縁膜６上にゲートパッド電極７１と１層目のゲート配線７２を形成し、ゲート絶縁膜４とゲート電極５３と絶縁膜６に半導体基板１に達する開口部を形成し、エミッタ電極５４を形成する。表面に絶縁膜７を形成し、この絶縁膜７にゲートパッド電極７１に達する開口部（接触孔７３となる）を形成し、この絶縁膜７上に２層目のゲート配線６６を形成する。
【００１６】
ＩＧＢＴのオフ時にゲート電極５３に流れるゲート電流（パルス的な電流）の殆どは、１層目のゲート配線７２に集められ、ゲートパッド電極７１に流れ、接触孔７３を通って２層目のゲート配線６６に流れ、さらに、ゲート端子６７に集められ、ボンディングワイヤ６３を通ってゲート外部導出端子５９へ流れ出す。ゲート外部導出端子５９に流れ込んだ電流はパッケージ１００と接続する外部ゲート回路へ流れ出す。これらの電流の流れは、各ＩＧＢＴチップ５１で同じである。
【００１７】
しかし、ＩＧＢＴのターンオフ時に、このゲート電流の一部は、外部ゲート回路へ流れ出さずに、ゲートユニット７０同士のゲート容量とゲート配線で構成される閉ループでＬＣ発振を起こすようになる。
このＬＣ発振を起こすと、ＩＧＢＴのゲート電圧、コレクタ・エミッタ間電圧、コレクタ電流が振動波形となり、コレクタ・エミッタ間の電圧が素子耐圧を超えるとＩＧＢＴは破壊する。また、破壊しないまでも、正常動作ができなくなる。
【００１８】
この発明の目的は、前記の課題を解決して、発振を防止して、大きな動作領域（活性領域）を確保できる半導体装置およびその製造方法を提供することにある。
【００１９】
【課題を解決するための手段】
前記の目的を達成するために、半導体基板が、その一主面上に絶縁膜を介して設けられるゲート電極と、このゲート電極への電圧印加により制御される主電流を半導体基板に流す主電極とをそれぞれ有する複数の領域とし、前記ゲート電極に接続すゲートパッド電極と、このゲートパッド電極と接続するゲート配線とを有する半導体装置において、前記ゲート電極と、前記ゲートパッド電極と、前記ゲート配線とで構成される電流経路内に抵抗部を形成する構成とする。
【００２０】
また、半導体基板が、その一主面上に絶縁膜を介して設けられるゲート電極と、このゲート電極への電圧印加により制御される主電流を半導体基板に流す主電極とをそれぞれ有する複数の領域に分割され、主電極ならびにゲート電極に接続されて主電極の開口部に位置する第一層目のゲート配線およびゲートパッド電極を覆う絶縁膜に、ゲートパッド電極に達する第一の接触孔、第一層目のゲート配線に達する第二の接触孔および主電極に達する第三の接触孔が開けられ、第一の接触孔上を第二層目のゲート配線が通り、第二および第三の接触孔上を共通に短絡配線が通り、接触孔に導電材料あるいは絶縁材料が充填されて、各領域のゲートパッド電極と第二層目のゲート配線との間ならびに第一層目のゲート配線および主電極と短絡配線の間の一方が電気的に接続され、他方が絶縁された半導体装置において、前記第一層目のゲート配線と前記ゲートパッド電極とを切り離し、該ゲートパッド電極の周囲で露出した前記ゲート電極に抵抗部を形成する構成とする。
【００２１】
また、半導体基板が、その一主面上に絶縁膜を介して設けられるゲート電極と、このゲート電極への電圧印加により制御される主電流を半導体基板に流す主電極とをそれぞれ有する複数の領域とし、主電極ならびにゲート電極に接続されて主電極の開口部に位置する第一層目のゲート配線およびゲートパッド電極を覆う絶縁膜に、ゲートパッド電極に達する第一の接触孔、第一層目のゲート配線に達する第二の接触孔および主電極に達する第三の接触孔が開けられ、第一の接触孔上を第二層目のゲート配線が通り、第二および第三の接触孔上を共通に短絡配線が通り、接触孔に導電材料あるいは絶縁材料が充填されて、各領域のゲートパッド電極と第二層目のゲート配線との間ならびに第一層目のゲート配線および主電極と短絡配線の間の一方が電気的に接続され、他方が絶縁された半導体装置において、前記ゲートパッド電極と前記第二層目のゲート配線の間に、それぞれと接続する抵抗部を形成する構成とする。
【００２２】
また、半導体基板が、その一主面上に絶縁膜を介して設けられるゲート電極と、このゲート電極への電圧印加により制御される主電流を半導体基板に流す主電極とをそれぞれ有する複数の領域とし、主電極ならびにゲート電極に接続されて主電極の開口部に位置する第一層目のゲート配線およびゲートパッド電極を覆う絶縁膜に、ゲートパッド電極に達する第一の接触孔、第一層目のゲート配線に達する第二の接触孔および主電極に達する第三の接触孔が開けられ、第一の接触孔上を第二層目のゲート配線が通り、第二および第三の接触孔上を共通に短絡配線が通り、接触孔に導電材料あるいは絶縁材料が充填されて、各領域のゲートパッド電極と第二層目のゲート配線との間ならびに第一層目のゲート配線および主電極と短絡配線の間の一方が電気的に接続され、他方が絶縁された半導体装置において、隣接する前記第一の接触孔間に配線される前記第二層目のゲート配線に、抵抗部を形成する構成とする。
【００２３】
また、前記露出したゲート電極に開口部を形成し、ゲート電流通路狭窄部を形成することで前記抵抗部を形成するとよい。
また、前記ゲート電流通路狭窄部が、ポリシリコンで形成されるとよい。
また、前記抵抗部が、低不純物濃度（ノン・ドープも含む）のポリシリコンで形成されるとよい。勿論、不純物はイオン注入で成膜後のポリシリコンに導入しても、ポリシコンの成膜過程でポリシリコンに導入しても構わない。
【００２４】
また、前記ゲートパッド電極と第二層目のゲート配線の間の前記抵抗部が、高抵抗薄膜で形成されるとよい。
また、前記第二層目のゲート配線の抵抗部が、高抵抗ポリシリコンもしくはクロムシリコンで形成されるとよい。
また、前記抵抗部の抵抗値Ｒが次式を満足するとよい。
【００２５】
【数３】
Ｒ＞２（Ｌｍａｘ／Ｃｍｉｎ）０．５
〔Ｌｍａｘは前記ゲートパッド電極同志を結ぶ第二層目の配線の中で最大のインダクタンス値、Ｃｍｉｎは分割されている個々のゲート電極の中で最小のコンデンサ容量値〕
また、半導体基板が、その一主面上に絶縁膜を介して設けられるゲート電極と、このゲート電極への電圧印加により制御される主電流を半導体基板に流す主電極とをそれぞれ有する複数の領域とし、主電極ならびにゲート電極に接続されて主電極の開口部に位置する第一層目のゲート配線およびゲートパッド電極を覆う絶縁膜に、ゲートパッド電極に達する第一の接触孔、第一層目のゲート配線に達する第二の接触孔および主電極に達する第三の接触孔が開けられ、第一の接触孔上を第二層目のゲート配線が通り、第二および第三の接触孔上を共通に短絡配線が通り、接触孔に導電材料あるいは絶縁材料が充填されて、各領域のゲートパッド電極と第二層目のゲート配線との間ならびに第一層目のゲート配線および主電極と短絡配線の間の一方が電気的に接続され、他方が絶縁された半導体装置の製造方法において、半導体基板の一主面上にゲート電極および抵抗部となるポリシリコンを形成する工程と、ゲートパッド電極形成予定領域の周囲に形成されたポリシリコンを選択的に削除して抵抗部を形成する工程とを有する製造方法とする。
【００２６】
また、半導体基板が、その一主面上に絶縁膜を介して設けられるゲート電極と、このゲート電極への電圧印加により制御される主電流を半導体基板に流す主電極とをそれぞれ有する複数の領域とし、主電極ならびにゲート電極に接続されて主電極の開口部に位置する第一層目のゲート配線およびゲートパッド電極を覆う絶縁膜に、ゲートパッド電極に達する第一の接触孔、第一層目のゲート配線に達する第二の接触孔および主電極に達する第三の接触孔が開けられ、第一の接触孔上を第二層目のゲート配線が通り、第二および第三の接触孔上を共通に短絡配線が通り、接触孔に導電材料あるいは絶縁材料が充填されて、各領域のゲートパッド電極と第二層目のゲート配線との間ならびに第一層目のゲート配線および主電極と短絡配線の間の一方が電気的に接続され、他方が絶縁された半導体装置の製造方法において、半導体基板の一主面上にゲート電極および抵抗部となるポリシリコンを形成する工程と、ゲートパッド電極形成予定領域の周囲に形成されたポリシリコンに、選択的に不純物イオンを注入し、熱処理して抵抗部を形成する工程とを有する製造方法とする。
【００２７】
【発明の実施の形態】
図１は、この発明の第１実施例の半導体装置の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図、同図（ｃ）は同図（ａ）のＹ−Ｙ線で切断した要部断面図である。同図（ａ）は図１４に相当し、同図（ｂ）は図１５（ａ）に相当し、同図（ｃ）は図１５（ｂ）に相当した図である。図１において、図１４、図１５と同一な箇所には同一の符号を記した。
【００２８】
ＩＧＢＴチップ５１の大きさは２１．５ｍｍ角であり、ゲート電極５３を形成するポリシリコン層の面積は約２３０ｍｍ２ である。このポリシリコン層は１６の領域に分割されており、個々のポリシリコン層の面積（図１３（ｂ）のゲートユニット７０の面積のこと）は約１４ｍｍ２ となっている。また、各ゲートユニット７０で均一動作させるために、ゲート電極５３上に、ポリシリコン層よりも低抵抗であるアルミニウム層でゲートパッド電極７１と１層目のゲート配線７２を形成する。さらに、主電流が流れるエミッタ電極５４を１層目のゲート配線７２やゲートパッド電極７１と同時にアルミニウム層で形成する。
【００２９】
ここで、本実施例ではゲートパッド電極７１の周囲のポリシリコン（ゲート電極５３）に開口部２１を形成した構造となっている。この開口部２１によりゲートパッド電極７１の周囲のゲート電極５３には電流狭窄部２２が形成され、抵抗部となる。この電流狭窄部の抵抗値Ｒは、電流狭窄部２２の幅Ｗ、長さＬ、とポリシリコン層のシート抵抗値に依存する。
【００３０】
シート抵抗４０Ω／□のポリシリコン層を使用し、電流狭窄部の幅Ｗ、長さＬをそれぞれ２０μｍ，５μｍ、この電流狭窄部２２をゲートパッド電極７１の周囲に４個形成することで約１Ωの大きさの抵抗値にした。幅Ｗを１０μｍとして、電流狭窄部２２を８個形成した場合も同じ抵抗値となる。
図１３に相当する本発明のＩＧＢＴチップ５１に形成される、個々の分割されたゲートユニット７０のゲートのコンデンサ容量は、最小のもの（Ｃｍｉｎ）では約１０ｎＦであり、２層目のゲート配線のインダクタンスは最大のもの（Ｌｍａｘ）で数ｎＨである。ＬＣ発振を回避するために挿入する発振抑制抵抗の抵抗値Ｒは、前記したように次式を満足させることで、確実に発振を防止できる。
【００３１】
【数４】
Ｒ＞２（Ｌｍａｘ／Ｃｍｉｎ）０．５
従って、図１の半導体装置では、Ｌｍａｘ＝数ｎＨ、Ｃｍｉｎ＝１０ｎＦ程度であるので、この抵抗値Ｒは１Ω程度となる。
【００３２】
図２は、発振抑制抵抗の抵抗値Ｒを決める方法のモデル図である。ＩＧＢＴチップ８０をゲートユニット９０に分割する。この分割で大きな面積を占めるゲートユニットと小さなゲートユニットができる場合が生じる。大きなゲートユニットのゲートのコンデンサ容量は大きく、小さなゲートユニットのゲートのコンデンサ容量は小さい。また、分割されたゲートユニット同士のゲートパッド電極を結ぶ配線（２層目のゲート配線８５）においても長い配線と短い配線が生じる。この発明では、最小のゲートユニット８２のゲートのコンデンサ容量Ｃｍｉｎとゲートパッド電極８４を接続する２層目のゲート配線８５の最大のインダクタンスＬｍａｘを採用して、発振抑制抵抗の抵抗値Ｒを計算する。このコンデンサ容量Ｃｍｉｎと配線のインダクタンスＬｍａｘを用いて、前記の式の発振抑制抵抗の抵抗値Ｒを決めることで、実回路で余裕をもって、確実に発振を防止できる発振抑制抵抗値Ｒを決定できる。
【００３３】
図３は、ターンオフ過程でのコレクタ・エミッタ間電圧（ＶＣＥ）、コレクタ電流（ＩＣ ）、ゲート電圧（ＶＧＥ）の短絡負荷時の各波形であり、同図（ａ）は図１のＩＧＢＴの波形図、同図（ｂ）は発振抑制抵抗を形成しない場合のＩＧＢＴの波形図である。
試験条件は、コレクタ・エミッタ間電圧ＶＣＥ＝２６００Ｖ，ゲート電圧ＶＧＥ＝±１５Ｖ，負荷インダクタンス＝５ｍＨ，デバイス温度＝１２５℃である。ゲート電圧を１５Ｖに印加し続けることでＩＧＢＴに流れる電流（コレクタ電流）が上昇し、コレクタ電流がＩＧＢＴに固有の制限電流に近づくと、コレクタ電圧が上昇する。発振抑制抵抗を形成しないＩＧＢＴにおいては、電圧上昇期間中（２８μｓ時点）にゲート電圧、コレクタ電圧、コレクタ電流に発振現象が見られるのに対し、本発明の実施例においては、発振は起こっていない。
【００３４】
図４は、この発明の第２実施例の半導体装置の要部平面図である。図１との違いは、発振抑制抵抗を形成するポリシリコン（ゲートパッド電極７１の周囲のゲート電極５３）の開口部２１の形状と配置が異なる点である。このように、ゲートパッド電極７１と１層目のゲート配線７２の間を遮るように開口部２１を形成することで、発振抑制抵抗値Ｒを大きくすることができる。また、１層目のゲート配線７１が配置されない方向に形成する開口部２１を均一配置することで、発振抑制抵抗値Ｒの面内での均一化を図ることができる。
【００３５】
開口部２１が占める面積の大きさと、露出しているポリシリコンのゲートパッド電極７１までの電流経路（電流狭窄部２２など）の長さに発振抑制抵抗値Ｒは依存するために、開口部の形状と配置は必要に応じて変えるとよい。
図５は、この発明の第３実施例の半導体装置の要部平面図である。図１および図２との違いは、発振抑制抵抗を電流狭窄部を形成するのではなく、高抵抗のポリシリコン（ノン・ドープドポリシリコンや低濃度イオン注入したポリシリコンなど）で形成する点である。このように、１層目のゲート配線７２とゲートパッド電極７１と間を遮るように、高抵抗ポリシリコンで抵抗部２３を形成することで、大きな発振抑制抵抗の抵抗値Ｒを得ることができる。
【００３６】
図６は、この発明の第４実施例の半導体装置の構成図で、同図（ａ）は要部平面図、同図（ｂ）は要部断面図である。ゲートパッド電極７１と２層目のゲート配線６６の間に１Ω程度の高抵抗薄膜で抵抗部８１を形成する。この抵抗部８１は高抵抗ポリシリコン（ノン・ドープポリシリコン）などの高抵抗材料を用いて形成する。第１実施例と同様の発振抑制抵抗の抵抗値Ｒとすることで同様の効果が得られる。
【００３７】
図７は、この発明の第５実施例の半導体装置の構成図で、同図（ａ）は要部平面図、同図（ｂ）は要部断面図である。隣接するゲートパッド電極７１の間に配線される２層目のゲート配線６６の中間に高抵抗（１Ω程度）の抵抗部８２を形成する。この抵抗部８２は高抵抗ポリシリコン（ノン・ドープポリシリコン）やクロムシリコンなどの高抵抗材料を用いて形成する。第１実施例と同様の抵抗値Ｒとすることで同様の効果が得られる。この抵抗部８２に開口部を形成するとさらに高抵抗が得られる。
【００３８】
図８から図１０は、図１の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。同図（ａ）は、図１のＸ−Ｘ線で切断した断面図、同図（ｂ）は図１のＹ−Ｙ線で切断した断面図に相当する。
図８において、半導体基板１にウエル領域２、エミッタ領域３、図示しないコレクタ領域を形成する。チャネルを形成するウエル領域２上にゲート絶縁膜４と絶縁膜５を形成し、全面上にゲート電極となるポリシリコン５３ａを形成する。
【００３９】
図９において、ゲートパッド電極７１となる箇所の周囲のポリシリコン５３ａに開口部２１を形成する。この開口部２１で挟まれたポリシリコン５３ａが電流狭窄部２２となり、発振抑制抵抗となる。また、電流狭窄部２２を形成した後のポリシリコン５３ａはゲート電極５３となる。表面に絶縁膜６を形成し、エミッタのコンタクトホールとして、ゲート絶縁膜４、ゲート電極５３、絶縁膜６を開口し、ゲートパッド電極７１のコンタクトホールとして絶縁膜６を開口し、全面にアルミニウム膜７１ａを形成する。
【００４０】
図１０において、アルミニウム膜７１ａをフォトエッチングでパターニングし、ゲートパッド電極７１、１層目のゲート配線７２、エミッタ電極５４を形成し、その上に絶縁膜７を形成し、ゲートパッド電極７１上の絶縁膜７を開口して（接触孔７３を形成）２層目のゲート配線６６を形成する。
つぎに、分割されたゲートユニットのゲート耐圧を図１３（ｂ）のゲートセンス電極７５を用いてテストし、ゲートユニット７０の良、不良を判定し、２層目のゲート配線６６、短絡配線７４、１層目のゲート配線７２およびゲートパッド電極７１とを図１３で説明したように接続し、ＩＧＢＴチップが完成する。
【００４１】
図１１は、図５の半導体装置の製造方法の要部製造工程断面図である。この製造方法では、図８の工程のポリシリコン５３ａを形成する工程で、抵抗部形成予定箇所に低濃度イオン注入領域２３ａ（またはノン・ドープ領域）を形成し、その他の箇所に高濃度イオン注入領域２４ａ（ゲート電極となる箇所）を形成し、その上に絶縁膜６を形成し、開口して、ゲートパッド電極、１層目のゲート配線およびエミッタ電極となるアルミニウム膜７１ａを形成する。その次の工程は図１０と同じである。
【００４２】
【発明の効果】
ゲート電極とゲートパッド電極の間に抵抗部を形成し、この抵抗部を発振抑制抵抗とすることで、ＩＧＢＴの動作領域の減少を防止し、ゲート・エミッタ間電圧の振動を防止できる。
この発振抑制抵抗の抵抗値Ｒを次式で決めることでＬＣ発振を防止できる。
【００４３】
【数５】
Ｒ＞２（Ｌｍａｘ／Ｃｍｉｎ）０．５
ここで、Ｌｍａｘはゲートパッド電極同士を結ぶ２層目の配線の中で最大のインダクタンス値、Ｃｍｉｎは分割されている個々のゲート電極の中で最小のコンデンサ容量値である。
【００４４】
また、この抵抗部はゲートパッド電極回りに形成したポリシリコンに開口部を設け、電流狭窄部を形成することで得ることができる。
また、ゲートパッド電極と２層目のゲート配線の間に抵抗部を形成しても同様の効果が得られる。
また、第２層目のゲート配線に抵抗部を設けても同様の効果が得られる。
【図面の簡単な説明】
【図１】この発明の第１実施例の半導体装置の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断する要部断面図、（ｃ）は（ａ）のＹ−Ｙ線で切断する要部断面図
【図２】発振抑制抵抗値を決める方法のモデル図
【図３】ターンオフ過程でのコレクタ・エミッタ間電圧（ＶＣＥ）、コレクタ電流（ＩＣ ）、ゲート電圧（ＶＧＥ）の短絡負荷時の各波形であり、（ａ）は図１のＩＧＢＴの波形図、（ｂ）は発振抑制抵抗を形成しない場合のＩＧＢＴ（未実施のＩＧＢＴ／従来のＩＧＢＴ）の波形図
【図４】この発明の第２実施例の半導体装置の要部平面図
【図５】この発明の第３実施例の半導体装置の要部平面図
【図６】この発明の第４実施例の半導体装置の構成図で、（ａ）は要部平面図、（ｂ）は要部断面図
【図７】この発明の第５実施例の半導体装置の構成図で、（ａ）は要部平面図、（ｂ）は要部断面図
【図８】図１の半導体装置の製造方法で、要部製造工程断面図
【図９】図８に続く、図１の半導体装置の製造方法で、要部製造工程断面図
【図１０】図９に続く、図１の半導体装置の製造方法で、要部製造工程断面図
【図１１】図５の半導体装置の製造方法の製造方法で、要部製造工程断面図
【図１２】従来の半導体装置の要部平面図
【図１３】別の半導体装置の要部平面図で、（ａ）は図１２に相当する平面図、（ｂ）は（ａ）のＡ部の拡大図
【図１４】図１３のＢ部拡大図
【図１５】図１４の要部断面図であり、（ａ）は図１４のＸ−Ｘ線で切断した断面図、（ｂ）はＹ−Ｙ線で切断した断面図
【符号の説明】
１ 半導体基板
２ ウエルり領域
３ エミッタ領域
４ ゲート絶縁膜
５、６、７ 絶縁膜
２１ 開口部
２２ 電流狭窄部
２３ 抵抗部
５１、８０ ＩＧＢＴチップ
５２ 活性領域
５３ ゲート電極
５４ エミッタ電極
５５、７１、８４ ゲートパッド電極
５６ 耐圧構造部
５７ エミッタ外部導出端子
５８ ゲート外部導出端子
５９ 発振抑制抵抗
６０、６１、６２、６３ ボンディングワイヤ
６５ エミッタ集電電極
６６、８５ ２層目のゲート配線
６７ ゲート端子
７０、９０ ゲートユニット
７２ １層目のゲート配線
７３、７６、７７ 接触孔
７４ 短絡配線
７５ ゲートセンス電極
８２ 最小のゲートユニット
８３ 最大のゲートユニット
１００ パッケージ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device such as an IGBT (Insulated Gate Bipolar Transistor) used for a power conversion device and a method for manufacturing the same.
[0002]
[Prior art]
Among power semiconductor devices, IGBTs having characteristics of both high breakdown voltage and large current characteristics of bipolar transistors and high frequency characteristics of MOSFETs have recently been increased in breakdown voltage and capacity, with a breakdown voltage class of 4500 V or more and a current capacity. Devices with several hundreds of A to several thousand A have been announced. In order to cope with an increase in capacity, a case where a plurality of IGBT chips are arranged in parallel in a device, or an increase in capacity with one chip is performed.
[0003]
It is well known that increasing the capacity of an IGBT chip has a problem of decreasing the yield rate. Among the non-defective products rate, as a technique for avoiding the deterioration of the non-defective product rate with respect to the gate breakdown voltage, a single-chip gate electrode is divided into a plurality of parts, the gate withstand voltage non-defective gate is used as the collector gate electrode, and the gate with poor breakdown voltage is used as the emitter electrode Japanese Laid-Open Patent Publication No. 6-85268 discloses a method for wiring the wiring.
[0004]
When this method is used, because there is a wiring inductance between the gate and gate, LC oscillation occurs in the circuit composed of this inductance and the gate capacitor capacitance, and this oscillation is the gate-emitter voltage (gate voltage). And so on. One technique for avoiding this LC oscillation is to insert an oscillation suppression resistor between the divided gate and the collector gate electrode.
[0005]
FIG. 12 is a plan view of an essential part of a conventional semiconductor device. The IGBT chip 51 is divided into a plurality of active regions 52, and a gate electrode 53 and an emitter electrode 54 are formed on each active region 52 via an insulating film (not shown). The gate electrode 53 is a gate pad electrode 55. Connect with. A breakdown voltage structure 56 is formed so as to surround the active region 52, and an emitter external lead-out terminal 57 and a gate external lead-out terminal 58 are formed around the IGBT chip 51. Although not shown, a second gate external lead terminal and a second emitter external lead terminal connected to the emitter lead terminal 57 and the gate lead terminal 58, respectively, are arranged on the outer periphery of the gate external lead terminal 58. The second gate external lead-out terminal and the second emitter external lead-out terminal are connected to an electric circuit outside the package 100.
[0006]
The IGBT chip 51, the emitter external lead-out terminal 57, and the gate external lead-out terminal 58 are fixed to the package 100, respectively. Each emitter electrode 54 is connected to an emitter external lead-out terminal 57 via a bonding wire 60. Further, the gate pad electrode 55 is connected to the oscillation suppression resistor 59 through the bonding wire 61 when the electrical characteristics (gate breakdown voltage) of the active region 52 is good, and the oscillation suppression resistor 59 is connected to the gate external lead-out terminal 58. It is stuck to. When the electrical characteristics (gate breakdown voltage) of the active region 52 are defective, the active region 52 is connected to the emitter external lead-out terminal 7 through the bonding wire 62.
[0007]
In this way, the LC oscillation is prevented by inserting the oscillation suppression resistor 59 (chip resistance: thin rectangular silicon resistor) between the gate external lead-out terminal 58 and the bonding wire 61. Usually, in the LC circuit, when the resistance value R of the oscillation suppression resistor satisfies the relationship of the following equation with respect to the capacitor capacitance C and the inductance L, LC oscillation is prevented.
[0008]
[Expression 2]
R> 2 (L / C)0.5
The capacitor capacity C is a divided gate capacity (capacitor capacity between the gate electrode 53 and the semiconductor substrate 1), and the inductance L corresponds to the inductance of the wiring connecting the gates.
[0009]
[Problems to be solved by the invention]
In the case of the semiconductor device of FIG. 12, since a plurality of IGBT chips 51 are arranged in parallel and a large number of external lead-out terminals need to be arranged around the IGBT chip 51, the area occupied by the IGBT chip 51 is smaller than the package area. Decrease considerably. In addition, a space for arranging bonding wires 60 to 62 that are gate lead lines and chip resistors that are oscillation suppression resistors 59 is also required. Therefore, there is a problem that the active region 52 of the IGBT is reduced with respect to the package 100.
[0010]
On the other hand, as a method for solving the reduction of the active region 52 of the IGBT with respect to the package area, there is a method of applying a multilayer wiring technique, using a conductive thin film as a gate lead line, and forming a gate wiring on the IGBT chip 51. This is disclosed in JP-A-8-191145.
FIG. 13 is a plan view of the main part of a semiconductor device to which the present technique is applied. FIG. 13 (a) is a plan view corresponding to FIG. 12, and FIG. 13 (b) is an enlarged view of part A of FIG. .
[0011]
In FIG. 2A, an IGBT chip 51 includes a divided active region 52, an emitter electrode 54 on the active region 52, a gate terminal 67, an emitter current collecting electrode 65, a second-layer gate wiring 66, a breakdown voltage. The structure unit 56 is configured. A gate external lead terminal 59 (corresponding to a second gate external lead terminal not shown in FIG. 12) and the gate terminal 67 are connected by a bonding wire 63. The emitter current collecting electrode 65 functions to collect current flowing through the emitter electrode 54 and to flow current through a contact conductor plate (not shown).
[0012]
In FIG. 2B, the active region 52 is divided into a plurality of gate units 70. This gate unit 70 is part A. The gate unit 70 includes an emitter electrode 54, a gate pad electrode 71, a first-layer gate wiring 72, a short-circuit electrode 74, and a gate sense electrode 75. The first-layer gate wiring 72 and the gate sense electrode 75 are The contact hole 77 connects the gate pad electrode 71 and the second-layer gate wiring 66 through the contact hole 73. Further, when the gate unit 70 is good (the gate breakdown voltage characteristic is good), the short-circuit wiring 74, the emitter electrode 54, and the first-layer gate wiring 72 are not brought into contact with each other (the contact hole 76 is closed with an insulator such as polyimide). On the other hand, in the case of failure, the short-circuit wiring 74 is brought into contact with the emitter electrode 54 and the first-layer gate wiring 72, the emitter electrode 54 and the first-layer gate wiring 72 are short-circuited, and the gate pad electrode 71 and the second-layer gate wiring 72 are short-circuited. By not contacting the gate wiring (closing the contact hole 73 with an insulator such as polyimide), the defective gate unit is prevented from operating electrically. The short-circuit wiring 74 and the second-layer gate wiring are formed of an aluminum layer. Further, the collector region and the collector electrode are omitted.
[0013]
In FIG. 13, the wiring corresponding to the bonding wires 60 to 62 in FIG. 12, the emitter external lead-out terminal 57 (emitter collector electrode 65 in FIG. 13), and the gate external lead-out terminal 58 (second-layer gate wiring 66 in FIG. 13). Is multilayerly wired on the semiconductor substrate, it is not necessary to dispose around the IGBT chip 51, and the active region 52 can be expanded.
[0014]
However, it is difficult to insert the oscillation suppression resistor 59, which is an individual resistor, between the second-layer gate wiring 66 and the gate pad electrode 71. This is because the chip resistor, which is the oscillation suppression resistor 59, is usually bonded with solder or the like, so that it is impossible to take a high-temperature treatment step exceeding the solder melting point and the melting point of the solder required in the subsequent step.
[0015]
FIG. 14 is an enlarged view of a portion B in FIG. Since the description is the same as FIG.
15 is a cross-sectional view of the main part of FIG. 14, where FIG. 15 (a) is a cross-sectional view cut along line XX of FIG. 14, and FIG. 15 (b) is a cross-sectional view cut along line Y-Y. .
A well region 2 is formed in the surface layer of the semiconductor substrate 1, and an emitter region is formed in the surface layer of the well region 2. A channel is formed in the surface layer of the well region 2 sandwiched between the emitter region 3 and the semiconductor substrate 1. A gate insulating film 4 and an insulating film 5 thicker than the gate insulating film 4 are formed on the semiconductor substrate 1 on the semiconductor substrate on which the channel is formed. A gate electrode 53 is formed on the insulating film 5 and the gate insulating film 4. A gate pad electrode 71 and a first-layer gate wiring 72 are formed on the insulating film 6 opened on the gate electrode 53, and an opening reaching the semiconductor substrate 1 is formed in the gate insulating film 4, the gate electrode 53, and the insulating film 6. Then, the emitter electrode 54 is formed. An insulating film 7 is formed on the surface, an opening (which becomes a contact hole 73) reaching the gate pad electrode 71 is formed in the insulating film 7, and a second-layer gate wiring 66 is formed on the insulating film 7.
[0016]
Most of the gate current (pulse-like current) flowing through the gate electrode 53 when the IGBT is off is collected in the first-layer gate wiring 72, flows into the gate pad electrode 71, passes through the contact hole 73, and passes through the second-layer gate. The current flows to the wiring 66, further collected at the gate terminal 67, and flows out to the gate external lead-out terminal 59 through the bonding wire 63. The current flowing into the gate external lead-out terminal 59 flows out to the external gate circuit connected to the package 100. These current flows are the same in each IGBT chip 51.
[0017]
However, when the IGBT is turned off, a part of the gate current does not flow out to the external gate circuit, but causes LC oscillation in a closed loop constituted by the gate capacitance between the gate units 70 and the gate wiring.
When this LC oscillation occurs, the IGBT gate voltage, collector-emitter voltage, and collector current become oscillating waveforms, and the IGBT is destroyed when the collector-emitter voltage exceeds the device breakdown voltage. Even if it is not destroyed, normal operation cannot be performed.
[0018]
An object of the present invention is to provide a semiconductor device that solves the above-described problems, prevents oscillation, and secures a large operating region (active region), and a method for manufacturing the same.
[0019]
[Means for Solving the Problems]
In order to achieve the above object, a semiconductor substrate is provided with a gate electrode provided on one main surface of the semiconductor substrate via an insulating film, and a main electrode through which a main current controlled by voltage application to the gate electrode flows to the semiconductor substrate. And a gate pad electrode connected to the gate electrode, and a gate wiring connected to the gate pad electrode, the gate electrode, the gate pad electrode, and the gate wiring The resistor is formed in the current path formed by
[0020]
In addition, the semiconductor substrate has a plurality of regions each having a gate electrode provided on one main surface via an insulating film and a main electrode for flowing a main current controlled by applying a voltage to the gate electrode. A first contact hole reaching the gate pad electrode, the first contact hole reaching the gate pad electrode, and an insulating film covering the first layer gate wiring and the gate pad electrode connected to the main electrode and the gate electrode and positioned at the opening of the main electrode A second contact hole reaching the first-layer gate wiring and a third contact hole reaching the main electrode are opened, the second-layer gate wiring passes over the first contact hole, and the second and third A short-circuit wiring is commonly passed over the contact hole, and the contact hole is filled with a conductive material or an insulating material, between the gate pad electrode in each region and the second-layer gate wiring, and the first-layer gate wiring and Main electrode and short-circuit wiring In the semiconductor device in which one of the two is electrically connected and the other is insulated, the gate wiring of the first layer and the gate pad electrode are separated from each other, and a resistance portion is formed on the gate electrode exposed around the gate pad electrode. It is set as the structure which forms.
[0021]
In addition, the semiconductor substrate has a plurality of regions each having a gate electrode provided on one main surface via an insulating film and a main electrode for flowing a main current controlled by applying a voltage to the gate electrode. The first contact hole reaching the gate pad electrode, the first layer, in the insulating film covering the gate electrode and the first-layer gate wiring connected to the main electrode and the gate electrode and located in the opening of the main electrode A second contact hole reaching the gate wiring of the eye and a third contact hole reaching the main electrode are opened, and the second and third contact holes pass through the first contact hole and the second layer of the gate wiring. A short-circuit wiring passes through the top and the contact hole is filled with a conductive material or an insulating material. Between the gate pad electrode and the second-layer gate wiring in each region, and the first-layer gate wiring and main electrode And one between the short circuit wiring There are electrically connected, in a semiconductor device other is insulated between the gate pad electrode and the second layer of the gate line, a configuration to form a resistance unit that connects respectively.
[0022]
In addition, the semiconductor substrate has a plurality of regions each having a gate electrode provided on one main surface via an insulating film and a main electrode for flowing a main current controlled by applying a voltage to the gate electrode. The first contact hole reaching the gate pad electrode, the first layer, in the insulating film covering the gate electrode and the first-layer gate wiring connected to the main electrode and the gate electrode and located in the opening of the main electrode A second contact hole reaching the gate wiring of the eye and a third contact hole reaching the main electrode are opened, and the second and third contact holes pass through the first contact hole and the second layer of the gate wiring. A short-circuit wiring passes through the top and the contact hole is filled with a conductive material or an insulating material. Between the gate pad electrode and the second-layer gate wiring in each region, and the first-layer gate wiring and main electrode And one between the short circuit wiring There are electrically connected, in a semiconductor device other is insulated, the second layer of the gate wiring to be wired between adjacent said first contact hole, and configured to form a resistance unit.
[0023]
Further, it is preferable that the resistance portion is formed by forming an opening in the exposed gate electrode and forming a gate current path narrowing portion.
The gate current path narrowing portion may be formed of polysilicon.
Further, the resistance portion may be formed of polysilicon having a low impurity concentration (including non-doping). Of course, the impurities may be introduced into the polysilicon after film formation by ion implantation, or may be introduced into the polysilicon during the polysilicon film formation process.
[0024]
The resistance portion between the gate pad electrode and the second-layer gate wiring may be formed of a high resistance thin film.
The resistance portion of the second-layer gate wiring may be formed of high-resistance polysilicon or chrome silicon.
Moreover, it is preferable that the resistance value R of the resistance portion satisfies the following expression.
[0025]
[Equation 3]
R> 2 (Lmax / Cmin)0.5
[Lmax is the maximum inductance value in the second layer wiring connecting the gate pad electrodes, and Cmin is the minimum capacitor capacity value in each divided gate electrode]
In addition, the semiconductor substrate has a plurality of regions each having a gate electrode provided on one main surface via an insulating film and a main electrode for flowing a main current controlled by applying a voltage to the gate electrode. The first contact hole reaching the gate pad electrode, the first layer, in the insulating film covering the gate electrode and the first-layer gate wiring connected to the main electrode and the gate electrode and located in the opening of the main electrode A second contact hole reaching the gate wiring of the eye and a third contact hole reaching the main electrode are opened, and the second and third contact holes pass through the first contact hole and the second layer of the gate wiring. A short-circuit wiring passes through the top and the contact hole is filled with a conductive material or an insulating material. Between the gate pad electrode and the second-layer gate wiring in each region, and the first-layer gate wiring and main electrode And one between the short circuit wiring In a method of manufacturing a semiconductor device in which the other is electrically connected and the other is insulated, a step of forming polysilicon serving as a gate electrode and a resistance portion on one main surface of a semiconductor substrate, and a periphery of a region where a gate pad electrode is to be formed And forming a resistance portion by selectively removing the polysilicon formed in the step.
[0026]
In addition, the semiconductor substrate has a plurality of regions each having a gate electrode provided on one main surface via an insulating film and a main electrode for flowing a main current controlled by applying a voltage to the gate electrode. The first contact hole reaching the gate pad electrode, the first layer, in the insulating film covering the gate electrode and the first-layer gate wiring connected to the main electrode and the gate electrode and located in the opening of the main electrode A second contact hole reaching the gate wiring of the eye and a third contact hole reaching the main electrode are opened, and the second and third contact holes pass through the first contact hole and the second layer of the gate wiring. A short-circuit wiring passes through the top and the contact hole is filled with a conductive material or an insulating material. Between the gate pad electrode and the second-layer gate wiring in each region, and the first-layer gate wiring and main electrode And one between the short circuit wiring In a method of manufacturing a semiconductor device in which the other is electrically connected and the other is insulated, a step of forming polysilicon serving as a gate electrode and a resistance portion on one main surface of a semiconductor substrate, and a periphery of a region where a gate pad electrode is to be formed And a step of selectively injecting impurity ions into the polysilicon formed and heat-treating to form a resistance portion.
[0027]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 is a block diagram of a semiconductor device according to a first embodiment of the present invention. FIG. 1 (a) is a plan view of an essential part, and FIG. 1 (b) is cut along line XX in FIG. 1 (a). The principal part sectional drawing and the figure (c) are principal part sectional views cut by the YY line of the figure (a). FIG. 11A corresponds to FIG. 14, FIG. 15B corresponds to FIG. 15A, and FIG. 15C corresponds to FIG. 15B. In FIG. 1, the same parts as those in FIGS. 14 and 15 are denoted by the same reference numerals.
[0028]
The size of the IGBT chip 51 is 21.5 mm square, and the area of the polysilicon layer forming the gate electrode 53 is about 230 mm.2It is. This polysilicon layer is divided into 16 regions, and the area of each polysilicon layer (the area of the gate unit 70 in FIG. 13B) is about 14 mm.2It has become. Further, in order to make each gate unit 70 operate uniformly, a gate pad electrode 71 and a first-layer gate wiring 72 are formed on the gate electrode 53 with an aluminum layer having a lower resistance than the polysilicon layer. Further, the emitter electrode 54 through which the main current flows is formed of an aluminum layer simultaneously with the first-layer gate wiring 72 and the gate pad electrode 71.
[0029]
In this embodiment, the opening 21 is formed in the polysilicon (gate electrode 53) around the gate pad electrode 71. The opening 21 forms the current confinement portion 22 in the gate electrode 53 around the gate pad electrode 71 to serve as a resistance portion. The resistance value R of the current confinement portion depends on the width W and length L of the current confinement portion 22 and the sheet resistance value of the polysilicon layer.
[0030]
Using a polysilicon layer with a sheet resistance of 40Ω / □, the width W and the length L of the current confinement portion are 20 μm and 5 μm, respectively, and four current confinement portions 22 are formed around the gate pad electrode 71 to obtain about 1Ω. The resistance value of the size. The same resistance value is obtained when the width W is 10 μm and the eight current confinement portions 22 are formed.
The capacitor capacity of the gate of each divided gate unit 70 formed in the IGBT chip 51 of the present invention corresponding to FIG. 13 is about 10 nF at the minimum (Cmin), and the gate wiring of the second layer The inductance is the maximum (Lmax) and is several nH. As described above, the resistance value R of the oscillation suppression resistor inserted to avoid LC oscillation can reliably prevent oscillation by satisfying the following equation.
[0031]
[Expression 4]
R> 2 (Lmax / Cmin)0.5
Therefore, in the semiconductor device of FIG. 1, since Lmax = several nH and Cmin = 10 nF, the resistance value R is about 1Ω.
[0032]
FIG. 2 is a model diagram of a method for determining the resistance value R of the oscillation suppression resistor. The IGBT chip 80 is divided into gate units 90. This division may result in a gate unit occupying a large area and a small gate unit. The capacitor capacity of the gate of the large gate unit is large, and the capacitor capacity of the gate of the small gate unit is small. In addition, a long wiring and a short wiring are also generated in the wiring (second-layer gate wiring 85) connecting the gate pad electrodes of the divided gate units. In the present invention, the resistance value R of the oscillation suppression resistor is calculated by adopting the maximum inductance Lmax of the second-layer gate wiring 85 connecting the gate capacitor capacitance Cmin of the minimum gate unit 82 and the gate pad electrode 84. . By using the capacitor capacitance Cmin and the wiring inductance Lmax to determine the resistance value R of the oscillation suppression resistor of the above equation, it is possible to determine the oscillation suppression resistance value R that can reliably prevent oscillation with a real circuit.
[0033]
FIG. 3 shows waveforms at the time of a short-circuit load of the collector-emitter voltage (VCE), collector current (IC), and gate voltage (VGE) in the turn-off process, and FIG. 3 (a) shows the waveform of the IGBT of FIG. FIG. 4B is a waveform diagram of the IGBT when no oscillation suppression resistor is formed.
The test conditions are collector-emitter voltage VCE = 2600V, gate voltage VGE = ± 15V, load inductance = 5 mH, and device temperature = 125 ° C. By continuing to apply the gate voltage to 15 V, the current flowing through the IGBT (collector current) increases, and when the collector current approaches the limiting current inherent to the IGBT, the collector voltage increases. In an IGBT that does not form an oscillation suppression resistor, oscillation occurs in the gate voltage, the collector voltage, and the collector current during the voltage rise period (at 28 μs), whereas no oscillation occurs in the embodiment of the present invention. .
[0034]
FIG. 4 is a plan view of an essential part of the semiconductor device according to the second embodiment of the present invention. The difference from FIG. 1 is that the shape and arrangement of the opening 21 of polysilicon (the gate electrode 53 around the gate pad electrode 71) forming the oscillation suppression resistor are different. In this way, the oscillation suppression resistance value R can be increased by forming the opening 21 so as to block between the gate pad electrode 71 and the first-layer gate wiring 72. Further, by uniformly arranging the openings 21 formed in the direction in which the first-layer gate wiring 71 is not arranged, the oscillation suppression resistance value R can be made uniform in the plane.
[0035]
Since the oscillation suppression resistance value R depends on the size of the area occupied by the opening 21 and the length of the current path (such as the current constriction 22) to the exposed polysilicon gate pad electrode 71, The shape and arrangement may be changed as necessary.
FIG. 5 is a plan view of an essential part of a semiconductor device according to a third embodiment of the present invention. The difference from FIG. 1 and FIG. 2 is that the oscillation suppression resistor is not formed of the current confinement portion but is formed of high resistance polysilicon (non-doped polysilicon, polysilicon implanted with low concentration ions, etc.). It is. In this way, by forming the resistance portion 23 with high-resistance polysilicon so as to block the first-layer gate wiring 72 and the gate pad electrode 71, a large resistance value R of the oscillation suppression resistance can be obtained. .
[0036]
FIGS. 6A and 6B are configuration diagrams of a semiconductor device according to a fourth embodiment of the present invention, in which FIG. 6A is a plan view of the main part and FIG. 6B is a cross-sectional view of the main part. A resistance portion 81 is formed of a high resistance thin film of about 1Ω between the gate pad electrode 71 and the second-layer gate wiring 66. The resistance portion 81 is formed using a high resistance material such as high resistance polysilicon (non-doped polysilicon). The same effect can be obtained by setting the resistance value R of the oscillation suppression resistor similar to that of the first embodiment.
[0037]
FIGS. 7A and 7B are configuration diagrams of a semiconductor device according to a fifth embodiment of the present invention, in which FIG. 7A is a plan view of relevant parts and FIG. 7B is a cross-sectional view of relevant parts. A high-resistance (about 1Ω) resistance portion 82 is formed in the middle of the second-layer gate wiring 66 wired between the adjacent gate pad electrodes 71. The resistance portion 82 is formed using a high resistance material such as high resistance polysilicon (non-doped polysilicon) or chrome silicon. By setting the resistance value R to be the same as that in the first embodiment, the same effect can be obtained. When an opening is formed in the resistance portion 82, higher resistance can be obtained.
[0038]
8 to 10 are cross-sectional views of the main part manufacturing process shown in the order of steps in the method for manufacturing the semiconductor device of FIG. 1A is a cross-sectional view taken along line XX in FIG. 1, and FIG. 1B is a cross-sectional view taken along line YY in FIG.
In FIG. 8, a well region 2, an emitter region 3, and a collector region (not shown) are formed in a semiconductor substrate 1. A gate insulating film 4 and an insulating film 5 are formed on the well region 2 where the channel is to be formed, and a polysilicon 53a to be a gate electrode is formed on the entire surface.
[0039]
In FIG. 9, the opening 21 is formed in the polysilicon 53 a around the portion that becomes the gate pad electrode 71. The polysilicon 53a sandwiched between the openings 21 serves as the current constriction 22 and serves as an oscillation suppression resistor. The polysilicon 53 a after forming the current confinement portion 22 becomes the gate electrode 53. The insulating film 6 is formed on the surface, the gate insulating film 4, the gate electrode 53, and the insulating film 6 are opened as contact holes for the emitter, the insulating film 6 is opened as the contact hole for the gate pad electrode 71, and the aluminum film is formed on the entire surface. 71a is formed.
[0040]
In FIG. 10, the aluminum film 71 a is patterned by photoetching to form a gate pad electrode 71, a first-layer gate wiring 72, and an emitter electrode 54, and an insulating film 7 is formed on the gate pad electrode 71. The insulating film 7 is opened (contact hole 73 is formed), and a second-layer gate wiring 66 is formed.
Next, the gate breakdown voltage of the divided gate unit is tested using the gate sense electrode 75 in FIG. 13B to determine whether the gate unit 70 is good or bad. The first-layer gate wiring 72 and the gate pad electrode 71 are connected as described with reference to FIG. 13 to complete the IGBT chip.
[0041]
FIG. 11 is a cross-sectional view of the main part manufacturing process of the method for manufacturing the semiconductor device of FIG. In this manufacturing method, in the step of forming the polysilicon 53a in the step of FIG. 8, the low concentration ion implantation region 23a (or the non-doped region) is formed in the portion where the resistance portion is to be formed, and the high concentration ion implantation is performed in other portions. A region 24a (a portion to be a gate electrode) is formed, an insulating film 6 is formed thereon, and an aluminum film 71a to be a gate pad electrode, a first-layer gate wiring, and an emitter electrode is formed. The subsequent steps are the same as those in FIG.
[0042]
【The invention's effect】
By forming a resistance portion between the gate electrode and the gate pad electrode and using this resistance portion as an oscillation suppression resistor, it is possible to prevent a reduction in the operating region of the IGBT and to prevent oscillation of the gate-emitter voltage.
LC oscillation can be prevented by determining the resistance value R of this oscillation suppression resistor by the following equation.
[0043]
[Equation 5]
R> 2 (Lmax / Cmin)0.5
Here, Lmax is the maximum inductance value in the second-layer wiring connecting the gate pad electrodes, and Cmin is the minimum capacitor capacitance value among the divided gate electrodes.
[0044]
The resistance portion can be obtained by providing an opening in polysilicon formed around the gate pad electrode and forming a current confinement portion.
A similar effect can be obtained by forming a resistance portion between the gate pad electrode and the second-layer gate wiring.
Further, the same effect can be obtained by providing a resistance portion in the second-layer gate wiring.
[Brief description of the drawings]
1A and 1B are configuration diagrams of a semiconductor device according to a first embodiment of the present invention, in which FIG. 1A is a plan view of a main part, FIG. 1B is a cross-sectional view of a main part taken along line XX in FIG. c) is a fragmentary cross-sectional view taken along line YY of (a).
FIG. 2 is a model diagram of a method for determining an oscillation suppression resistance value.
3 is a waveform at the time of a short-circuit load of a collector-emitter voltage (VCE), a collector current (IC), and a gate voltage (VGE) in a turn-off process, and (a) is a waveform diagram of the IGBT of FIG. (B) Waveform diagram of IGBT (unimplemented IGBT / conventional IGBT) when no oscillation suppression resistor is formed.
FIG. 4 is a fragmentary plan view of a semiconductor device according to a second embodiment of the present invention;
FIG. 5 is a plan view of an essential part of a semiconductor device according to a third embodiment of the present invention.
6A and 6B are configuration diagrams of a semiconductor device according to a fourth embodiment of the present invention, in which FIG. 6A is a plan view of the main part and FIG.
7A and 7B are configuration diagrams of a semiconductor device according to a fifth embodiment of the present invention, in which FIG.
8 is a cross-sectional view of the main part manufacturing process in the method for manufacturing the semiconductor device of FIG. 1;
9 is a cross-sectional view of the main part manufacturing process, following FIG. 8, for the method for manufacturing the semiconductor device of FIG. 1;
10 is a cross-sectional view of main part manufacturing steps, subsequent to FIG. 9, in the method for manufacturing the semiconductor device of FIG. 1;
11 is a cross-sectional view of a main part manufacturing process in the manufacturing method of the semiconductor device manufacturing method of FIG. 5;
FIG. 12 is a plan view of a main part of a conventional semiconductor device.
13A and 13B are main part plan views of another semiconductor device, in which FIG. 13A is a plan view corresponding to FIG. 12, and FIG. 13B is an enlarged view of a part A in FIG.
14 is an enlarged view of part B in FIG.
15A and 15B are cross-sectional views taken along line XX in FIG. 14, and FIG. 15B is a cross-sectional view cut along line YY in FIG.
[Explanation of symbols]
1 Semiconductor substrate
2 Well area
3 Emitter area
4 Gate insulation film
5, 6, 7 Insulating film
21 opening
22 Current constriction
23 Resistance section
51, 80 IGBT chip
52 Active region
53 Gate electrode
54 Emitter electrode
55, 71, 84 Gate pad electrode
56 Pressure resistant structure
57 Emitter external lead-out terminal
58 Gate external lead-out terminal
59 Oscillation suppression resistor
60, 61, 62, 63 Bonding wire
65 Emitter current collecting electrode
66, 85 Second-layer gate wiring
67 Gate terminal
70, 90 Gate unit
72 Gate wiring of the first layer
73, 76, 77 Contact hole
74 Short-circuit wiring
75 Gate sense electrode
82 smallest gate unit
83 Largest gate unit
100 packages

Claims (12)

半導体基板が、その一主面上に絶縁膜を介して設けられるゲート電極と、このゲート電極への電圧印加により制御される主電流を半導体基板に流す主電極と、をそれぞれ有する複数の領域とし、前記ゲート電極に接続すゲートパッド電極と、このゲートパッド電極と接続するゲート配線とを有する半導体装置において、
前記ゲート電極と、前記ゲートパッド電極と、前記ゲート配線とで構成される電流経路内に抵抗部を形成することを特徴とする半導体装置。A semiconductor substrate has a plurality of regions each having a gate electrode provided on one main surface via an insulating film, and a main electrode through which a main current controlled by voltage application to the gate electrode flows. In a semiconductor device having a gate pad electrode connected to the gate electrode and a gate wiring connected to the gate pad electrode,
A semiconductor device, wherein a resistance portion is formed in a current path constituted by the gate electrode, the gate pad electrode, and the gate wiring. 半導体基板が、その一主面上に絶縁膜を介して設けられるゲート電極と、このゲート電極への電圧印加により制御される主電流を半導体基板に流す主電極とをそれぞれ有する複数の領域にとし、主電極ならびにゲート電極に接続されて主電極の開口部に位置する第一層目のゲート配線およびゲートパッド電極を覆う絶縁膜に、ゲートパッド電極に達する第一の接触孔、第一層目のゲート配線に達する第二の接触孔および主電極に達する第三の接触孔が開けられ、第一の接触孔上を第二層目のゲート配線が通り、第二および第三の接触孔上を共通に短絡配線が通り、接触孔に導電材料あるいは絶縁材料が充填されて、各領域のゲートパッド電極と第二層目のゲート配線との間ならびに第一層目のゲート配線および主電極と短絡配線の間の一方が電気的に接続され、他方が絶縁された半導体装置において、
前記第一層目のゲート配線と前記ゲートパッド電極とを切り離し、該ゲートパッド電極の周囲で露出した前記ゲート電極に抵抗部を形成することを特徴とする半導体装置。A semiconductor substrate is formed into a plurality of regions each having a gate electrode provided on one main surface via an insulating film and a main electrode through which a main current controlled by applying a voltage to the gate electrode flows. A first contact hole reaching the gate pad electrode, a first layer connected to the gate electrode and the insulating film covering the gate electrode and the first layer gate wiring connected to the main electrode and the gate electrode and located at the opening of the main electrode A second contact hole reaching the gate wiring and a third contact hole reaching the main electrode are opened, and the second-layer gate wiring passes over the first contact hole, over the second and third contact holes. The short-circuit wiring passes through in common, and the contact hole is filled with a conductive material or insulating material, between the gate pad electrode and the second layer gate wiring in each region, and between the first layer gate wiring and the main electrode. One side between the short circuit wires Are air connected, in the semiconductor device other is insulated,
A semiconductor device, wherein the first-layer gate wiring and the gate pad electrode are separated from each other, and a resistance portion is formed in the gate electrode exposed around the gate pad electrode. 半導体基板が、その一主面上に絶縁膜を介して設けられるゲート電極と、このゲート電極への電圧印加により制御される主電流を半導体基板に流す主電極とをそれぞれ有する複数の領域とし、主電極ならびにゲート電極に接続されて主電極の開口部に位置する第一層目のゲート配線およびゲートパッド電極を覆う絶縁膜に、ゲートパッド電極に達する第一の接触孔、第一層目のゲート配線に達する第二の接触孔および主電極に達する第三の接触孔が開けられ、第一の接触孔上を第二層目のゲート配線が通り、第二および第三の接触孔上を共通に短絡配線が通り、接触孔に導電材料あるいは絶縁材料が充填されて、各領域のゲートパッド電極と第二層目のゲート配線との間ならびに第一層目のゲート配線および主電極と短絡配線の間の一方が電気的に接続され、他方が絶縁された半導体装置において、
前記ゲートパッド電極と前記第二層目のゲート配線の間に、それぞれと接続する抵抗部を形成することを特徴とする半導体装置。The semiconductor substrate has a plurality of regions each having a gate electrode provided on one main surface of the semiconductor substrate via an insulating film and a main electrode through which a main current controlled by voltage application to the gate electrode flows. A first contact hole that reaches the gate pad electrode, a first layer that is connected to the main electrode and the gate electrode and covers the first layer gate wiring and the gate pad electrode located at the opening of the main electrode A second contact hole reaching the gate wiring and a third contact hole reaching the main electrode are opened, the second layer gate wiring passes over the first contact hole, and over the second and third contact holes. Short-circuit wiring passes in common, and the contact hole is filled with a conductive material or insulating material. Between each region's gate pad electrode and the second-layer gate wiring, and the first-layer gate wiring and main electrode are short-circuited. One side of the wiring is To be connected, in a semiconductor device other is insulated,
A resistance part connected to each of the gate pad electrode and the second-layer gate wiring is formed. 半導体基板が、その一主面上に絶縁膜を介して設けられるゲート電極と、このゲート電極への電圧印加により制御される主電流を半導体基板に流す主電極とをそれぞれ有する複数の領域とし、主電極ならびにゲート電極に接続されて主電極の開口部に位置する第一層目のゲート配線およびゲートパッド電極を覆う絶縁膜に、ゲートパッド電極に達する第一の接触孔、第一層目のゲート配線に達する第二の接触孔および主電極に達する第三の接触孔が開けられ、第一の接触孔上を第二層目のゲート配線が通り、第二および第三の接触孔上を共通に短絡配線が通り、接触孔に導電材料あるいは絶縁材料が充填されて、各領域のゲートパッド電極と第二層目のゲート配線との間ならびに第一層目のゲート配線および主電極と短絡配線の間の一方が電気的に接続され、他方が絶縁された半導体装置において、
隣接する前記第一の接触孔間に配線される前記第二層目のゲート配線に、抵抗部を形成することを特徴とする半導体装置。The semiconductor substrate has a plurality of regions each having a gate electrode provided on one main surface of the semiconductor substrate via an insulating film and a main electrode through which a main current controlled by voltage application to the gate electrode flows. A first contact hole that reaches the gate pad electrode, a first layer that is connected to the main electrode and the gate electrode and covers the first layer gate wiring and the gate pad electrode located at the opening of the main electrode A second contact hole reaching the gate wiring and a third contact hole reaching the main electrode are opened, the second layer gate wiring passes over the first contact hole, and over the second and third contact holes. Short-circuit wiring passes in common, and the contact hole is filled with a conductive material or insulating material. Between each region's gate pad electrode and the second-layer gate wiring, and the first-layer gate wiring and main electrode are short-circuited. One side of the wiring is To be connected, in a semiconductor device other is insulated,
A semiconductor device, wherein a resistance portion is formed in the gate wiring of the second layer wired between the adjacent first contact holes. 前記露出したゲート電極に開口部を形成し、ゲート電流通路狭窄部を形成することで前記抵抗部を形成することを特徴とする請求項２に記載の半導体装置。3. The semiconductor device according to claim 2, wherein the resistance portion is formed by forming an opening in the exposed gate electrode and forming a gate current path narrowing portion. 前記ゲート電流通路狭窄部が、ポリシリコンで形成されることを特徴とする請求項５に記載の半導体装置。6. The semiconductor device according to claim 5, wherein the gate current path narrowing portion is made of polysilicon. 前記抵抗部が、低不純物濃度のポリシリコンで形成されることを特徴とする請求項２に記載の半導体装置。The semiconductor device according to claim 2, wherein the resistance portion is formed of polysilicon having a low impurity concentration. 前記抵抗部が、高抵抗薄膜で形成されることを特徴とする請求項３に記載の半導体装置。The semiconductor device according to claim 3, wherein the resistance portion is formed of a high resistance thin film. 前記抵抗部が、高抵抗ポリシリコンもしくはクロムシリコンで形成されることを特徴とする請求項４に記載の半導体装置。The semiconductor device according to claim 4, wherein the resistance portion is formed of high-resistance polysilicon or chrome silicon. 前記抵抗部の抵抗値Ｒが次式を満足することを特徴とする請求項１〜９のいずれか１項に記載の半導体装置。
【数１】
Ｒ＞２（Ｌｍａｘ／Ｃｍｉｎ）０．５
〔Ｌｍａｘは前記ゲートパッド電極同士を結ぶ第二層目の配線の中で最大のインダクタンス値、Ｃｍｉｎは分割されている個々のゲート電極の中で最小のコンデンサ容量値〕The semiconductor device according to claim 1, wherein a resistance value R of the resistance portion satisfies the following expression.
[Expression 1]
R> 2 (Lmax / Cmin) 0.5
[Lmax is the maximum inductance value in the second-layer wiring connecting the gate pad electrodes, and Cmin is the minimum capacitor capacity value in each divided gate electrode] 半導体基板が、その一主面上に絶縁膜を介して設けられるゲート電極と、このゲート電極への電圧印加により制御される主電流を半導体基板に流す主電極とをそれぞれ有する複数の領域とし、主電極ならびにゲート電極に接続されて主電極の開口部に位置する第一層目のゲート配線およびゲートパッド電極を覆う絶縁膜に、ゲートパッド電極に達する第一の接触孔、第一層目のゲート配線に達する第二の接触孔および主電極に達する第三の接触孔が開けられ、第一の接触孔上を第二層目のゲート配線が通り、第二および第三の接触孔上を共通に短絡配線が通り、接触孔に導電材料あるいは絶縁材料が充填されて、各領域のゲートパッド電極と第二層目のゲート配線との間ならびに第一層目のゲート配線および主電極と短絡配線の間の一方が電気的に接続され、他方が絶縁された半導体装置の製造方法において、
半導体基板の一主面上にゲート電極および抵抗部となるポリシリコンを形成する工程と、ゲートパッド電極形成予定領域の周囲に形成されたポリシリコンを選択的に削除して抵抗部を形成する工程と、を有することを特徴とする半導体装置の製造方法。The semiconductor substrate has a plurality of regions each having a gate electrode provided on one main surface of the semiconductor substrate via an insulating film and a main electrode through which a main current controlled by voltage application to the gate electrode flows. A first contact hole that reaches the gate pad electrode, a first layer that is connected to the main electrode and the gate electrode and covers the first layer gate wiring and the gate pad electrode located at the opening of the main electrode A second contact hole reaching the gate wiring and a third contact hole reaching the main electrode are opened, the second layer gate wiring passes over the first contact hole, and over the second and third contact holes. Short-circuit wiring passes in common, and the contact hole is filled with a conductive material or insulating material. Between each region's gate pad electrode and the second-layer gate wiring, and the first-layer gate wiring and main electrode are short-circuited. One side of the wiring is To be connected, in the manufacturing method of the other semiconductor device which are insulated,
Forming polysilicon on one main surface of the semiconductor substrate as a gate electrode and a resistance portion, and forming the resistance portion by selectively removing polysilicon formed around a region where a gate pad electrode is to be formed A method for manufacturing a semiconductor device, comprising: 半導体基板が、その一主面上に絶縁膜を介して設けられるゲート電極と、このゲート電極への電圧印加により制御される主電流を半導体基板に流す主電極とをそれぞれ有する複数の領域とし、主電極ならびにゲート電極に接続されて主電極の開口部に位置する第一層目のゲート配線およびゲートパッド電極を覆う絶縁膜に、ゲートパッド電極に達する第一の接触孔、第一層目のゲート配線に達する第二の接触孔および主電極に達する第三の接触孔が開けられ、第一の接触孔上を第二層目のゲート配線が通り、第二および第三の接触孔上を共通に短絡配線が通り、接触孔に導電材料あるいは絶縁材料が充填されて、各領域のゲートパッド電極と第二層目のゲート配線との間ならびに第一層目のゲート配線および主電極と短絡配線の間の一方が電気的に接続され、他方が絶縁された半導体装置の製造方法において、
半導体基板の一主面上にゲート電極および抵抗部となるポリシリコンを形成する工程と、ゲートパッド電極形成予定領域の周囲に形成されたポリシリコンに、選択的に不純物イオンを注入し、熱処理して抵抗部を形成する工程とを有することを特徴とする半導体装置の製造方法。The semiconductor substrate has a plurality of regions each having a gate electrode provided on one main surface of the semiconductor substrate via an insulating film and a main electrode through which a main current controlled by voltage application to the gate electrode flows. A first contact hole that reaches the gate pad electrode, a first layer that is connected to the main electrode and the gate electrode and covers the first layer gate wiring and the gate pad electrode located at the opening of the main electrode A second contact hole reaching the gate wiring and a third contact hole reaching the main electrode are opened, the second layer gate wiring passes over the first contact hole, and over the second and third contact holes. Short-circuit wiring passes in common, and the contact hole is filled with a conductive material or insulating material. Between each region's gate pad electrode and the second-layer gate wiring, and the first-layer gate wiring and main electrode are short-circuited. One side of the wiring is To be connected, in the manufacturing method of the other semiconductor device which are insulated,
A step of forming polysilicon as a gate electrode and a resistance portion on one main surface of a semiconductor substrate, and impurity ions are selectively implanted into the polysilicon formed around a region where a gate pad electrode is to be formed, and heat treatment is performed. Forming a resistance portion. A method for manufacturing a semiconductor device, comprising:
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