JP2003197914A - Semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、半導体チップが
並列接続する半導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device in which semiconductor chips are connected in parallel.
【０００２】[0002]
【従来の技術】電力変換装置の大容量化が進む中で、電
力変換装置に搭載される半導体装置の個数を減らして、
半導体装置の占める容積を減らすことが求められてい
る。半導体装置の搭載個数を減じるために、複数個の半
導体チップを一個のパッケージ内に並列接続して収納
し、大電流化を図った半導体装置が多用されている。2. Description of the Related Art As the capacity of a power converter is increasing, the number of semiconductor devices mounted on the power converter is reduced,
There is a demand for reducing the volume occupied by semiconductor devices. In order to reduce the number of mounted semiconductor devices, a semiconductor device in which a plurality of semiconductor chips are connected in parallel and housed in one package to increase the current is widely used.
【０００３】一個のパッケージ内で、半導体チップを並
列接続した半導体装置においては、半導体チップ間でス
イッチング時間にばらつきがあると、半導体装置がオン
・オフするときに、隣接した半導体チップ間でパルス状
のゲート電流が循環して流れ、ゲートの電圧・電流波形
が振動し、半導体チップに過大な振動電流が流れて、半
導体チップが破壊する場合がある。In a semiconductor device in which semiconductor chips are connected in parallel in one package, if there is variation in switching time between the semiconductor chips, when the semiconductor device is turned on / off, a pulse-shaped pulse is generated between the adjacent semiconductor chips. In some cases, the gate current circulates, the voltage / current waveform of the gate oscillates, an excessive oscillating current flows in the semiconductor chip, and the semiconductor chip is destroyed.
【０００４】これを防止するために、それぞれの半導体
チップのゲートに電流波形の振動の抑制を兼ねたバラン
ス抵抗を外付けで設けることが行われている。最近、こ
のバランス抵抗を半導体チップ内部に作り込んだ内蔵ゲ
ート抵抗とすることで、半導体装置の小型化とコストダ
ウンを図る動きが広がってきている。図２は、従来の内
蔵ゲート抵抗を有する半導体チップの平面図であり、図
３は図２のＹ−Ｙ線で切断した要部断面図である。この
半導体チップ２００はＩＧＢＴ（絶縁ゲート型バイポー
ラトランジスタ）チップである。In order to prevent this, a balance resistor, which also serves to suppress the oscillation of the current waveform, is externally provided on the gate of each semiconductor chip. Recently, by using the balance resistance as a built-in gate resistance built in a semiconductor chip, there is a growing tendency to reduce the size and cost of a semiconductor device. FIG. 2 is a plan view of a conventional semiconductor chip having a built-in gate resistor, and FIG. 3 is a cross-sectional view of a main part taken along line YY of FIG. The semiconductor chip 200 is an IGBT (Insulated Gate Bipolar Transistor) chip.
【０００５】半導体チップ２００は、半導体チップ２０
０内に形成された活性領域と、活性領域内に形成された
ｎ+ エミッタ領域２１と、ゲート電極２３と、ｎ+ エミ
ッタ領域２１と接続し層間絶縁膜７でゲート電極２３と
は絶縁されているエミッタ電極２０１と、ゲート電極２
３と接続しエミッタ電極２０１を取り巻くゲート外周配
線９（ゲートライナー）と、ゲート外周配線９と抵抗膜
６ａを介して接続するゲート外部接続電極１０と、ゲー
ト外周配線９を取り巻く耐圧構造部２０３とで構成され
る。図中のゲートパッド１２は、ワイヤボンディングす
る箇所である。また、ゲート電極２３はゲート内部配線
２０４と接続し、このゲート内部配線２０４とゲート外
周配線９と接続する。ゲート電極２３とゲート内部配線
２０３はポリシリコンで形成される。The semiconductor chip 200 is the semiconductor chip 20.
0, the active region formed in 0, the n + emitter region 21 formed in the active region, the gate electrode 23, and the n + emitter region 21 are connected and insulated from the gate electrode 23 by the interlayer insulating film 7. Emitter electrode 201 and gate electrode 2
3, a gate outer peripheral wiring 9 (gate liner) surrounding the emitter electrode 201, a gate external connection electrode 10 connected to the gate outer peripheral wiring 9 via the resistance film 6a, and a breakdown voltage structure portion 203 surrounding the gate outer peripheral wiring 9. Composed of. The gate pad 12 in the figure is a portion for wire bonding. The gate electrode 23 is connected to the gate internal wiring 204, and the gate internal wiring 204 and the gate outer peripheral wiring 9 are connected. The gate electrode 23 and the gate internal wiring 203 are made of polysilicon.
【０００６】図４は、図２の内蔵ゲート抵抗近傍のＡ部
の拡大構成図であり、同図（ａ）は平面図、同図（ｂ）
は同図（ａ）のＹ−Ｙ線で切断した要部断面図である。
この内蔵ゲート抵抗６ａ近傍は、ｎ+ コレクタ層３、ｎ
- ドリフト層１、ｐウエル領域２を形成した半導体基板
１００と、この半導体基板１００上の酸化膜５上に形成
される内蔵ゲート抵抗６ａと、層間絶縁膜７上に形成さ
れるゲート外周配線９およびゲート外部接続電極１０と
で構成される。FIG. 4 is an enlarged configuration diagram of a portion A in the vicinity of the built-in gate resistance of FIG. 2, where FIG. 4A is a plan view and FIG.
FIG. 4 is a sectional view of a main part taken along line YY of FIG.
In the vicinity of the built-in gate resistor 6a, n + collector layers 3 and n
- a semiconductor substrate 100 formed with the drift layer 1, p-well region 2, and the internal gate resistance 6a is formed on the oxide film 5 on the semiconductor substrate 100, the gate outer circumference line is formed on the interlayer insulating film 7 9 And the gate external connection electrode 10.
【０００７】ゲート外周配線９とゲート外部接続電極１
０とが層間絶縁膜７に開けたコンタクトホール８ｃ、８
ｄで内蔵ゲート抵抗６ａと接続し、内蔵ゲート抵抗６ａ
は前記したゲート電極２３と同様にポリシリコンで形成
される。また、表面保護膜１１が開口しゲート外部接続
電極１０が露出している箇所がゲートパッド１２であ
る。また、図２のエミッタパッド２０２は表面保護膜１
１が開口しエミッタ電極２０１が露出している箇所であ
る。Gate peripheral wiring 9 and gate external connection electrode 1
Contact holes 8c and 8 opened in the interlayer insulating film 7
Connected to the built-in gate resistor 6a at d
Is formed of polysilicon like the gate electrode 23 described above. Further, a portion where the surface protective film 11 is opened and the gate external connection electrode 10 is exposed is a gate pad 12. In addition, the emitter pad 202 in FIG.
1 is a portion where the emitter electrode 201 is exposed and the emitter electrode 201 is exposed.
【０００８】この半導体チップ２００はＭＯＳトランジ
スタを示しており、ポリシリコンをゲート電極２３に用
いた構造である。通常、内蔵ゲート抵抗６ａは、ゲート
電極２３用のポリシリコンを所定の長さと幅に形成し
て、ゲート外部接続電極１０（ゲートパッドがある）と
ゲート外周配線９（ゲートライナー）との間に設けるこ
とにより実現される。従って、ポリシリコンを内蔵ゲー
ト抵抗６ａとして使うことにより、工程の増加を招くこ
となく半導体チップ２００にバランス抵抗として導入が
できる。内蔵ゲート抵抗６ａのシート抵抗値をρとし、
内蔵ゲート抵抗６ａの幅をＷ２、コンタクトホール８
ｃ、８ｄの間隔をＬ２とすると、ゲート外周配線９とゲ
ート外部接続電極１０の間の抵抗値Ｒ２はＲ２＝ρ×
（Ｌ２／Ｗ２）となる。尚、コンタクトホール８ｃ、８
ｄの長さを内蔵ゲート抵抗６ａの幅Ｗ２とほぼ等しくす
る。This semiconductor chip 200 shows a MOS transistor and has a structure in which polysilicon is used for the gate electrode 23. Normally, the built-in gate resistor 6a is formed by forming polysilicon for the gate electrode 23 to have a predetermined length and width, and between the gate external connection electrode 10 (having a gate pad) and the gate outer peripheral wiring 9 (gate liner). It is realized by providing. Therefore, by using polysilicon as the built-in gate resistor 6a, it can be introduced into the semiconductor chip 200 as a balance resistor without increasing the number of steps. Let ρ be the sheet resistance value of the built-in gate resistor 6a,
The width of the built-in gate resistor 6a is W2, and the contact hole 8
When the distance between c and 8d is L2, the resistance value R2 between the gate outer peripheral wiring 9 and the gate external connection electrode 10 is R2 = ρ ×
(L2 / W2). The contact holes 8c, 8
The length of d is made substantially equal to the width W2 of the built-in gate resistor 6a.
【０００９】[0009]
【発明が解決しようとする課題】半導体装置がスイッチ
ングするときに、ゲート外部接続電極１０とゲート外周
配線９にはゲート電極２３のある箇所のゲート容量を通
して、過渡的に数Ａオーダーの大きなパルス電流が流れ
る。この電流で、内蔵ゲート抵抗６ａが発熱するので、
この発熱を低減するために、パルス電流の電流密度を下
げることが重要となる。前記の抵抗値Ｒ２を同一にし
て、電流密度を下げるには、前記のコンタクトホールの
間隔Ｌ２と内蔵ゲート抵抗６ａの幅Ｗ２の比を一定にし
たうえでＬ２とＷ２を大きくすることが必要である。つ
まり内蔵ゲート抵抗６ａの面積を大きくする必要があ
る。しかし、内蔵ゲート抵抗６ａの面積を活性領域側に
広げて大きくすると、当然、活性領域の面積が減少す
る。When the semiconductor device is switched, a large pulse current of the order of several A is transiently passed through the gate external connection electrode 10 and the gate outer peripheral wiring 9 through the gate capacitance at a portion where the gate electrode 23 exists. Flows. This current causes the built-in gate resistor 6a to generate heat,
In order to reduce this heat generation, it is important to reduce the current density of the pulse current. In order to make the resistance value R2 the same and reduce the current density, it is necessary to make L2 and W2 large while keeping the ratio of the contact hole interval L2 and the width W2 of the built-in gate resistor 6a constant. is there. That is, it is necessary to increase the area of the built-in gate resistor 6a. However, if the area of the built-in gate resistor 6a is expanded to the active region side and increased, the area of the active region naturally decreases.
【００１０】この発明の目的は、前記の課題を解決し
て、活性領域の面積を減らすことなく、大きな面積の内
蔵ゲート抵抗を有し、パルス電流の電流密度を下げた半
導体装置を提供することにある。An object of the present invention is to solve the above problems and to provide a semiconductor device having a large area of a built-in gate resistance and a reduced current density of a pulse current without reducing the area of an active region. It is in.
【００１１】[0011]
【課題を解決するための手段】前記の目的を達成するた
めに、半導体基板上にゲート電極と、該ゲート電極と接
続するゲート配線と、該ゲート配線と接続する抵抗膜
と、該抵抗膜と接続するゲート外部接続電極と、ゲート
外部接続電極が露出している箇所であるゲートパッドと
を有する半導体チップを並列接続した半導体装置におい
て、前記抵抗膜を前記ゲートパッド下に層間絶縁膜を介
して形成する構成とする。In order to achieve the above-mentioned object, a gate electrode, a gate wiring connected to the gate electrode, a resistance film connected to the gate wiring, and a resistance film are formed on a semiconductor substrate. In a semiconductor device in which a semiconductor chip having a gate external connection electrode to be connected and a gate pad where the gate external connection electrode is exposed is connected in parallel, the resistance film is provided under the gate pad via an interlayer insulating film. It is configured to be formed.
【００１２】また、第１導電型半導体基板の第１主面の
表面層に形成した第２導電型ウエル領域と、該ウエル領
域の表面層に形成した第１導電型エミッタ領域と、該エ
ミッタ領域上に形成したエミッタ電極と、前記エミッタ
領域と前記半導体基板に挟まれた前記ウエル領域上にゲ
ート絶縁膜を介して形成したゲート電極と、該ゲート電
極と接続し前記半導体基板上に絶縁膜を介して形成した
ゲート配線と、該ゲート配線と接続し前記絶縁膜を介し
て形成した抵抗膜と、該抵抗膜と接続し前記絶縁膜を介
して形成したゲートパッドがあるゲート外部接続電極
と、前記半導体基板の第２主面の表面層に形成した第２
導電型コレクタ領域と該コレクタ領域上に形成したコレ
クタ電極とを有する半導体チップを並列接続した半導体
装置において、前記抵抗膜を前記ゲートパッド下に層間
絶縁膜を介して形成する構成とする。The second conductivity type well region formed in the surface layer of the first major surface of the first conductivity type semiconductor substrate, the first conductivity type emitter region formed in the surface layer of the well region, and the emitter region. An emitter electrode formed on the gate electrode, a gate electrode formed on the well region sandwiched between the emitter region and the semiconductor substrate via a gate insulating film, and an insulating film connected to the gate electrode on the semiconductor substrate. A gate wiring formed via the gate wiring, a resistance film connected to the gate wiring via the insulating film, and a gate external connection electrode having a gate pad connected to the resistance film and formed via the insulating film, A second layer formed on the surface layer of the second main surface of the semiconductor substrate,
In a semiconductor device in which semiconductor chips having a conductive type collector region and a collector electrode formed on the collector region are connected in parallel, the resistance film is formed under the gate pad via an interlayer insulating film.
【００１３】また、前記抵抗膜の大きさが前記ゲートパ
ッドの面積より大きいとよい。また、前記ゲート電極と
前記抵抗膜とをポリシリコンで形成するとよい。また、
前記抵抗膜を前記ゲートパッド下および前記ゲート配線
下に層間絶縁膜を介して形成し、該抵抗膜とゲート外部
接続電極とが層間絶縁膜に形成したコンタクトホールを
介して接続し、該抵抗膜とゲート配線とが前記層間絶縁
膜に形成したコンタクトホールを介して接続するとよ
い。The size of the resistance film may be larger than the area of the gate pad. Further, the gate electrode and the resistance film may be formed of polysilicon. Also,
The resistance film is formed under the gate pad and the gate wiring via an interlayer insulating film, and the resistance film and the gate external connection electrode are connected via a contact hole formed in the interlayer insulating film, and the resistance film is formed. And the gate wiring may be connected to each other through a contact hole formed in the interlayer insulating film.
【００１４】[0014]
【発明の実施の形態】図１は、この発明の一実施例の半
導体装置であり、同図（ａ）は平面図、同図（ｂ）は同
図（ａ）のＹ−Ｙ線で切断した要部断面図である。この
図は、図４に相当する図であり、図４と同一箇所には同
一の符号を付した。この内蔵ゲート抵抗６近傍は、ｎ+
コレクタ層３、ｎ- ドリフト層１、ｐ+ ウエル領域２か
らなる半導体基板１００と、半導体基板１００上の酸化
膜５上に形成される内蔵ゲート抵抗６と、層間絶縁膜７
上に形成されるゲート外周配線９とゲート外部接続電極
１０とで構成され、ゲート外周配線９とゲート外部接続
電極１０とが層間絶縁膜７に開けたコンタクトホール８
ａ、８ｂで内蔵ゲート抵抗６と接続する。このゲート外
周配線９は前記したゲート内部配線２０３を介して、ゲ
ート電極２３と接続する。ゲート外周配線９とゲート内
部配線２０３を合わせてゲート配線と称す。1 shows a semiconductor device according to an embodiment of the present invention. FIG. 1A is a plan view and FIG. 1B is a sectional view taken along line YY in FIG. 1A. FIG. This drawing corresponds to FIG. 4, and the same portions as those in FIG. 4 are designated by the same reference numerals. In the vicinity of this built-in gate resistor 6, n +
The semiconductor substrate 100 including the collector layer 3, the n − drift layer 1, and the p + well region 2, the built-in gate resistor 6 formed on the oxide film 5 on the semiconductor substrate 100, and the interlayer insulating film 7
A contact hole 8 which is formed by a gate outer peripheral wiring 9 and a gate external connection electrode 10 formed on the gate outer peripheral wiring 9 and the gate external connection electrode 10 is formed in the interlayer insulating film 7.
A and 8b connect to the built-in gate resistor 6. The gate peripheral wiring 9 is connected to the gate electrode 23 through the gate internal wiring 203 described above. The gate outer peripheral wiring 9 and the gate inner wiring 203 are collectively referred to as a gate wiring.
【００１５】内蔵ゲート抵抗６は前記したゲート電極２
３と同様にポリシリコンで形成される。表面保護膜１１
が開口しゲート外部接続電極１０が露出している箇所が
ゲートパッド１２である。尚、図中の１はｎ- ドリフト
層、４はコレクタ電極、１００はｎ型の半導体基板であ
る。従来の構成と異なるのは、内蔵ゲート抵抗６をゲー
トパッド１２下に形成することで、活性領域を減ずるこ
となく、内蔵ゲート抵抗６の面積を従来の内蔵ゲート抵
抗６ａより大きくした点である。The built-in gate resistor 6 is the above-mentioned gate electrode 2
Similar to No. 3, it is made of polysilicon. Surface protective film 11
The gate pad 12 is a portion where the gate is opened and the gate external connection electrode 10 is exposed. In the figure, 1 is an n − drift layer, 4 is a collector electrode, and 100 is an n-type semiconductor substrate. The difference from the conventional configuration is that the internal gate resistor 6 is formed below the gate pad 12 so that the area of the internal gate resistor 6 is made larger than that of the conventional internal gate resistor 6a without reducing the active region.
【００１６】コンタクトホール８ａ、８ｂの間隔をＬ１
とし、内蔵ゲート抵抗の幅をＷ１とした場合、内蔵ゲー
ト抵抗６のシート抵抗をρとすると、ゲート外周配線９
とゲート外部接続電極１０との間の抵抗値Ｒ１はρ×
（Ｌ１／Ｗ１）となる。コンタクトホール８ａ、８ｂの
長さを内蔵ゲート抵抗６の幅Ｗ１とほぼ等しくする。こ
のＬ１／Ｌ２＝Ｌ２／Ｗ２を満たしながらＬ１、Ｗ１を
大きくすると、抵抗値Ｒ１を抵抗値Ｒ２に同じにしなが
ら内蔵ゲート抵抗６の面積を大きくできて、内蔵ゲート
抵抗６の熱容量を増大できて、前記したパルス的に流れ
る電流密度を低減することができる。さらに、ゲート外
部接続電極１０が上部に形成されているので、このゲー
ト外部接続電極１０での熱の吸収効果も期待できる。こ
れらのことから、内蔵ゲート抵抗６での発熱を防止でき
る。例えば、Ｌ１、Ｗ１をＬ２、Ｗ２に比べて２倍とす
ると、熱容量は４倍となり、また電流密度は半分にでき
る。尚、通常、内蔵ゲート抵抗６のシート抵抗値ρは１
５Ω／□程度であり、Ｌ１／Ｗ１を１／３とするとＲ１
は５Ω程度となる。この抵抗により前記したゲート電圧
電流波形の振動は抑制される。The distance between the contact holes 8a and 8b is L1.
If the width of the built-in gate resistor is W1, and the sheet resistance of the built-in gate resistor 6 is ρ, the gate outer peripheral wiring 9
And the resistance value R1 between the gate external connection electrode 10 is ρ ×
(L1 / W1). The lengths of the contact holes 8a and 8b are made substantially equal to the width W1 of the built-in gate resistor 6. By increasing L1 and W1 while satisfying L1 / L2 = L2 / W2, the area of the built-in gate resistor 6 can be increased while making the resistance value R1 the same as the resistance value R2, and the heat capacity of the built-in gate resistor 6 can be increased. It is possible to reduce the above-described pulsed current density. Further, since the gate external connection electrode 10 is formed on the upper portion, an effect of absorbing heat in the gate external connection electrode 10 can be expected. For these reasons, it is possible to prevent heat generation in the built-in gate resistor 6. For example, if L1 and W1 are twice as large as L2 and W2, the heat capacity is quadrupled and the current density can be halved. The sheet resistance value ρ of the built-in gate resistor 6 is usually 1
It is about 5Ω / □, and if L1 / W1 is 1/3, R1
Is about 5Ω. This resistance suppresses the above-mentioned oscillation of the gate voltage / current waveform.
【００１７】また、内蔵ゲート電極６の外周端をゲート
パッド１０の外周端より大きくすることにより、ポリシ
リコンによる段差がゲートパッド１０内には形成され
ず、ゲートパッド１０にワイヤをボンディングする時の
破壊を防止できる。また、コンタクトホール８ａ、８ｂ
の間隔Ｌ１を変えることにより、ゲート外周配線９とゲ
ート外部接続電極１０との間の抵抗値Ｒ１を所望の値と
することが出来る。Further, by making the outer peripheral edge of the built-in gate electrode 6 larger than the outer peripheral edge of the gate pad 10, a step due to polysilicon is not formed in the gate pad 10 and a wire is bonded to the gate pad 10. Can prevent destruction. Also, the contact holes 8a, 8b
The resistance value R1 between the gate outer peripheral wiring 9 and the gate external connection electrode 10 can be set to a desired value by changing the distance L1.
【００１８】また、内蔵ゲート電極６をゲート電極２３
と同一材質のポリシリコンで同時に形成することで、内
蔵ゲート抵抗６を形成するための新たな工程は不要とな
り、製造コストの増大はない。ここでは、ＩＧＢＴを例
に示したが、複数個の半導体チップを並列接続したＭＯ
ＳＦＥＴ、バイポーラトランジスタおよびＧＴＯサイリ
スタなどの半導体装置にも内蔵ゲート抵抗を適用するも
のであれば当然この発明は適用できる。Further, the built-in gate electrode 6 is connected to the gate electrode 23.
By simultaneously forming the same material using polysilicon, a new process for forming the built-in gate resistor 6 is not necessary, and the manufacturing cost does not increase. Although an IGBT is shown as an example here, an MO in which a plurality of semiconductor chips are connected in parallel is used.
The present invention can be applied to any semiconductor device such as an SFET, a bipolar transistor, and a GTO thyristor as long as the built-in gate resistor is applied.
【００１９】[0019]
【発明の効果】この発明によれば、内蔵ゲート抵抗をゲ
ートパッド下に配置することにより、活性領域を減らす
ことなく、面積が大きい内蔵ゲート抵抗を形成できて、
パルス的に流れる電流密度を低減することができる。ま
た、内蔵ゲート電極の外周端をゲートパッドの外周端よ
り大きくすることにより、ポリシリコンによる段差がゲ
ートパッド内には形成されず、ボンディング時の破壊を
防止できる。According to the present invention, by arranging the built-in gate resistance under the gate pad, the built-in gate resistance having a large area can be formed without reducing the active region,
The current density flowing in pulses can be reduced. Further, by making the outer peripheral edge of the built-in gate electrode larger than the outer peripheral edge of the gate pad, a step due to polysilicon is not formed in the gate pad, and damage during bonding can be prevented.
【００２０】また、コンタクトホールの間隔を変えるこ
とにより、ゲート外周配線とゲート外部接続電極との間
の抵抗値を所望の値とすることが出来る。By changing the distance between the contact holes, the resistance value between the gate peripheral wiring and the gate external connection electrode can be set to a desired value.
【図１】この発明の一実施例の半導体装置であり、
（ａ）は平面図、（ｂ）は（ａ）のＹ−Ｙ線で切断した
要部断面図FIG. 1 is a semiconductor device of an embodiment of the present invention,
(A) is a plan view, (b) is a sectional view of a main part taken along line YY of (a)
【図２】従来の半導体チップの平面図FIG. 2 is a plan view of a conventional semiconductor chip
【図３】図２のＹ−Ｙ線で切断した要部断面図FIG. 3 is a sectional view of a main part taken along line YY of FIG.
【図４】図２のＡ部の拡大図であり、（ａ）は平面図、
（ｂ）は（ａ）のＹ−Ｙ線で切断した要部断面図4 is an enlarged view of a portion A of FIG. 2, (a) is a plan view,
(B) is a cross-sectional view of a main part taken along line YY of (a)
１ ｎ- ドリフト層 ２ ｐウエル領域 ３ ｐ+ コレクタ層 ４ コレクタ電極 ５ 酸化膜 ６ 内蔵ゲート抵抗 ７ 層間絶縁膜 ８ａ、８ｂ、８ｃ、８ｄ コンタクトホール ９ ゲート外周配線（ゲートライナー） １０ ゲート外部接続電極 １１ 表面保護膜 １２ ゲートパッド １００ 半導体基板（ｎ型） Ｌ１ コンタクトホールの間隔 Ｗ１ 内蔵ゲート抵抗の幅1 n − Drift Layer 2 p Well Region 3 p + Collector Layer 4 Collector Electrode 5 Oxide Film 6 Built-in Gate Resistor 7 Interlayer Insulating Films 8a, 8b, 8c, 8d Contact Hole 9 Gate Peripheral Wiring (Gate Liner) 10 Gate External Connection Electrode 11 Surface Protective Film 12 Gate Pad 100 Semiconductor Substrate (n-type) L1 Distance between Contact Holes W1 Width of Built-in Gate Resistance
Claims (5)
極と接続するゲート配線と、該ゲート配線と接続する抵
抗膜と、該抵抗膜と接続するゲート外部接続電極と、ゲ
ート外部接続電極が露出している箇所であるゲートパッ
ドとを有する半導体チップを並列接続した半導体装置に
おいて、 前記抵抗膜を前記ゲートパッド下に層間絶縁膜を介して
形成することを特徴とする半導体装置。1. A gate electrode, a gate wiring connected to the gate electrode, a resistance film connected to the gate wiring, a gate external connection electrode connected to the resistance film, and a gate external connection electrode on a semiconductor substrate. A semiconductor device in which semiconductor chips having a gate pad that is an exposed portion are connected in parallel, wherein the resistance film is formed under the gate pad via an interlayer insulating film.
に形成した第２導電型ウエル領域と、該ウエル領域の表
面層に形成した第１導電型エミッタ領域と、該エミッタ
領域上に形成したエミッタ電極と、前記エミッタ領域と
前記半導体基板に挟まれた前記ウエル領域上にゲート絶
縁膜を介して形成したゲート電極と、該ゲート電極と接
続し前記半導体基板上に絶縁膜を介して形成したゲート
配線と、該ゲート配線と接続し前記絶縁膜を介して形成
した抵抗膜と、該抵抗膜と接続し前記絶縁膜を介して形
成したゲートパッドがあるゲート外部接続電極と、前記
半導体基板の第２主面の表面層に形成した第２導電型コ
レクタ領域と該コレクタ領域上に形成したコレクタ電極
とを有する半導体チップを並列接続した半導体装置にお
いて、 前記抵抗膜を前記ゲートパッド下に層間絶縁膜を介して
形成することを特徴とする半導体装置。2. A second conductivity type well region formed in a surface layer of a first major surface of a first conductivity type semiconductor substrate, a first conductivity type emitter region formed in a surface layer of the well region, and the emitter region. An emitter electrode formed on the gate electrode, a gate electrode formed on the well region sandwiched between the emitter region and the semiconductor substrate via a gate insulating film, and an insulating film connected to the gate electrode on the semiconductor substrate. A gate wiring formed via the gate wiring, a resistance film connected to the gate wiring via the insulating film, and a gate external connection electrode having a gate pad connected to the resistance film and formed via the insulating film, A semiconductor device in which a semiconductor chip having a second conductivity type collector region formed in the surface layer of the second main surface of the semiconductor substrate and a collector electrode formed on the collector region is connected in parallel, wherein the resistance film is provided. Is formed under the gate pad via an interlayer insulating film.
面積より大きいことを特徴とする請求項１または２に記
載の半導体装置。3. The semiconductor device according to claim 1, wherein the size of the resistance film is larger than the area of the gate pad.
コンで形成することを特徴とする請求項１または２に記
載の半導体装置。4. The semiconductor device according to claim 1, wherein the gate electrode and the resistance film are formed of polysilicon.
記ゲート配線下に層間絶縁膜を介して形成し、該抵抗膜
とゲート外部接続電極とが層間絶縁膜に形成したコンタ
クトホールを介して接続し、該抵抗膜とゲート配線とが
前記層間絶縁膜に形成したコンタクトホールを介して接
続することを特徴とする請求項２に記載の半導体装置。5. The resistance film is formed under the gate pad and the gate wiring via an interlayer insulating film, and the resistance film and the gate external connection electrode are connected via a contact hole formed in the interlayer insulating film. The semiconductor device according to claim 2, wherein the resistance film and the gate wiring are connected via a contact hole formed in the interlayer insulating film.
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