JP3539368B2

JP3539368B2 - Semiconductor device

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Publication number: JP3539368B2
Application number: JP2000243096A
Authority: JP
Inventors: 良雄下井田; 輝儀三原
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 2000-08-10
Filing date: 2000-08-10
Publication date: 2004-07-07
Anticipated expiration: 2020-08-10
Also published as: JP2002057335A

Description

【０００１】
【発明の属する技術分野】
本発明はパワー素子またはＬＳＩその他の集積回路をモノリシックに形成した半導体装置に係り、外部からの過渡的な異常電圧（過電圧）からパワー素子を保護する半導体装置に関する。
【０００２】
【従来の技術】
従来、パワー素子などを過電圧から保護する方法の一例として、パワーデバイス・パワーＩＣハンドブック（電気学会高性能高機能パワーデバイス・パワーＩＣ調査専門委員会編：コロナ社）の２１６ページの図８．１０７に記載されている方法がある。同図を本明細書中では図１４に引用している。図１４において、ＭＯＳＦＥＴ２００のゲート２０５とドレイン２０３間に、ＭＯＳＦＥＴ２００のドレイン定格電圧以下の電圧で降伏するツェナーダイオードＤ１が接続されている。ドレイン２０３に対して定格電圧を越える過電圧が印加されると、ツェナーダイオードＤ１がアバランシェ降伏し、降伏電流がドレインからゲート抵抗Ｒｇを介してゲート２０５へ流れる。この結果、ＭＯＳＦＥＴ２００のゲート電圧がしきい値電圧以上に上昇し、ＭＯＳＦＥＴ２００がオンし、ＭＯＳＦＥＴ２００を過電圧による破壊から保護する。
【０００３】
【発明が解決しようとする課題】
しかしながら従来の半導体装置においては、ゲートとドレインの間に接続されるツェナーダイオードは、パワー素子が構成される半導体チップとはワイヤーを介して接続される構成になっていた。これは、ツェナーダイオードとパワー素子とを同一の半導体チップ上に形成すると製造プロセスが増加してしまい、また、単体のツェナーダイオードが安価に存在するため、ツェナーダイオードのチップとパワー素子のチップを別チップで構成し、ワイヤーで接続することが一般的に行われていた。
【０００４】
従って、パワー素子のターンオフ時にサージによる過電圧が生じた場合に、ワイヤーを経由してツェナーダイオードへ電流（電圧）が印加されるので、ツェナーダイオードがオンするまでに時間がかかる。この時間内に、パワー素子自らが耐えられないと、破壊してしまうという課題があった。
【０００５】
本発明はこのような従来技術の問題点を解決するために成されたものであり、その目的は、過電圧が印加されてから異なる基板上に形成された過電圧保護回路が動作するまでの間、パワー素子を過電圧から有効に保護する半導体装置を提供することである。
【０００６】
【課題を解決するための手段】
上記目的を達成するため、請求項１記載の発明は、複数のドレインセルと、ドレインセルの周りに配置されたゲート電極と、隣接するドレインセルの間にゲート電極を介して配置された複数の単位セル（置換可能セル）とを同一の半導体基体（半導体支持基板）上に有するパワー素子部と、半導体基体とは異なる基板上に配置され、ドレインセルに印加された過電圧を検知して、オフ状態のパワー素子部をオン状態にする過電圧保護回路とを有し、複数の単位セルのなかの少なくとも１個の単位セルは、ドレイン定格電圧以下の電圧で降伏するツェナーダイオードを構成するツェナーセルであり、残りの単位セルは、前記ツェナーセルに接続されたソースセルであるようにした。
【０００７】
請求項１の発明によれば、パワー素子部がオフ状態、つまりドレインセルとソースセル間の抵抗値が高い状態でドレインセルに過電圧が印加されてから、過電圧保護回路が動作して過電圧によるエネルギーをソースセルに開放するまでの間、ソースセルと同一の半導体基体の上に形成されたツェナーダイオードは、過電圧に対してアバランシェ降伏し、過電圧によるエネルギーをソースセルに開放する。また、少なくとも１個の単位セルがツェナーセルであるため、過電圧が印加されてから過電圧保護回路が動作するまでの間、ツェナーセルによって過電圧によるエネルギーをソースセルへ逃がすことによって、パワー素子部を保護することができる。
【０００８】
請求項２記載の発明は、請求項１記載の発明において、ツェナーセルは、過電圧が印加されるボンディングパッドの近傍に密に配置され、ボンディングパッドから離れた部分に疎に配置されているようにした。
【０００９】
請求項２記載の発明によれば、過電圧保護回路が動作するまでの間に、局所的に過電圧が印加される可能性の高いボンディングパッド近傍の温度上昇を防ぐことができ、パワー素子部を有効に保護することができる。
【００１０】
請求項３記載の発明は、請求項１記載の発明において、ツェナーセルは、総ての単位セルがソースセルであった場合に過電圧が印加されてからパワー素子部がオン状態になるまでの間にパワー素子部が破壊にいたる温度の熱が拡散する範囲内に密に配置され、この範囲外に疎に配置されているようにした。
【００１１】
【発明の効果】
以上説明したように本発明によれば、過電圧が印加されてから異なる基板上に形成された過電圧保護回路が動作するまでの間、パワー素子を過電圧から有効に保護する半導体装置を提供することができる。
【００１２】
【発明の実施の形態】
以下図面を参照して、本発明の実施の形態を説明する。図面の記載において、同一あるいは類似な部分には同一あるいは類似な符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１３】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る半導体装置の回路構成図である。図１に示すように、第１の実施の形態に係る半導体装置は、負荷４を駆動するパワー素子部１と、パワー素子部１を駆動するための制御回路部２とが、同一の半導体支持基板３上にモノリシックに形成された半導体チップを有する。パワー素子部１は、ラテラル型のＤＭＯＳＦＥＴ（Double Diffused MOSFET）８と、ＤＭＯＳＦＥＴ８のソースとドレインの間に接続されたツェナーダイオード６とを有する。以後、ラテラル型のＤＭＯＳＦＥＴ８を「ＬＤＭＯＳ」と呼ぶ。ＬＤＭＯＳ８は、内部に寄生ダイオード７を有している。ツェナーダイオード６及び寄生ダイオード７の順方向は、ともにソースからドレインへ向けられている。ツェナーダイオード８のアバランシェ降伏電圧は、ＬＤＭＯＳ８のドレイン定格電圧以下である。ＬＤＭＯＳ８のソースは負荷４に接続されている。制御回路部２は、その出力がＬＤＭＯＳ８のゲートに接続され、ＬＤＭＯＳ８のスイッチング機能を制御する。
【００１４】
第１の実施の形態に係る半導体装置は、ＬＤＭＯＳ８のドレインとゲートの間に接続された過電圧保護回路５をさらに有する。過電圧保護回路５は直列に接続されたツェナーダイオード９とダイオード１０とから構成されている。ツェナーダイオード９の順方向はゲートからドレインへ向けられ、ダイオード１０の順方向はドレインからゲートへ向けられている。なお、過電圧保護回路５の構成は、双方向のツェナーダイオードであっても構わない。
【００１５】
図２は、図１に示した半導体チップ（パワーＩＣチップ）のチップレイアウトを示す平面図である。図２に示すように、１つの半導体支持基板３の上に中央の境界線を隔てて、右側にパワー素子部１と左側に制御回路部２とが配置されている。パワー素子部１には、ＬＤＭＯＳ８のドレイン、ソース、ゲートにそれぞれ接続されたボンディングパッド（１１、１２、１３）が配置されている。ボンディングパッド（１１、１２、１３）には、ボンディングワイヤ（１４、１５、１６）がそれぞれ接着されている。ドレインのボンディングパッド１１に接着されたボンディングワイヤ１４は過電圧保護回路５に接続され、ソースのボンディングパッド１２に接着されたボンディングワイヤ１５は負荷１４に接続され、ゲートのボンディングパッド１３に接着されたボンディングワイヤ１６は制御回路部２及び過電圧保護回路５に接続されている。
【００１６】
図３は、図２のチップ中央の境界線にまたがるＡ−Ａ’切断面に沿った半導体チップの構成を示す断面図である。図３に示すように、半導体チップは、１つの半導体支持基板３と、半導体支持基板３の上に形成された埋め込み酸化膜２０と、埋め込み酸化膜２０の上に形成された活性層基板２１とを有する。活性層基板２１は、埋め込み酸化膜２０により半導体支持基板３から絶縁され、パワー素子部１及び制御回路部２は、活性層基板２１内に形成されている。つまり、パワー素子部１及び制御回路部２は、いわゆるＳＯＩ（Silicon on Insulator）基板の上に形成されている。活性層基板２１と埋め込み酸化膜２０の界面には、ｎ型不純物が高濃度に添加されたｎ＋埋め込み層２２が形成されている。
【００１７】
図３のパワー素子部１においては、ＬＤＭＯＳ８の断面構成が示されている。活性層基板２１の導電型をｎ型としたドリフト領域２３の上部にｐ型のチャネルウェル領域２４が複数形成され、ｐチャネルウェル領域２４の上部にｎ^＋型のソース領域２５が形成されている。ｐチャネルウェル領域２４の上部のｎ^＋ソース領域２５が形成されていない部分には、ｐチャネルウェル領域２４の電圧を固定するためのウェルコンタクト領域２６が形成されている。ｎ^＋ソース領域２５に接するｐチャネルウェル領域２４の表面部分にチャネルが形成されるように、複数のゲート電極２８がｐチャネルウェル領域２４の上にゲート酸化膜２７を挟んで形成されている。ｐチャネルウェル領域２４が形成されていないドリフト領域２３には、ドリフト領域２３の表面からｎ^＋埋め込み層２２に達するｎ^＋型のドレインシンカー領域２９が形成されている。ｎ^＋ドレインシンカー領域２９の上部には、ドレインコンタクト領域３０が形成されている。隣り合うｎ^＋ドレインシンカー領域２９の間には、４個のｐチャネルウェル領域２４が形成されている。
【００１８】
図３の制御回路部２においては、制御回路部２を構成する代表的なデバイスの断面構成を示す。制御回路部２は、主に、ｎ型ＭＯＳＦＥＴ３５と、ｐ型ＭＯＳＦＥＴ３６と、ｎｐｎバイポーラトランジスタ３７と、ｐｎｐバイポーラトランジスタ３８とから構成されている。ｎ型ＭＯＳＦＥＴ３５は、活性層基板２１の上部に形成されたｐ型のウェル３９と、ｐウェル３９の上部に形成されたドレイン領域及びソース領域からなるｎ^＋拡散領域４０と、ｐウェル３９の上部に形成され、ｐウェル３９の電位を固定するｐ^＋型のウェルコンタクト４１と、ドレイン領域とソース領域の間のｐウェル３９の表面にチャネルを形成するためにゲート絶縁膜４６を介して形成されたゲート電極４５とを有する。
【００１９】
ｐ型ＭＯＳＦＥＴ３６は、活性層基板２１の上部に形成されたｎ型のウェル４２と、ｎウェル４２の上部に形成されたドレイン領域及びソース領域からなるｐ^＋拡散領域４３と、ｎウェル４２の上部に形成され、ｎウェル４２の電位を固定するｎ^＋型のウェルコンタクト４４と、ドレイン領域とソース領域の間のｎウェル４２の表面にチャネルを形成するためにゲート絶縁膜４６を介して形成されたゲート電極４５とを有する。
【００２０】
ｎｐｎバイポーラトランジスタ３７は、活性層基板２１の上部に形成されたｎ型のコレクタ領域（ｎ型ドリフト領域２３と同じでも構わない）と、コレクタ領域の上部に形成されたｐ型のベース領域４７と、ｐベース領域４７の上部に形成されたｎ^＋エミッタ領域４８及びｐ^＋ベースコンタクト領域４９と、コレクタ領域の上部でｐベース領域４７が形成されていない領域に形成されたｎ^＋コレクタコンタクト領域５０とを有する、いわゆる縦型のｎｐｎバイポーラトランジスタである。
【００２１】
ｐｎｐバイポーラトランジスタ３８は、ｎ型のベース領域（ｎ型ドリフト領域２３と同じでも構わない）５１と、ｎベース領域５１の上部に離間して形成されたｐ^＋型のエミッタ領域５２及びｐ型のコレクタ領域５３と、ｎベース領域５１の上部でｐ^＋エミッタ領域５２及びｐコレクタ領域５３が形成されていない領域に形成されたｎ^＋型のベースコンタクト領域５４とを有する、いわゆるラテラル型のｐｎｐバイポーラトランジスタである。
【００２２】
図４は、図２のＢ−Ｂ’切断面に沿ったパワー素子部１の構成を示す断面図である。図４においては、ＬＤＭＯＳ８及びツェナーダイオード６の断面構成を示す。図４に示すように、パワー素子部１においても半導体チップは、１つの半導体支持基板３と埋め込み酸化膜２０と活性層基板２１とを有し、ＬＤＭＯＳ８及びツェナーダイオード６は、活性層基板２１に形成されている。活性層基板２１と埋め込み酸化膜２０の界面には、ｎ型不純物が高濃度に添加されたｎ^＋埋め込み層２２が形成されている。活性層基板２１は、ドレインセル６０と、ソースセル６１と、ドレインセル６０とソースセル６１間に配置されたゲート電極２８と、ツェナーセル６２とに分類されている。ＬＤＭＯＳ８は、ドレインセル６０と、ソースセル６１と、ゲート電極２８とからなり、ツェナーダイオード６は、ドレインセル６０と、ツェナーセル６２とからなる。図４において、両端に１個づつと中央に１個の計３個のドレインセル６０と、右端と中央のドレインセル６０の間に４個のソースセル６１とが配置されている。また、左端と中央のドレインセル６０の間に２個のソースセル６１と、２個のソースセルの間に１個のツェナーセル６２とが配置されている。さらに、ドレインセル６０、ソースセル６１、ツェナーセル６２の間にはそれぞれゲート電極２８が配置され、１個のドレインセル６０及び１個のツェナーセル６２は、実質的に２個のソースセル６１と１個のゲート電極２８が占める幅にそれぞれ形成されている。
【００２３】
ドレインセル６０には、図３にも示したように、ドリフト領域２３の表面からｎ^＋埋め込み層２２に達するｎ^＋ドレインシンカー領域２９が形成されている。ｎ^＋ドレインシンカー領域２９の上部には、ドレインコンタクト領域３０が形成されている。同様に、ソースセル６１には、ｎ型のドリフト領域２３の上部にｐ型のチャネルウェル領域２４が形成され、ｐチャネルウェル領域２４の上部にｎ^＋型のソース領域２５が形成されている。ｐチャネルウェル領域２４の上部のｎ^＋ソース領域２５が形成されていない部分には、ウェルコンタクト領域２６が形成されている。そして、ｎ^＋ソース領域２５に接するｐチャネルウェル領域２４の表面部分にチャネルが形成されるように、ゲート電極２８がｐチャネルウェル領域２４の上にゲート酸化膜２７を挟んで形成されている。チャネル形成によりｎ^＋ソース領域２５とドリフト領域２３が導通され、ドリフト領域２３内のキャリアはｎ^＋埋め込み層２２、ｎ^＋ドレインシンカー領域２９を介してドレインコンタクト領域３０に集められる。
【００２４】
ツェナーセル６２には、ｎ型のドリフト領域２３の上部にｐ型のチャネルウェル領域２４が形成され、ｐチャネルウェル領域２４の上部にｎ^＋型のソース領域２５が形成されている。ｐチャネルウェル領域２４の上部のｎ^＋ソース領域２５が形成されていない部分には、ドリフト領域２３の表面からｎ^＋埋め込み層２２に達するｐ^＋型のシンカー領域６３が形成されている。ｐ^＋シンカー領域６３とｎ^＋埋め込み層２２の間のｐｎ接合が、パワー素子部１内のツェナーダイオード６を形成している。また、図４には示さないが、ｐ^＋シンカー領域６３とｎ^＋型のソース領域２５の間は、活性層基板２１の上に形成される配線により接続されている。このように、１つの半導体支持基板３の上にＬＤＭＯＳ８とツェナーダイオード６が形成されている。
【００２５】
図５は、図２の線分Ｂ−Ｂ’の領域におけるパワー素子部１の構成を示す拡大図である。また、図５は、線分Ｂ−Ｂ’を１対角線とする方形状の領域の平面図である。図４に示したパワー素子部１の断面構成は、図５に示した平面構成に対応している。図５に示すように、方形状の領域の４角部、４辺の中央部、線分Ｂ−Ｂ’の中央部に、計９個のドレインセル６０がマトリックス状に配置されている。隣接する２個のドレインセル６０の間には４個のソースセルがマトリックス状に配置されている。左下角部、線分Ｂ−Ｂ’の中央部、左辺及び下辺の中央部にそれぞれ配置された隣接する４個のドレインセルの中央部分には、ソースセル６１の代わりにツェナーセル６２が配置されている。１個のドレインセル６０及び１個のツェナーセル６２は、４個分のソースセル６１の面積を有している。ゲート電極は、ドレインセル６０、ソースセル６１、ツェナーセル６２の間に、格子状に配置されている。
【００２６】
ここで、図５に示すように、隣接する４個のドレインセル６０の中央部分に配置されるはずの４個のソースセル６１の代わりに、１個のツェナーセル６２が置き換えられている。隣接する４個のドレインセル６０の中央部分に位置する４個のソースセル（置換可能セル）６４は、図５の中に合計４個存在する。つまり、この４個の置換可能セル６４の内、１個の置換可能セル６４にツェナーセル６２が形成され、他の３個の置換可能セル６４にソースセル６１が形成されている。また、置換可能セル６４は、ドレインセル６０と同様にマトリックス状に配置されている。
【００２７】
図６は、パワー素子部１における置換可能セル６４の配置を示す模式図である。図６において、黒丸及び白丸は共に置換可能セル６４を示す。また、黒丸はソースセル６１の代わりに置き換えられたツェナーセル６２を示し、白丸は４個のソースセル６１を示す。点線で囲んだ領域は、１個の置換可能セル６４にツェナーセル６２が形成され、他の３個の置換可能セル６４にソースセル６１が形成された領域、つまり図５に示した方形状の領域を示している。図６に示すように、パワー素子部１における置換可能セル６４は、点線で囲んだ隣接する４個の置換可能セル６４が縦横方向に繰り返し形成されている。つまり、パワー素子部１には、図５に示した単位構成がマトリックス状に配置されている。したがって、ソースセル６１が形成されるはずの置換可能セル６４は、ツェナーセル６２によってまばらに置き換えられている。このまばらの程度は、４個の置換可能セル６４の内で１個のツェナーセル６２、つまり１／４である。
【００２８】
第１の実施の形態に係る半導体装置の動作について説明する。図１において、ＬＤＭＯＳ８がオフ状態、つまりドレイン−ソース間の抵抗値が高い状態にドレインに過渡的に正の過電圧が印加された場合、過電圧保護回路５内のツェナーダイオード９は降伏して、過電圧によるサージ電流がゲートに接続された制御回路部２に流入する。制御回路部２内のゲート抵抗をサージ電流が流れることで、ＬＤＭＯＳ８のゲート電圧が上昇し、ＬＤＭＯＳ８がオフ状態からオン状態、つまり、ドレイン−ソース間の抵抗値が高い状態から低い状態へスイッチングされ、過電圧によるエネルギーがソースに開放される。しかし、過電圧保護回路５は、半導体支持基板３とは異なる基板上に形成され、ボンディングワイヤ（１４、１５）を介してドレイン、ゲートに接続されている。したがって、ボンディングワイヤ（１４、１５）の内部抵抗や実装上の寄生容量の影響により、過電圧が印加されてからＬＤＭＯＳ８がオン状態にスイッチングされるまでの間、例えば１μｓ程度の間は、過電圧保護回路５は動作せず、過電圧によるエネルギーは開放されない。この１μｓ程度の時間において、ＬＤＭＯＳ８と同一の半導体支持基板３の上に形成されたツェナーダイオード６は、過電圧を検知してアバランシェ降伏し、過電圧によるエネルギーをソースに開放する。
【００２９】
以上説明したように、本発明の第１の実施の形態によれば、半導体支持基板３とは異なる基板上に形成された過電圧保護回路５を具備すると共に、ＬＤＭＯＳ８と、ＬＤＭＯＳ８のドレイン−ソース間に接続されたツェナーダイオード６とを同一の半導体支持基板３上に配置したことにより、過電圧保護回路５が動作するまでの間（約１μｓ）、パワー素子部１自体のアバランシェ耐量が向上して、ＬＤＭＯＳ８が破壊にいたることがなくなる。また、ツェナーダイオード６を形成するツェナーセル６２が、ソースセル６１が配置されるはずの置換可能セル６４の一部だけにまばらに置き換えられているため、ＬＤＭＯＳ８の実効面積の増大を抑えながら、パワー素子部１自体のアバランシェ耐量を向上することができる。つまり、ＬＤＭＯＳ８の高い電流駆動能力と高いアバランシェ耐量を両立することができる。
【００３０】
ここで、ツェナーセル６２を付与しない従来のＬＤＭＯＳ８のパワー素子セルのセル数が１００個だったとすると、本発明では１００個のパワー素子セルと、１０個のツェナーセル６２を足した１１０個のセルが必要となるので面積は増えるが総てに対してツェナーセル６２を付与するわけではないので、チップ面積の増大を少なく抑えることができる（単位面積当りのオン抵抗を従来と変えないのであれば、パワー素子のセル数は変えなければ良い）。
【００３１】
なお、図５に示したパワー素子部１を形成する各セル（６０、６１、６２）の配置、形状、大きさは、本発明の実施の形態の一つを示したに過ぎず、本発明の構成を限定するものではない。例えば、隣接する２個のドレインセル６０の間に配置されるソースセル６１は４個である場合に限らず、それ以上あるいはそれ以下であっても構わない。また、各セル（６０、６１、６２）の形状は方形状である場合に限らず、円形などの他の形状であっても構わない。さらに、ドレインセル６０、ツェナーセル６２の面積は４個分のソースセル６１である場合に限らず、それそれ以上あるいはそれ以下であっても構わない。
【００３２】
特に、ツェナーセル６２を４個の隣接するドレインセル６０の中央部分に配置したが、それ以外の部分に配置しても構わない。また、ツェナーセル６２を４個の置換可能セル６４の内の１個に配置したが、ツェナーセル６２のまばらの程度は、これ以上あるいはこれ以下であっても構わない。図７は、図６に対してツェナーセル６２のまばらの程度が異なる（小さい）場合の置換可能セル６４の配置を示す模式図である。図７において、黒丸で示されたツェナーセル６２は、縦４個、横４個、計１６個の置換可能セル６４の内、１個である。つまり、まばらの程度は１／１６であり、図６のツェナーセル６２は、図７のそれに対して、同じくまばらに分布しているが、より密に配置されている。なお、図７の点線で囲んだ部分が、図５の平面構成に対応している。
【００３３】
また、第１の実施の形態においては、ＳＯＩ基板の上にパワー素子としてＬＤＭＯＳ８を形成した場合について説明したがこれに限定されることはない。例えば、基板は通常のバルクウェハあるいはエピウェハでも構わない。形成されるパワー素子としてはトレンチゲート電極を用いたＵＭＯＳＦＥＴ、あるいは複数のバイポーラ型素子を並列接続したものであっても構わない。
【００３４】
また、ドレインセル６０、ソースセル６１、及びツェナーセル６２は、それぞれ方形状の形状を有し、マトリックス状に配置されている場合に限らず、直線状の形状を有し、ストライプ状に配置されていても構わない。図８は、セルが直線状の形状を有し、ストライプ状に配置されている場合を示すパワー素子部１の平面拡大図である。図８に示すように、パワー素子部１を形成するドレインセル７０、ソースセル７３、ツェナーセル７２、及びゲート電極２８は、それぞれ直線状の形状を有し、ストライプ状に配置されている。各セルの配置順番は、ドレインセル７０−ツェナーセル７２−ドレインセル７０−ソースセル７３−ソースセル７３−ソースセル７３−ドレインセル７０である。セルとセルの間にはゲート電極２８がそれぞれ配置されている。
【００３５】
図９は、図８のＣ−Ｃ’切断面に沿ったパワー素子部１の構成を示す断面図である。図９においては、ＬＤＭＯＳ８及びツェナーダイオード６の断面構成を示す。図９に示すように、半導体チップは、１つの半導体支持基板３と埋め込み酸化膜２０と活性層基板２１とを有し、ＬＤＭＯＳ８及びツェナーダイオード６は、活性層基板２１に形成されている。活性層基板２１と埋め込み酸化膜２０の界面には、ｎ型不純物が高濃度に添加されたｎ^＋埋め込み層２２が形成されている。活性層基板２１は、ドレインセル７０と、ソースセル７３と、ドレインセル７０とソースセル７３間に配置されたゲート電極２８と、ツェナーセル６２とに分類されている。ＬＤＭＯＳ８は、ドレインセル７０と、ソースセル７３と、ゲート電極２８とからなり、ツェナーダイオード６は、ドレインセル７０と、ツェナーセル７２とからなる。図９において、両端に１個づつと中央に１個の計３個のドレインセル７０と、左端と中央のドレインセル７０の間に３個のソースセル７３とが配置されている。また、右端と中央のドレインセル７０の間に１個のツェナーセル７２が配置されている。さらに、ドレインセル７０、ソースセル７３、ツェナーセル７２の間にはそれぞれゲート電極２８が配置されている。
【００３６】
ドレインセル７０には、図４にも示したように、ドリフト領域２３の表面からｎ^＋埋め込み層２２に達するｎ^＋ドレインシンカー領域２９が形成されている。ｎ^＋ドレインシンカー領域２９の上部には、ドレインコンタクト領域３０が形成されている。同様に、ソースセル６１には、ｎドリフト領域２３の上部にｐ型のチャネルウェル領域２４が形成され、ｐチャネルウェル領域２４の上部にｎ^＋型のソース領域２５が形成されている。ｐチャネルウェル領域２４の上部のｎ^＋ソース領域２５が形成されていない部分には、ウェルコンタクト領域２６が形成されている。そして、ｎ^＋ソース領域２５に接するｐチャネルウェル領域２４の表面部分にチャネルが形成されるように、ゲート電極２８がｐチャネルウェル領域２４の上にゲート酸化膜２７を挟んで形成されている。チャネル形成によりｎ^＋ソース領域２５とドリフト領域２３が導通され、ドリフト領域２３内のキャリアはｎ^＋埋め込み層２２、ｎ^＋ドレインシンカー領域２９を介してドレインコンタクト領域３０に集められる。
【００３７】
ツェナーセル７２には、ｎドリフト領域２３の表面からｎ^＋埋め込み層２２に達するｐ^＋型のシンカー領域６３が形成されている。ｐ^＋シンカー領域６３とｎ^＋埋め込み層２２の間のｐｎ接合が、パワー素子部１内のツェナーダイオード６を形成している。また、図９には示さないが、ｐ^＋シンカー領域６３とｎ^＋ソース領域２５の間は、活性層基板２１の上に形成される配線により接続されている。
【００３８】
以上説明したように、図８及び図９における置換可能セルは、隣接するドレインセル７０の間の配置されるはずの３個のソースセル７３であり、この置換可能セルの一部がツェナーセル７２に置き換えられることで、ツェナーダイオード６をＬＤＭＯＳ８内にまばらに配置することができる。したがって、本発明に係る半導体装置は、各セルがそれぞれ直線状の形状を有し、ストライプ状に配置されている場合においても、方形状の形状を有し、マトリックス状に配置された場合と同様に、半導体支持基板３とは異なる基板上に形成された過電圧保護回路が動作するまでの間（約１μｓ）、パワー素子部１自体のアバランシェ耐量が向上して、ＬＤＭＯＳ８が破壊にいたることがなくなる。また、ツェナーダイオード６を形成するツェナーセル７２が、ソースセル７３が配置されるはずのセルの一部だけにまばらに置き換えられているため、ＬＤＭＯＳ８の実効面積の減少を抑えながら、パワー素子部１自体のアバランシェ耐量を向上することができる。つまり、ＬＤＭＯＳ８の高い電流駆動能力と高いアバランシェ耐量を両立することができる。
【００３９】
なお、隣接するドレインセル７０の間に、３個のソースセル７３と、１個のツェナーセル７２とが配置された場合について示した。つまり、２個の置換可能セルの内の１個にツェナーセル７２を配置した、まばらの程度が１／２である場合について説明したが、これに限るわけではない。まばらの程度は、これ以上あるいはこれ以下であっても構わない。また、図８に示したように、各セルが直線状の形状を有している場合について説明したがこれに限ることはなく、例えば、総てのセルが径の異なるリング状の形状を有し、同心上に配置されていても構わない。
【００４０】
（第２の実施の形態）
第１の実施の形態においてパワー素子部１には、置換可能セル６４がツェナーセル６２にまばらに置き換えられている。このまばらの程度は、パワー素子部１内で均一である。第２の実施の形態においては、パワー素子部１内でまばらの程度が異なる、つまりツェナーセル６２の密度が異なる場合について説明する。
【００４１】
本発明の第２の実施の形態に係る半導体装置は、第１の実施の形態と同様に、図１に示した回路構成を有する。図１０は、本発明の第２の実施の形態に係る半導体チップ（パワーＩＣチップ）のチップレイアウトを示す平面図である。図１０に示すように、第１の実施の形態と同様に、１つの半導体支持基板３の上に中央の境界線を隔てて、右側にパワー素子部１と左側に制御回路部２とが配置されている。パワー素子部１には、ＬＤＭＯＳ８のドレイン、ソース、ゲートにそれぞれ接続されたボンディングパッド（１１、１２、１３）が同一平面上に配置されている。
【００４２】
ドレインのボンディングパッド１１及びソースのボンディングパッド１２の周りには発熱領域（７５、７６）がそれぞれ形成されている。この発熱領域（７５、７６）は、総ての置換可能セル６４にソースセル６１が配置された場合に過電圧が印加されてからＬＤＭＯＳ８がオン状態にスイッチングされるまでの期間において、ＬＤＭＯＳ８が破壊にいたる温度の熱が拡散する範囲である。
【００４３】
なお、制御回路部２には、図３に示した断面構造を有するｎＭＯＳトランジスタ３５、ｐＭＯＳトランジスタ３６、ｎｐｎバイポーラトランジスタ３７、及びｐｎｐバイポーラトランジスタ３８が配置され、パワー素子部１には、図４に示した断面構造を有するドレインセル６０、ソースセル６１、ツェナーセル６２、及びゲート電極２８が配置されている。また、ドレインセル６０、ソースセル６１、ツェナーセル６２、及びゲート電極２８は、図５に示したように、それぞれ方形状の形状を有し、マトリックス状に配置されている。また、隣接するドレインセル６０の間に４個のソースセル６１が配置され、隣接する４個のドレインセル６０の中央部分に位置する置換可能セル６４のうちの一部がツェナーセル６２に置き換えられている。
【００４４】
図１１は、図１０の示した点線で囲んだ領域７７における置換可能セル６４の配置を示す模式図である。点線で囲んだ領域は、発熱領域７６の境界線を含む領域であり、図１１に示す点線で区切った右下の領域が発熱領域７６を示す。また、図６及び図７と同様に、黒丸及び白丸は共に置換可能セル６４を示し、黒丸がツェナーセル６２を、白丸がソースセル６１をそれぞれ示す。図１１に示すように、ツェナーセル６２は、発熱領域７６内に密に配置され、発熱領域７６外は疎に配置されている。具体的には、発熱領域７６内には、４個の置換可能セル６４のうち、１個の置換可能セル６４がツェナーセル６２に置き換えられ、残りの３個の置換可能セル６４にソースセル６１が配置されている。一方、発熱領域７６外には、３６個の置換可能セル６４のうち、１個の置換可能セル６４がツェナーセル６２に置き換えられ、残りの３５個の置換可能セル６４にソースセル６１が配置されている。即ち、ツェナーセル６２のまばらの程度は、発熱領域７６内が１／４で、発熱領域７６外が１／３６である。なお、図１１には発熱領域７６の構成を示したが、発熱領域７５も同様な構成を有する。このように、ドレイン、ソースのボンディングパッド（１１、１２）の近傍の領域とその他の領域で、ツェナーセル６２は同じくまばらに存在しているが、まばらの程度が異なり、ツェナーセル６２はドレイン、ソースののボンディングパッド（１１、１２）の近傍の領域に集中して密に配置されている。ドレイン、ソースのボンディングパッド（１１、１２）の近傍の領域は、次に示すような領域であることが考えられる。その領域とは、仮にツェナーセル６２がパワー素子部１内に全く存在しないとした場合に、ドレインに過電圧が印加されてから過電圧保護回路５が動作するまでの間にサージ電流により局所的な発熱があり、その熱が半導体チップ自体を熱的に破壊してしまう温度に達するようなソースセル６１が存在するであろう領域である。
【００４５】
以上説明したように、過電圧が印加されてから過電圧保護回路５が動作するまでの間に半導体チップにとって致命的な温度になる熱が伝播する範囲（発熱領域７６内）にツェナーセル６２を密に配置したことで、半導体チップの破壊を防止するために、ツェナーセル６２を有効に活用することができる。また、その他の部分（発熱領域７６外）にツェナーセル６２を疎に配置することで、ＬＤＭＯＳ８の実効面積の増大をさらに抑えることができる。即ち、ＬＤＭＯＳ８のさらに高い電流駆動能力を維持しながら、安全に動作し得る半導体装置を提供することができる。
【００４６】
なお、本発明の第２の実施の形態においては、発熱領域（７５、７６）の内外でまばらの密度を不連続的に変化させた場合を示したが、連続的に変化させても構わない。具体的には、図１２に示すように、主電流用パッドからの距離が遠くなるにつれ、ツェナーセル６２の密度をなだらかに減少させても構わない。図１２は、主電流用パッドからの距離（Ｘ）におけるツェナーセル６２の密度を示すグラフである。主電流用パッドとは、負荷４に供給される電力が流れる電極パッドであり、ここではドレイン及びソースのボンディングパッド（１１、１２）が相当する。また、図１３は、主電流用パッドからの距離（Ｘ）によりツェナーセル６２の密度が変化する様子を示す置換可能セル６４の模式図である。図１３において、右下端に主電流用パッドが配置されている場合を想定し、縦軸、横軸は共に主電流用パッドからの距離（Ｘ）を示す。図１３に示すように、ツェナーセル６２の配置間隔は、主電流用パッドからの距離（Ｘ）と共に徐々に広がっている。縦軸、横軸に沿ってツェナーセル６２の配置間隔を見ると、隣接するツェナーセル６２の間に配置されたソースセル６１の数が１個、２個、３個、４個と徐々に増えている。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る半導体装置の回路構成図である。
【図２】本発明の第１の実施の形態に係る半導体チップのチップレイアウトを示す平面図である。
【図３】図２のＡ−Ａ’切断面に沿った半導体チップの構成を示す断面図である。
【図４】図２のＢ−Ｂ’切断面に沿った半導体チップの構成を示す断面図である。
【図５】図２の線分Ｂ−Ｂ’の領域におけるパワー素子部の構成を示す平面拡大図である。
【図６】本発明の第１の実施の形態に係り、置換可能セルにおけるツェナーセル及びソースセルの配置を示す模式図である（その１）。
【図７】本発明の第１の実施の形態に係り、置換可能セルにおけるツェナーセル及びソースセルの配置を示す模式図である（その２）。
【図８】本発明の第１の実施の形態に係り、直線状の各セルがストライプ状に配置されたパワー素子部の構成を示す平面図である。
【図９】図８のＣ−Ｃ’切断面に沿った半導体チップの構成を示す断面図である。
【図１０】本発明の第２の実施の形態に係る半導体チップのチップレイアウトを示す平面図である。
【図１１】本発明の第２の実施の形態に係り、置換可能セルにおけるツェナーセル及びソースセルの配置を示す模式図である（その１）。
【図１２】主電流用パッドからの距離（Ｘ）と置換可能セル中のツェナーセルの密度との関係を示すグラフである。
【図１３】本発明の第２の実施の形態に係り、置換可能セルにおけるツェナーセル及びソースセルの配置を示す模式図である（その２）。
【図１４】従来技術に係るパワー素子を過電圧から保護する方法を示す回路構成図である。
【符号の説明】
１パワー素子部
２制御回路部
３半導体支持基板
４負荷
５過電圧保護回路
６ツェナーダイオード
７寄生ダイオード
８ＬＤＭＯＳ
１１、１２、１３ボンディングパッド
１４、１５、１６ボンディングワイヤ
２０埋め込み酸化膜
２１活性層基板
２２ｎ^＋埋め込み層
２４ｐチャネルウェル領域
２５ｎ^＋ソース領域
２６ウェルコンタクト領域
２７ゲート酸化膜
２８ゲート電極
２９ｎ^＋ドレインシンカー領域
３０ドレインコンタクト領域
６０、７０ドレインセル
６１、７３ソースセル
６２、７２ツェナーセル
６４置換可能セル
７５、７６発熱領域[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device in which a power element or an LSI or other integrated circuit is monolithically formed, and more particularly to a semiconductor device for protecting a power element from a transient abnormal voltage (overvoltage) from the outside.
[0002]
[Prior art]
Conventionally, as an example of a method for protecting a power element or the like from an overvoltage, FIG. There is a method described in. FIG. 14 is referred to in FIG. 14 in this specification. 14, a Zener diode D1 that breaks down at a voltage equal to or lower than the drain rated voltage of the MOSFET 200 is connected between the gate 205 and the drain 203 of the MOSFET 200. When an overvoltage exceeding the rated voltage is applied to the drain 203, the Zener diode D1 undergoes avalanche breakdown, and a breakdown current flows from the drain to the gate 205 via the gate resistor Rg. As a result, the gate voltage of the MOSFET 200 rises above the threshold voltage, the MOSFET 200 turns on, and protects the MOSFET 200 from being damaged by overvoltage.
[0003]
[Problems to be solved by the invention]
However, in the conventional semiconductor device, the Zener diode connected between the gate and the drain has a configuration in which the Zener diode is connected to the semiconductor chip including the power element via a wire. This is because forming a Zener diode and a power element on the same semiconductor chip increases the manufacturing process, and because a single Zener diode exists at a low cost, the Zener diode chip and the power element chip are separated. It has been common practice to use chips and connect them with wires.
[0004]
Therefore, when an overvoltage due to a surge occurs when the power element is turned off, a current (voltage) is applied to the Zener diode via the wire, so that it takes time until the Zener diode is turned on. If the power element itself cannot withstand within this time, there is a problem that it is destroyed.
[0005]
The present invention has been made to solve such a problem of the related art, and its object is to provide a circuit from the time when an overvoltage is applied to the time when an overvoltage protection circuit formed on a different substrate operates. An object of the present invention is to provide a semiconductor device that effectively protects a power element from overvoltage.
[0006]
[Means for Solving the Problems]
In order to achieve the above object, the invention according to claim 1 includes a plurality of drain cells, a plurality of gate electrodes disposed around the drain cells, and a plurality of drain electrodes disposed between the adjacent drain cells via the gate electrodes. A power element unit having a unit cell (replaceable cell) on the same semiconductor substrate (semiconductor supporting substrate) and a power element unit disposed on a substrate different from the semiconductor substrate, detecting an overvoltage applied to the drain cell, and turning off the unit. An overvoltage protection circuit that turns on the power element unit in a state, wherein at least one of the plurality of unit cells is a Zener cell that forms a Zener diode that breaks down at a voltage equal to or lower than a drain rated voltage. The remaining unit cells were source cells connected to the Zener cells.
[0007]
According to the first aspect of the present invention, after an overvoltage is applied to the drain cell in a state in which the power element portion is in an off state, that is, a state in which the resistance between the drain cell and the source cell is high, the overvoltage protection circuit operates to operate the energy due to the overvoltage. Until the source cell is released to the source cell, the Zener diode formed on the same semiconductor substrate as the source cell undergoes avalanche breakdown with respect to an overvoltage, and releases energy due to the overvoltage to the source cell. In addition, since at least one unit cell is a Zener cell, the Zener cell protects the power element portion by releasing energy due to the overvoltage to the source cell from the time when the overvoltage is applied to the time when the overvoltage protection circuit operates. Can be.
[0008]
According to a second aspect of the present invention, in the first aspect, the zener cells are densely arranged near the bonding pad to which the overvoltage is applied, and sparsely arranged at a portion distant from the bonding pad. .
[0009]
According to the second aspect of the present invention, it is possible to prevent a temperature rise near the bonding pad where the overvoltage is likely to be locally applied before the overvoltage protection circuit operates, thereby enabling the power element unit to be effectively used. Can be protected.
[0010]
According to a third aspect of the present invention, in the first aspect of the present invention, the Zener cell is provided between the time when the overvoltage is applied and the power element section is turned on when all the unit cells are the source cells. The power element portion is densely arranged in a range where heat at a temperature leading to destruction is diffused, and sparsely arranged outside this range.
[0011]
【The invention's effect】
As described above, according to the present invention, it is possible to provide a semiconductor device that effectively protects a power element from overvoltage after an overvoltage is applied and before an overvoltage protection circuit formed on a different substrate operates. it can.
[0012]
BEST MODE FOR CARRYING OUT THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings. In the description of the drawings, the same or similar parts are denoted by the same or similar reference numerals. However, it should be noted that the drawings are schematic, and the relationship between the thickness and the plane dimension, the ratio of the thickness of each layer, and the like are different from actual ones. In addition, it is needless to say that dimensional relationships and ratios are different between drawings.
[0013]
(First Embodiment)
FIG. 1 is a circuit configuration diagram of the semiconductor device according to the first embodiment of the present invention. As shown in FIG. 1, in the semiconductor device according to the first embodiment, a power element unit 1 for driving a load 4 and a control circuit unit 2 for driving the power element unit 1 have the same semiconductor support. It has a semiconductor chip formed monolithically on a substrate 3. The power element unit 1 includes a lateral type DMOSFET (Double Diffused MOSFET) 8 and a Zener diode 6 connected between the source and the drain of the DMOSFET 8. Hereinafter, the lateral type DMOSFET 8 is referred to as “LDMOS”. The LDMOS 8 has a parasitic diode 7 inside. The forward directions of the Zener diode 6 and the parasitic diode 7 are both directed from the source to the drain. The avalanche breakdown voltage of the Zener diode 8 is equal to or lower than the drain rated voltage of the LDMOS 8. The source of the LDMOS 8 is connected to the load 4. The control circuit 2 has its output connected to the gate of the LDMOS 8 and controls the switching function of the LDMOS 8.
[0014]
The semiconductor device according to the first embodiment further includes an overvoltage protection circuit 5 connected between the drain and the gate of the LDMOS 8. The overvoltage protection circuit 5 includes a Zener diode 9 and a diode 10 connected in series. The forward direction of the Zener diode 9 is directed from the gate to the drain, and the forward direction of the diode 10 is directed from the drain to the gate. Note that the configuration of the overvoltage protection circuit 5 may be a bidirectional Zener diode.
[0015]
FIG. 2 is a plan view showing a chip layout of the semiconductor chip (power IC chip) shown in FIG. As shown in FIG. 2, a power element unit 1 is arranged on the right side and a control circuit unit 2 is arranged on the left side of one semiconductor support substrate 3 with a central boundary line therebetween. Bonding pads (11, 12, 13) connected to the drain, source, and gate of the LDMOS 8, respectively, are arranged in the power element unit 1. Bonding wires (14, 15, 16) are bonded to the bonding pads (11, 12, 13), respectively. The bonding wire 14 bonded to the drain bonding pad 11 is connected to the overvoltage protection circuit 5, the bonding wire 15 bonded to the source bonding pad 12 is connected to the load 14, and the bonding bonded to the gate bonding pad 13. The wire 16 is connected to the control circuit section 2 and the overvoltage protection circuit 5.
[0016]
FIG. 3 is a cross-sectional view showing a configuration of the semiconductor chip along an AA 'cut plane extending across a boundary line at the center of the chip in FIG. As shown in FIG. 3, the semiconductor chip includes one semiconductor support substrate 3, a buried oxide film 20 formed on the semiconductor support substrate 3, and an active layer substrate 21 formed on the buried oxide film 20. Having. The active layer substrate 21 is insulated from the semiconductor support substrate 3 by the buried oxide film 20, and the power element section 1 and the control circuit section 2 are formed in the active layer substrate 21. That is, the power element unit 1 and the control circuit unit 2 are formed on a so-called SOI (Silicon on Insulator) substrate. At the interface between the active layer substrate 21 and the buried oxide film 20, an n + buried layer 22 to which an n-type impurity is added at a high concentration is formed.
[0017]
In the power element section 1 of FIG. 3, a cross-sectional configuration of the LDMOS 8 is shown. A plurality of p-type channel well regions 24 are formed above a drift region 23 having an n-type conductivity of the active layer substrate 21, and n-type channel well regions 24 are formed above the p-channel well region 24. ⁺ A mold source region 25 is formed. n above p-channel well region 24 ⁺ In a portion where the source region 25 is not formed, a well contact region 26 for fixing a voltage of the p-channel well region 24 is formed. n ⁺ A plurality of gate electrodes 28 are formed on p channel well region 24 with gate oxide film 27 interposed therebetween so that a channel is formed on the surface of p channel well region 24 in contact with source region 25. In the drift region 23 where the p-channel well region 24 is not formed, n ⁺ N reaching the buried layer 22 ⁺ A mold drain sinker region 29 is formed. n ⁺ On the drain sinker region 29, a drain contact region 30 is formed. Neighboring n ⁺ Four p-channel well regions 24 are formed between the drain sinker regions 29.
[0018]
In the control circuit unit 2 of FIG. 3, a cross-sectional configuration of a typical device constituting the control circuit unit 2 is shown. The control circuit unit 2 mainly includes an n-type MOSFET 35, a p-type MOSFET 36, an npn bipolar transistor 37, and a pnp bipolar transistor 38. The n-type MOSFET 35 includes a p-type well 39 formed on the active layer substrate 21 and an n-type MOSFET including a drain region and a source region formed on the p-well 39. ⁺ A diffusion region 40 and a p formed above p well 39 to fix the potential of p well 39 ⁺ It has a well contact 41 of a mold type and a gate electrode 45 formed through a gate insulating film 46 to form a channel on the surface of the p-well 39 between the drain region and the source region.
[0019]
The p-type MOSFET 36 includes an n-type well 42 formed on the active layer substrate 21 and a p-type MOSFET including a drain region and a source region formed on the n-well 42. ⁺ A diffusion region 43 and an n formed above the n-well 42 to fix the potential of the n-well 42 ⁺ It has a mold well contact 44 and a gate electrode 45 formed through a gate insulating film 46 to form a channel on the surface of the n-well 42 between the drain region and the source region.
[0020]
The npn bipolar transistor 37 includes an n-type collector region (which may be the same as the n-type drift region 23) formed on the active layer substrate 21 and a p-type base region 47 formed on the collector region. , N formed above p base region 47. ⁺ Emitter region 48 and p ⁺ The base contact region 49 and n formed in a region above the collector region where the p base region 47 is not formed ⁺ This is a so-called vertical npn bipolar transistor having a collector contact region 50.
[0021]
The pnp bipolar transistor 38 has an n-type base region (which may be the same as the n-type drift region 23) 51 and a p-type bipolar region 38 formed above and separated from the n-type base region 51. ⁺ Emitter region 52 and p-type collector region 53, and p-type ⁺ N formed in a region where the emitter region 52 and the p collector region 53 are not formed ⁺ This is a so-called lateral pnp bipolar transistor having a base contact region 54 of the same type.
[0022]
FIG. 4 is a cross-sectional view showing the configuration of the power element unit 1 along the section plane BB ′ in FIG. FIG. 4 shows a cross-sectional configuration of the LDMOS 8 and the Zener diode 6. As shown in FIG. 4, also in the power element section 1, the semiconductor chip has one semiconductor supporting substrate 3, a buried oxide film 20 and an active layer substrate 21, and the LDMOS 8 and the Zener diode 6 are mounted on the active layer substrate 21. Is formed. At the interface between the active layer substrate 21 and the buried oxide film 20, n-type impurities with a high concentration are added. ⁺ A buried layer 22 is formed. The active layer substrate 21 is classified into a drain cell 60, a source cell 61, a gate electrode 28 disposed between the drain cell 60 and the source cell 61, and a Zener cell 62. The LDMOS 8 includes a drain cell 60, a source cell 61, and a gate electrode 28, and the Zener diode 6 includes a drain cell 60 and a Zener cell 62. In FIG. 4, a total of three drain cells 60, one at each end and one at the center, and four source cells 61 are arranged between the right end and the central drain cell 60. Further, two source cells 61 are arranged between the left end and the center drain cell 60, and one zener cell 62 is arranged between the two source cells. Further, the gate electrode 28 is disposed between the drain cell 60, the source cell 61, and the zener cell 62, and one drain cell 60 and one zener cell 62 are substantially composed of two source cells 61 and one zener cell 62. Of the gate electrode 28.
[0023]
As shown in FIG. 3, the drain cell 60 has n ⁺ N reaching the buried layer 22 ⁺ A drain sinker region 29 is formed. n ⁺ On the drain sinker region 29, a drain contact region 30 is formed. Similarly, in the source cell 61, a p-type channel well region 24 is formed above the n-type drift region 23, and n-type channel well region 24 is formed above the p-channel well region 24. ⁺ A mold source region 25 is formed. n above p-channel well region 24 ⁺ A well contact region 26 is formed in a portion where the source region 25 is not formed. And n ⁺ Gate electrode 28 is formed on p channel well region 24 with gate oxide film 27 interposed therebetween so that a channel is formed on the surface of p channel well region 24 in contact with source region 25. N by channel formation ⁺ The source region 25 and the drift region 23 are electrically connected, and carriers in the drift region 23 are n ⁺ Buried layer 22, n ⁺ It is collected in the drain contact region 30 via the drain sinker region 29.
[0024]
In the Zener cell 62, a p-type channel well region 24 is formed above the n-type drift region 23, and an n-type channel well region 24 is formed above the p-channel well region 24. ⁺ A mold source region 25 is formed. n above p-channel well region 24 ⁺ In the portion where the source region 25 is not formed, n ⁺ P reaching the buried layer 22 ⁺ A mold sinker region 63 is formed. p ⁺ Sinker area 63 and n ⁺ The pn junction between the buried layers 22 forms a Zener diode 6 in the power element unit 1. Although not shown in FIG. ⁺ Sinker area 63 and n ⁺ The source regions 25 of the mold are connected by a wiring formed on the active layer substrate 21. Thus, the LDMOS 8 and the Zener diode 6 are formed on one semiconductor support substrate 3.
[0025]
FIG. 5 is an enlarged view showing the configuration of the power element unit 1 in the region of line segment BB ′ in FIG. FIG. 5 is a plan view of a rectangular region having the line segment BB ′ as one diagonal line. The cross-sectional configuration of the power element unit 1 shown in FIG. 4 corresponds to the planar configuration shown in FIG. As shown in FIG. 5, a total of nine drain cells 60 are arranged in a matrix at the four corners, the center of four sides, and the center of the line segment BB ′ of the rectangular region. Four source cells are arranged in a matrix between two adjacent drain cells 60. A Zener cell 62 is arranged instead of the source cell 61 at the center of four adjacent drain cells arranged at the lower left corner, the center of the line segment BB ', and the center of the left side and the lower side, respectively. I have. One drain cell 60 and one Zener cell 62 have the area of four source cells 61. The gate electrodes are arranged in a lattice pattern between the drain cell 60, the source cell 61, and the zener cell 62.
[0026]
Here, as shown in FIG. 5, one Zener cell 62 is replaced with four source cells 61 which should be arranged at the center of four adjacent drain cells 60. Four source cells (replaceable cells) 64 located at the center of four adjacent drain cells 60 are present in total in FIG. That is, of the four replaceable cells 64, the zener cell 62 is formed in one replaceable cell 64, and the source cell 61 is formed in the other three replaceable cells 64. The replaceable cells 64 are arranged in a matrix like the drain cells 60.
[0027]
FIG. 6 is a schematic diagram showing the arrangement of the replaceable cells 64 in the power element unit 1. In FIG. 6, both black circles and white circles indicate replaceable cells 64. Further, black circles indicate the Zener cells 62 replaced in place of the source cells 61, and white circles indicate four source cells 61. A region surrounded by a dotted line is a region in which the zener cell 62 is formed in one replaceable cell 64 and the source cell 61 is formed in the other three replaceable cells 64, that is, the rectangular region shown in FIG. Is shown. As shown in FIG. 6, the replaceable cells 64 in the power element unit 1 are formed by repeating four adjacent replaceable cells 64 surrounded by a dotted line in the vertical and horizontal directions. That is, in the power element section 1, the unit configuration shown in FIG. 5 is arranged in a matrix. Therefore, the replaceable cells 64 in which the source cells 61 are to be formed are sparsely replaced by the Zener cells 62. The degree of sparseness is one Zener cell 62 out of four replaceable cells 64, that is, 1/4.
[0028]
The operation of the semiconductor device according to the first embodiment will be described. In FIG. 1, when a positive overvoltage is transiently applied to the drain while the LDMOS 8 is in an off state, that is, a state in which the resistance between the drain and the source is high, the Zener diode 9 in the overvoltage protection circuit 5 breaks down and the overvoltage is reduced. Surge current flows into the control circuit unit 2 connected to the gate. When a surge current flows through the gate resistance in the control circuit unit 2, the gate voltage of the LDMOS 8 rises, and the LDMOS 8 is switched from the off state to the on state, that is, the state where the resistance value between the drain and source is high to low is switched. The energy due to the overvoltage is released to the source. However, the overvoltage protection circuit 5 is formed on a substrate different from the semiconductor support substrate 3, and is connected to the drain and the gate via the bonding wires (14, 15). Therefore, due to the effects of the internal resistance of the bonding wires (14, 15) and the parasitic capacitance on the mounting, the overvoltage protection circuit is provided from when the overvoltage is applied to when the LDMOS 8 is switched to the on state, for example, for about 1 μs. 5 does not work and the energy due to the overvoltage is not released. During this time of about 1 μs, the Zener diode 6 formed on the same semiconductor support substrate 3 as the LDMOS 8 detects an overvoltage and breaks down by avalanche, releasing energy due to the overvoltage to the source.
[0029]
As described above, according to the first embodiment of the present invention, the overvoltage protection circuit 5 formed on a substrate different from the semiconductor support substrate 3 is provided, and the LDMOS 8 is connected between the drain and the source of the LDMOS 8. Is arranged on the same semiconductor supporting substrate 3 as the Zener diode 6 connected to the power element unit 1 until the overvoltage protection circuit 5 operates (about 1 μs), so that the avalanche resistance of the power element unit 1 itself is improved. The LDMOS 8 will not be destroyed. Further, since the Zener cell 62 forming the Zener diode 6 is sparsely replaced by only a part of the replaceable cell 64 in which the source cell 61 is to be disposed, the power element is suppressed while suppressing an increase in the effective area of the LDMOS 8. The avalanche resistance of the part 1 itself can be improved. That is, both the high current driving capability of the LDMOS 8 and the high avalanche withstand capability can be achieved.
[0030]
Here, assuming that the number of power element cells of the conventional LDMOS 8 to which the zener cell 62 is not provided is 100, the present invention requires 100 power element cells and 110 cells obtained by adding 10 zener cells 62. Therefore, the Zener cell 62 is not provided for all the elements, so that an increase in the chip area can be suppressed. (If the on-resistance per unit area is not changed from the conventional one, the power element The cell number should not be changed).
[0031]
It should be noted that the arrangement, shape, and size of each cell (60, 61, 62) forming the power element unit 1 shown in FIG. 5 merely show one embodiment of the present invention, and Is not limited. For example, the number of source cells 61 arranged between two adjacent drain cells 60 is not limited to four, but may be more or less. Further, the shape of each cell (60, 61, 62) is not limited to a square shape, but may be another shape such as a circle. Further, the area of the drain cell 60 and the Zener cell 62 is not limited to the case of four source cells 61, but may be larger or smaller.
[0032]
In particular, the Zener cell 62 is arranged at the center of the four adjacent drain cells 60, but may be arranged at other parts. Further, the Zener cell 62 is arranged in one of the four replaceable cells 64, but the degree of sparseness of the Zener cell 62 may be more or less. FIG. 7 is a schematic diagram showing the arrangement of the replaceable cells 64 when the degree of sparseness of the Zener cells 62 is different (small) from FIG. In FIG. 7, the Zener cell 62 indicated by a black circle is one out of a total of 16 replaceable cells 64, four in length and four in width. In other words, the degree of sparseness is 1/16, and the Zener cells 62 in FIG. 6 are similarly sparsely distributed as compared with those in FIG. 7, but are more densely arranged. Note that a portion surrounded by a dotted line in FIG. 7 corresponds to the planar configuration in FIG.
[0033]
In the first embodiment, the case where the LDMOS 8 is formed as a power element on the SOI substrate has been described, but the present invention is not limited to this. For example, the substrate may be a normal bulk wafer or epi wafer. The power device to be formed may be a UMOSFET using a trench gate electrode or a device in which a plurality of bipolar devices are connected in parallel.
[0034]
The drain cell 60, the source cell 61, and the zener cell 62 each have a square shape and are not limited to being arranged in a matrix, but have a linear shape and are arranged in a stripe. It does not matter. FIG. 8 is an enlarged plan view of the power element unit 1 showing a case where cells have a linear shape and are arranged in a stripe shape. As shown in FIG. 8, the drain cell 70, the source cell 73, the Zener cell 72, and the gate electrode 28 forming the power element section 1 have a linear shape, respectively, and are arranged in stripes. The arrangement order of the cells is as follows: drain cell 70-Zener cell 72-drain cell 70-source cell 73-source cell 73-source cell 73-drain cell 70. Gate electrodes 28 are arranged between the cells.
[0035]
FIG. 9 is a cross-sectional view showing the configuration of the power element section 1 along the CC ′ section of FIG. FIG. 9 shows a cross-sectional configuration of the LDMOS 8 and the Zener diode 6. As shown in FIG. 9, the semiconductor chip has one semiconductor supporting substrate 3, a buried oxide film 20, and an active layer substrate 21, and the LDMOS 8 and the Zener diode 6 are formed on the active layer substrate 21. At the interface between the active layer substrate 21 and the buried oxide film 20, n-type impurities with a high concentration are added. ⁺ A buried layer 22 is formed. The active layer substrate 21 is classified into a drain cell 70, a source cell 73, a gate electrode 28 disposed between the drain cell 70 and the source cell 73, and a Zener cell 62. The LDMOS 8 includes a drain cell 70, a source cell 73, and a gate electrode 28, and the Zener diode 6 includes a drain cell 70 and a Zener cell 72. In FIG. 9, a total of three drain cells 70 are arranged, one at each end and one at the center, and three source cells 73 are arranged between the left end and the central drain cell 70. One Zener cell 72 is arranged between the right end and the central drain cell 70. Further, a gate electrode 28 is disposed between the drain cell 70, the source cell 73, and the zener cell 72, respectively.
[0036]
As shown in FIG. 4, the drain cell 70 has n ⁺ N reaching the buried layer 22 ⁺ A drain sinker region 29 is formed. n ⁺ On the drain sinker region 29, a drain contact region 30 is formed. Similarly, in the source cell 61, a p-type channel well region 24 is formed above the n drift region 23, and an n-type channel well region 24 is formed above the p channel well region 24. ⁺ A mold source region 25 is formed. n above p-channel well region 24 ⁺ A well contact region 26 is formed in a portion where the source region 25 is not formed. And n ⁺ Gate electrode 28 is formed on p channel well region 24 with gate oxide film 27 interposed therebetween so that a channel is formed on the surface of p channel well region 24 in contact with source region 25. N by channel formation ⁺ The source region 25 and the drift region 23 are electrically connected, and carriers in the drift region 23 are n ⁺ Buried layer 22, n ⁺ It is collected in the drain contact region 30 via the drain sinker region 29.
[0037]
Zener cell 72 has n ⁺ P reaching the buried layer 22 ⁺ A mold sinker region 63 is formed. p ⁺ Sinker area 63 and n ⁺ The pn junction between the buried layers 22 forms a Zener diode 6 in the power element unit 1. Although not shown in FIG. ⁺ Sinker area 63 and n ⁺ The source regions 25 are connected by a wiring formed on the active layer substrate 21.
[0038]
As described above, the replaceable cells in FIGS. 8 and 9 are the three source cells 73 that are to be arranged between the adjacent drain cells 70, and a part of the replaceable cells becomes the Zener cell 72. By being replaced, the Zener diode 6 can be sparsely arranged in the LDMOS 8. Therefore, the semiconductor device according to the present invention has a rectangular shape even when each cell has a linear shape and is arranged in a stripe shape, as in the case where the cells are arranged in a matrix shape. In addition, until the overvoltage protection circuit formed on a substrate different from the semiconductor support substrate 3 operates (about 1 μs), the avalanche resistance of the power element unit 1 itself is improved, and the LDMOS 8 does not break down. . Further, since the Zener cell 72 forming the Zener diode 6 is sparsely replaced by only a part of the cell in which the source cell 73 is to be disposed, the power element unit 1 itself is suppressed while suppressing the decrease in the effective area of the LDMOS 8. Avalanche resistance can be improved. That is, both the high current driving capability of the LDMOS 8 and the high avalanche withstand capability can be achieved.
[0039]
The case where three source cells 73 and one zener cell 72 are arranged between the adjacent drain cells 70 is shown. That is, the case where the Zener cell 72 is arranged in one of the two replaceable cells and the degree of sparseness is 1/2 has been described, but the present invention is not limited to this. The degree of sparseness may be more or less. Further, as shown in FIG. 8, a case where each cell has a linear shape has been described, but the present invention is not limited to this. For example, all cells have a ring shape having different diameters. However, they may be arranged concentrically.
[0040]
(Second embodiment)
In the first embodiment, the replaceable cells 64 are sparsely replaced by zener cells 62 in the power element section 1. The degree of the sparseness is uniform in the power element section 1. In the second embodiment, a case where the degree of sparseness in the power element unit 1 is different, that is, the density of the Zener cells 62 is different will be described.
[0041]
The semiconductor device according to the second embodiment of the present invention has the circuit configuration shown in FIG. 1, as in the first embodiment. FIG. 10 is a plan view showing a chip layout of a semiconductor chip (power IC chip) according to the second embodiment of the present invention. As shown in FIG. 10, as in the first embodiment, a power element unit 1 is arranged on the right side and a control circuit unit 2 is arranged on the left side with a central boundary line therebetween on one semiconductor supporting substrate 3. Have been. In the power element section 1, bonding pads (11, 12, 13) connected to the drain, source and gate of the LDMOS 8 are arranged on the same plane.
[0042]
Heating regions (75, 76) are formed around the drain bonding pad 11 and the source bonding pad 12, respectively. This heat generating region (75, 76) causes the LDMOS 8 to break down during the period from when an overvoltage is applied to when the LDMOS 8 is switched to the ON state when the source cells 61 are arranged in all the replaceable cells 64. This is the range in which heat at all temperatures spreads.
[0043]
The control circuit unit 2 includes an nMOS transistor 35, a pMOS transistor 36, an npn bipolar transistor 37, and a pnp bipolar transistor 38 having the cross-sectional structure shown in FIG. A drain cell 60, a source cell 61, a Zener cell 62, and a gate electrode 28 having the cross-sectional structure shown are arranged. The drain cell 60, the source cell 61, the Zener cell 62, and the gate electrode 28 each have a square shape as shown in FIG. 5, and are arranged in a matrix. In addition, four source cells 61 are arranged between the adjacent drain cells 60, and a part of the replaceable cells 64 located at the center of the four adjacent drain cells 60 is replaced with a Zener cell 62. I have.
[0044]
FIG. 11 is a schematic diagram showing an arrangement of the replaceable cells 64 in a region 77 surrounded by a dotted line shown in FIG. The area surrounded by the dotted line is an area including the boundary line of the heat generation area 76, and the lower right area divided by the dotted line shown in FIG. 6 and 7, both the black circle and the white circle indicate the replaceable cell 64, the black circle indicates the zener cell 62, and the white circle indicates the source cell 61, respectively. As shown in FIG. 11, the Zener cells 62 are densely arranged in the heat generating region 76 and sparsely arranged outside the heat generating region 76. Specifically, in the heat generating region 76, one of the four replaceable cells 64 is replaced with a zener cell 62, and the source cells 61 are placed in the remaining three replaceable cells 64. Are located. On the other hand, outside the heat generating region 76, one of the 36 replaceable cells 64 is replaced by the zener cell 62, and the source cells 61 are arranged in the remaining 35 replaceable cells 64. I have. That is, the degree of sparseness of the Zener cell 62 is 1/4 inside the heating area 76 and 1/36 outside the heating area 76. Although the configuration of the heat generating area 76 is shown in FIG. 11, the heat generating area 75 has a similar configuration. As described above, the zener cells 62 are similarly sparsely present in the region near the drain and source bonding pads (11, 12) and in other regions, but the degree of sparseness is different. Are densely arranged in a region near the bonding pads (11, 12). The regions near the drain and source bonding pads (11, 12) are considered to be the following regions. This region means that if the Zener cell 62 does not exist at all in the power element portion 1, local heat is generated due to a surge current between the time when the overvoltage is applied to the drain and the time when the overvoltage protection circuit 5 operates. There is a region where a source cell 61 where the heat reaches a temperature at which the semiconductor chip itself is thermally destroyed may exist.
[0045]
As described above, the Zener cells 62 are densely arranged in a range (in the heating region 76) in which heat that reaches a temperature critical for the semiconductor chip propagates between the time when the overvoltage is applied and the time when the overvoltage protection circuit 5 operates. Thus, the Zener cell 62 can be effectively used in order to prevent the destruction of the semiconductor chip. Further, by sparsely arranging the Zener cells 62 in other portions (outside the heat generating region 76), it is possible to further suppress an increase in the effective area of the LDMOS 8. That is, it is possible to provide a semiconductor device that can operate safely while maintaining the higher current driving capability of the LDMOS 8.
[0046]
In the second embodiment of the present invention, the sparse density is changed discontinuously inside and outside the heat generating area (75, 76). However, the density may be changed continuously. . Specifically, as shown in FIG. 12, the density of the Zener cell 62 may be gradually reduced as the distance from the main current pad increases. FIG. 12 is a graph showing the density of the Zener cell 62 at a distance (X) from the main current pad. The main current pad is an electrode pad through which electric power supplied to the load 4 flows, and here corresponds to a drain and source bonding pad (11, 12). FIG. 13 is a schematic diagram of a replaceable cell 64 showing how the density of the Zener cell 62 changes depending on the distance (X) from the main current pad. In FIG. 13, it is assumed that a main current pad is arranged at the lower right end, and both the vertical axis and the horizontal axis show the distance (X) from the main current pad. As shown in FIG. 13, the arrangement interval of the Zener cells 62 gradually increases with the distance (X) from the main current pad. Looking at the arrangement intervals of the Zener cells 62 along the vertical axis and the horizontal axis, the number of source cells 61 arranged between adjacent Zener cells 62 gradually increases to 1, 2, 3, and 4. .
[Brief description of the drawings]
FIG. 1 is a circuit configuration diagram of a semiconductor device according to an embodiment of the present invention.
FIG. 2 is a plan view showing a chip layout of the semiconductor chip according to the first embodiment of the present invention.
FIG. 3 is a cross-sectional view showing a configuration of a semiconductor chip along a cutting plane AA ′ in FIG. 2;
FIG. 4 is a cross-sectional view showing a configuration of the semiconductor chip along a section BB ′ of FIG. 2;
FIG. 5 is an enlarged plan view showing a configuration of a power element section in a region of line BB ′ in FIG. 2;
FIG. 6 is a schematic diagram showing an arrangement of zener cells and source cells in a replaceable cell according to the first embodiment of the present invention (part 1).
FIG. 7 is a schematic diagram showing an arrangement of zener cells and source cells in a replaceable cell according to the first embodiment of the present invention (part 2).
FIG. 8 is a plan view showing a configuration of a power element portion in which each linear cell is arranged in a stripe according to the first embodiment of the present invention.
FIG. 9 is a cross-sectional view showing a configuration of the semiconductor chip along a section cut along the line CC ′ of FIG. 8;
FIG. 10 is a plan view showing a chip layout of a semiconductor chip according to a second embodiment of the present invention.
FIG. 11 is a schematic diagram showing an arrangement of zener cells and source cells in a replaceable cell according to the second embodiment of the present invention (part 1).
FIG. 12 is a graph showing a relationship between a distance (X) from a main current pad and a density of a Zener cell in a replaceable cell.
FIG. 13 is a schematic diagram showing an arrangement of zener cells and source cells in a replaceable cell according to the second embodiment of the present invention (part 2).
FIG. 14 is a circuit configuration diagram showing a method for protecting a power device from overvoltage according to the related art.
[Explanation of symbols]
1 Power element section
2 Control circuit section
3 Semiconductor support substrate
4 Load
5 Overvoltage protection circuit
6 Zener diode
7 Parasitic diode
8 LDMOS
11, 12, 13 Bonding pad
14, 15, 16 Bonding wire
20 Buried oxide film
21 Active layer substrate
22 n ⁺ Buried layer
24 p-channel well region
25 n ⁺ Source area
26 well contact area
27 Gate oxide film
28 Gate electrode
29 n ⁺ Drain sinker area
30 Drain contact area
60, 70 drain cell
61, 73 Source cell
62, 72 Zener cell
64 replaceable cells
75, 76 Heating area

Claims

A power source having a plurality of drain cells, a gate electrode disposed around the drain cell, and a plurality of unit cells disposed between the adjacent drain cells via the gate electrode on the same semiconductor substrate. Element part,
An overvoltage protection circuit disposed on a substrate different from the semiconductor substrate, detecting an overvoltage applied to the drain cell, and turning on the power element unit in an off state;
At least one unit cell among the plurality of unit cells is a Zener cell constituting a Zener diode that breaks down at a voltage equal to or lower than a drain rated voltage,
The remaining unit cells are source cells connected to the Zener cells.

2. The semiconductor device according to claim 1, wherein the Zener cells are densely arranged near a bonding pad to which the overvoltage is applied, and sparsely arranged on a part distant from the bonding pad. 3.

The Zener cell has a heat at a temperature at which the power element unit is destroyed during a period from when the overvoltage is applied to when the power element unit is turned on when all the unit cells are the source cells. 2. The semiconductor device according to claim 1, wherein the semiconductor devices are densely arranged in a range where the semiconductor light is diffused and sparsely arranged outside the range.