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JP2004363327A - Semiconductor device - Google Patents

Semiconductor device

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JP2004363327A
JP2004363327A JP2003160055A JP2003160055A JP2004363327A JP 2004363327 A JP2004363327 A JP 2004363327A JP 2003160055 A JP2003160055 A JP 2003160055A JP 2003160055 A JP2003160055 A JP 2003160055A JP 2004363327 A JP2004363327 A JP 2004363327A
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JP
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Patent type
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chip
lt
calorific
heat
dissipation
Prior art date
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Pending
Application number
JP2003160055A
Other languages
Japanese (ja)
Inventor
Hiroshi Kanamaru
Yuichi Onozawa
Masato Otsuki
正人 大月
勇一 小野沢
浩 金丸
Original Assignee
Fuji Electric Device Technology Co Ltd
富士電機デバイステクノロジー株式会社
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    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395Vertical transistors, e.g. vertical IGBT
    • H01L29/7396Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • HELECTRICITY
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    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692Surface layout
    • H01L29/0696Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs

Abstract

<P>PROBLEM TO BE SOLVED: To improve a thermal reliability of a semiconductor device having an insulation gate structure by reducing a temperature imbalance in the plane of a chip to raise the uniformity of temperature distribution. <P>SOLUTION: Unit cells 4 are spaced widely in a central portion 11 of the chip which has a large calorific value and a bad heat dissipation while they are arranged close to each other in the periphery 12 of the chip which has a small calorific value and a good heat dissipation. Thus, base layers are arranged at different intervals in the central portion 11 and the periphery 12 of the chip. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
本発明は、半導体装置に関し、特に絶縁ゲート構造を有するパワー半導体装置、たとえば絶縁ゲート型バイポーラトランジスタ(IGBT)や絶縁ゲート型電界効果トランジスタ(MOSFET)に関する。 The present invention relates to a semiconductor device, particularly a power semiconductor device having an insulated gate structure, for example, an insulated gate bipolar transistor (IGBT) or an insulated gate field effect transistor (MOSFET).
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
図13は、従来の半導体装置におけるIGBTの1ユニットセルの配置を模式的に示す平面図である。 Figure 13 is a plan view schematically showing the arrangement of the first unit cell of the IGBT of the conventional semiconductor device. 図13において、符号1は半導体チップであり、符号2はエミッタパッドであり、符号3はゲートパッドである。 13, reference numeral 1 denotes a semiconductor chip, numeral 2 is the emitter pad, reference numeral 3 denotes a gate pad. 符号4で示す複数の破線は、それぞれがユニットセル4を表している。 A plurality of broken lines indicated by reference numeral 4, each represent a unit cell 4. 符号5は耐圧エッジ部である。 Reference numeral 5 is a pressure-resistant edge. なお、すべての添付図面において、同一の構成要素については同一の符号を付す。 In all the drawings, the same reference numerals are used for the same components.
【0003】 [0003]
図13に示すように、従来のユニットセル4は、チップ1の全面にわたって規則正しく配置されている。 As shown in FIG. 13, the conventional unit cell 4, they are regularly arranged over the entire surface of the chip 1. すなわち、ユニットセル4は、たとえばストライプ状の配置の場合、チップ1の中央部でも周辺部でも同じ間隔で並んでいる。 That is, the unit cell 4, for example, in the case of stripe-like arrangement, are arranged at the same interval in the peripheral portion in the central portion of the chip 1. このような規則的な配置は、エミッタ構造がプレーナ構造であっても、トレンチ構造であっても同様である。 Such regular arrangement, an emitter structure even planar structure, the same applies to the trench structure. また、パワーMOSFETでも同様である。 Also, it is the same as any power MOSFET.
【0004】 [0004]
図14は、IGBTチップ内の温度分布および熱伝搬経路を模式的に示す図である。 Figure 14 is a diagram showing the temperature distribution and heat propagation paths in the IGBT chip schematically. 図14において、符号6はユニットセルが並ぶ活性部であり、符号7はIGBTであり、符号8はチップ1と実装基板9とを接合する半田層である。 14, reference numeral 6 is an active part lined with unit cell, reference numeral 7 is a IGBT, reference numeral 8 is a solder layer for bonding the mounting substrate 9 and the chip 1. 図14に示すように、チップ内の温度分布は、チップ中央部で最も高温となり、チップ周辺部にいくほど温度が低くなる山状の分布となる。 As shown in FIG. 14, the temperature distribution in the chip, highest temperature becomes at the center of the chip, the temperature toward the periphery of the chip becomes a mountain-like distribution to be low.
【0005】 [0005]
このような温度差は、チップ1に電流が流れることによる発熱と、コレクタ電極7から半田層8を介して実装基板9への放熱とのバランスに起因して生じる。 Such temperature difference, the heat generated by a current flowing through the chip 1, caused by the balance between the heat radiation from the collector electrode 7 to the mounting substrate 9 via the solder layer 8. チップ中央部において放熱に寄与する熱経路は、主にコレクタ電極7へ向かってチップ1の深さ方向に熱が伝わる経路(縦経路)だけである。 Contributes thermal path to the heat dissipation in the chip central portion is only mainly heat is transferred in the depth direction of the chip 1 toward the collector electrode 7 path (vertical path).
【0006】 [0006]
それに対して、チップ周辺部において放熱に寄与する熱経路は、上述した縦経路に加えて、活性部6から耐圧エッジ部5へ向かって熱が伝わる経路(横経路)もあるので、放熱性に優れる。 In contrast, contributes thermal path to the heat dissipation in the chip peripheral portion, in addition to the vertical path described above, the path which the heat toward the active portion 6 to the breakdown voltage edge portion 5 is transmitted (horizontal path) is also because, in heat dissipation excellent. したがって、上述したような山状の温度分布となる。 Therefore, the mountain-like temperature distribution as described above. このような温度分布は、パワーMOSFETでも同様である。 Such temperature distribution is also true power MOSFET.
【0007】 [0007]
ところで、絶縁ゲート型半導体装置において、ワイヤボンディング部直下の隣接ベース間距離を、ワイヤボンディング部以外での隣接ベース間距離よりも小さくすることにより、ラッチアップ現象やラッチバック現象を制御する技術が公知である(たとえば、特許文献1参照。)。 Incidentally, in the insulated gate semiconductor device, the adjacent-base distance directly below the wire bonding portion, to be smaller than the adjacent-base distance outside the wire bonding portion, a technique for controlling the latch-up phenomenon or a latch-back phenomenon known is (e.g., see Patent Document 1.). また、複数の主電流セルと1以上の電流検出セルを有するIGBTにおいて、電流検出セルのベース領域を主電流セルのベース領域よりも大きくすることにより、電流検出の温度特性をよくする技術が公知である(たとえば、特許文献2参照。)。 Also, it is known in IGBT having a plurality of main current cell and one or more current sensing cell, to be greater than the base area of ​​the main current cell base region of the current sensing cell, a technique for improving the temperature characteristics of the current detection is (e.g., see Patent Document 2.).
【0008】 [0008]
【特許文献1】 [Patent Document 1]
特開平3−96282号公報【特許文献2】 JP 3-96282 [Patent Document 2]
特開平9−219518号公報【0009】 JP-A-9-219518 [0009]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
しかしながら、従来のIGBTやパワーMOSFETの半導体チップでは、エミッタパッドの中央部にアルミニウムワイヤをボンディングし、通電状態と非通電状態とを繰り返す試験(ヒートサイクル試験)をおこなうと、チップ中央部での熱的ストレスが大きいため、アルミニウムワイヤが剥がれたり、その根元で折れるなどの不具合が発生する。 However, in the semiconductor chip of the conventional IGBT or power MOSFET, and bonding the aluminum wire in the center portion of the emitter pad, when the test to repeat the energized state and a deenergized state (heat cycle test), the heat of the chip central portion since stress is large, or peeling of aluminum wire, a defect such as break in the root thereof occurs. そのため、チップ中央部にワイヤをボンディングすることができないという制限がある。 Therefore, there is a limitation that can not be bonded to the wire to the chip central portion. 換言すれば、チップ中央部にワイヤをボンディングすると、熱的信頼性の低下を招くという問題点がある。 In other words, when bonding the wire to the chip center portion, there is a problem that lowering the thermal reliability.
【0010】 [0010]
本発明は、上記問題点に鑑みてなされたものであって、チップ面内の温度アンバランスを緩和し、温度分布の均一性を高めることによって、熱的信頼性の高い半導体装置を提供することを目的とする。 The present invention was made in view of the above problems, alleviate the temperature imbalance in the chip plane, by increasing the uniformity of the temperature distribution, to provide a high thermal reliability semiconductor device With the goal.
【0011】 [0011]
【課題を解決するための手段】 In order to solve the problems]
上記目的を達成するため、本発明は、第1導電型のドリフト層、前記ドリフト層の表面に形成された第2導電型のベース層、前記ベース層内に形成された第1導電型の不純物拡散領域、前記不純物拡散領域と前記ドリフト層との間のチャネルとなる領域に接して設けられた絶縁ゲート構造、並びに前記不純物拡散領域および前記ベース層の両方に電気的に接続する電極を備えた半導体素子が複数設けられた半導体装置であって、前記ベース層は、チップの中央部と周辺部とで異なる間隔で配置されていることを特徴とする。 To achieve the above object, the present invention is a drift layer of a first conductivity type, the second conductivity type base layer formed on the surface of the drift layer, the first conductivity type formed in said base layer impurity diffusion region, the insulated gate structure provided in contact with the region to be a channel between the impurity diffusion region and the drift layer, and having an electrode electrically connected to both of said impurity diffusion region and said base layer a semiconductor device in which a semiconductor element is provided with a plurality, wherein the base layer is characterized by being arranged at different intervals between the central portion and the peripheral portion of the chip.
【0012】 [0012]
この発明において、電流が流れるベース層が、発熱量が小さいチップ周辺部で密な配置となり、発熱量が大きいチップ中央部の方が疎に配置されているとよい。 In the present invention, may base layer current flows becomes the dense arrangement in heating value is small chip periphery found the calorific value is large chip central portion are arranged sparsely. また、前記チャネルが形成される活性領域外に、前記活性領域でアバランシェ・ブレーク・ダウンが発生するよりも先にアバランシェ・ブレーク・ダウンが発生する耐圧構造を有するとよい。 Also, outside the active area in which the channel is formed, it may have a pressure-resistant structure avalanche break-down occurs earlier than the avalanche break-down in the active region is generated.
【0013】 [0013]
この発明によれば、発熱量が大きいチップ中央部での放熱性が向上するので、チップ面内の温度アンバランスが緩和され、均一な温度分布が得られる。 According to the present invention, since the improved heat dissipation of the heat generation amount is large chip center portion, the temperature imbalance in the chip surface is reduced, uniform temperature distribution is obtained.
【0014】 [0014]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。 It will be explained below in detail with reference to the drawings, embodiments of the present invention.
【0015】 [0015]
実施の形態1. The first embodiment.
図1は、本発明の実施の形態1にかかる半導体装置のユニットセルの配置を模式的に示す平面図である。 Figure 1 is a plan view schematically showing the arrangement of a unit cell of a semiconductor device according to a first embodiment of the present invention. 図1に示すように、ストライプ構造のユニットセル4が平行に並んでいる。 As shown in FIG. 1, the unit cell 4 of stripe structure are arranged in parallel. そして、ユニットセル4の間隔は、チップ中央部11で大きくなり、チップ周辺部12では小さくなっている。 The distance of the unit cell 4 is greater at the center of the chip 11 is smaller in the chip peripheral portion 12. つまり、チップ中央部11では、ユニットセル4は、チップ周辺部12よりも疎に配置されている。 That is, in the center of the chip 11, the unit cell 4 are arranged sparsely than the chip peripheral portion 12. なお、図1においてユニットセル4と平行な2本の二点鎖線は、チップ中央部11とチップ周辺部12との境界を表している。 Incidentally, the two two-dot chain line parallel to the unit cell 4 in FIG. 1 represents the boundary between the central portion of the chip 11 and the chip peripheral portion 12.
【0016】 [0016]
実施の形態2. The second embodiment.
図2は、本発明の実施の形態2にかかる半導体装置のユニットセルの配置を模式的に示す平面図である。 Figure 2 is a plan view schematically showing the arrangement of a unit cell of a semiconductor device according to a second embodiment of the present invention. 図2に示すように、ストライプ構造のユニットセル4が螺旋状に配置されている。 As shown in FIG. 2, the unit cell 4 stripe structure is arranged helically. そして、ユニットセル4の巻きの間隔は、チップ中央部11で大きくなり、チップ周辺部12では小さくなっている。 Then, the winding interval of the unit cell 4 is greater at the center of the chip 11 is smaller in the chip peripheral portion 12. つまり、チップ中央部11では、ユニットセル4は、チップ周辺部12よりも疎に配置されている。 That is, in the center of the chip 11, the unit cell 4 are arranged sparsely than the chip peripheral portion 12. なお、図2において楕円状の二点鎖線は、それぞれチップ中央部11とチップ周辺部12を表している。 Incidentally, elliptical two-dot chain line in FIG. 2 represents the center of the chip 11 and the chip peripheral portion 12, respectively.
【0017】 [0017]
実施の形態3. Embodiment 3.
図3は、本発明の実施の形態3にかかる半導体装置のユニットセルの配置を模式的に示す平面図である。 Figure 3 is a plan view schematically showing the arrangement of a unit cell of a semiconductor device according to a third embodiment of the present invention. 図3に示すように、実施の形態3では、ユニットセル4は、単純なストライプ構造ではなく、ストライプ構造のユニットセル4を四角形状に繋げたセル構造となっている。 As shown in FIG. 3, in the third embodiment, the unit cell 4 is not a simple stripe structure has a unit cell 4 stripe structure and cell structure lead to a square shape. そして、ユニットセル4の間隔は、チップ中央部11で大きくなり、チップ周辺部12では小さくなっている。 The distance of the unit cell 4 is greater at the center of the chip 11 is smaller in the chip peripheral portion 12. つまり、チップ中央部11では、ユニットセル4は、チップ周辺部12よりも疎に配置されている。 That is, in the center of the chip 11, the unit cell 4 are arranged sparsely than the chip peripheral portion 12. なお、図3において楕円状の二点鎖線は、それぞれチップ中央部11とチップ周辺部12を表している。 Incidentally, elliptical two-dot chain line in FIG. 3 represents a chip center portion 11 and the periphery of the chip 12, respectively.
【0018】 [0018]
実施の形態4. Embodiment 4.
図4は、本発明の実施の形態4にかかる半導体装置のユニットセルの配置を模式的に示す平面図である。 Figure 4 is a plan view schematically showing the arrangement of a unit cell of a semiconductor device according to a fourth embodiment of the present invention. 図4に示すように、実施の形態4は、実施の形態1のユニットセル4の配置に加えて、ゲートパッド3が設けられている側の辺の対辺側にも、その対辺と平行に、ストライプ構造のユニットセル4を並べて配置したものである。 As shown in FIG. 4, the fourth embodiment, in addition to the arrangement of the unit cells 4 of the first embodiment, even opposite side side of the side edge where the gate pad 3 is provided, parallel to its opposite side, it is obtained by laying out the unit cell 4 of stripe structure. この新たに配置された、対辺と平行に並ぶユニットセル4の間隔は、チップ周辺部12における間隔と同じである。 This newly placed, the interval of the unit cells 4 arranged in parallel with the opposite side is the same as the spacing of the periphery of the chip 12. なお、図4においてユニットセル4と平行な2本の二点鎖線は、チップ中央部11とチップ周辺部12との境界を表している。 Incidentally, the two two-dot chain line parallel to the unit cell 4 in FIG. 4 represents the boundary between the central portion of the chip 11 and the chip peripheral portion 12.
【0019】 [0019]
つぎに、上述した実施の形態1〜4に適用される半導体素子の構成を4つ挙げ、それぞれ簡単に説明する。 Next, mentioned four configuration of a semiconductor device applied to Embodiments 1 to 4 described above will be briefly described, respectively. なお、以下の説明では、第1導電型をn型とし、第2導電型をp型とするが、その逆でも同様である。 In the following description, the first conductivity type is n type and the second conductivity type is p-type, the same applies vice versa.
【0020】 [0020]
図5は、トレンチ構造を有するノンパンチスルー型IGBTの構成を示す断面図である。 Figure 5 is a sectional view showing the configuration of a non-punch-through type IGBT having a trench structure. 図5に示すように、n ドリフト層21の表面にpベース層22が設けられている。 As shown in FIG. 5, n - p base layer 22 is formed on the surface of the drift layer 21. トレンチ23は、pベース層22の表面からn ドリフト層21に達するように形成されている。 Trenches 23, n from the surface of the p base layer 22 - it is formed so as to reach the drift layer 21. ゲート酸化膜24は、トレンチ23の内面に沿って設けられている。 Gate oxide film 24 is provided along the inner surface of the trench 23.
【0021】 [0021]
トレンチ23の、ゲート酸化膜24の内側は、ゲート電極25となる導電性のポリシリコンで埋められている。 Trench 23, the inside of the gate oxide film 24 is filled with a conductive polysilicon to be the gate electrode 25. 各ユニットセル4において、pベース層22の表面層の、トレンチ23の脇には、不純物拡散領域となるnソース領域26が設けられている。 In each unit cell 4, the surface layer of the p base layer 22, the side of the trench 23, n source regions 26 as the impurity diffusion region is provided. また、pベース層22の表面層には、nソース領域26を除いて、p 拡散層27が設けられている。 The surface layer of the p base layer 22, with the exception of the n source region 26, p + diffusion layer 27 is provided.
【0022】 [0022]
エミッタパッド(電極)2は、nソース領域26およびp 拡散層27に接触しており、nソース領域26およびp 拡散層27を介してpベース層22の両方に電気的に接続されている。 Emitter pad (electrode) 2 is in contact with the n source region 26 and p + diffusion layer 27, are electrically connected to both the p base layer 22 through the n source region 26 and p + diffusion layer 27 there. ユニットセル4とユニットセル4との間の領域では、エミッタパッド2は、層間絶縁膜28によりpベース層22から絶縁されている。 In the area between the unit cell 4 and the unit cell 4, emitter pad 2 is insulated from the p base layer 22 with an interlayer insulating film 28. また、n ドリフト層21の裏面側には、p コレクタ層29が設けられている。 Further, n - on the back side of the drift layer 21, p + collector layer 29 is provided.
【0023】 [0023]
一例として、図5に示すIGBTの各部の寸法を挙げる。 As an example, I mention the dimensions of each part of the IGBT shown in FIG. なお、本発明は、これらの寸法に限定されるものではない。 The present invention is not limited to these dimensions.
【0024】 [0024]
ユニットセル4とユニットセル4との間隔Wは、チップ中央部11では40μmであり、チップ周辺部12では20μmである。 Distance W between the unit cell 4 and the unit cell 4 is 40μm at the center of the chip 11 is 20μm in the chip peripheral portion 12. トレンチ23の幅は1μmである。 The width of the trench 23 is 1μm. nソース領域26およびp 拡散層27を挟むトレンチ23とトレンチ23との間隔は4μmである。 distance between trenches 23 and the trench 23 sandwiching the n source region 26 and p + diffusion layer 27 is 4 [mu] m. トレンチ23の深さは6μmである。 The depth of the trench 23 is 6 [mu] m. pベース層22の深さは5μmである。 The depth of the p base layer 22 is 5 [mu] m. nソース領域26およびp 拡散層27の深さは0.5μm程度である。 The depth of the n source region 26 and p + diffusion layer 27 is about 0.5 [mu] m. ゲート酸化膜24の厚さは0.1μmである。 The thickness of the gate oxide film 24 is 0.1 [mu] m.
【0025】 [0025]
また、特に限定しないが、pベース層22、nソース領域26およびp 拡散層27は、いずれも不純物のイオン注入とその熱拡散により形成される。 Although not particularly limited, p base layer 22, n source regions 26 and the p + diffusion layer 27 are both formed by ion implantation and thermal diffusion of impurities. pベース層22を形成するためには、たとえばボロンを1×10 14 cm −2程度のドーズ量で注入すればよい。 To form the p base layer 22, for example boron may be implanted at a dose of about 1 × 10 14 cm -2. また、p 拡散層27を形成するためには、たとえばボロンを1×10 15 cm −2程度のドーズ量で注入すればよい。 Further, in order to form a p + diffusion layer 27, for example boron may be implanted at 1 × 10 15 cm -2 dose of about. nソース領域26を形成するためには、たとえば砒素を1×10 15 cm −2程度のドーズ量で注入すればよい。 To form the n source region 26, for example arsenic may be implanted at a dose of about 1 × 10 15 cm -2.
【0026】 [0026]
図6は、プレーナ構造を有するノンパンチスルー型IGBTの構成を示す断面図である。 Figure 6 is a sectional view showing the configuration of a non-punch-through type IGBT having a planar structure. 図6に示すように、n ドリフト層21の表面にpベース層22が選択的に設けられている。 As shown in FIG. 6, n - p base layer 22 is selectively provided on the surface of the drift layer 21. pベース層22の表面層には、不純物拡散領域となるnソース領域26およびp 拡散層27が設けられている。 The surface layer of the p base layer 22, n source regions 26 and the p + diffusion layer 27 serving as the impurity diffusion region is provided. pベース層22の、ソース領域26とn ドリフト層21とに挟まれた領域の上には、ゲート酸化膜24が設けられており、さらにその上にゲート電極25となる導電性のポリシリコンが設けられている。 p base layer 22, the source region 26 and on the n - region sandwiched between the drift layer 21 is provided with a gate oxide film 24, further conductive polysilicon serving as the gate electrode 25 is formed thereon It is provided.
【0027】 [0027]
エミッタパッド2は、nソース領域26およびp 拡散層27に接触しており、nソース領域26およびp 拡散層27を介してpベース層22の両方に電気的に接続されている。 Emitter pad 2 is in contact with the n source region 26 and p + diffusion layer 27 are electrically connected through the n source region 26 and p + diffusion layer 27 in both the p base layer 22. また、エミッタパッド2は、層間絶縁膜28によりゲート電極25から絶縁されている。 The emitter pad 2 is insulated from the gate electrode 25 by the interlayer insulating film 28. また、n ドリフト層21の裏面側には、p コレクタ層29が設けられている。 Further, n - on the back side of the drift layer 21, p + collector layer 29 is provided.
【0028】 [0028]
一例として、図6に示すIGBTの各部の寸法を挙げる。 As an example, I mention the dimensions of each part of the IGBT shown in FIG. なお、本発明は、これらの寸法に限定されるものではない。 The present invention is not limited to these dimensions.
【0029】 [0029]
ユニットセル4とユニットセル4との間隔は、チップ中央部11では40μmであり、チップ周辺部12では20μmである。 Distance between the unit cell 4 and the unit cell 4 is 40μm at the center of the chip 11 is 20μm in the chip peripheral portion 12. pベース層22の深さは3μmである。 The depth of the p base layer 22 is 3 [mu] m. nソース領域26およびp 拡散層27の深さは1μmである。 The depth of the n source region 26 and p + diffusion layer 27 is 1 [mu] m. また、特に限定しないが、pベース層22、nソース領域26およびp 拡散層27をイオン注入により形成する際のイオン種およびドーズ量は、図5に示すノンパンチスルー型IGBTの場合と同様である。 Although not particularly limited, ionic species and the dose at which the p base layer 22, n source regions 26 and the p + diffusion layer 27 is formed by ion implantation, as in the case of non-punch-through type IGBT shown in FIG. 5 it is.
【0030】 [0030]
図7は、トレンチ構造を有するパンチスルー型IGBTの構成を示す断面図である。 Figure 7 is a sectional view showing the configuration of a punch-through type IGBT having a trench structure. 図7に示すように、n ドリフト層21とp コレクタ層29との間にn バッファ層31が設けられている。 As shown in FIG. 7, n - n + buffer layer 31 is provided between the drift layer 21 and the p + collector layer 29. その他の構成は、図5に示すノンパンチスルー型IGBTと同様であるので、重複する説明を省略する。 The other configuration is the same as the non-punch-through type IGBT shown in FIG. 5, and overlapping description will be omitted. また、各部の寸法も図5に示すノンパンチスルー型IGBTと同様である。 Also, the size of each part is the same and a non-punch-through type IGBT shown in FIG.
【0031】 [0031]
図8は、トレンチ構造を有するフィールドストップ型IGBTの構成を示す断面図である。 Figure 8 is a sectional view showing the structure of a field-stop type IGBT having a trench structure. 図8に示すように、n ドリフト層21とp コレクタ層29との間にn フィールドストップ層32が設けられている。 As shown in FIG. 8, n - n + field stop layer 32 is provided between the drift layer 21 and the p + collector layer 29. その他の構成は、図5に示すノンパンチスルー型IGBTと同様であるので、重複する説明を省略する。 The other configuration is the same as the non-punch-through type IGBT shown in FIG. 5, and overlapping description will be omitted. また、各部の寸法も図5に示すノンパンチスルー型IGBTと同様である。 Also, the size of each part is the same and a non-punch-through type IGBT shown in FIG.
【0032】 [0032]
図9は、縦型のパワーMOSFETの構成を示す断面図である。 Figure 9 is a sectional view showing a vertical type power MOSFET structure. 図9に示すように、n ++半導体基板33の表面にn ドリフト層21が形成されている。 As shown in FIG. 9, the surface of the n ++ semiconductor substrate 33 n - drift layer 21 is formed. ドリフト層21の表面にpベース層22が選択的に設けられている。 n - p base layer 22 is selectively provided on the surface of the drift layer 21. pベース層22の表面層には、不純物拡散領域となるnソース領域26およびp 拡散層27が設けられている。 The surface layer of the p base layer 22, n source regions 26 and the p + diffusion layer 27 serving as the impurity diffusion region is provided. pベース層22の、ソース領域26とn ドリフト層21とに挟まれた領域の上には、ゲート酸化膜24が設けられている。 p base layer 22, the source region 26 and on the n - region sandwiched between the drift layer 21, a gate oxide film 24 is provided.
【0033】 [0033]
ゲート酸化膜24の上には、ゲート電極25となる導電性のポリシリコンが設けられている。 On the gate oxide film 24, conductive polysilicon serving as the gate electrode 25 is provided. ソースパッド(電極)34は、nソース領域26およびp 拡散層27に接触しており、nソース領域26およびp 拡散層27を介してpベース層22の両方に電気的に接続されている。 Source pad (electrode) 34 is in contact with the n source region 26 and p + diffusion layer 27, are electrically connected to both the p base layer 22 through the n source region 26 and p + diffusion layer 27 there. また、ソースパッド34は、層間絶縁膜28によりゲート電極25から絶縁されている。 The source pad 34 is insulated from the gate electrode 25 by the interlayer insulating film 28.
【0034】 [0034]
つぎに、上述した実施の形態1〜4の各半導体装置に適用される耐圧構造について説明する。 Next, a description will be given breakdown voltage structure applied to the semiconductor device of the first to fourth embodiments described above. 図10は、耐圧構造の一例を示す断面図である。 Figure 10 is a cross-sectional view showing an example of a pressure-resistant structure. 図10に示すように、ゲートパッド3の直下に、活性部6のトレンチ23の深さよりも深いp ウェル領域35を、イオン注入および熱拡散により形成する。 As shown in FIG. 10, just below the gate pad 3, a deep p + well region 35 than the depth of the trench 23 in the active portion 6 is formed by ion implantation and thermal diffusion. ウェル領域35とゲートパッド3とは、層間絶縁膜28により絶縁されている。 The p + well region 35 and the gate pad 3, are insulated by an interlayer insulating film 28. また、ゲートパッド3はゲート電極25に接続されており、層間絶縁膜36によりエミッタパッド2から絶縁されている。 The gate pad 3 is connected to the gate electrode 25 is insulated from the emitter pad 2 with the interlayer insulating film 36.
【0035】 [0035]
このような耐圧構造にすることによって、コレクタに電圧が印加されたときに、トレンチ23の底部の角部よりも先に、p ウェル領域35とn ドリフト層21とのpn接合部において、アバランシェ・ブレーク・ダウンが発生する。 With such a pressure-resistant structure, when a voltage is applied to the collector, before the corners of the bottom of the trench 23, p + well region 35 and the n - in the pn junction between the drift layer 21, avalanche break-down occurs. つまり、このゲートパッド3の直下の耐圧構造において素子耐圧が決定される。 That is, the breakdown voltage in the voltage withstanding structure immediately under the gate pad 3 is determined.
【0036】 [0036]
図11は、耐圧構造の他の例を示す断面図である。 Figure 11 is a sectional view showing another example of a pressure-resistant structure. 図11に示すように、耐圧エッジ部5において、活性部6に近い側から順に、いずれもp層からなる第1のガードリング37、第2のガードリング38および第3のガードリング39を形成する。 As shown in FIG. 11, the withstand voltage edge portion 5, in order from the side near the active portion 6, the first guard rings 37 both made of p layer, the second guard ring 38 and the third guard ring 39 formed to. これら第1〜第3のガードリング37,38,39の深さや間隔を適当に設計することにより、コレクタに電圧が印加されたときに、活性部6よりも低い電圧で第1のガードリング37の外側のコーナー部でアバランシェ・ブレーク・ダウンが発生する。 By designing these first to the depth and spacing of the third guard ring 37, 38, 39 appropriately, when the voltage at the collector is applied, the first guard ring at a lower voltage than the active portion 6 37 avalanche break-down occurs at the outer corners. つまり、耐圧エッジ部5において素子耐圧が決定される。 That is, the breakdown voltage is determined in withstand voltage edge portion 5.
【0037】 [0037]
たとえば、IGBTの各部の寸法を、図5に示すノンパンチスルー型IGBTの説明において例示した寸法とすると、第1〜第3のガードリング37,38,39の深さを5μmとし、かつ第1のガードリング37と第2のガードリング38を3μm以上離すことにより、活性部6よりも低い電圧で第1のガードリング37の外側のコーナー部でアバランシェ・ブレーク・ダウンが発生する。 For example, the dimensions of each part of the IGBT, when the exemplified dimensions in the description of the non-punch-through type IGBT shown in FIG. 5, the depth of the first to third guard ring 37, 38, 39 and 5 [mu] m, and the first by releasing the guard ring 37 and the second guard ring 38 3 [mu] m or more, avalanche break-down occurs at the outer corners of the first guard ring 37 at a lower voltage than the active portion 6.
【0038】 [0038]
つぎに、実際にIGBTチップを試作してチップ内の温度分布を測定した結果について説明する。 Then, actually prototyped the IGBT chip will be described results of measurement of the temperature distribution in the chip. 試作したIGBTチップのセル配置のパターンは図1に示すパターンであり、IGBTの断面構成は図5に示す構成であった。 Pattern of cell arrangement of the prototype IGBT chip is a pattern shown in FIG. 1, a cross-sectional structure of the IGBT is a configuration shown in FIG. 各部の寸法等は図5の説明において例示した寸法であり、これを実施例とした。 Dimensions of each part are dimensioned exemplified in the description of Figure 5, which was used as a example. また、比較のため、実施例と同じ断面構成であり、図13に示すセル配置パターンで、セル間隔を30μmとしたIGBTチップを作製し、これを従来例とした。 For comparison, the same cross-sectional configuration as in Example, the cell arrangement pattern shown in FIG. 13, the cell gap to prepare a IGBT chips with 30 [mu] m, which was the conventional example. ただし、実施例と従来例とで、MOSの総チャネル長が同じになるように設計した。 However, in the embodiment and the conventional example, the total channel length of the MOS is designed to be the same.
【0039】 [0039]
また、実施例および従来例の両者とも、エミッタパッド2に、図1においてチップ中央部11に4箇所、また左右のチップ周辺部12にそれぞれ3箇所ずつ、直径350μmのアルミニウムワイヤをボンディングした。 Further, both of the examples and the conventional example, the emitter pad 2, at four locations in the center of the chip 11, also one by each of three places on the left and right of the chip peripheral portion 12 1 was bonded to an aluminum wire having a diameter of 350 .mu.m. また、温度測定にあたっては、実施例および従来例に定格電流(電流密度:約150A/cm )を通電し、素子温度Tjを125℃とした。 Further, when the temperature measurement, the rated current in the Examples and the conventional example (current density: about 150A / cm 2) is energized, and was 125 ° C. The element temperature Tj.
【0040】 [0040]
図12に、温度測定結果を示す。 Figure 12 shows the temperature measurement results. 実施例では、チップ内の最高温度は148℃であり、最低温度は130℃である。 In an embodiment, the maximum temperature in the chip is 148 ° C., the lowest temperature is 130 ° C.. それに対して、従来例では、チップ内の最高温度および最低温度は、それぞれ161℃および125℃であり、チップ内の温度差は36℃である。 In contrast, in the conventional example, the maximum temperature and minimum temperature in the chip is respectively 161 ° C. and 125 ° C., the temperature difference in the chip is 36 ° C.. したがって、実施例のチップ内の温度差は、従来例の1/2である。 Therefore, the temperature difference in the chip of the embodiment is a half of the conventional example. また、実施例によれば、チップ内の最高温度を従来例よりも13℃低くすることができることが確認された。 Further, according to an embodiment, it was confirmed that it is possible to 13 ° C. lower than the conventional example the maximum temperature of the chip. また、オン電圧、漏れ電流および闘値などの静特性やスイッチング特性においても、実施例は従来例と何ら変わらなかった。 Also, on-voltage, even in the static characteristics and switching characteristics such as leakage current and 闘値, examples did not change any of the conventional example.
【0041】 [0041]
また、図9に示す断面構成のMOSFETについても、図1に示すセル配置パターンのチップを試作し、上述したIGBTと同様にしてチップ内の温度分布を測定した。 As for the MOSFET of a sectional configuration shown in FIG. 9, a prototype chip cell arrangement pattern shown in FIG. 1, to measure the temperature distribution in the chip in the same manner as the IGBT described above. ただし、通電した電流は、電流密度が約50A/cm の定格電流である。 However, the energized current, the current density is the rated current of about 50A / cm 2. その結果、図1に示すセル配置パターンのMOSFETチップでは、図13に示すセル配置パターンのチップよりも、チップ内部の温度分布のバラツキが小さかった。 As a result, the MOSFET chip of the cell arrangement pattern shown in FIG. 1, than the chip of the cell arrangement pattern shown in FIG. 13, variation in the temperature distribution in the chip is small.
【0042】 [0042]
上述した各実施の形態によれば、チップ中央部11での放熱性が向上し、チップ面内の温度アンバランスが緩和されるので、均一な温度分布が得られる。 According to the embodiments described above, heat dissipation is improved in the central portion of the chip 11, the temperature imbalance in the chip surface is reduced, uniform temperature distribution is obtained. したがって、熱的信頼性が向上するという効果が得られる。 Accordingly, the effect is obtained that the thermal reliability is improved. 特に、実施の形態4では、実施の形態1に比べて、より一層、均一な温度分布が得られる。 In particular, in the fourth embodiment, as compared with the first embodiment, more uniform temperature distribution is obtained. また、ゲートパッド3の直下や、耐圧エッジ部5に耐圧構造を設けることによって、活性部6のセル配置幅を変えても、その耐圧構造部分で先にアバランシェ・ブレーク・ダウンが発生するので、活性部6のセル配置パターンに依存しない素子設計をおこなうことができる。 Also, and just below the gate pad 3, by providing a pressure-resistant structure to withstand the edge portion 5, it is changed cell arrangement width of the active portion 6, since the avalanche break-down occurs earlier in the pressure-resistant structure portion, it is possible to perform device design that does not depend on the cell arrangement pattern of the active portion 6.
【0043】 [0043]
また、熱的信頼性が向上することによって、エミッタパッド2やソースパッド34の中央部にもワイヤボンディングをおこなうことができるので、ワイヤの数を増やすことができる。 Further, by thermal reliability is improved, it is possible to perform wire bonding to the central portion of the emitter pad 2 and the source pad 34, it is possible to increase the number of wires. それによって、ヒートサイクル性能の向上や、ワイヤの抵抗成分の低減効果が得られる。 Thereby, improvement of heat cycle performance, the effect of reducing the resistance component of the wire is obtained.
【0044】 [0044]
【発明の効果】 【Effect of the invention】
本発明によれば、発熱量が大きいチップ中央部での放熱性が向上し、チップ面内の温度アンバランスが緩和されるので、均一な温度分布が得られる。 According to the present invention improves the heat dissipation of the heat generation amount is large chip center portion, the temperature imbalance in the chip surface is reduced, uniform temperature distribution is obtained. したがって、熱的信頼性が向上するという効果が得られる。 Accordingly, the effect is obtained that the thermal reliability is improved.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】本発明の実施の形態1にかかる半導体装置のユニットセルの配置を模式的に示す平面図である。 1 is a plan view schematically showing the arrangement of a unit cell of a semiconductor device according to a first embodiment of the present invention.
【図2】本発明の実施の形態2にかかる半導体装置のユニットセルの配置を模式的に示す平面図である。 2 is a plan view schematically showing the arrangement of a unit cell of a semiconductor device according to a second embodiment of the present invention.
【図3】本発明の実施の形態3にかかる半導体装置のユニットセルの配置を模式的に示す平面図である。 3 is a plan view schematically showing the arrangement of a unit cell of a semiconductor device according to a third embodiment of the present invention.
【図4】本発明の実施の形態4にかかる半導体装置のユニットセルの配置を模式的に示す平面図である。 [4] the arrangement of the unit cell of a semiconductor device according to a fourth embodiment of the present invention is a plan view schematically showing.
【図5】トレンチ構造を有するノンパンチスルー型IGBTの構成を示す断面図である。 5 is a cross-sectional view showing the structure of a non-punch-through type IGBT having a trench structure.
【図6】プレーナ構造を有するノンパンチスルー型IGBTの構成を示す断面図である。 6 is a sectional view showing the configuration of a non-punch-through type IGBT having a planar structure.
【図7】トレンチ構造を有するパンチスルー型IGBTの構成を示す断面図である。 7 is a sectional view showing the configuration of a punch-through type IGBT having a trench structure.
【図8】トレンチ構造を有するフィールドストップ型IGBTの構成を示す断面図である。 8 is a sectional view showing the structure of a field-stop type IGBT having a trench structure.
【図9】縦型のパワーMOSFETの構成を示す断面図である。 9 is a sectional view showing a vertical type power MOSFET structure.
【図10】本発明の実施の形態にかかる半導体装置の耐圧構造の一例を示す断面図である。 Is a cross-sectional view showing an example of a pressure-resistant structure of a semiconductor device according to the embodiment of the invention; FIG.
【図11】本発明の実施の形態にかかる半導体装置の耐圧構造の他の例を示す断面図である。 11 is a sectional view showing another example of a pressure-resistant structure of the semiconductor device according to the embodiment of the present invention.
【図12】実施の形態1のIGBTと従来のIGBTについてチップ内の温度分布を測定した結果を示す特性図である。 [12] For IGBT and the conventional IGBT of the first embodiment is a characteristic diagram showing the results of measuring the temperature distribution in the chip.
【図13】従来の半導体装置におけるIGBTの1ユニットセルの配置を模式的に示す平面図である。 13 is a plan view schematically showing the arrangement of the first unit cell of the IGBT of the conventional semiconductor device.
【図14】従来のIGBTチップ内の温度分布および熱伝搬経路を模式的に示す図である。 14 is a diagram schematically showing the temperature distribution and heat propagation paths in a conventional IGBT chip.
【符号の説明】 DESCRIPTION OF SYMBOLS
1 チップ2,34 電極(エミッタパッド、ソースパッド) 1 Chip 2, 34 electrode (emitter pad, the source pad)
11 チップ中央部12 チップ周辺部21 ドリフト層22 ベース層24,25 絶縁ゲート構造(ゲート酸化膜、ゲート電極) 11 the chip central portion 12 the periphery of the chip 21 drift layer 22 the base layer 24, 25 insulated gate structure (gate oxide film, the gate electrode)
26 不純物拡散領域(ソース領域) 26 impurity diffused region (source region)
35,37,38,39 耐圧構造(p ウェル領域、ガードリング) 35,37,38,39 pressure-resistant structure (p + well region, guard ring)

Claims (3)

  1. 第1導電型のドリフト層、前記ドリフト層の表面に形成された第2導電型のベース層、前記ベース層内に形成された第1導電型の不純物拡散領域、前記不純物拡散領域と前記ドリフト層との間のチャネルとなる領域に接して設けられた絶縁ゲート構造、並びに前記不純物拡散領域および前記ベース層の両方に電気的に接続する電極を備えた半導体素子が複数設けられた半導体装置であって、 Drift layer of a first conductivity type, the second conductivity type base layer formed on the surface of the drift layer, the impurity diffusion region of the first conductivity type formed in the base layer, the drift layer and the impurity diffusion region a semiconductor device insulated gate structure provided in contact with the region to be a channel, as well as the semiconductor device having an electrode electrically connected to both of said impurity diffusion region and the base layer is provided with a plurality of between the Te,
    前記ベース層は、チップの中央部と周辺部とで異なる間隔で配置されていることを特徴とする半導体装置。 The base layer is a semiconductor device characterized by being arranged at different intervals between the central portion and the peripheral portion of the chip.
  2. 前記ベース層は、前記電極からの発熱量が小さいチップ周辺部よりも、前記電極からの発熱量が大きいチップ中央部の方が疎に配置されていることを特徴とする請求項1に記載の半導体装置。 The base layer, rather than the heating value is small chip peripheral portion from the electrode, according to claim 1, characterized in that towards the heating value is large chip center portion from the electrodes are arranged sparsely semiconductor device.
  3. 前記チャネルが形成される活性領域外に、前記活性領域でアバランシェ・ブレーク・ダウンが発生するよりも先にアバランシェ・ブレーク・ダウンが発生する耐圧構造を有することを特徴とする請求項1または2に記載の半導体装置。 Outside the active area in which the channel is formed, in claim 1 or 2, characterized in that it has a breakdown voltage structure avalanche break-down occurs earlier than the avalanche break-down in the active region is generated the semiconductor device according.
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