JP2017076803A - Semiconductor element - Google Patents
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Abstract
Description
本発明の実施形態は、半導体素子に関する。 Embodiments described herein relate generally to a semiconductor device.
スイッチング電源などの電源回路の小形化には、スイッチング周波数を上げ、電源回路
内のインダクタンスやキャパシタンスなどの受動素子を小さくすることが有効である。し
かし、スイッチング周波数を上げると、MOSFET(Metal Oxide Semiconductor Fiel
d Effect Transistor)、IGBT(Insulated Gate Bipolar Transistor)などのスイッ
チング素子のスイッチング損失が増加し、スイッチング電源の電源効率が低下してしまう
。このため、スイッチング電源などの電源回路の小形化については、スイッチング素子の
高速化を図りつつ、スイッチング損失を低減させることが不可欠である。
To reduce the size of a power supply circuit such as a switching power supply, it is effective to increase the switching frequency and reduce passive elements such as inductance and capacitance in the power supply circuit. However, when switching frequency is increased, MOSFET (Metal Oxide Semiconductor Fiel
The switching loss of switching elements such as d Effect Transistor and IGBT (Insulated Gate Bipolar Transistor) increases, and the power efficiency of the switching power supply decreases. For this reason, for miniaturization of a power supply circuit such as a switching power supply, it is indispensable to reduce the switching loss while increasing the speed of the switching element.
スイッチング素子として用いられているMOSFET、IGBTなどのMOSゲート素
子においては、ゲート長を短くすることでゲート容量を低減して高速化が図られている。
しかし、ゲート容量を小さくし、高速化を行うと、配線に含まれる寄生インダクタンスと
、スイッチング素子容量と、のあいだに共振が起きる。このため、スイッチング時にMO
Sゲート素子から高周波ノイズが発生してしまう。
In MOS gate elements such as MOSFETs and IGBTs used as switching elements, the gate capacity is reduced by shortening the gate length to increase the speed.
However, when the gate capacitance is reduced and the speed is increased, resonance occurs between the parasitic inductance included in the wiring and the switching element capacitance. For this reason, the MO
High frequency noise is generated from the S gate element.
この問題を解決する例として、MOSゲート素子のゲート電極下にp−形層を設けた構
造がある。このような構造によれば高電圧印加時のゲート・ドレイン間容量が増加し、ド
レイン電圧の時間的変化(dV/dt)が小さくなる。これにより、スイッチングノイズ
が低下する。しかし、ゲート電極下にp−形層を形成する製造プロセスは複雑である。従
って、MOSゲート素子の低コスト化に下限が生じてしまう。
As an example of solving this problem, p under the gate electrode of the MOS gate elements - there is a structure in which a shape layer. According to such a structure, the capacitance between the gate and the drain when a high voltage is applied is increased, and the temporal change (dV / dt) of the drain voltage is reduced. This reduces switching noise. However, p under the gate electrode - manufacturing process of forming the shape layer is complex. Therefore, there is a lower limit to the cost reduction of the MOS gate element.
本発明の実施形態は、ノイズが発生し難い半導体素子を提供する。 Embodiments of the present invention provide a semiconductor device that is less susceptible to noise.
実施形態の半導体素子は、第1導電形の第1半導体層と、前記第1半導体層の上に設け
られた第1導電形の第2半導体層と、前記第2半導体層の表面に選択的に設けられた第2
導電形の第3半導体層と、前記第3半導体層の表面に選択的に設けられた第1導電形の第
4半導体層と、前記第1半導体層、前記第3半導体層、および前記第4半導体層と、第1
絶縁膜を介して対向する第1制御電極と、前記第1制御電極に電気的に接続され、前記第
1制御電極が設けられている第1領域とは別の第2領域の前記第2半導体層の上に設けら
れた引き出し電極と、前記引き出し電極に電気的に接続され、前記引き出し電極下におい
て前記第2半導体層に第2絶縁膜を介して対向する第2制御電極および第3制御電極と、
前記第1半導体層に接続された第1の主電極と、前記第3半導体層および前記第4半導体
層に接続された第2の主電極とを備え、前記引き出し電極下の前記第2半導体層の表面に
は、前記第3半導体層が設けられておらず、前記第2制御電極の少なくとも一部と、第3
制御電極の少なくとも一部と、は、前記引き出し電極下に設けられ、前記第2制御電極の
電気抵抗は、前記第3制御電極の電気抵抗よりも高いことを特徴とする。
The semiconductor device of the embodiment is selectively provided on a surface of the first semiconductor layer of the first conductivity type, the second semiconductor layer of the first conductivity type provided on the first semiconductor layer, and the surface of the second semiconductor layer. Second provided in
A third semiconductor layer of conductivity type, a fourth semiconductor layer of first conductivity type selectively provided on a surface of the third semiconductor layer, the first semiconductor layer, the third semiconductor layer, and the fourth semiconductor layer; A semiconductor layer and a first
A first control electrode opposed via an insulating film, and the second semiconductor in a second region different from the first region electrically connected to the first control electrode and provided with the first control electrode A lead electrode provided on the layer, and a second control electrode and a third control electrode electrically connected to the lead electrode and facing the second semiconductor layer via a second insulating film under the lead electrode When,
The second semiconductor layer, comprising: a first main electrode connected to the first semiconductor layer; and a second main electrode connected to the third semiconductor layer and the fourth semiconductor layer. The third semiconductor layer is not provided on the surface of the second control electrode, and at least a part of the second control electrode,
At least a part of the control electrode is provided below the extraction electrode, and the electrical resistance of the second control electrode is higher than the electrical resistance of the third control electrode.
以下、図面を参照しつつ、実施形態について説明する。実施形態では、同一の部材には
、同一の符号を付し、同一符号の部材については、その説明を適宜省略する。
Hereinafter, embodiments will be described with reference to the drawings. In the embodiment, the same members are denoted by the same reference numerals, and the description of the members having the same reference numerals is omitted as appropriate.
(実施形態の概要)
図1は、実施形態に係る半導体素子の概要を説明する図である。図1には、実施形態に
係る半導体素子1の断面が示されている。半導体素子1においては、図1に示す素子領域
90およびゲートパッド領域91を含むセル単位が周期的に配列されている。素子領域9
0を第1領域、ゲートパッド領域91を第2領域としてもよい。
(Outline of the embodiment)
FIG. 1 is a diagram for explaining the outline of the semiconductor element according to the embodiment. FIG. 1 shows a cross section of a
0 may be the first region, and the
半導体素子1は、上下電極構造のMOSFETを備える。半導体素子1においては、第
1半導体層としてのn+形ドレイン層10の上に、第2半導体層としてのn形ドリフト層
11が設けられている。
The
半導体素子1の素子中央部に相当する素子領域90では、n形ドリフト層11の表面に
、第3半導体層としてのp形ベース層12が選択的に設けられている。p形ベース層12
の表面には第4半導体層としてのn+形ソース層13が選択的に設けられている。素子領
域90の最外周には、n形ドリフト層11の表面にp形層12aが設けられている。n形
ドリフト層11、p形ベース層12、n+形ソース層13、およびp形層12aの上には
、第1絶縁膜としての第1ゲート絶縁膜30が設けられている。
In an
Are selectively provided with an n + -type source layer 13 as a fourth semiconductor layer. A p-
また、n+形ドレイン層10の主面に対して略平行な方向において、n+形ソース層1
3の一部から、その一部に隣接するp形ベース層12を経て、n形ドリフト層11の一部
に至るまで、第1制御電極としての第1ゲート電極31が設けられている。第1ゲート絶
縁膜30は、第1ゲート電極31と、n+形ソース層13、p形ベース層12、およびn
形ドリフト層11と、のあいだに設けられている。すなわち、第1ゲート電極31は、n
形ドリフト層11、p形ベース層12、およびn+形ソース層13と、第1ゲート絶縁膜
30を介して対向している。
Further, in a direction substantially parallel to the principal surface of the n + -
A
And the
It faces the
n+形ドレイン層10には、第1主電極としてのドレイン電極60が接続されている。
n+形ソース層13およびp形ベース層12には、コンタクト層61が接続されている。
p形層12aには、コンタクト層62が接続されている。コンタクト層61、62には、
第2主電極としてのソース電極63が接続されている。すなわち、ソース電極63は、コ
ンタクト層61、62を介して、n+形ソース層13およびp形ベース層12に電気的に
接続されている。ソース電極63およびコンタクト層61、62と、第1ゲート絶縁膜3
0と、のあいだには、第1ゲート絶縁膜30が設けられている。
A
A
A
A
A first
また、ゲートパッド領域91においては、n形ドリフト層11およびp形層12aの上
に、第2絶縁膜としての第2ゲート絶縁膜40が設けられている。さらに、n+形ドレイ
ン層10の主面に対して略平行な方向において、第2制御電極および第3制御電極を含む
ゲート電極41が設けられている。後述するように、第2制御電極の少なくとも一部と、
第3制御電極の全体と、は、ゲートパッド電極43下に設けられている。ゲート電極41
は、ゲートパッド電極43と、n形ドリフト層11と、のあいだに第2ゲート絶縁膜40
を介して設けられている。ゲート電極41は、ゲートパッド電極43の下に設けられてい
る。ゲート電極41は、第2ゲート絶縁膜40を介してドレイン電極60に対向している
。
In the
The entire third control electrode is provided under the
The second
Is provided. The
ゲート電極41には、コンタクト層42が接続されている。コンタクト層42には、ゲ
ートパッド電極43が接続されている。ゲートパッド電極43と、ゲート電極41および
コンタクト層62と、のあいだには、第2ゲート絶縁膜40が設けられている。
A
ゲートパッド電極43は、第1ゲート電極31が設けられた素子領域90外のn形ドリ
フト層11の上に設けられている。ゲートパッド電極43は、第1ゲート電極31が設け
られている領域とは別領域のn形ドリフト層11の上に設けられている。ゲートパッド電
極43は、例えば、半導体素子1の外部に第1ゲート電極31を引き出すための引き出し
電極である。ゲートパッド電極43の下には、p形ベース層12が設けられていない。す
なわち、ゲート電極41は、n形ドリフト層11に第2ゲート絶縁膜40を介して接して
いる。
The
半導体素子1においては、ゲートパッド電極43は、第1ゲート電極31に電気的に接
続されている。ゲート電極41は、ゲートパッド電極43に電気的に接続されている。
In the
このような構造により、半導体素子1のゲート・ドレイン間容量は大きくなり、スイッ
チングノイズが抑制される。
With such a structure, the gate-drain capacitance of the
n+形ドレイン層10、n形ドリフト層11、p形ベース層12、n+形ソース層13
、およびp形層12aのそれぞれの主成分は、例えば、シリコン(Si)を主成分として
いる。
n + -
, And the main component of the p-
第1ゲート絶縁膜30の主成分は、例えば、酸化シリコン(SiO2)である。第2ゲ
ート絶縁膜40の主成分は、例えば、酸化シリコン(SiO2)、窒化シリコン(Si3
N4)等である。
The main component of the first
N 4 ) and the like.
第1ゲート電極31、ゲート電極41の主成分は、例えば、ポリシリコンである。
The main component of the
ドレイン電極60、ソース電極63、コンタクト層42,61、62の主成分は、例え
ば、銅(Cu)、タングステン(W)、アルミニウム(Al)、不純物がドープされたポ
リシリコン等の導電材である。
The main components of the
続いて、半導体素子1の効果について説明する。
Next, the effect of the
半導体素子1の効果を説明する前に、参考例に係る半導体素子100について説明する
。
Before describing the effects of the
図2は、参考例に係る半導体素子を説明する図であり、(a)は、参考例に係る半導体
素子の要部断面図、(b)は、参考例に係る半導体素子の等価回路図である。
2A and 2B are diagrams illustrating a semiconductor element according to a reference example. FIG. 2A is a cross-sectional view of a main part of the semiconductor element according to the reference example, and FIG. 2B is an equivalent circuit diagram of the semiconductor element according to the reference example. is there.
参考例に係る半導体素子100には、上述したゲート電極41が設けられていない。半
導体素子100では、ゲートパッド領域91にゲートパッド電極43が配置されている。
ゲートパッド電極43は、第1ゲート電極31に電気的に接続されている。ゲートパッド
電極43と、n形ドリフト層11と、のあいだには、絶縁膜400が設けられている。さ
らに、ゲートパッド電極43の下には、p形層110が設けられている。上述した以外の
半導体素子100の構造は、半導体素子1と同じである。
The
The
図2(b)には、半導体素子100のソース電極63(S)、ドレイン電極60(D)
、第1ゲート電極31(G)、およびゲートパッド電極43(G.P.)の接続関係が示
されている。ゲートパッド電極43には、外部ゲート抵抗Rgが接続されている。外部ゲ
ート抵抗Rgは、例えば、ゲート・ドレイン間の充放電時間を調整するための抵抗である
。例えば、外部ゲート抵抗Rgをより高く設定するほど、ゲート・ドレイン間の充放電時
間をより長くすることができる。
FIG. 2B shows a source electrode 63 (S) and a drain electrode 60 (D) of the
The connection relationship between the first gate electrode 31 (G) and the gate pad electrode 43 (GP) is shown. An external gate resistor Rg is connected to the
半導体素子の小型化に応じて、ゲート長が益々短くなる傾向にある。これに伴い、ゲー
ト電極と、ドレイン電極と、の対向面積が小さくなり、ゲート・ドレイン間容量(Cgd
)が小さくなっている。そして、半導体素子の小型化に付随して、スイッチング速度が高
速になっている。
As the semiconductor element becomes smaller, the gate length tends to become shorter. Along with this, the facing area between the gate electrode and the drain electrode is reduced, and the gate-drain capacitance (Cgd
) Is smaller. Along with the miniaturization of the semiconductor element, the switching speed is increased.
しかし、ドレイン・ソース間容量(Cds)に比べてゲート・ドレイン間容量(Cgd
)が小さくなり過ぎると、ドレイン・ソース間の充放電時間によってスイッチング時間が
決まるようになり、スイッチング時のゲート制御性が悪化する。これにより、半導体素子
100からスイッチングノイズが発生し易くなる。例えば、内部ゲート抵抗によって、ド
レイン・ソース間電圧の時間的変化(dVds/dt)を制御することができなくなる(
Vds:ドレイン・ソース間電圧)。
However, the gate-drain capacitance (Cgd) compared to the drain-source capacitance (Cds).
) Becomes too small, the switching time is determined by the drain-source charge / discharge time, and the gate controllability at the time of switching deteriorates. Thereby, switching noise is likely to be generated from the
Vds: drain-source voltage).
また、ゲート・ドレイン間容量(Cgd)が著しく小さくなり、スイッチングが高速に
なると、素子外の配線に含まれる寄生インダクタンスと、ゲート・ソース間、ゲート・ド
レイン間、ドレイン・ソース間などのスイッチング素子容量と、のあいだに共振が起きる
場合がある。その結果、スイッチング時に半導体素子100から高周波ノイズが発生する
可能性がある。
Further, when the gate-drain capacitance (Cgd) is remarkably reduced and switching is performed at high speed, the parasitic inductance included in the wiring outside the element and the switching elements such as the gate-source, gate-drain, drain-source, etc. Resonance may occur between the capacitance. As a result, high-frequency noise may be generated from the
外部ゲート抵抗Rgの調整により、ゲート・ドレイン間の充放電時間をより長く設定し
、高周波ノイズを抑制する手法も考えられる。しかし、ゲート・ドレイン間容量(Cgd
)が小さくなり過ぎた場合、単に外部ゲート抵抗Rgを調整する手法では、ゲート制御性
に限界が生じてしまう。
A method for suppressing the high frequency noise by setting the charge / discharge time between the gate and the drain longer by adjusting the external gate resistance Rg is also conceivable. However, the gate-drain capacitance (Cgd
) Becomes too small, the method of simply adjusting the external gate resistance Rg limits the gate controllability.
図3は、実施形態に係る半導体素子の効果を説明する図であり、(a)は、実施形態に
係る半導体素子の要部断面図、(b)は、実施形態に係る半導体素子の等価回路図である
。
3A and 3B are diagrams for explaining the effect of the semiconductor element according to the embodiment. FIG. 3A is a cross-sectional view of a main part of the semiconductor element according to the embodiment. FIG. 3B is an equivalent circuit of the semiconductor element according to the embodiment. FIG.
半導体素子1においては、第1ゲート電極31のほかにゲート電極41がゲートパッド
電極43の下に設けられている。ゲート電極41と、ドレイン電極60と、のあいだには
、第2ゲート絶縁膜40が設けられている。あるいは、ゲート電極41と、ドレイン電極
60と、のあいだの半導体層には、空乏層が形成する。従って、半導体素子1においては
、ゲート・ドレイン間容量(Cgd)のほか、ゲート・ドレイン間容量(Cgd’)がゲ
ートパッド電極43と、ドレイン電極60と、のあいだに発生する。
In the
また、半導体素子1においては、平面パターンであるゲート電極41と、平面パターン
であるゲートパッド電極43とを電気的に接続することにより、高い内部ゲート抵抗が発
生する。例えば、ゲートパッド電極43およびゲート電極41については、それらが対向
する領域全体で接触させていない。ゲートパッド電極43と、ゲート電極41と、は、細
いコンタクト層42を介して電気的に接続されている。
Further, in the
ゲート電極41は、第2制御電極と、第3制御電極と、を含む。第2制御電極の少なく
とも一部と、第3制御電極の全体と、は、ゲートパッド電極43の下に設けられている。
第2制御電極の電気抵抗は、第3制御電極の電気抵抗よりも高く設定してもよい。例えば
、第2制御電極の線幅を第3制御電極の幅にくらべ細くする。これにより、ゲート電極4
1内には、高い内部ゲート抵抗rgが発生している。
The
The electric resistance of the second control electrode may be set higher than the electric resistance of the third control electrode. For example, the line width of the second control electrode is made smaller than the width of the third control electrode. As a result, the gate electrode 4
1 has a high internal gate resistance rg.
このように、半導体素子1においては、ゲート・ドレイン間容量(Cgd)のほかに、
ゲート電極41を付設した分の内部ゲート抵抗rg、この内部ゲート抵抗rgに接続され
たゲート・ドレイン間容量(Cgd’)がゲートパッド電極43と、ドレイン電極60と
、のあいだに並列に加わる。これにより、半導体素子1のゲート・ドレイン間の時定数は
、半導体素子100に比べて大きくなる。その結果、半導体素子1のスイッチングノイズ
は、半導体素子100に比べ抑制される。
Thus, in the
An internal gate resistance rg corresponding to the amount of the
また、半導体素子1によれば、第1ゲート電極31のピッチを増大させることなく、ゲ
ート・ドレイン間容量が増加する。従って、半導体素子1においては、素子領域90にお
ける単位面積当たりのチャネル密度が減少せず、単位面積当たりのオン抵抗が増加しない
。さらに、ゲート電極41は、ゲートパッド電極43の下に配置される。従って、半導体
素子1の素子面積が増大することもない。
In addition, according to the
ゲートパッド電極43下のゲート・ドレイン間容量(Cgd’)については、ゲート電
極41と、第2ゲート絶縁膜40と、の接触面積を変えることにより、Cgd’を適宜調
整することができる。従って、半導体素子1におけるゲート・ドレイン間容量の設計自由
度は、半導体素子100に比べて増大する。
Regarding the gate-drain capacitance (Cgd ′) under the
また、半導体素子1においては、上述したゲート電極下にp−形層を形成する製造工程
を要しない。ゲート電極41のパターニングは、第1ゲート電極31のパターニングと同
じ製造工程で実行可能である。例えば、第1ゲート電極31のパターン形状と、ゲート電
極41のパターン形状と、を併せたマスクを使用することにより、第1ゲート電極31お
よびゲート電極41は、同じ製造工程で製造可能になる。これにより、半導体素子1の製
造プロセスは簡略になり、製造コストが低減する。
Moreover, in the
また、素子領域90の第1ゲート電極31のシート抵抗(Ω/square)に比べて、ゲー
トパッド領域91のゲート電極41のシート抵抗を高く設定してもよい。これにより、内
部ゲート抵抗rgをより増加させることもできる。例えば、第1ゲート電極31およびゲ
ート電極41の材質がポリシリコンである場合、これらの不純物濃度を変えることで、そ
れぞれのシート抵抗に差を設けることができる。
Further, the sheet resistance of the
このように、半導体素子1は高い信頼性を有し、低コストで実現し得る。
Thus, the
続いて、ゲート電極41の平面形状の具体例について説明する。
Subsequently, a specific example of the planar shape of the
(第1具体例)
図4は、第1具体例に係る半導体素子の要部平面図である。
(First example)
FIG. 4 is a plan view of a principal part of the semiconductor element according to the first specific example.
図5は、第1具体例に係る半導体素子の要部断面図であり、(a)は、図4のX−X’
断面図、(b)は、図4のY−Y’断面図、(c)は、図4のZ−Z’断面図である。
FIG. 5 is a cross-sectional view of a principal part of the semiconductor element according to the first specific example, and FIG.
Sectional drawing, (b) is a YY 'sectional view of FIG. 4, (c) is a ZZ' sectional view of FIG.
第1具体例に係る半導体素子1Aにおいては、ゲート電極41は、第2制御電極として
の第2ゲート電極41Bと、第3制御電極としての第2ゲート電極41Aと、を含む。第
2ゲート電極41Bの少なくとも一部と、第3ゲート電極41Aの全体と、は、ゲートパ
ッド電極43下に設けられている。n+形ドレイン層10の主面に対し垂直な方向からみ
て、第3ゲート電極41Aの平面形状は矩形状である。第2ゲート電極41Bは、ライン
状である。すなわち、第2ゲート電極41Bは、第3ゲート電極41Aに比べて細い。例
えば、ゲート電極31が周期的に配列する方向において、第2ゲート電極41Bの幅は、
第3ゲート電極部41Aの幅よりも狭い。これにより、第2ゲート電極41Bの電気抵抗
は、第3ゲート電極41Aの電気抵抗よりも高くなる。
In the
It is narrower than the width of the third
半導体素子1Aにおいては、ゲートパッド電極43がコンタクト層42Aを介して、第
1ゲート電極31の接続部31aに接続されている。接続部31aは、第1ゲート電極3
1の一部である。第1ゲート電極31には、第2ゲート電極41Bが接続されている。
In the
Part of 1. A
このように、半導体素子1Aにおいては、第1ゲート電極31のほかにゲート電極41
がゲートパッド電極43の下に設けられている。ゲート電極41と、ドレイン電極60と
、のあいだには、第2ゲート絶縁膜40が設けられている。従って、半導体素子1Aにお
いては、ゲート・ドレイン間容量(Cgd)のほか、ゲート・ドレイン間容量(Cgd’
)がゲートパッド電極43と、ドレイン電極60と、のあいだに発生する。
Thus, in the
Is provided under the
) Occurs between the
ゲートパッド電極43と、ゲート電極41と、は、互いに対向し合う領域全体で接触せ
ず、ゲートパッド領域91の一部に設けたコンタクト層42Aを通じて電気的に接続され
ている。また、ゲート電極41は、細い第2ゲート電極部41Bを含む。これにより、ゲ
ート電極41には、高い内部ゲート抵抗rgが発生する。
The
従って、半導体素子1Aのゲート・ドレイン間の時定数は、半導体素子100に比べて
大きくなる。その結果、半導体素子1Aのスイッチングノイズは、半導体素子100に比
べ抑制される。
Therefore, the time constant between the gate and the drain of the
なお、コンタクト層の位置は、ゲートパッド領域91の角に限定される必要はない。そ
の具体例を次に示す。
Note that the position of the contact layer is not necessarily limited to the corner of the
(第1具体例の第1変形例)
図6は、第1具体例の第1変形例に係る半導体素子の要部平面図である。
(First modification of the first specific example)
FIG. 6 is a main part plan view of a semiconductor element according to a first modification of the first specific example.
図7は、第1具体例の第1変形例に係る半導体素子の要部断面図であり、(a)は、図
6のX−X’断面図、(b)は、図6のY−Y’断面図である。
7 is a cross-sectional view of a principal part of a semiconductor device according to a first modification of the first specific example, (a) is a cross-sectional view taken along the line XX ′ of FIG. 6, and (b) is a cross-sectional view of FIG. It is Y 'sectional drawing.
第1具体例の第1変形例に係る半導体素子1Bにおいては、ゲート電極41は、第3ゲ
ート電極41Cと、第2ゲート電極41Dと、を含む。n+形ドレイン層10の主面に対
し垂直な方向からみて、第3ゲート電極41Cの平面形状は矩形状である。ただし、第3
ゲート電極41Cの端から中心部に向かってライン状の細い第2ゲート電極41Dが入り
込んでいる。第3ゲート電極41Cにおいては、第2ゲート電極41Dによって第3ゲー
ト電極41Cの一部が分割された形状になっている。
In the
A thin line-like
半導体素子1Bにおいて、ゲート電極41の一部は狭くなっている。例えば、ゲート電
極31が周期的に配列する方向において、第2ゲート電極41Dの幅は、第3ゲート電極
41Cの幅よりも狭い。第3ゲート電極41Cの幅とは、分割された第3ゲート電極41
Cの幅でもよく、分割されていない第3ゲート電極41Cの幅でもよい。これにより、第
2ゲート電極41Dの電気抵抗は、第3ゲート電極41Cの電気抵抗よりも高くなる。
In the
The width may be C or the width of the
半導体素子1Bにおいては、ゲートパッド電極43がコンタクト層42Bを介して、第
1ゲート電極31の接続部31bに接続されている。コンタクト層42Bは、ゲートパッ
ド領域91の2つの角の中心付近に位置している。接続部31bは、第1ゲート電極31
の一部である。また、ゲートパッド電極43は、コンタクト層42Bを介して、第2ゲー
ト電極41Dに接続されている。第2ゲート電極41Dは、第3ゲート電極41Cに接続
されている。
In the
Is part of. The
半導体素子1Bにおいては、第1ゲート電極31のほかにゲート電極41がゲートパッ
ド電極43の下に設けられている。ゲート電極41と、ドレイン電極60と、のあいだに
は、第2ゲート絶縁膜40が設けられている。ゲートパッド領域91のn形ドリフト層1
1の表面には、p形ベース層12が設けられておらず、素子領域90のn形ドリフト層1
1の表面にp形ベース層12が選択的に設けられている。
In the
The p-
A p-
従って、半導体素子1Bにおいては、ゲート・ドレイン間容量(Cgd)のほか、ゲー
ト・ドレイン間容量(Cgd’)がゲートパッド電極43と、ドレイン電極60と、のあ
いだに発生する。
Therefore, in the
ゲートパッド電極43と、ゲート電極41と、は、互いに対向し合う領域全体で接触せ
ず、ゲートパッド領域91の一部に設けたコンタクト層42Bを通じて電気的に接続され
ている。また、ゲート電極41は、細い第2ゲート電極41Dを含む。これにより、ゲー
ト電極41には、高い内部ゲート抵抗rgが発生する。
The
従って、半導体素子1Bのゲート・ドレイン間の時定数は、半導体素子100に比べて
大きくなる。その結果、半導体素子1Bのスイッチングノイズは、半導体素子100に比
べ抑制される。
Therefore, the time constant between the gate and the drain of the
(第1具体例の第2変形例)
図8は、第1具体例の第2変形例に係る半導体素子の要部平面図である。
(Second modification of the first specific example)
FIG. 8 is a plan view of a principal part of a semiconductor element according to a second modification of the first specific example.
図9は、第1具体例の第2変形例に係る半導体素子の要部断面図であり、(a)は、図
8のX−X’断面図、(b)は、図8のY−Y’断面図である。
9 is a cross-sectional view of a principal part of a semiconductor device according to a second modification of the first specific example, (a) is a cross-sectional view taken along line XX ′ of FIG. 8, and (b) is a cross-sectional view of FIG. It is Y 'sectional drawing.
第1具体例の第2変形例に係る半導体素子1Cにおいては、ゲート電極41は、第3ゲ
ート電極41Eと、第2ゲート電極41Fと、第3ゲート電極41Gと、第2ゲート電極
41Hと、を含む。n+形ドレイン層10の主面に対し垂直な方向からみて、第3ゲート
電極41E、41Gの平面形状は矩形状である。
In the
ただし、第3ゲート電極41Eの端から中心部に向かってライン状の細い第2ゲート電
極41Fが入り込んでいる。第3ゲート電極41Eにおいては、第2ゲート電極41Fに
よって第3ゲート電極41Eの一部が分割された形状になっている。さらに、第3ゲート
電極41Gの端から中心部に向かってライン状の細い第2ゲート電極41Hが入り込んで
いる。第3ゲート電極41Gにおいては、第2ゲート電極41Hによって第3ゲート電極
41Gの一部が分割された形状になっている。
However, a thin line-shaped
半導体素子1Cにおいて、ゲート電極41の一部は狭くなっている。例えば、ゲート電
極31が周期的に配列する方向において、第2ゲート電極41F、41Hの幅は、第3ゲ
ート電極41E、41Gの幅よりも狭い。第3ゲート電極41E、41Gの幅とは、分割
された第3ゲート電極41E、41Gの幅である。これにより、第2ゲート電極41F、
41Hの電気抵抗は、第3ゲート電極41E、41Gの電気抵抗よりも高くなる。
In the
The electric resistance of 41H is higher than the electric resistances of the
半導体素子1Cにおいては、ゲートパッド電極43がコンタクト層42Cを介して、第
2ゲート電極41Fおよび第2ゲート電極41Hに接続されている。コンタクト層42C
は、ゲートパッド領域91の中心付近に位置している。第2ゲート電極41Fは、第3ゲ
ート電極41Eに接続されている。第2ゲート電極41Hは、第3ゲート電極41Gに接
続されている。第3ゲート電極41Eは、第1ゲート電極31の一部である接続部31b
に接続されている。このような構造においても、半導体素子1Bと同様の効果を奏する。
In the
Is located near the center of the
It is connected to the. Even in such a structure, the same effects as those of the
(第1具体例の第3変形例)
図10は、第1具体例の第3変形例に係る半導体素子の要部平面図である。
(Third modification of the first specific example)
FIG. 10 is a fragmentary plan view of a semiconductor element according to a third modification of the first specific example.
図11は、第1具体例の第3変形例に係る半導体素子の要部断面図であり、(a)は、
図10のX−X’断面図、(b)は、図10のY−Y’断面図である。
FIG. 11: is principal part sectional drawing of the semiconductor element which concerns on the 3rd modification of a 1st specific example, (a) is
XX 'sectional view of FIG. 10, (b) is a YY' sectional view of FIG.
第1具体例の第3変形例に係る半導体素子1Dにおいては、ゲート電極41は、第3ゲ
ート電極41Iと、第2ゲート電極41Jと、を含む。n+形ドレイン層10の主面に対
し垂直な方向からみて、第3ゲート電極41Iの平面形状は矩形状である。ただし、第3
ゲート電極41Iの端から中心部に向かってライン状の細い第2ゲート電極41Jが入り
込んでいる。第3ゲート電極41Iにおいては、第2ゲート電極41Jによって第3ゲー
ト電極41Iの一部が分割された形状になっている。
In the
A thin line-shaped
半導体素子1Dにおいて、ゲート電極41の一部は狭くなっている。例えば、ゲート電
極31が周期的に配列する方向において、第2ゲート電極41Jの幅は、第3ゲート電極
41Iの幅よりも狭い。第3ゲート電極41Iの幅とは、分割された第3ゲート電極41
Iの幅でもよく、分割されていない第3ゲート電極41Iの幅でもよい。これにより、第
2ゲート電極41Jの電気抵抗は、第3ゲート電極41Iの電気抵抗よりも高くなる。
In the
It may be the width of I or the width of the third gate electrode 41I that is not divided. Thereby, the electrical resistance of the
半導体素子1Dにおいては、ゲートパッド電極43がコンタクト層42Aを介して、第
1ゲート電極31の一部である接続部31aに接続されている。また、ゲートパッド電極
43は、コンタクト層42Bを介して、第2ゲート電極41Jに接続されている。第2ゲ
ート電極41Jは、第3ゲート電極41Iに接続されている。
In the
このように、半導体素子1Dにおいては、引き出し電極であるゲートパッド電極43と
、第1ゲート電極31と、を接続する第1箇所(コンタクト層42A)と、引き出し電極
であるゲートパッド電極43と、ゲート電極41と、を接続する第2箇所(コンタクト層
42B)と、が設けられている。
As described above, in the
このような構造においても、ゲート・ドレイン間容量(Cgd)のほか、ゲート・ドレ
イン間容量(Cgd’)がゲートパッド電極43と、ドレイン電極60と、のあいだに発
生する。
Even in such a structure, a gate-drain capacitance (Cgd ′) is generated between the
ゲートパッド電極43と、ゲート電極41と、は、互いに対向し合う領域全体で接触せ
ず、ゲートパッド領域91の一部に設けたコンタクト層42Bを通じて電気的に接続され
ている。また、ゲート電極41は、細い第2ゲート電極41Jを含む。これにより、ゲー
ト電極41には、高い内部ゲート抵抗rgが発生する。
The
従って、半導体素子1Dのゲート・ドレイン間の時定数は、半導体素子100に比べて
大きくなる。その結果、半導体素子1Dのスイッチングノイズは、半導体素子100に比
べ抑制される。
Therefore, the time constant between the gate and the drain of the
(第1具体例の第4変形例)
図12は、第1具体例の第4変形例に係る半導体素子の要部断面図である。
(Fourth modification of the first specific example)
FIG. 12 is a fragmentary cross-sectional view of a semiconductor element according to a fourth modification of the first specific example.
第1具体例の第4変形例に係る半導体素子1Eにおいては、第1ゲート電極31の下の
第1ゲート絶縁膜30の厚みよりも、ゲート電極41の下の第2ゲート絶縁膜40Aの厚
みが厚くなっている。
In the
このような構造によれば、ドレイン・ソース間に高電圧を印加する際に、ゲートパッド
電極43下でのアバランシェ降伏が起き難くなる。すなわち、半導体素子1Eでは、耐圧
低下およびアバランシェ耐量低下が抑制される。
According to such a structure, when a high voltage is applied between the drain and the source, avalanche breakdown under the
(第2具体例)
図13は、第2具体例に係る半導体素子の要部平面図である。
(Second specific example)
FIG. 13 is a plan view of relevant parts of a semiconductor device according to a second specific example.
図14は、第2具体例に係る半導体素子の要部断面図であり、(a)は、図13のX−
X’断面図、(b)は、図13のY−Y’断面図、(c)は、図13のZ−Z’断面図で
ある。
FIG. 14 is a cross-sectional view of a principal part of a semiconductor element according to a second specific example, and FIG.
X 'sectional drawing, (b) is YY' sectional drawing of FIG. 13, (c) is ZZ 'sectional drawing of FIG.
第2具体例に係る半導体素子1Fにおいては、ゲート電極41は、第3ゲート電極41
Kと、第2ゲート電極41Lと、を含む。n+形ドレイン層10の主面に対し垂直な方向
からみて、ゲート電極41は、櫛形状である。すなわち、第3ゲート電極41Kと、第2
ゲート電極41Lと、によって形成されるパターンは、櫛形である。ライン状の細い第2
ゲート電極41Lに複数のライン状の第3ゲート電極41Kが接続されている。第2ゲー
ト電極41Lと、第3ゲート電極41Kと、は、略直交している。第3ゲート電極41K
は、第2ゲート電極41Lが延在する方向に周期的に配列されている。
In the
K and the
The pattern formed by the
A plurality of line-shaped
Are periodically arranged in the direction in which the
半導体素子1Fにおいて、ゲート電極41の一部は狭くなっている。例えば、ゲート電
極31が周期的に配列する方向に対し略垂直な方向における第2ゲート電極41Lの幅は
、ゲート電極31が周期的に配列する方向における第3ゲート電極41Kの幅よりも狭い
。これにより、第2ゲート電極41Lの電気抵抗は、第3ゲート電極41Kの電気抵抗よ
りも高くなる。
In the
半導体素子1Fにおいては、ゲートパッド電極43がコンタクト層42Bを介して、第
1ゲート電極31の一部である接続部31bに接続されている。また、接続部31bは、
第2ゲート電極41Lに接続されている。
In the
It is connected to the
このような構造においても、ゲート・ドレイン間容量(Cgd)のほか、ゲート・ドレ
イン間容量(Cgd’)がゲートパッド電極43と、ドレイン電極60と、のあいだに発
生する。
Even in such a structure, a gate-drain capacitance (Cgd ′) is generated between the
ゲートパッド電極43と、ゲート電極41と、は、ゲートパッド領域91の一部に設け
たコンタクト層42Bを通じて電気的に接続されている。また、ゲート電極41は、細い
第2ゲート電極41Lを含む。これにより、ゲート電極41には、高い内部ゲート抵抗r
gが発生する。
The
g is generated.
半導体素子1Fにおいては、n+形ドレイン層10の主面に対し垂直な方向からみて、
ゲート電極41が平面形状ではなく、くし形に形成されている。このように、ゲート電極
41パターンを平面パターンからラインパターンに変えることで、ゲート・ドレイン間容
量(Cgd’)の大きさを適宜調整することができる。
In the
The
従って、半導体素子1Fのゲート・ドレイン間の時定数は、半導体素子100に比べて
大きくなる。その結果、半導体素子1Fのスイッチングノイズは、半導体素子100に比
べ抑制される。
Therefore, the time constant between the gate and the drain of the
半導体素子1Fにおいては、隣接する第3ゲート電極41Kのあいだのn形ドリフト層
11の表面に、p形ガードリング層12bが選択的に設けられている。p形ガードリング
層12bは、p形ベース層12と同じ製造工程で形成される。すなわち、p形ガードリン
グ層12bは、p形ベース層12と同時に形成される。
In the
p形ガードリング層12bを設けることで、ゲート電極41への電界集中が抑制されて
、ゲートパッド電極43下での耐圧低下が抑制される。これにより、半導体素子1Fにお
いては、アバランシェ耐量の低下が抑制される。
By providing the p-type
(第2具体例の第1変形例)
図15は、第2具体例の第1変形例に係る半導体素子の要部断面図である。図15(a
)は、図13のX−X’断面、図15(b)は、図13のY−Y’断面、図15(c)は
、図13のZ−Z’断面図に対応している。
(First modification of the second specific example)
FIG. 15 is a fragmentary cross-sectional view of a semiconductor element according to a first modification of the second specific example. FIG.
) Corresponds to the XX ′ section in FIG. 13, FIG. 15B corresponds to the YY ′ section in FIG. 13, and FIG. 15C corresponds to the ZZ ′ section in FIG. 13.
第2具体例の第1変形例に係る半導体素子1Gにおいては、隣接するp形ベース層12
のあいだ、および隣接するp形ガードリング層12bのあいだのn形ドリフト層11の表
面に、第5半導体層としての高濃度n形層11aが選択的に設けられている。高濃度n形
層11aの不純物濃度は、n形ドリフト層11の不純物濃度よりも高い。
In the
And a high-concentration n-
高濃度n形層11aの配置により、素子領域90におけるオン抵抗が低減する。さらに
、高濃度n形層11aへの帯電効果が高まって、ゲートパッド電極43下のゲート・ドレ
イン間容量(Cgd’)をさらに増加させることができる。
The on-resistance in the
(第2具体例の第2変形例)
図16は、第2具体例の第2変形例に係る半導体素子の要部平面図である。
(Second modification of the second specific example)
FIG. 16 is a plan view of relevant parts of a semiconductor element according to a second modification of the second specific example.
第2具体例の第2変形例に係る半導体素子1Hにおいては、ゲート電極41は、第3ゲ
ート電極41Mと、第2ゲート電極41Nと、第2ゲート電極41Pと、第2ゲート電極
41Rと、第2ゲート電極41Qと、を含む。n+形ドレイン層10の主面に対し垂直な
方向からみて、ゲート電極41は、格子状である。
In the
すなわち、ライン状の細い第2ゲート電極41Q、41Rに、複数のライン状の第3ゲ
ート電極41Mが接続されている。第3ゲート電極41Mと、第2ゲート電極41Q、4
1Rと、は略直交している。第3ゲート電極41Mは、第2ゲート電極41Q、41Rが
延在する方向に周期的に配列されている。第2ゲート電極41Q、41Rは、それぞれ略
平行に配列されている。
That is, a plurality of line-shaped
1R is substantially orthogonal. The
半導体素子1Hにおいて、ゲート電極部41の一部は狭くなっている。例えば、ゲート
電極31が周期的に配列する方向において、第2ゲート電極41N、41Pの幅は、第3
ゲート電極41Mの幅よりも狭い。これにより、第2ゲート電極41N、41Pの電気抵
抗は、第3ゲート電極41Mの電気抵抗よりも高くなる。
In the
It is narrower than the width of the
半導体素子1Hにおいては、ゲートパッド電極43がコンタクト層42Cを介して、第
2ゲート電極41Nと、第2ゲート電極41Pと、に接続されている。第2ゲート電極4
1Nは、第2ゲート電極41Qに接続されている。第2ゲート電極41Pは、第2ゲート
電極41Rに接続されている。第2ゲート電極41Qは、第1ゲート電極31の一部であ
る接続部31bに接続されている。
In the
1N is connected to the second gate electrode 41Q. The
半導体素子1Hにおいては、半導体素子1Fと同様に隣接する第3ゲート電極41Mの
あいだのn形ドリフト層11の表面に、p形ガードリング層12bを選択的に設けてもよ
い。
In the
このような構造においても、ゲート・ドレイン間容量(Cgd)のほか、ゲート・ドレ
イン間容量(Cgd’)がゲートパッド電極43と、ドレイン電極60と、のあいだに発
生する。また、ゲート電極41内には、高い内部ゲート抵抗が発生する。従って、半導体
素子1Hにおいては、半導体素子1Fと同様の効果を奏する。
Even in such a structure, a gate-drain capacitance (Cgd ′) is generated between the
(第2具体例の第3変形例)
図17は、第2具体例の第3変形例に係る半導体素子の要部平面図である。
(Third Modification of Second Specific Example)
FIG. 17 is a plan view of relevant parts of a semiconductor device according to a third modification of the second specific example.
図17(a)に示す第2具体例の第3変形例に係る半導体素子1Jにおいては、ゲート
電極41は、第3ゲート電極41Sを含む。n+形ドレイン層10の主面に対し垂直な方
向からみて、ゲート電極41は、渦巻き状である。
In the
すなわち、ライン状の細い第3ゲート電極41Sは、矩形状のゲートパッド電極43の
外周に沿うように渦巻きを形成している。
That is, the thin line-shaped
半導体素子1Jにおいては、ゲートパッド電極43がコンタクト層42Aを介して、第
1ゲート電極31の一部である接続部31aに接続されている。また、ゲートパッド電極
43は、コンタクト層42Aを介して、第3ゲート電極41Sに接続されている。
In the
このような構造においても、ゲート・ドレイン間容量(Cgd)のほか、ゲート・ドレ
イン間容量(Cgd’)がゲートパッド電極43と、ドレイン電極60と、のあいだに発
生する。また、ゲート電極41を渦巻き状にすることで、ゲート電極41内には、高い内
部ゲート抵抗が発生する。半導体素子1Jにおいては、半導体素子1Fと同様に隣接する
第3ゲート電極41Sのあいだのn形ドリフト層11の表面に、p形ガードリング層12
bを選択的に設けてもよい。従って、半導体素子1Jにおいては、半導体素子1Fと同様
の効果を奏する。
Even in such a structure, a gate-drain capacitance (Cgd ′) is generated between the
b may be selectively provided. Therefore, the
また、図17(b)に示すように、ゲート電極41は、第3ゲート電極41Saと、第
2ゲート電極41Sbと、を含む構成であってもよい。第2ゲート電極41Sbの線幅は
、第3ゲート電極41Saの線幅よりも狭い。これにより、第2ゲート電極41Sbの電
気抵抗は、第3ゲート電極41Saの電気抵抗よりも高くなる。このような構造であれば
、ゲート電極41内の内部ゲート抵抗はさらに増加する。
As shown in FIG. 17B, the
実施形態においては、半導体層にスーパージャンクション構造を備えてもよい。スーパ
ージャンクション構造を備えた半導体素子を、概要図を用いて以下に説明する。
In the embodiment, the semiconductor layer may have a super junction structure. A semiconductor device having a super junction structure will be described below with reference to schematic diagrams.
(第3具体例)
図18は、第3具体例に係る半導体素子の要部断面図である。
(Third example)
FIG. 18 is a cross-sectional view of main parts of a semiconductor device according to a third specific example.
第3具体例に係る半導体素子1Kにおいては、素子領域90においてn+形ドレイン層
10の上に、n形ドリフト層11が設けられている。
In the semiconductor element 1 </ b > K according to the third specific example, the n-
素子領域90においては、n形ドリフト層11の表面に、p形ベース層12が選択的に
設けられている。p形ベース層12の表面にはn+形ソース層13が選択的に設けられて
いる。素子領域90の最外周には、n形ドリフト層11の表面にp形層12aが設けられ
ている。n形ドリフト層11中には、p形ベース層12に接続された第6半導体層として
のp形ピラー層12pがn+形ドレイン層10の主面に対し略平行は方向に周期的に設け
られている。
In the
すなわち、素子領域90においては、n形ドリフト層11中に、p形ピラー層12pと
、n形ピラー層11nと、を含むスーパージャンクション構造が形成されている。n形ピ
ラー層11nと、p形ピラー層12pと、は、n+形ドレイン層10の主面に対して略平
行な方向に交互に配列されている。p形ピラー層12pの上端は、p形ベース層12に接
続されている。
That is, in the
ゲートパッド領域91においては、n+形ドレイン層10の上に、素子領域90におけ
るn形ピラー層11nよりも低濃度であるn形ドリフト層が設けられている。この低濃度
のn形ドリフト層を、以下「n−形層15」と呼称する。ゲートパッド領域91には、p
形ピラー層12pが設けられておらず、ゲートパッド領域91におけるn形ドリフト層、
すなわちn−形層15の不純物濃度は、素子領域90におけるn形ドリフト層11の不純
物濃度よりも低い。n−形層15の不純物濃度は、n形ピラー層11n(または、n形ド
リフト層11)の1/10以下であることが望ましい。n−形層15は、第2ゲート絶縁
膜40に接している。ゲートパッド領域91においては、スーパージャンクション構造が
形成されていない。
In the
The n-type drift layer in the
That is, the impurity concentration of the n − -
このような構造によれば、n形ピラー層11nの不純物濃度をn形ドリフト層11の不
純物濃度よりも高く設定することが可能になる。これにより、半導体素子1Kのオン抵抗
はより低減する。
According to such a structure, the impurity concentration of the n-type pillar layer 11n can be set higher than the impurity concentration of the n-
ただし、スーパージャンクション構造を備えた上下電極構造のMOSFETでは、n形
ピラー層11nと、p形ピラー層12pと、の接合により、ドレイン・ソース間容量(C
ds)が大きくなってしまう。ドレイン・ソース間容量が大きくなることは、相対的にゲ
ート・ドレイン間容量が小さいことを意味する。従って、このようなMOSFETからは
、スイッチングノイズが発生すると考えられる。例えば、内部ゲート抵抗によって、ドレ
イン・ソース間電圧の時間的変化(dVds/dt)を制御することができなくなるとい
う懸念がある(Vds:ドレイン・ソース間電圧)。
However, in the MOSFET of the upper and lower electrode structure having the super junction structure, the drain-source capacitance (C) is obtained by the junction of the n-type pillar layer 11n and the p-
ds) becomes large. A large drain-source capacitance means a relatively small gate-drain capacitance. Therefore, it is considered that switching noise is generated from such a MOSFET. For example, there is a concern that the temporal change (dVds / dt) of the drain-source voltage cannot be controlled by the internal gate resistance (Vds: drain-source voltage).
しかし、半導体素子1Kにおいては、ゲートパッド電極43下に、p形ベース層12お
よびスーパージャンクション構造が設けられていない。これにより、ゲートパッド電極4
3下には、ドレイン・ソース間容量(Cds)が発生しない。すなわち、半導体素子1K
においても、高いゲート・ドレイン間容量を有する。これにより、半導体素子1Kにおい
ては、内部ゲート抵抗によって、ドレイン・ソース間電圧(Vds)の時間的変化(dV
ds/dt)を良好に制御できる。その結果、スイッチングノイズが低減する。
However, in the
3, no drain-source capacitance (Cds) is generated. That is, the
Also, the gate-drain capacitance is high. Thereby, in the
ds / dt) can be controlled well. As a result, switching noise is reduced.
さらに、半導体素子1Kにおいては、ゲートパッド電極43下に、低濃度のn−形層1
5が設けられている。このため、ドレイン・ソース間に高電圧を印加すると、n−形層1
5が空乏化し易くなり、ゲートパッド電極43下でのアバランシェ降伏が抑制される。こ
れにより、半導体素子1Kは、高耐圧を維持する。なお、n−形層15に代えて、n−形
層15の部分に低濃度のp−形層を配置しても、半導体素子1Kは、高耐圧を維持する。
Further, in the
5 is provided. Therefore, when a high voltage is applied between the drain and source, the n − -
5 is easily depleted, and avalanche breakdown under the
(第3具体例の第1変形例)
図19は、第3具体例の第1変形例に係る半導体素子の要部断面図である。
(First Modification of Third Specific Example)
FIG. 19 is a fragmentary cross-sectional view of a semiconductor element according to a first modification of the third specific example.
第3具体例の第1変形例に係る半導体素子1Lにおいては、素子領域90のほか、ゲー
トパッド領域91においてスーパージャンクション構造が形成されている。ゲートパッド
領域91において、n形ピラー層15nと、p形ピラー層15pと、は、n+形ドレイン
層10の主面に対して略平行な方向に交互に配列されている。
In the semiconductor element 1L according to the first modification of the third specific example, a super junction structure is formed in the
ゲートパッド領域91におけるn形ピラー層15nおよびp形ピラー層15pの不純物
濃度は、素子領域90におけるn形ピラー層11nおよびp形ピラー層12pの不純物濃
度より低い。これにより、ゲートパッド領域91におけるドレイン・ソース間容量は大き
くならない。さらに、ドレイン・ソース間容量増加を抑制するには、p形ピラー層15p
は、p形ベース層12に接続しないほうが望ましい。
The impurity concentration of n-type pillar layer 15n and p-
Is preferably not connected to the p-
また、n形ピラー層15nおよびp形ピラー層15pの不純物濃度は低いので、ゲート
パッド領域91におけるスーパージャンクション構造は空乏化し易い。このように、ゲー
トパッド領域91におけるスーパージャンクション構造が空乏化し易くなることで、ゲー
トパッド電極43下でのアバランシェ降伏が起き難くなる。その結果、半導体素子1Lの
耐圧は、向上する。
Further, since the impurity concentration of the n-type pillar layer 15n and the p-
(第3具体例の第2変形例)
図20は、第3具体例の第2変形例に係る半導体素子の要部断面図である。
(Second modification of the third specific example)
FIG. 20 is a cross-sectional view of main parts of a semiconductor element according to a second modification of the third specific example.
第3具体例の第2変形例に係る半導体素子1Mにおいては、素子領域90のほか、ゲー
トパッド領域91においてスーパージャンクション構造が形成されている。ゲートパッド
領域91において、n形ピラー層15nと、p形ピラー層15pと、が交互に配列する周
期は、素子領域90において、n形ピラー層11nと、p形ピラー層12pと、が交互に
配列する周期より短い。
In the
これにより、ゲートパッド領域91におけるスーパージャンクション構造がより空乏化
し易くなる。その結果、ゲートパッド電極43下でのアバランシェ降伏が起き難くなる。
その結果、半導体素子1Mの耐圧は、向上する。なお、ゲートパッド領域91におけるス
ーパージャンクション構造の空乏化をより促進させるために、ゲートパッド領域91にお
けるn形ピラー層15nおよびp形ピラー層15pの不純物濃度を、素子領域90におけ
るn形ピラー層11nおよびp形ピラー層12pの不純物濃度より低く設定してもよい。
Thereby, the super junction structure in the
As a result, the breakdown voltage of the
なお、スーパージャンクション構造においては、p形ピラー層を第6半導体層としても
よい。また、p形ピラー層をn形ドリフト層に形成した結果、p形ピラー層間にn形ピラ
ー層が形成されたので、n形ピラー層については、n形ドリフト層または第2半導体層と
呼称してもよい。
In the super junction structure, the p-type pillar layer may be the sixth semiconductor layer. Further, as a result of forming the p-type pillar layer in the n-type drift layer, an n-type pillar layer is formed between the p-type pillar layers. Therefore, the n-type pillar layer is referred to as an n-type drift layer or a second semiconductor layer. May be.
以上、実施形態は上記実施例に限定されるものではなく、実施形態の要旨を逸脱しない
範囲内で種々変形して実施することができる。
As described above, the embodiment is not limited to the above-described embodiments, and various modifications can be made without departing from the spirit of the embodiment.
例えば、実施形態では、第1導電形をn形、第2導電形をp形として説明をしたが、第
1導電形をp形、第2導電形をn形としても実施可能である。
For example, in the embodiment, the first conductivity type is described as n-type and the second conductivity type is defined as p-type. However, the first conductivity type may be defined as p-type and the second conductivity type may be defined as n-type.
また、プレーナ形ゲート構造を用いて説明したが、トレンチゲート形ゲート構造を用い
てもゲートパッド下を同様な設計とすることで、同様な効果が得られる。
Although the planar gate structure has been described, the same effect can be obtained by using the same design under the gate pad even if the trench gate type gate structure is used.
また、特に平面パターンについて記載しなかったが、実施形態はMOSゲート構造やス
ーパージャンクション構造の平面パターンに限定されることはなく、ストライプ状やメッ
シュ状、千鳥状、ハニカム状など、いずれのパターンでもよい。
In addition, although the plane pattern is not particularly described, the embodiment is not limited to the plane pattern of the MOS gate structure or the super junction structure, and any pattern such as a stripe shape, a mesh shape, a staggered shape, or a honeycomb shape may be used. Good.
ゲートコンタクト穴の開口位置や穴の個数に限定されることはなく、1箇所でも2箇所
以上の複数個所でも実施可能である。
The present invention is not limited to the opening position of the gate contact hole or the number of holes, and can be implemented at one place or a plurality of places of two or more places.
また、n+形ドレイン層10と、n形ドリフト層11と、のあいだに、均一なp+形層
を設け、半導体素子をIGBT素子としてもよい。このp+形層の一部を選択的に開口し
、逆導通型のIGBT素子としてもよい。
Further, a uniform p + -type layer may be provided between the n + -
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したも
のであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その
他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の
省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や
要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる
。
Although several embodiments of the present invention have been described, these embodiments are presented by way of example and are not intended to limit the scope of the invention. These novel embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the scope of the invention. These embodiments and modifications thereof are included in the scope and gist of the invention, and are included in the invention described in the claims and the equivalents thereof.
1、1A、1B、1C、1D、1E、1F、1G、1H、1J、1K、1L、1M、1
00 半導体素子、 10 n+形ドレイン層、 11 n形ドリフト層、 11a 高
濃度n形層、 11n n形ピラー層、 12 p形ベース層、 12a p形層、 1
2b p形ガードリング層、 12p p形ピラー層、 13 n+形ソース層、 15
n−形層、 15n n形ピラー層、 15p p形ピラー層、 30 第1ゲート絶
縁膜、 31 第1ゲート電極、 31a、31b 接続部、 40、40A 第2ゲー
ト絶縁膜、 41 ゲート電極、 41B、41D、41F、41H、41J、41L、
41N、41P、41Q、41R、41S、41Sb 第2ゲート電極、 41A、41
C、41E、41G、41I、41K、41M、41Sa 第3ゲート電極、 42、4
2A、42B、42C コンタクト層、 43 ゲートパッド電極、 60 ドレイン電
極、 61、62 コンタクト層、 63 ソース電極、 90 素子領域、 91 ゲ
ートパッド領域、 400 絶縁膜、 Rg 外部ゲート抵抗、 rg 内部ゲート抵抗
1, 1A, 1B, 1C, 1D, 1E, 1F, 1G, 1H, 1J, 1K, 1L, 1M, 1
00 semiconductor element, 10 n + type drain layer, 11 n type drift layer, 11a high concentration n type layer, 11n n type pillar layer, 12 p type base layer, 12a p type layer, 1
2b p-type guard ring layer, 12p p-type pillar layer, 13 n + type source layer, 15
the n - type layer, 15n n-type pillar layer, 15p p-type pillar layer, 30 a first gate insulating film, 31 a first gate electrode, 31a, 31b connecting portion, 40, 40A second gate insulating film, 41 gate electrode,
41N, 41P, 41Q, 41R, 41S, 41Sb Second gate electrode, 41A, 41
C, 41E, 41G, 41I, 41K, 41M, 41Sa Third gate electrode, 42, 4
2A, 42B, 42C contact layer, 43 gate pad electrode, 60 drain electrode, 61, 62 contact layer, 63 source electrode, 90 element region, 91 gate pad region, 400 insulating film, Rg external gate resistance, rg internal gate resistance
Claims (10)
前記第1半導体層の上に設けられた第1導電形の第2半導体層と、
前記第2半導体層の表面に選択的に設けられた第2導電形の第3半導体層と、
前記第3半導体層の表面に選択的に設けられた第1導電形の第4半導体層と、
前記第1半導体層、前記第3半導体層、および前記第4半導体層と、第1絶縁膜を介し
て対向する第1制御電極と、
前記第1制御電極に電気的に接続され、前記第1制御電極が設けられている第1領域と
は別の第2領域の前記第2半導体層の上に設けられた引き出し電極と、
前記引き出し電極に電気的に接続され、前記引き出し電極下において前記第2半導体層
に第2絶縁膜を介して対向する第2制御電極および第3制御電極と、
前記第1半導体層に接続された第1の主電極と、
前記第3半導体層および前記第4半導体層に接続された第2の主電極と、
を備え、
前記引き出し電極下の前記第2半導体層の表面には、前記第3半導体層が設けられてお
らず、
前記第2制御電極の少なくとも一部と、第3制御電極の少なくとも一部と、は、前記引
き出し電極下に設けられ、
前記第2制御電極の電気抵抗は、前記第3制御電極の電気抵抗よりも高いことを特徴と
する半導体素子。 A first semiconductor layer of a first conductivity type;
A second semiconductor layer of a first conductivity type provided on the first semiconductor layer;
A third semiconductor layer of a second conductivity type selectively provided on the surface of the second semiconductor layer;
A fourth semiconductor layer of a first conductivity type selectively provided on a surface of the third semiconductor layer;
A first control electrode facing the first semiconductor layer, the third semiconductor layer, and the fourth semiconductor layer via a first insulating film;
An extraction electrode electrically connected to the first control electrode and provided on the second semiconductor layer in a second region different from the first region in which the first control electrode is provided;
A second control electrode and a third control electrode that are electrically connected to the lead electrode and are opposed to the second semiconductor layer via a second insulating film under the lead electrode;
A first main electrode connected to the first semiconductor layer;
A second main electrode connected to the third semiconductor layer and the fourth semiconductor layer;
With
The third semiconductor layer is not provided on the surface of the second semiconductor layer under the lead electrode,
At least a part of the second control electrode and at least a part of the third control electrode are provided under the extraction electrode,
The semiconductor element according to claim 1, wherein an electrical resistance of the second control electrode is higher than an electrical resistance of the third control electrode.
前記引き出し電極と、前記第2制御電極および前記第3制御電極と、は、第2コンタク
ト層を介して接続されていることを特徴とする請求項1記載の半導体素子。 The extraction electrode and the first control electrode are connected via a first contact layer,
2. The semiconductor element according to claim 1, wherein the lead electrode, the second control electrode, and the third control electrode are connected through a second contact layer.
抵抗よりも高いことを特徴とする請求項1または2に記載の半導体素子。 3. The semiconductor device according to claim 1, wherein a sheet resistance of the second control electrode or the third control electrode is higher than a sheet resistance of the first control electrode.
不純物濃度よりも高い不純物濃度を有する第1導電形の第5半導体層がさらに設けられて
いることを特徴とする請求項1〜3のいずれか1つに記載の半導体素子。 A fifth semiconductor layer of the first conductivity type having an impurity concentration higher than the impurity concentration of the second semiconductor layer is further provided on the surface of the second semiconductor layer between the adjacent third semiconductor layers. The semiconductor element according to any one of claims 1 to 3.
電極から形成されるパターンは、櫛形状であることを特徴とする請求項1〜4のいずれか
1つに記載の半導体素子。 The pattern formed from the second control electrode and the third control electrode as viewed from a direction perpendicular to the main surface of the first semiconductor layer has a comb shape. The semiconductor element as described in one.
渦巻き状であることを特徴とする請求項1〜5のいずれか1つに記載の半導体素子。 When viewed from a direction perpendicular to the main surface of the first semiconductor layer, the pattern of the third control electrode is:
The semiconductor element according to claim 1, wherein the semiconductor element has a spiral shape.
らに設けられ、
前記第6半導体層は、前記第1半導体層の主面に対し略平行な方向に周期的に設けられ
ていることを特徴とする請求項1〜6のいずれか1つに記載の半導体素子。 A second conductivity type sixth semiconductor layer connected to the third semiconductor layer is further provided in the second semiconductor layer;
The semiconductor element according to claim 1, wherein the sixth semiconductor layer is periodically provided in a direction substantially parallel to the main surface of the first semiconductor layer.
前記第2領域における前記第2半導体層の不純物濃度は、前記第1領域における前記第
2半導体層の不純物濃度よりも低いことを特徴とする請求項7記載の半導体素子。 The sixth semiconductor layer is not provided in the second region,
The semiconductor element according to claim 7, wherein an impurity concentration of the second semiconductor layer in the second region is lower than an impurity concentration of the second semiconductor layer in the first region.
第1領域における前記第2半導体層および前記第6半導体層の不純物濃度より低いことを
特徴とする請求項7記載の半導体素子。 8. The impurity concentration of the second semiconductor layer and the sixth semiconductor layer in the second region is lower than the impurity concentration of the second semiconductor layer and the sixth semiconductor layer in the first region. The semiconductor element as described.
周期は、前記第1領域において、前記第2半導体層と、前記第6半導体層と、が交互に配
列する周期より短いこと特徴とする請求項7または9に記載の半導体素子。 The period in which the second semiconductor layer and the sixth semiconductor layer are alternately arranged in the second region is such that the second semiconductor layer and the sixth semiconductor layer are alternately arranged in the first region. The semiconductor element according to claim 7, wherein the semiconductor element has a period shorter than that of the semiconductor element.
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