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Abstract
Description
【0001】
【発明の属する技術分野】
本発明はオン状態では電流を流すとともに、オフ状態では空乏化する並列pn層からなる構造を備える半導体素子に関し、特にMOSFET(絶縁ゲート型電界効果トランジスタ)等のソース、ドレイン間に等価的に内蔵されたダイオードを有する半導体素子に関する。
【0002】
【従来の技術】
一般的にMOSFETのソース、ドレイン間に等価的にダイオードが内蔵されており、そのダイオードの一方の例えばアノード電極は、一方の主表面のうち電流制御が行われる活性部にしか形成されないにもかかわらず、他方のカソード電極は活性部と耐圧構造部との主表面全体に形成されるため、内蔵ダイオードに順バイアスが印加された場合、耐圧構造部にも蓄積キャリアが存在する。
【0003】
ダイオードの順方向バイアス状態から逆方向バイアス状態に遷移する過程において、逆回復過程を通る。これは内蔵ダイオードが順方向バイアス状態の時にドリフト領域中にキャリアが蓄積するため、逆バイアスにしても蓄積されたキャリアが消滅するまで短時間ではあるが、逆方向に電流が流れる現象である。
この逆回復過程において逆回復破壊が起きることがある。逆回復破壊は一般的に活性部と耐圧構造部との境界部分で発生し、破壊の原因は前記境界部分で発生する電界集中と電流集中による熱的破壊である。
【0004】
電界集中は、アノード領域の終端部分に形成される円筒状態或いは球面状態のpn接合が原因となっており、電流集中は、耐圧構造部に存在するキャリアが逆回復時にアノード電極に向かって流れることが原因である。
【0005】
【発明が解決しようとする課題】
MOSFETの内蔵ダイオードの逆回復過程の問題は、n型領域とp型領域とを交互に配置した並列pn層をもつ半導体素子で重大である。特に、特開2001−298190号公報に開示されたような耐圧構造部にもn型領域とp型領域とを交互に配置した並列pn層をもつ半導体素子では、非常に大きな問題となる。
【0006】
以下でnまたはpを冠した層や領域はそれぞれ電子、正孔を多数キャリアとする層や領域を意味している。また+ は比較的高不純物濃度の、− は比較的低不純物濃度の領域を意味している。
図13は、nドリフト領域1およびp仕切り領域2からなる並列pn層20を備えるMOSFETの電流制御が行われる活性部50と耐圧を維持する耐圧構造部60とを示す部分断面図である。耐圧構造部60にもnドリフト領域21およびp仕切り領域22からなる並列pn層23が形成されている。耐圧構造部60のnドリフト領域21にはドリフト電流は殆ど流れないが、活性部50の並列pn層20との比較上仮にこのように呼ぶことにする。左端がチップの端である。但し図の煩雑化を避けるため、並列pn層20、23のnドリフト領域およびp仕切り領域の数は減らしてある。
【0007】
活性部50では、低抵抗のn++ドレイン層12の上にnドリフト領域1およびp仕切り領域2とを交互に配置した並列p層20があり、そのp仕切り領域2の上にpウェル領域3が形成され、そのpウェル領域3の表面層に選択的にn+ ソース領域6とp+ コンタクト領域5とが形成されている。nドリフト領域1およびp仕切り領域2とは、例えば共に縦型層状であり、紙面に垂直方向に伸びている。
【0008】
nドリフト領域1の上には不純物濃度の高いn表面ドリフト領域4が形成されている。n表面ドリフト領域4とn+ ソース領域6とに挟まれたpウェル領域3の表面上にはゲート絶縁膜7を介してゲート電極層8が設けられている。n+ ソース領域6とp+ コンタクト領域5との表面に共通に接触してソース電極10が設けられ、n++ドレイン層12の裏面に接してドレイン電極13が設けられている。9はゲート電極層8とソース電極10とを絶縁する絶縁膜である。
【0009】
耐圧構造部60においてもn++ドレイン層12の上にnドリフト領域21およびp仕切り領域22とを交互に配置した並列pn構造部23があり、その上にフィールド絶縁膜15が形成されている。ソース電極10がフィールド絶縁膜15上に延ばされて、フィールドプレート構造をなしている。チップの端にはnチャネルストッパ領域14が形成されその表面に周縁電極16が設けられている。ソース電極10は内蔵ダイオードのアノード電極となり、ドレイン電極13はカソード電極となる。
【0010】
例えば600VクラスのMOSFETの場合、各部の基準的な寸法および不純物濃度は次のような値を取る。n++ドレイン層12の不純物濃度1×1018cm−3、厚さ5μm、活性部50のnドリフト領域1およびp仕切り領域2の不純物濃度2.57×1015cm−3、厚さ42μm、幅8μm、耐圧構造部60の並列pn層23の不純物濃度5×1014cm−3である。
【0011】
活性部50と耐圧構造部60の並列pn層20、23では、耐圧構造部60の方が不純物濃度を低くして空乏層が広がり易くしているが、ほぼ同じでも良い。nドリフト領域1 、21およびp仕切り領域2、22の領域幅は等しく、そのピッチは等しい(P1)。
図13のような従来のMOSFET構造の場合、活性部50の並列pn構造部20では50V程度の逆バイアスで完全に空乏化し、内蔵ダイオードの順バイアス時に蓄積されたキャリアは、逆回復過程にある時、ソース電極(アノード電極)10から瞬時に掃き出される。
【0012】
一方、耐圧構造部60でのキャリアの掃き出しは逆電圧の増加とともに徐々に行われ、キャリアの掃き出しによる逆回復電流は、耐圧構造部60の並列pn層23のp仕切り領域22をソース電極10側に流れ、電極が無いためさらに並列pn層23の表面を流れる。そしてソース電極(アノード電極)10が接触している部分(E部)に電流が集中し破壊する。
【0013】
図14(a)、(b)はそれぞれこの時の逆回復時のキャリア電流密度とキャリア密度とのシミュレーション結果を、密度が高い程濃く示した濃淡図である。逆回復電流が最大の時点での密度を示している。
図14より、耐圧構造部60にキャリアが多く残り、ソース電極10接触部(E部)付近に1×104 A/cm2 程度の電流が集中することがわかる。尚、図の1e4 A/cm2 は、1×104 A/cmを意味している。
【0014】
同様の問題は、ゲートパッドの近傍でも起きる。図15は従来のMOSFETのゲートパッド18近傍の部分断面図である。
ゲートパッド18直下の並列pn層27にもダイオードが内蔵されており、この内蔵ダイオードから逆回復過程で掃き出されるキャリアは行き場がなくなり、ゲートパッド18直下の両側に形成されたpウェル領域3に集中し、ときには破壊を招く。
【0015】
このような問題に鑑み本発明の目的は、並列pn構造を備えるMOSFET等において内蔵ダイオードからの電流集中を防ぎ、逆回復耐量を向上させた半導体素子を提供することにある。
【0016】
【課題を解決するための手段】
上記課題解決のため本発明の半導体素子は、第一と第二の主面と、第一と第二の主面にそれぞれ設けられた第一と第二の電極と、第一と第二の主面間に第一の電極と接する第一導電型低抵抗層と、第一導電型ドリフト領域と第二導電型仕切り領域とを交互に配置した並列pn層とを有し、並列pn層の第一の主面側の表面層に高濃度の第二導電型領域を含む活性領域が選択的に形成され、その高濃度の第二導電型領域に第二の電極が接している半導体素子において、前記第一導電型低抵抗層と並列pn層との間に、第一導電型バッファ層を有し、その第一導電型バッファ層は、少なくとも前記活性領域の一部を含む外側にわたり形成されているものとする。
【0017】
そのようにすれば、内蔵ダイオードの順バイアス時に第一導電型バッファ層に蓄積されたキャリアが、電界分布により活性部の並列pn層の第二導電型仕切り領域に供給される。並列pn層の第二導電型仕切り領域にはキャリアが存在するため、耐圧構造部からのキャリア吐き出しによる逆回復電流は並列pn層と第二導電型ウェル領域の接合付近に集中することなく、第一導電型バッファ層、および活性部並列pn層の第二導電型仕切り領域を通して流れる。このため、MOSFET等に内蔵されるダイオードの逆回復過程におけるアノード電極付近での電流集中を緩和し、破壊耐量を向上することができる。
【0018】
従って、第一導電型バッファ層は、前記第一導電型低抵抗層よりも高抵抗層であり、並列pn層に比べ低抵抗層であることがよい。
また、並列pn層がキャリアライフタイムが異なる少なくとも二つの領域からなるものとする。望ましくは、素子活性部の外側にライフタイムの短い領域を配置するものとする。
【0019】
ライフタイムが、少なくとも二種類以上になるように制御された領域を有することにより、耐圧構造部を含むライフタイムの短い領域でのキャリア蓄積量が減少し、耐圧構造部からのキャリア吐き出しによる逆回復電流を低減することができる。このため、MOSFET等に内蔵される内蔵ダイオードの逆回復過程におけるアノード電極付近での電流集中を緩和し、破壊耐量を向上することができる。
【0020】
望ましくは、活性領域の外側の並列pn層のキャリアライフタイムが、活性領域の並列pn層のキャリアライフタイムより短く制御されていることが大事である。
更に活性領域を含む領域に第一のピッチで配置した並列pn層の第一の部分と、活性領域の外側の領域に第一のピッチと同じ、若しくは小さい第二のピッチで配置した並列pn層の第二の部分とを有していることがよい。
【0021】
小さいピッチの部分は、空乏層が広がり易いので蓄積キャリアが分散され電流集中が起きにくくなる。
並列pn層の第二の部分の外側に第一導電型のチャネルストッパ領域を配置すれば、表面の反転を防止するチャネルストッパとなる。
けでなく、
並列pn層の第二の部分の表面が絶縁膜で覆われているものとする。
【0022】
並列pn層の第二の部分は、いわゆる耐圧構造部の部分なので、厚い絶縁膜出覆われていることが多い。
第一導電型のチャネルストッパ領域が、並列pn層の下方に形成されている第一導電型低抵抗層と連続させることにより、チップの側面もすべてドレイン電極13と同電位にすることができるので、これにより素子の絶縁耐圧は安定化し、品質も向上する。
【0023】
【発明の実施の形態】
以下に本発明の実施の形態を説明する。
〔実施例1〕
図3は本発明にかかる実施例1の超接合MOSFETの部分断面図であり、図の左側が耐圧構造部である。但し図の煩雑化を避けるため、並列pn構造20、23は減らしてある。以後も同様である。
【0024】
図3において、図13と同じ機能をもつ部分には同じ記号を付している。図13と重複するが説明する。
11は低抵抗のn+ バッファ層、12は低抵抗のn++ドレイン層、1は第一導電型ドリフト領域、2は第二導電型仕切り領域とからなる並列pn層20である。表面層にはp仕切り領域2に連続してpウェル領域3が形成されている。pウェル領域3の内部にp+ コンタクト領域5及びn+ ソース領域6が形成されている。n+ ソース領域6とnドリフト領域1とに挟まれたpウェル領域3の表面上にはゲート絶縁膜7を介して多結晶シリコンのゲート電極層8が、またn+ ソース領域6とp+ コンタクト領域5の表面に共通に接触するソース電極10が設けられている。n++ドレイン層12の裏面にはドレイン電極13が設けられている。15は表面保護及び安定化のための酸化膜であり、例えば、熱酸化膜と燐シリカガラス(PSG)からなる。ソース電極10は図3のように層間絶縁膜9を介してゲート電極層8の上に延長されることが多い。図示しない部分でゲート電極層8上に金属膜のゲート電極が設けられる。
【0025】
耐圧構造部60の並列pn層23のピッチは、活性部50のものと同じピッチで形成されている。
MOSFETに内蔵されたダイオードの場合、MOSFETのソース電極10がアノード電極に、ドレイン電極13がカソード電極となる。またMOSFETのゲート電極はアノード電極に接続することが多い。
【0026】
nドリフト領域1 とp仕切り領域2との平面的な形状は、例えばともにストライプ状とする。nドリフト領域1とp仕切り領域2との平面的な形状は、他に一方が格子状や網状であり、他方がその中に挟まれた形状でもよい。
本実施例1での耐圧構造は、通常行われるフィールドプレート構造を備えているが、勿論ガードリング構造でもよい。
【0027】
図3において、耐圧構造部60の並列pn層23に隣接して低抵抗のnチャネルストッパ領域14が配置されており、nチャネルストッパ領域14はまた、n+ バッファ層11を介してn++ドレイン層12とつながっている。そして、半導体チップ側面全てがこのnチャネルストッパ領域14で覆われており、その表面に接触して周縁電極16が設けられている。
【0028】
このnチャネルストッパ領域14は、表面の反転を防止するチャネルストッパとなるだけでなく、チップの側面もすべてドレイン電極13と同電位にすることができるので、これにより素子の絶縁耐圧は安定化し、品質も向上する。
但し、nチャネルストッパ領域14が必ずチップの側面でなければならないわけではなく、nチャネルストッパ領域14をはさんで反対側の半導体領域に別の半導体素子や半導体領域を形成することもできる。
【0029】
本実施例ではn++ドレイン層12上にn+ バッファ層11を形成することでMOSFETの内蔵ダイオードの逆回復耐量を向上させることが可能となった。これは次のように説明できる。
内蔵ダイオードに順バイアスが印加されると活性部50および耐圧構造部60にはキャリアが蓄積する。逆回復過程に入ると蓄積していたキャリアが内蔵ダイオードへの逆バイアス印加により掃き出される。
【0030】
このとき活性部は50V程度の逆バイアスで完全に空乏化してしまうが、n+ バッファ層11があることで順バイアス時にn+ バッファ層11に蓄積されたキャリアが電界分布により、活性部50と耐圧構造部60境界近傍の活性部50の並列pn層20のp型仕切り領域2に分散される。
このため、耐圧構造部60からのキャリア掃き出しによる逆回復電流は、活性部50の並列pn層20の端のp仕切り領域2付近に集中することなく、n+ バッファ層11から活性部並列pn層20のp仕切り領域2に分散されて流れる。従ってpウェル領域3の接合付近での電流集中が抑えられ、逆回復耐量が向上する。
【0031】
なお、例えば600VクラスのMOSFETの場合、各部の基準的な寸法および不純物濃度は次のような値を取る。n++ドレイン層12の不純物濃度1×1018cm−3、厚さ5μm、n+ バッファ層11の不純物濃度4×1015cm−3、厚さ30μm、nドリフト領域1およびp仕切り領域2の不純物濃度2.57×1015cm−3、厚さ42μm、幅8μm、耐圧構造部60の並列pn層23の不純物濃度5×1014cm−3である。
【0032】
n+ バッファ層11の不純物濃度は、n++ドレイン層12のそれより低く、並列pn層のそれより高い。なお、n+ バッファ層11は、例えばエピタキシャル成長法により形成できる。
図4は本実施例1のMOSFETのゲートパッド近傍の部分断面図である。
本実施例では、ゲートパッド18の下方にもn+ バッファ層11が設けられている。これにより、内蔵ダイオードの逆回復過程において掃き出されたキャリアがn+ バッファ層11を通じて分散されるため、ゲートパッド18直下の両側に形成されたpウェル領域3への逆回復電流集中を緩和し、逆回復耐量を向上できる。
【0033】
本実施例では、ゲートパッド18直下にpウェル領域3を設けていないが、pウェル領域3を設けてもよい。また、ゲートパッド18直下の並列pn層は、活性部の並列pn層のピッチよりも狭くしたり、正味の不純物濃度を低くなるようにしても良い。
〔実施例2〕
図1は本発明にかかる実施例2のMOSFETの部分断面図であり、図の左側が耐圧構造部である。
【0034】
図3の第一の実施例との違いは、耐圧構造部60の一部の並列pn層23のピッチ(P2)が活性部50のそれ(P1)より小さいピッチで形成されている点である。具体的にはP2をP1の1/2とした。この部分は製造時にマスクの寸法を変えるだけで、他のpn層部分と全く同様にして形成できる。
小さいピッチの部分は、フィールド絶縁膜15上にソース電極10が延びている付近までとした。耐圧構造部60ではピッチが狭いので空乏層が広がり易いので蓄積キャリアが分散され電流集中が起きにくくなる。
【0035】
この場合も実施例1と同様にn+ バッファ層11の不純物濃度は、n++ドレイン層12のそれより低く、並列pn層のそれより高い。そしてn+ バッファ層11の存在により、内蔵ダイオードの蓄積キャリアの吐き出しによる電流が活性部50の並列pn層23のp仕切り領域2に分散され、電流集中が緩和される。
図2(a)、(b)はそれぞれこの時の逆回復時のキャリア電流密度とキャリア密度とのシミュレーション結果を、密度が高い程濃く示した濃淡図でる。
【0036】
図2より、n+ バッファ層11の存在により内蔵ダイオードの蓄積キャリアが分散されていることおよび、キャリアの掃き出しによる電流が活性部50の並列pn層20のp型仕切り領域2に分散され、アノード電極10の接触部(E部)付近への電流集中は、1×10A/cm2 程度であり、電流集中が緩和されていることがわかる。
【0037】
実際に試作した素子は、従来のMOSFETの8倍以上の耐量を示した。
〔実施例3〕
図5は本発明にかかる実施例3のMOSFETの部分断面図であり、図の左側が耐圧構造部である。
図1の実施例2との違いは、耐圧構造部60の並列pn層23のピッチ(P2)が活性部50のpウェル領域3まで全部、活性部50のそれ(P1)より小さいピッチで形成されている点である。
【0038】
これにより、pウェル領域3の端付近で空乏層が広がり易いので蓄積キャリアが分散され電流集中が起きにくくなる。
この場合も実施例2と同様の効果が得られる。
〔実施例4〕
図6は本発明にかかる実施例4のMOSFETの部分断面図であり、図の左側が耐圧構造部である。
【0039】
図5の実施例3との違いは、耐圧構造部60の表面側のみに活性部50のそれ(P1)より小さいピッチ(P2)の並列pn層23が形成されている点である。耐圧構造部60ではピッチが狭いので空乏層が広がり易いので蓄積キャリアが分散され電流集中が起きにくくなる。
この場合も実施例3と同様の効果が得られる。
〔実施例5〕
図7は本発明にかかる実施例5のMOSFETの部分断面図であり、図の左側が耐圧構造部である。
【0040】
耐圧横造部60の並列pn層23の接合が波うっている場合である。例えば、p型不純物の埋め込み拡散とエピタキシャル成長、熱処理を繰り返すなど、並列pn層23の製造方法によってはpn層23の接合がこのようになることがある。
この場合も、実施例1と同様の効果が得られる。
〔実施例6〕
図8は本発明にかかる実施例6のMOSFETの部分断面図であり、図の左側が耐圧構造部である。
【0041】
耐圧構造部60の並列pn層23のp仕切り領域22が深さ方向に連続していない場合である。耐圧構造部60の並列pn層23のnドリフト領域21、p仕切り領域22については、一定電圧で空乏化するという条件の下にさまざまな不純物濃度、形状の組み合わせを取りうるので、このようなケースも考えられる。
〔実施例7〕
図9は本発明にかかる実施例7のMOSFETの部分断面図であり、図の左側が耐圧構造部である。
【0042】
実施例3との違いはn+ バッファ層11がない点である。このためこれまでの例のようなn+ バッファ層11を通じての内蔵ダイオードの逆回復電流の分散は起きない。
しかし、本実施例では、耐圧構造部60の並列pn層23のピッチ(P2)が活性部50の並列pn層20のピッチ(P1)より狭いため、耐圧構造部60での並列pn層23は活性部50の並列pn層20に対し正味の不純物濃度が低いことになる。
【0043】
このため、活性部50と耐圧構造部60との境界部の並列pn層の電界が緩和され、電流集中の緩和により逆回復耐量が向上する。
図10(a)、(b)はそれぞれこの時の逆回復時のキャリア電流密度とキャリア密度とのシミュレーション結果を、密度が高い程濃く示した濃淡図でる。
図10より、内蔵ダイオードの蓄積キャリアは広い範囲に分散されていることおよび、キャリアの掃き出しによるアノード電極付近(E部)への電流集中が緩和されていることがわかる。電流集中は、2×10A/cm2 程度であったので、電流集中が緩和されていることがわかる。
【0044】
実際に試作した素子は、従来のMOSFETの5倍以上の耐量を示した。
〔実施例8〕
図11は本発明にかかる実施例8のMOSFETの部分断面図であり、図の左側が耐圧構造部である。
この実施例8のMOSFETでは、耐圧構造部60の並列pn層23内に、ライフタイムが短く制御されたライフタイム調整領域24が設けられている点が特徴であり、ハッチングで示されている。
【0045】
このライフタイムが短い調整領域24は、耐圧構造部60の並列pn層23と活性部50の最外周部のpウェル領域3との接合領域及び、活性部50の最外周部のpウェル領域3とアノード電極10とが接する領域を含む領域に、形成されている。
内蔵ダイオードの逆回復電流が集中するのは、図14に示したように、活性部50の最外周部のpウェル領域3と隣接する耐圧構造部60の並列pn層23のp仕切り領域22であった。
【0046】
従って、この領域をライフタイムの短い領域とすれば、逆回復時に耐圧構造部から吐き出されるキャリアは、そのライフタイムの短い領域中で再結合し、電流集中が緩和され逆回復耐量が向上する。
このようなライフタイムの短い領域は、電子線照射、ヘリウムイオン照射やプロトン照射のような粒子線を利用した結晶欠陥導入法を用いることで、容易に形成できる。本実施例ではn++ドレイン層12側から、電子線を加速電圧4.8MeV、約160キログレイ(kgry)照射した。条件により100〜500kgryの範囲で調節すると良い。
【0047】
すなわち、ヘリウムイオンやプロトンの阻止能力のある材料(例えば、アルミニウム金属、厚いレジスト膜)を用いて、ライフタイムを短くしたい部分に窓が開けられた構造のマスクを作製する。そして、このマスク上部に対して垂直な方向から粒子線を照射する。
本実施例のように並列pn層の深さ全体にライフタイムの短い領域を形成する場合は、照射探さを並列pn層の厚さよりも深い部分にして、ヘリウムイオンあるいはプロトンを通過させても良いし、照射深さを変えて数回に分けて照射を分けて行うことにより結晶欠陥を導入しても良い。
【0048】
実際に試作した素子は、従来のMOSFETの8倍以上の逆回復耐量を示した。
なお、このようなライフタイムを短く制御した領域24は、活性領域50を含まず耐圧構造部60のみであるため、順電圧(オン電圧)の上昇はない。
〔実施例9〕
図12は本発明にかかる実施例9のMOSFETの部分断面図であり、図の左側が耐圧構造部である。
【0049】
実施例8では耐圧構造部60の一部にライフタイムの短い領域24を形成したが、図12のように耐圧構造部60全体にわたってライフタイムの短い領域24にしてもよい。
また以上の実施例の方法を組み合わせることにより、複合効果が得られ、逆回復耐量を向上できることはもちろんである。
【0050】
なお、本実施例はMOSFETの内蔵ダイオードで記載されているが、フリーホィールダイオード、ショットキーダイオード等でも同様な効果が得られる。
【0051】
【発明の効果】
以上説明したように本発明によれば、第一と第二の主面間に第一の電極と接する第一導電型低抵抗層と、第一導電型ドリフト領域と第二導電型仕切り領域とを交互に配置した並列pn層と、並列pn層の第一の主面側の表面層に第二導電型領域を含む活性領域が選択的に形成され、その第二導電型領域に第二の電極が接している半導体素子において、第一導電型低抵抗層と並列pn層との間に、第一導電型バッファ層を設け、或いは、活性領域の外側の領域にピッチの異なる並列pn層の第二の部分を設け、若しくは、活性領域の外側の並列pn層のキャリアライフタイムを、活性領域の並列pn層のキャリアライフタイムより短くする等の手段で、MOSFET等に内蔵されるダイオードの逆回復過程におけるアノード電極付近での電流集中を緩和し、破壊耐量を向上することができる。
【0052】
いずれも従来の技術の応用で実行可能であり、かつ破壊耐量が6倍以上と効果も大きいことが実証された非常に有効な発明である。
【図面の簡単な説明】
【図1】本発明実施例2のMOSFETの模式的部分断面図
【図2】(a)、(b)は実施例2のMOSFETにおける内蔵ダイオードの逆回復過程におけるキャリア電流密度、キャリア密度のシミュレーション結果を濃淡で表した図
【図3】本発明実施例1のMOSFETの模式的部分断面図
【図4】実施例1のMOSFETのゲートパッド部の部分断面図
【図5】本発明実施例3のMOSFETの模式的部分断面図
【図6】本発明実施例4のMOSFETの模式的部分断面図
【図7】本発明実施例5のMOSFETの模式的部分断面図
【図8】本発明実施例6のMOSFETの模式的部分断面図
【図9】本発明実施例7のMOSFETの模式的部分断面図
【図10】(a)、(b)は実施例7のMOSFETにおける内蔵ダイオードの逆回復過程におけるキャリア電流密度、キャリア密度のシミュレーション結果を濃淡で表した図
【図11】本発明実施例8のMOSFETの模式的部分断面図
【図12】本発明実施例9のMOSFETの模式的部分断面図
【図13】従来のMOSFETのMOSFETの部分断面図
【図14】(a)、(b)は従来のMOSFETにおける内蔵ダイオードの逆回復過程におけるキャリア電流密度、キャリア密度のシミュレーション結果を濃淡で表した図
【図15】従来のMOSFETのゲートパッド部部分断面図
【符号の説明】
1 nドリフト領域
2 p仕切り領域
3 pウェル領域
4 表面nドリフト領域
5 p+ コンタクト領域
6 n+ ソース領域
7 ゲート絶縁膜
8 ゲート電極層
9 層間絶縁膜
10 ソース電極、内蔵ダイオードのアノード電極
11 n+ バッファ層
12 n++ドレイン層
13 ドレイン電極、内蔵ダイオードのカソード電極
14 nチャネルストッパ領域
15 フィールド絶縁膜
16 周縁電極
17 絶縁膜
18 ゲートパッド
20 並列pn層(活性部)
21 nドリフト領域
22 p仕切り領域
23 並列pn層(耐圧構造部)
24 ライフタイム制御領域
50 活性部
60 耐圧構造部[0001]
TECHNICAL FIELD OF THE INVENTION
BACKGROUND OF THE
[0002]
[Prior art]
Generally, a diode is equivalently provided between the source and the drain of the MOSFET, and one of the diodes, for example, an anode electrode is formed only on an active portion of one main surface where current control is performed. However, since the other cathode electrode is formed on the entire main surface of the active portion and the breakdown voltage structure portion, when a forward bias is applied to the built-in diode, accumulated carriers also exist in the breakdown voltage structure portion.
[0003]
In the process of transitioning the diode from the forward bias state to the reverse bias state, the diode goes through a reverse recovery process. This is a phenomenon in which a current flows in the reverse direction for a short time until the accumulated carriers disappear even if the reverse bias is applied because carriers are accumulated in the drift region when the built-in diode is in the forward bias state.
During this reverse recovery process, reverse recovery destruction may occur. Reverse recovery breakdown generally occurs at the boundary between the active portion and the breakdown voltage structure, and the cause of the breakdown is thermal breakdown due to electric field concentration and current concentration occurring at the boundary.
[0004]
The electric field concentration is caused by a cylindrical or spherical pn junction formed at the end of the anode region, and the current concentration is caused by carriers existing in the breakdown voltage structure flowing toward the anode electrode during reverse recovery. Is the cause.
[0005]
[Problems to be solved by the invention]
The problem of the reverse recovery process of the built-in diode of the MOSFET is serious in a semiconductor device having a parallel pn layer in which n-type regions and p-type regions are alternately arranged. In particular, in a semiconductor device having a parallel pn layer in which an n-type region and a p-type region are alternately arranged in a breakdown voltage structure portion as disclosed in Japanese Patent Application Laid-Open No. 2001-298190, a very serious problem occurs.
[0006]
Hereinafter, a layer or a region bearing n or p means a layer or a region having electrons and holes as majority carriers, respectively. Also + Has a relatively high impurity concentration, − Means a region having a relatively low impurity concentration.
FIG. 13 is a partial cross-sectional view showing an
[0007]
In the
[0008]
Above n
[0009]
Also in the pressure-
[0010]
For example, in the case of a MOSFET of the 600 V class, the standard size and impurity concentration of each part take the following values. n ++ The impurity concentration of the
[0011]
In the
In the case of the conventional MOSFET structure as shown in FIG. 13, the parallel
[0012]
On the other hand, the sweeping out of the carriers in the
[0013]
FIGS. 14 (a) and 14 (b) are gray scale diagrams each showing a simulation result of the carrier current density and the carrier density at the time of the reverse recovery at this time, where the higher the density, the higher the density. The density at the time when the reverse recovery current is maximum is shown.
As shown in FIG. 14, a large amount of carriers remain in the
[0014]
A similar problem occurs near the gate pad. FIG. 15 is a partial sectional view showing the vicinity of a
A diode is also built in the
[0015]
In view of such a problem, an object of the present invention is to provide a semiconductor device in a MOSFET or the like having a parallel pn structure, in which current concentration from a built-in diode is prevented and reverse withstand capability is improved.
[0016]
[Means for Solving the Problems]
In order to solve the above problems, the semiconductor element of the present invention has first and second main surfaces, first and second electrodes provided on the first and second main surfaces, respectively, and first and second electrodes. A first conductivity type low resistance layer in contact with the first electrode between the main surfaces, and a parallel pn layer in which first conductivity type drift regions and second conductivity type partition regions are alternately arranged; In a semiconductor element in which an active region including a high-concentration second conductivity type region is selectively formed in the surface layer on the first main surface side and the second electrode is in contact with the high-concentration second conductivity type region Having a first conductivity type buffer layer between the first conductivity type low resistance layer and the parallel pn layer, wherein the first conductivity type buffer layer is formed over an outside including at least a part of the active region. It is assumed that
[0017]
In this case, carriers accumulated in the first conductivity type buffer layer at the time of forward bias of the built-in diode are supplied to the second conductivity type partition region of the parallel pn layer of the active part by electric field distribution. Since carriers are present in the second conductivity type partition region of the parallel pn layer, the reverse recovery current due to carrier discharge from the breakdown voltage structure is not concentrated near the junction between the parallel pn layer and the second conductivity type well region. It flows through the one conductivity type buffer layer and the second conductivity type partition region of the active portion parallel pn layer. For this reason, current concentration near the anode electrode in the reverse recovery process of the diode built in the MOSFET or the like can be reduced, and the breakdown strength can be improved.
[0018]
Therefore, the first conductivity type buffer layer is preferably a higher resistance layer than the first conductivity type low resistance layer, and a lower resistance layer than the parallel pn layer.
It is assumed that the parallel pn layer includes at least two regions having different carrier lifetimes. Desirably, an area with a short lifetime is arranged outside the element active portion.
[0019]
By having regions where the lifetime is controlled to be at least two types or more, the amount of accumulated carriers in the region with a short lifetime including the breakdown voltage structure is reduced, and the reverse recovery is caused by the discharge of carriers from the breakdown voltage structure. The current can be reduced. For this reason, current concentration near the anode electrode in the reverse recovery process of the built-in diode built in the MOSFET or the like can be reduced, and the breakdown strength can be improved.
[0020]
Desirably, it is important that the carrier lifetime of the parallel pn layer outside the active region is controlled to be shorter than the carrier lifetime of the parallel pn layer in the active region.
Furthermore, a first portion of the parallel pn layer arranged at a first pitch in a region including the active region, and a parallel pn layer arranged at a second pitch equal to or smaller than the first pitch in a region outside the active region And the second part of the above.
[0021]
Since the depletion layer easily spreads in the small pitch portion, the accumulated carriers are dispersed, and current concentration hardly occurs.
If a channel stopper region of the first conductivity type is arranged outside the second portion of the parallel pn layer, it becomes a channel stopper for preventing surface inversion.
Not just
It is assumed that the surface of the second portion of the parallel pn layer is covered with an insulating film.
[0022]
Since the second part of the parallel pn layer is a part of a so-called breakdown voltage structure, it is often covered with a thick insulating film.
Since the channel stopper region of the first conductivity type is continuous with the low resistance layer of the first conductivity type formed below the parallel pn layer, all the side surfaces of the chip can have the same potential as the
[0023]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described.
[Example 1]
FIG. 3 is a partial cross-sectional view of the super-junction MOSFET according to the first embodiment of the present invention. However, the
[0024]
In FIG. 3, parts having the same functions as those in FIG. The description is the same as in FIG.
11 is a low resistance n + The
[0025]
The pitch of the parallel pn layers 23 of the breakdown
In the case of a diode built in a MOSFET, the
[0026]
The planar shapes of the
The withstand voltage structure in the first embodiment has a field plate structure which is usually performed, but may of course have a guard ring structure.
[0027]
In FIG. 3, a low-resistance n-
[0028]
The n-
However, the n-
[0029]
In this embodiment, n ++ N on the
When a forward bias is applied to the built-in diode, carriers are accumulated in the
[0030]
At this time, the active portion is completely depleted by a reverse bias of about 50 V. + Due to the presence of the
For this reason, the reverse recovery current due to the carrier sweeping out of the breakdown
[0031]
In the case of a MOSFET of, for example, a 600 V class, the standard size and impurity concentration of each part take the following values. n ++ The impurity concentration of the
[0032]
n + The impurity concentration of the
FIG. 4 is a partial cross-sectional view near the gate pad of the MOSFET of the first embodiment.
In the present embodiment, n is also provided below the
[0033]
In this embodiment, the p-
[Example 2]
FIG. 1 is a partial cross-sectional view of a MOSFET according to a second embodiment of the present invention.
[0034]
The difference from the first embodiment shown in FIG. 3 is that the pitch (P2) of a part of the parallel pn layers 23 of the breakdown
The portion having the small pitch was set to the vicinity where the
[0035]
In this case, n is the same as in the first embodiment. + The impurity concentration of the
FIGS. 2A and 2B are gray scale diagrams each showing a simulation result of the carrier current density and the carrier density at the time of reverse recovery at this time, where the higher the density, the higher the density.
[0036]
From FIG. 2, n + The presence of the
[0037]
The actually fabricated device exhibited a withstand capability of at least eight times that of the conventional MOSFET.
[Example 3]
FIG. 5 is a partial cross-sectional view of a MOSFET according to a third embodiment of the present invention.
The difference from the second embodiment shown in FIG. 1 is that the pitch (P2) of the parallel pn layers 23 of the breakdown
[0038]
As a result, the depletion layer is likely to spread near the end of the p-
In this case, the same effect as in the second embodiment can be obtained.
[Example 4]
FIG. 6 is a partial cross-sectional view of a MOSFET according to a fourth embodiment of the present invention.
[0039]
The difference from the third embodiment of FIG. 5 is that the parallel pn layers 23 having a pitch (P2) smaller than that of the active portion 50 (P1) are formed only on the surface side of the breakdown
In this case, the same effect as in the third embodiment can be obtained.
[Example 5]
FIG. 7 is a partial cross-sectional view of a MOSFET according to a fifth embodiment of the present invention.
[0040]
This is a case where the junction of the parallel pn layers 23 of the withstand voltage
In this case, the same effect as in the first embodiment can be obtained.
[Example 6]
FIG. 8 is a partial cross-sectional view of a MOSFET according to a sixth embodiment of the present invention.
[0041]
This is a case where the
[Example 7]
FIG. 9 is a partial cross-sectional view of a MOSFET according to a seventh embodiment of the present invention.
[0042]
The difference from the third embodiment is n + The point is that there is no
However, in this embodiment, since the pitch (P2) of the parallel pn layers 23 of the breakdown
[0043]
For this reason, the electric field of the parallel pn layer at the boundary between the
FIGS. 10A and 10B are gray scale diagrams respectively showing the simulation results of the carrier current density and the carrier density at the time of the reverse recovery at this time, where the higher the density, the higher the density.
From FIG. 10, it can be seen that the accumulated carriers of the built-in diode are dispersed over a wide range, and that the current concentration near the anode electrode (E part) due to the sweeping out of the carriers is reduced. Current concentration is 2 × 10 A / cm 2 This indicates that the current concentration is reduced.
[0044]
The actually manufactured device exhibited a tolerance of five times or more that of the conventional MOSFET.
Example 8
FIG. 11 is a partial cross-sectional view of a MOSFET according to an eighth embodiment of the present invention.
The MOSFET of the eighth embodiment is characterized in that a
[0045]
The
As shown in FIG. 14, the reverse recovery current of the built-in diode concentrates in the
[0046]
Therefore, if this region is a region having a short life time, carriers discharged from the breakdown voltage structure during reverse recovery are recombined in the region having a short life time, current concentration is reduced, and the reverse recovery withstand capability is improved.
Such a region having a short lifetime can be easily formed by using a crystal defect introduction method using a particle beam such as electron beam irradiation, helium ion irradiation, or proton irradiation. In this embodiment, n ++ An electron beam was irradiated at an acceleration voltage of 4.8 MeV and about 160 kilogray (kgry) from the
[0047]
That is, a mask having a structure in which a window is opened in a portion where the lifetime is desired to be shortened is manufactured using a material capable of blocking helium ions and protons (for example, aluminum metal and a thick resist film). Then, the upper part of the mask is irradiated with a particle beam from a direction perpendicular to the mask.
In the case where a region having a short lifetime is formed over the entire depth of the parallel pn layer as in this embodiment, the irradiation search may be set to a portion deeper than the thickness of the parallel pn layer to allow helium ions or protons to pass. Alternatively, a crystal defect may be introduced by changing the irradiation depth and performing irradiation several times separately.
[0048]
The actually fabricated device exhibited a reverse recovery withstand capability of at least eight times that of the conventional MOSFET.
Since the
[Example 9]
FIG. 12 is a partial cross-sectional view of a MOSFET according to a ninth embodiment of the present invention.
[0049]
In the eighth embodiment, the
In addition, by combining the methods of the above embodiments, a combined effect can be obtained, and the reverse recovery resistance can be improved.
[0050]
Although the present embodiment is described with a built-in MOSFET diode, a similar effect can be obtained with a free wheel diode, a Schottky diode or the like.
[0051]
【The invention's effect】
As described above, according to the present invention, the first conductivity type low resistance layer in contact with the first electrode between the first and second main surfaces, the first conductivity type drift region and the second conductivity type partition region, And an active region including a second conductivity type region is selectively formed in a surface layer on the first main surface side of the parallel pn layer, and a second conductivity type region is formed in the second pn layer. In the semiconductor element with which the electrodes are in contact, a first conductivity type buffer layer is provided between the first conductivity type low resistance layer and the parallel pn layer, or a parallel pn layer having a different pitch is provided in a region outside the active region. By providing a second portion or making the carrier lifetime of the parallel pn layer outside the active region shorter than the carrier lifetime of the parallel pn layer outside the active region, the reverse of the diode built in the MOSFET or the like is performed. Current collection near the anode electrode during the recovery process Relaxed, it is possible to improve the breakdown resistance.
[0052]
All of these are very effective inventions that have been demonstrated to be feasible by application of the conventional technology, and to have a large breakdown strength of 6 times or more and a large effect.
[Brief description of the drawings]
FIG. 1 is a schematic partial cross-sectional view of a MOSFET according to a second embodiment of the present invention.
FIGS. 2 (a) and 2 (b) are graphs showing the results of simulation of carrier current density and carrier density in the reverse recovery process of a built-in diode in the MOSFET of Example 2 by shading;
FIG. 3 is a schematic partial cross-sectional view of the MOSFET according to the first embodiment of the present invention.
FIG. 4 is a partial cross-sectional view of a gate pad portion of the MOSFET according to the first embodiment.
FIG. 5 is a schematic partial sectional view of a MOSFET according to a third embodiment of the present invention.
FIG. 6 is a schematic partial sectional view of a MOSFET according to a fourth embodiment of the present invention.
FIG. 7 is a schematic partial sectional view of a MOSFET according to a fifth embodiment of the present invention.
FIG. 8 is a schematic partial sectional view of a MOSFET according to a sixth embodiment of the present invention.
FIG. 9 is a schematic partial sectional view of a MOSFET according to a seventh embodiment of the present invention.
FIGS. 10A and 10B are graphs showing the results of simulation of carrier current density and carrier density in the reverse recovery process of the built-in diode in the MOSFET of Example 7 by shading;
FIG. 11 is a schematic partial sectional view of a MOSFET according to an eighth embodiment of the present invention.
FIG. 12 is a schematic partial sectional view of a MOSFET according to a ninth embodiment of the present invention.
FIG. 13 is a partial cross-sectional view of a conventional MOSFET.
14 (a) and 14 (b) are graphs showing the results of simulation of carrier current density and carrier density in the process of reverse recovery of a built-in diode in a conventional MOSFET by shading
FIG. 15 is a partial cross-sectional view of a gate pad portion of a conventional MOSFET.
[Explanation of symbols]
1 n drift region
2p partition area
3 p-well region
4 Surface n drift region
5 p + Contact area
6 n + Source area
7 Gate insulating film
8 Gate electrode layer
9 Interlayer insulation film
10 Source electrode, anode electrode of built-in diode
11 n + Buffer layer
12 n ++ Drain layer
13 Drain electrode, cathode electrode of built-in diode
14 n-channel stopper region
15 Field insulation film
16 Peripheral electrode
17 Insulating film
18 Gate pad
20 Parallel pn layer (active part)
21 n drift region
22p partition area
23 Parallel pn layer (withstand voltage structure)
24 Lifetime control area
50 Active part
60 pressure resistant structure
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