JP2007220814A - Semiconductor device - Google Patents
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Abstract
Description
本発明は半導体装置に係り、特にＭＯＳ型素子と静電耐量を向上した保護素子を同一チップに集積化した半導体装置に関する。 The present invention relates to a semiconductor device, and more particularly to a semiconductor device in which a MOS type element and a protection element with improved electrostatic resistance are integrated on the same chip.
図４に従来の半導体装置を示す。図４（Ａ）は平面図、図４（Ｂ）は図４（Ａ）のｂ−ｂ線断面図、図５は等価回路図である。 FIG. 4 shows a conventional semiconductor device. 4A is a plan view, FIG. 4B is a cross-sectional view taken along the line bb of FIG. 4A, and FIG. 5 is an equivalent circuit diagram.
図４のごとく保護素子３２は、ＭＯＳＦＥＴ３６と同一チップ上に集積化されている。動作領域３５はＭＯＳＦＥＴ３６が配置され、ＭＯＳＦＥＴ３６のゲート電極はゲート連結電極３４により動作領域３５外に引き出され、ゲートパッド電極３１と接続する。 As shown in FIG. 4, the protection element 32 is integrated on the same chip as the MOSFET 36. The operating region 35 is provided with a MOSFET 36, and the gate electrode of the MOSFET 36 is drawn out of the operating region 35 by the gate connection electrode 34 and connected to the gate pad electrode 31.
保護素子はゲートパッド電極３１下方の基板（ｎ−型エピタキシャル層）４０上にフィールド酸化膜２５を介して配置され、ｐｎ接合ダイオードを複数接続した双方向の保護ダイオード３２である。保護ダイオード３２は同心円の環状に低濃度領域（ｐ型領域）４５と高濃度領域（ｎ＋型領域）４６が配置され、最外周のｎ＋型領域４６が絶縁膜５０に設けたコンタクトホールを介してＭＯＳＦＥＴ３６のソース電極３７に接続し、最内周（中央）のｎ＋型領域４６がゲートパッド電極３１に接続する。抵抗体３３はポリシリコンで形成され、一端がゲートパッド電極３１に接続し、他端がゲート連結電極３４に接続されている。 The protection element is a bidirectional protection diode 32 which is arranged on the substrate (n− type epitaxial layer) 40 below the gate pad electrode 31 via the field oxide film 25 and which has a plurality of pn junction diodes connected thereto. In the protective diode 32, a low concentration region (p-type region) 45 and a high concentration region (n + type region) 46 are arranged in a concentric ring shape, and the outermost n + type region 46 is formed through a contact hole provided in the insulating film 50. Connected to the source electrode 37 of the MOSFET 36, the innermost (center) n + -type region 46 is connected to the gate pad electrode 31. The resistor 33 is formed of polysilicon, and one end is connected to the gate pad electrode 31 and the other end is connected to the gate connection electrode 34.
つまり、図５のごとく保護ダイオード３２は、ＭＯＳＦＥＴ３６のゲート端子Ｇ−ソース端子Ｓ間に接続されており、また抵抗体３３もゲート端子Ｇに接続している（例えば特許文献１参照。）。
ＭＯＳＦＥＴでは薄いゲート酸化膜を静電破壊から保護するため、ゲート電極とソース電極間に保護ダイオードが接続される。１つのｐｎ接合ダイオードは所定のツェナー電圧を有するので、これらのｐｎ接合ダイオードを複数直列接続することで保護ダイオード３２は所定の耐圧を確保している。 In the MOSFET, a protective diode is connected between the gate electrode and the source electrode in order to protect the thin gate oxide film from electrostatic breakdown. Since one pn junction diode has a predetermined Zener voltage, the protection diode 32 has a predetermined breakdown voltage by connecting a plurality of these pn junction diodes in series.
また上記のＭＯＳＦＥＴでは保護ダイオード３２に加えて、ゲート電極に高い抵抗値を有する抵抗体３３が接続される。これにより、ゲート端子Ｇ−ソース端子Ｓ間に係る静電気を減衰させることができ、脆弱なゲート酸化膜を静電破壊から防止している。 In the MOSFET, in addition to the protection diode 32, a resistor 33 having a high resistance value is connected to the gate electrode. As a result, static electricity between the gate terminal G and the source terminal S can be attenuated, and a fragile gate oxide film is prevented from electrostatic breakdown.
静電気を減衰するためには抵抗体３３は、狭く長いパターンのポリシリコンをチップ内に引き回すように配置する必要性があり、抵抗体３３を配置する為の面積を確保しなければならず、チップの小型化制約・動作有効面積の減少という課題を持っていた。 In order to attenuate static electricity, it is necessary to arrange the resistor 33 so that a narrow and long pattern of polysilicon is drawn around the chip, and an area for arranging the resistor 33 must be secured. There was a problem of miniaturization restriction and reduction of effective operation area.
本発明はかかる課題に鑑みてなされ、半導体基板上にＭＯＳ型素子と保護素子を集積化した半導体装置において、前記保護素子は、一導電型の高濃度領域および逆導電型の低濃度領域からなるｐｎ接合ダイオードと抵抗層とを直列に接続してなり、一端の前記抵抗層を前記ＭＯＳ型素子のゲート端子に接続し、多端を前記ＭＯＳ型素子のソース端子に接続したことにより解決するものである。 The present invention has been made in view of such a problem, and in a semiconductor device in which a MOS element and a protection element are integrated on a semiconductor substrate, the protection element includes a high conductivity region of one conductivity type and a low concentration region of a reverse conductivity type. The problem is solved by connecting a pn junction diode and a resistance layer in series, connecting the resistance layer at one end to the gate terminal of the MOS type element, and connecting the multi-end to the source terminal of the MOS type element. is there.
本発明に依れば、第１に、保護ダイオードのみで静電破壊からの保護を行う場合と比較して、静電ストレスを緩和させる抵抗層を内蔵する為、静電破壊耐量を向上させることができる。 According to the present invention, first, compared to the case where protection from electrostatic breakdown is performed only with a protective diode, a resistance layer for reducing electrostatic stress is incorporated, so that electrostatic breakdown resistance can be improved. Can do.
第２に、抵抗層は保護ダイオードのｐｎ接合のパターンを変更するのみで形成できる。したがって、特別な工程を付加することなく、従来の保護ダイオードのみの場合と比較して静電破壊耐量を向上させることができる。 Second, the resistance layer can be formed only by changing the pattern of the pn junction of the protection diode. Therefore, the electrostatic breakdown resistance can be improved without adding a special process as compared with the conventional protection diode alone.
第３に、抵抗体を配置するための面積が不要となる。抵抗層は、保護ダイオードの中心部に内蔵される。つまり、ゲートパッド電極の形成領域内に抵抗層を配置できる。したがって、保護ダイオードに加えて抵抗体を配置する場合と比較して、チップの小型化あるいは動作面積の拡大に寄与できる。 Third, an area for arranging the resistor is not necessary. The resistance layer is built in the central portion of the protection diode. That is, the resistance layer can be disposed in the formation region of the gate pad electrode. Therefore, compared with the case where a resistor is provided in addition to the protective diode, it is possible to contribute to downsizing of the chip or expansion of the operation area.
本発明の実施の形態を図１から図３を参照して説明する。ここでは、ＭＯＳ型素子としてｎチャネル型ＭＯＳＦＥＴを例に示す。 An embodiment of the present invention will be described with reference to FIGS. Here, an n-channel MOSFET is shown as an example of the MOS element.
図１は本実施形態の半導体装置を示す図である。図１（Ａ）はチップの平面図であり、図１（Ｂ）は、図１（Ａ）のａ−ａ線断面図である。 FIG. 1 is a view showing a semiconductor device of this embodiment. 1A is a plan view of the chip, and FIG. 1B is a cross-sectional view taken along the line aa in FIG.
図１（Ａ）のごとく、半導体装置は、保護素子２とＭＯＳＦＥＴ６とを同一チップ上に集積化したものである。ＭＯＳＦＥＴ６は、例えばトレンチ構造のｎチャネル方ＭＯＳＦＥＴであり、保護素子２はポリシリコンに一導電型の高濃度領域２２および逆導電型の低濃度領域２３を選択的に形成した双方向の保護ダイオード２である。 As shown in FIG. 1A, the semiconductor device has a protective element 2 and a MOSFET 6 integrated on the same chip. The MOSFET 6 is, for example, an n-channel MOSFET having a trench structure, and the protection element 2 is a bidirectional protection diode 2 in which a one-conductivity type high-concentration region 22 and a reverse-conductivity type low-concentration region 23 are selectively formed in polysilicon. It is.
一点鎖線で示す動作領域５にはＭＯＳＦＥＴ６が構成されている。動作領域５上には、ＭＯＳＦＥＴ６のソース領域に接続するソース電極７が設けられる。 A MOSFET 6 is configured in the operation region 5 indicated by a one-dot chain line. A source electrode 7 connected to the source region of the MOSFET 6 is provided on the operation region 5.
ゲートパッド電極１は動作領域５外の例えばチップコーナー部に配置される。ゲートパッド電極１はソース電極と同一金属層により構成され、ポリシリコン層などによるゲート配線４によりＭＯＳＦＥＴ６のゲート電極と接続される。保護ダイオード２は、破線のごとくゲートパッド電極１下方に設けられる。 The gate pad electrode 1 is disposed, for example, at a chip corner portion outside the operation region 5. The gate pad electrode 1 is composed of the same metal layer as the source electrode, and is connected to the gate electrode of the MOSFET 6 by a gate wiring 4 made of a polysilicon layer or the like. The protection diode 2 is provided below the gate pad electrode 1 as indicated by a broken line.
保護ダイオード２は、ｎ型の高濃度領域（以下ｎ＋型領域）２２およびｐ型の低濃度領域（以下ｐ型領域）２３からなるｐｎ接合ダイオード２’と、抵抗層２１を有し、これらを直列に接続したものである。 The protective diode 2 has a pn junction diode 2 ′ composed of an n-type high concentration region (hereinafter referred to as n + type region) 22 and a p-type low concentration region (hereinafter referred to as p-type region) 23, and a resistance layer 21. They are connected in series.
すなわち保護ダイオード２は、ポリシリコン層に不純物を拡散し、ハッチングで示す円形の抵抗層２１を中心としてｎ＋型領域２２およびｐ型領域２３よりなるｐｎ接合ダイオード２‘を同心円の環状に配置する。ｐｎ接合は、耐圧に応じて１つまたは複数設けられる。尚、ｐｎ接合は環状に設けられるが、最外周のｎ＋型領域２２の形状は円形に限らない。 That is, the protective diode 2 diffuses impurities into the polysilicon layer, and arranges a pn junction diode 2 ′ composed of the n + -type region 22 and the p-type region 23 around the circular resistance layer 21 shown by hatching in a concentric circular shape. One or a plurality of pn junctions are provided depending on the breakdown voltage. Although the pn junction is provided in a ring shape, the shape of the outermost n + type region 22 is not limited to a circle.
抵抗層２１は、例えばｐ型領域２３と同程度の低濃度（例えばドーズ量１．５×１０１４ｃｍ−２）のｐ型不純物領域であり、抵抗値は、５０Ω〜１００Ω程度である。 The resistance layer 21 is a p-type impurity region having a low concentration (for example, a dose amount of 1.5 × 10 14 cm −2 ) comparable to that of the p-type region 23, for example, and has a resistance value of about 50Ω to 100Ω.
保護ダイオード２の一端となる抵抗層２１はゲートパッド電極１とコンタクトし、保護ダイオード２の他端となる最外周のｎ＋型領域２２は動作領域５のソース電極と接続する。 The resistance layer 21 serving as one end of the protection diode 2 is in contact with the gate pad electrode 1, and the outermost n + type region 22 serving as the other end of the protection diode 2 is connected to the source electrode of the operation region 5.
抵抗層２１は保護ダイオード２の中心に設けられる。ｐｎ接合は、必要耐圧に応じた数で設けられるため、中心に抵抗層２１を配置することにより、保護ダイオード２が若干大きくなる場合もある。しかしその場合であっても、保護ダイオード２上を覆うゲートパッド電極１の形成領域内に十分収めることができる。したがって、従来（図４）のごとく、ゲートパッド電極３１の形成領域に加えて抵抗体３３の形成領域を確保していた場合と比較して、本実施形態ではゲートパッド電極１の形成領域を確保するのみでよく、チップの小型化、あるいは動作領域の面積の増加に寄与できる。 The resistance layer 21 is provided at the center of the protection diode 2. Since the pn junction is provided in a number corresponding to the required withstand voltage, the protective diode 2 may be slightly enlarged by disposing the resistance layer 21 at the center. However, even in that case, it can be sufficiently accommodated in the formation region of the gate pad electrode 1 covering the protection diode 2. Therefore, as compared with the case where the formation region of the resistor 33 is secured in addition to the formation region of the gate pad electrode 31 as in the prior art (FIG. 4), the formation region of the gate pad electrode 1 is secured in this embodiment. Therefore, it is possible to contribute to the miniaturization of the chip or the increase of the area of the operation region.
図１（Ｂ）のごとく、半導体基板１０は、ｎ＋型の半導体基板１１の上にｎ−型エピタキシャル層１２を積層したものであり、ｎ−型エピタキシャル層１２はドレイン領域となる。その表面にｐ型の不純物をドープしてチャネル層１３を設け、ＭＯＳＦＥＴ６を設ける。本実施形態ではＭＯＳＦＥＴ６が配置されるチャネル層１３の形成領域を動作領域５とする（図１参照）。 As shown in FIG. 1B, the semiconductor substrate 10 is obtained by laminating an n− type epitaxial layer 12 on an n + type semiconductor substrate 11, and the n− type epitaxial layer 12 becomes a drain region. A channel layer 13 is provided by doping p-type impurities on the surface, and a MOSFET 6 is provided. In the present embodiment, a region where the channel layer 13 in which the MOSFET 6 is disposed is formed as an operation region 5 (see FIG. 1).
トレンチ１４は、半導体基板１０をエッチングし、チャネル層１３を貫通してドレイン領域１２まで到達させる。トレンチ１４の内壁はゲート酸化膜１５で被膜され、トレンチ１４内にゲート電極１６が埋設される。ゲート電極１６は不純物が導入されたポリシリコンよりなる。 The trench 14 etches the semiconductor substrate 10 and penetrates the channel layer 13 to reach the drain region 12. The inner wall of the trench 14 is covered with a gate oxide film 15, and a gate electrode 16 is embedded in the trench 14. The gate electrode 16 is made of polysilicon doped with impurities.
トレンチ１４に隣接したチャネル層１３表面にはｎ＋型のソース領域１８が形成され、隣り合う２つのセルのソース領域１８間のチャネル層１３表面にはｐ＋型のボディ領域１９が形成される。ゲート電圧印加時にはチャネル層１３にはソース領域１８からトレンチ１４に沿ってチャネル領域（不図示）が形成される。 An n + type source region 18 is formed on the surface of the channel layer 13 adjacent to the trench 14, and a p + type body region 19 is formed on the surface of the channel layer 13 between the source regions 18 of two adjacent cells. When the gate voltage is applied, a channel region (not shown) is formed in the channel layer 13 from the source region 18 along the trench 14.
ゲート電極１６上は層間絶縁膜２０で覆われ、その上に設けたソース電極７がコンタクトホールＣＨを介してソース領域１８およびボディ領域１９に接続する。 The gate electrode 16 is covered with an interlayer insulating film 20, and the source electrode 7 provided thereon is connected to the source region 18 and the body region 19 through the contact hole CH.
保護ダイオード２は、動作領域５外の基板１０表面に配置される。保護ダイオード２のポリシリコンは、トレンチ１４にポリシリコンを埋設する際に、動作領域５外のｎ−型エピタキシャル層１２上にフィールド酸化膜２５を介して所望のパターンに堆積したものである。保護ダイオード２はｐ型領域２３とｎ＋型領域２２を交互に配置して、複数のｐｎ接合ダイオード２’を直列接続している。このｐｎ接合は、その接合端をポリシリコン側面に露出しないように同心円の環状に配置され、閉ループの形状によりリーク電流を抑制している。 The protection diode 2 is disposed on the surface of the substrate 10 outside the operation area 5. The polysilicon of the protection diode 2 is deposited in a desired pattern via the field oxide film 25 on the n − type epitaxial layer 12 outside the operation region 5 when the polysilicon is buried in the trench 14. In the protection diode 2, p-type regions 23 and n + -type regions 22 are alternately arranged, and a plurality of pn junction diodes 2 'are connected in series. The pn junction is arranged in a concentric ring shape so that the junction end is not exposed to the side surface of the polysilicon, and the leak current is suppressed by the closed loop shape.
そして保護ダイオード２の中心には、低濃度不純物領域である抵抗層２１が配置される。抵抗層２１は、本実施形態ではｐ型領域２３と同程度の不純物濃度を有する。これにより、保護ダイオード２のｐ型領域２３の形成時に同時に抵抗層２１を形成することができる。つまり、保護ダイオード２の不純物注入のパターンを変更するのみで、保護ダイオード２に抵抗層２１を内蔵することができる。 In the center of the protection diode 2, a resistance layer 21 which is a low concentration impurity region is disposed. In this embodiment, the resistance layer 21 has an impurity concentration comparable to that of the p-type region 23. Thereby, the resistance layer 21 can be formed simultaneously with the formation of the p-type region 23 of the protection diode 2. That is, the resistance layer 21 can be incorporated in the protection diode 2 only by changing the impurity implantation pattern of the protection diode 2.
図２は、図１の等価回路図である。保護ダイオード２は、ＭＯＳＦＥＴ６ソース端子Ｓ−ゲート端子Ｇ間に接続され、外部の静電気や動作中の過電圧からゲート酸化膜を保護している。なおダイオードＤIはＭＯＳＦＥＴのドレイン端子Ｄとソース端子Ｓ間に形成される寄生ダイオードである。 FIG. 2 is an equivalent circuit diagram of FIG. The protection diode 2 is connected between the MOSFET 6 source terminal S and the gate terminal G, and protects the gate oxide film from external static electricity and overvoltage during operation. The diode D I is a parasitic diode formed between the drain terminal D and the source terminal S of the MOSFET.
さらに、本実施形態では、保護ダイオード２の一端に抵抗層２１が内蔵されている。したがって、回路では図のごとく保護ダイオード２とゲート端子Ｇ間に抵抗層２１が接続されたこととなり、ｐｎ接合ダイオード２’のみの場合と比較して、静電破壊耐量を向上させることができる。 Furthermore, in this embodiment, the resistance layer 21 is built in one end of the protection diode 2. Therefore, in the circuit, the resistance layer 21 is connected between the protection diode 2 and the gate terminal G as shown in the figure, and the electrostatic breakdown resistance can be improved as compared with the case of using only the pn junction diode 2 '.
そして、抵抗層２１は、ゲートパッド電極１の形成領域に配置することができるので、チップサイズの増大、動作面積の縮小などを回避できる。 And since the resistance layer 21 can be arrange | positioned in the formation area of the gate pad electrode 1, an increase in chip size, a reduction | decrease of an operation area, etc. can be avoided.
また、保護ダイオード２と寄生ダイオードＤIを介してゲート端子Ｇ−ドレイン端子Ｄ間に静電気の電流経路が形成される。従って、ゲート端子Ｇ−ドレイン端子Ｄ間の静電耐量もゲート端子Ｇ−ソース端子Ｓ間の静電耐量と同等に向上させることができる。 Further, the static electricity of the current path is formed between the protective diode 2 with parasitic diode D I through a gate terminal G- drain terminal D. Accordingly, the electrostatic resistance between the gate terminal G and the drain terminal D can be improved to be equivalent to the electrostatic resistance between the gate terminal G and the source terminal S.
図３を参照して上記の保護ダイオード２の製造方法を説明する。図３は図２の保護ダイオード２部分の拡大断面図である。 A manufacturing method of the protection diode 2 will be described with reference to FIG. FIG. 3 is an enlarged cross-sectional view of the protective diode 2 portion of FIG.
ｎ＋型シリコン半導体基板１１の上にｎ−型エピタキシャル層１２を積層した半導体基板１０を準備する。ｎ−型エピタキシャル層１２上に、フィールド酸化膜２５（厚みは６０００Å〜８０００Å程度）を形成し、更にその上にポリシリコン層１７を堆積する。ポリシリコン層１７はゲート電極１６を形成するポリシリコンを所望の形状（例えば円形）にパターニングしたものである。ポリシリコン層１７の厚みは例えば８０００Åである。 A semiconductor substrate 10 in which an n− type epitaxial layer 12 is stacked on an n + type silicon semiconductor substrate 11 is prepared. A field oxide film 25 (having a thickness of about 6000 to 8000 mm) is formed on the n − type epitaxial layer 12, and a polysilicon layer 17 is further deposited thereon. The polysilicon layer 17 is formed by patterning polysilicon forming the gate electrode 16 into a desired shape (for example, a circle). The thickness of the polysilicon layer 17 is, for example, 8000 mm.
ｐ型領域２３および抵抗層２１を形成するため全面に例えばボロン（Ｂ）をドーズ量１．５×１０１４ｃｍ−２、注入エネルギー５０ＫｅＶでイオン注入し、ＣＶＤ酸化膜（不図示）を全面に形成し、熱処理（９００℃のＮ２雰囲気で２５分程度）を行う（図３（Ａ））。 In order to form the p-type region 23 and the resistance layer 21, for example, boron (B) is ion-implanted on the entire surface with a dose amount of 1.5 × 10 14 cm −2 and an implantation energy of 50 KeV, and a CVD oxide film (not shown) is formed on the entire surface. Then, heat treatment is performed (in an N 2 atmosphere at 900 ° C. for about 25 minutes) (FIG. 3A).
その後、レジスト膜で選択的に開口したＣＶＤ酸化膜からなるマスク３０を形成する。その後、全面に、ＰＯＣｌ３（オキシ塩化リン）をデポジションするなどして高濃度（例えばドーズ量１×１０１６ｃｍ−２程度）のｎ型不純物をドープする（図３（Ｂ））。その後、熱処理(９５０℃、１８０分)によりｎ型不純物を拡散してｎ＋型領域２２を選択的に形成する。 Thereafter, a mask 30 made of a CVD oxide film selectively opened with a resist film is formed. Thereafter, n-type impurities with a high concentration (for example, a dose of about 1 × 10 16 cm −2 ) are doped on the entire surface by, for example, depositing POCl 3 (phosphorus oxychloride) (FIG. 3B). Thereafter, n-type impurities are diffused by heat treatment (950 ° C., 180 minutes) to selectively form n + -type regions 22.
表面のＣＶＤ酸化膜からなるマスク３０を除去する。これにより、中央に抵抗値５０Ω〜１００Ω程度の抵抗層２１が形成され、同時にｎ＋型領域２２およびｐ型領域２３よりなるｐｎ接合ダイオード２’が形成される。つまり、中心部に抵抗層２１を有し、抵抗層２１とｐｎ接合ダイオード２’が直列に接続した保護ダイオード２が形成される（図３（Ｃ））。 The mask 30 made of the CVD oxide film on the surface is removed. As a result, a resistance layer 21 having a resistance value of about 50Ω to 100Ω is formed at the center, and at the same time, a pn junction diode 2 ′ including the n + type region 22 and the p type region 23 is formed. That is, the protection diode 2 having the resistance layer 21 in the center and the resistance layer 21 and the pn junction diode 2 'connected in series is formed (FIG. 3C).
その後層間絶縁膜となるＢＰＳＧ膜２０等を保護ダイオード２上に堆積し、保護ダイオード２の中心部と外周部にコンタクト孔を設ける。更に、全面に金属層をスパッタし、ソース電極７およびゲートパッド電極２を所望の形状にパターンニングする。ゲートパッド電極１は、保護ダイオード２の中央の抵抗層２１とコンタクトし、保護ダイオード２の最外周のｎ＋型領域２２はソース電極７とコンタクトする（図３（Ｄ））。 Thereafter, a BPSG film 20 or the like serving as an interlayer insulating film is deposited on the protection diode 2, and contact holes are provided in the central portion and the outer peripheral portion of the protection diode 2. Further, a metal layer is sputtered on the entire surface, and the source electrode 7 and the gate pad electrode 2 are patterned into desired shapes. The gate pad electrode 1 is in contact with the resistance layer 21 at the center of the protection diode 2, and the n + type region 22 at the outermost periphery of the protection diode 2 is in contact with the source electrode 7 (FIG. 3D).
このように、本実施形態によれば、抵抗層２１をｐ型領域２３と同一工程にて形成できる。すなわち抵抗体を別途設けずに、従来の保護ダイオードのパターンを変更するのみで、静電破壊耐量を向上させることができる。 Thus, according to the present embodiment, the resistance layer 21 can be formed in the same process as the p-type region 23. That is, the resistance to electrostatic breakdown can be improved by merely changing the pattern of the conventional protection diode without separately providing a resistor.
尚、本実施形態では抵抗層２１の不純物濃度をｐ型領域２３と同程度としたが、これに限らず、抵抗層２１とｐ型領域２３を別工程で形成してもよい。その場合、ゲートパッド電極１とのコンタクトが十分可能な範囲で不純物濃度を低減でき、抵抗値に応じて適宜選択可能である。 In this embodiment, the impurity concentration of the resistance layer 21 is set to the same level as that of the p-type region 23. However, the present invention is not limited to this, and the resistance layer 21 and the p-type region 23 may be formed in separate steps. In that case, the impurity concentration can be reduced within a range where contact with the gate pad electrode 1 is sufficiently possible, and can be appropriately selected according to the resistance value.
また、本実施形態ではＭＯＳ型素子としてｎチャネル型ＭＯＳＦＥＴを例に説明したが、ｐチャネル型ＭＯＳＦＥＴの場合も同様に実施できる。ｐチャネル型ＭＯＳＦＥＴの場合は、ｎ型不純物により低濃度領域２３および抵抗層２１が形成され、ｐ型不純物により高濃度領域２２が形成される。 In the present embodiment, an n-channel MOSFET has been described as an example of a MOS element. However, a p-channel MOSFET can be similarly implemented. In the case of a p-channel MOSFET, the low concentration region 23 and the resistance layer 21 are formed by n-type impurities, and the high concentration region 22 is formed by p-type impurities.
さらに、ＭＯＳ型素子はＭＯＳＦＥＴに限らず、例えばＩＧＢＴ等他のＭＯＳ型素子でも同様に実施できる。
Furthermore, the MOS type element is not limited to the MOSFET, and other MOS type elements such as IGBTs can be similarly implemented.
１ ゲートパッド電極
２ 保護ダイオード
２’ ｐｎ接合ダイオード
４ ゲート配線
５ 動作領域
６ ＭＯＳＦＥＴ
７ ソース電極
１０ 半導体基板
１１ ｎ＋型半導体基板
１２ ｎ−型エピタキシャル層
１３ チャネル層
１４ トレンチ
１５ ゲート酸化膜
１６ ゲート電極
１８ ソース領域
１９ ボディ領域
２０ 層間絶縁膜（ＢＰＳＧ膜）
２１ 抵抗層
２２ 高濃度領域
２３ 低濃度領域
３０ マスク（ＣＶＤ酸化膜）
３３ 抵抗体
３１ ゲートパッド電極
３２ 保護ダイオード
３４ ゲート連結電極
３５ 動作領域
４５ 低濃度領域
４６ 高濃度領域
DESCRIPTION OF SYMBOLS 1 Gate pad electrode 2 Protection diode 2 'pn junction diode 4 Gate wiring 5 Operation area 6 MOSFET
7 source electrode 10 semiconductor substrate 11 n + type semiconductor substrate 12 n− type epitaxial layer 13 channel layer 14 trench 15 gate oxide film 16 gate electrode 18 source region 19 body region 20 interlayer insulating film (BPSG film)
21 Resistance layer 22 High concentration region 23 Low concentration region 30 Mask (CVD oxide film)
33 Resistor 31 Gate pad electrode 32 Protection diode 34 Gate connection electrode 35 Operation region 45 Low concentration region 46 High concentration region
Claims (4)
前記保護素子は、一導電型の高濃度領域および逆導電型の低濃度領域からなるｐｎ接合ダイオードと抵抗層とを直列に接続してなり、一端の前記抵抗層を前記ＭＯＳ型素子のゲート端子に接続し、多端を前記ＭＯＳ型素子のソース端子に接続したことを特徴とする半導体装置。 In a semiconductor device in which a MOS type element and a protection element are integrated on a semiconductor substrate,
The protection element is formed by connecting a pn junction diode composed of a high concentration region of one conductivity type and a low concentration region of reverse conductivity type and a resistance layer in series, and the resistance layer at one end is connected to the gate terminal of the MOS type element. And a multi-terminal connected to the source terminal of the MOS element.
3. The semiconductor device according to claim 2, wherein the protective element is configured such that the pn junction diode is arranged in a concentric annular shape with the resistance layer as a center.
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