JP5511019B2 - Semiconductor device - Google Patents

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    • H01L29/7806Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a Schottky barrier diode

Description

本発明は、半導体装置に関し、特に、同一の半導体基体にパワートランジスタ及びショットキーバリアダイオード(SBD:Schottky Barrier Diode)素子を有する半導体装置に適用して有効な技術に関するものである。 The present invention relates to a semiconductor device, in particular, the same semiconductor substrate to the power transistor and the Schottky barrier diode: relates (SBD Schottky Barrier Diode) technology effectively applied to a semiconductor device having an element.

電力増幅回路や電源回路等のスイッチング素子に使用される半導体装置として、例えばパワーMISFET(Metal Insulator Semiconductor Field Effect Transistor)と呼ばれるパワートランジスタが知られている。 As semiconductor devices used in switching elements such as power amplifying circuit and a power supply circuit, for example, a power transistor is known called power MISFET (Metal Insulator Semiconductor Field Effect Transistor). パワーMISFETは、微細パターンのMISFETからなる複数のトランジスタセルを並列に接続して大電力を得る構造になっている。 Power MISFET has a structure to obtain a high power by connecting a plurality of transistor cells comprising a MISFET of fine patterns in parallel. このパワーMISFETにおいては縦型や横型と呼ばれるものが知られており、更に縦型においてはトレンチゲート構造と呼ばれるものも知られている。 What is called a vertical type or horizontal type is known, it is also known what is called a trench gate structure in yet vertical in this power MISFET.

ここで、MISFETとは、チャネル形成領域(半導体)とゲート電極との間にゲート絶縁膜(絶縁膜)が介在された絶縁ゲート型電界効果トランジスタのことであり、ゲート絶縁膜が酸化シリコン膜からなるものは、一般的にMOSFET(Metal Oxide Semiconductor Field Effect Transistor)と呼ばれている。 Here, the MISFET, is that of the gate insulating film (an insulating film) is interposed an insulating gate type field effect transistor between the channel formation region (the semiconductor) and a gate electrode, a gate insulating film is a silicon oxide film that is is commonly referred to as MOSFET (Metal Oxide Semiconductor Field Effect Transistor). また、電流が半導体基板の厚さ方向(深さ方向)に流れるものを縦型、電流が半導体基板の表面方向に流れるものを横型と呼んでいる。 Further, current vertical what flows in the thickness direction of the semiconductor substrate (depth direction) is called a lateral what current flows in the surface direction of the semiconductor substrate. また、ソース領域とドレイン領域との間(ゲート電極下)のチャネル形成領域に電子のチャネル(導電通路)ができるものをn型(又はnチャネル導電型)、正孔のチャネルができるものをp型(又はpチャネル導電型)と呼んでいる。 Also, between the source region and the drain region a channel formation region in the electronic channel (conductive path) which can the n-type (under-gate electrode) (or n-channel conductivity type), p those holes of the channel can It is called type (or p-channel conductivity type). また、トレンチゲート構造とは、半導体基体の一主面に設けられた溝の内部にゲート絶縁膜を介在してゲート電極が設けられたゲート構造のことである。 Further, the trench gate structure, is that the gate structure where the gate electrode by interposing a gate insulating film is provided inside the groove provided on one major surface of the semiconductor substrate. トレンチゲート構造のパワーMISFETについては、例えば特開平7−249770号公報に記載されている。 The power MISFET of trench gate structure is described in Japanese Unexamined Patent Publication No. 7-249770.

図19は、パワーMISFETを用いた一般的な同期整流方式のDC/DCコンバータの回路図であり、図20は、図19に示すメインスイッチ用パワーMISFET及び同期整流用パワーMISFETのタイミングチャートである。 Figure 19 is a circuit diagram of a DC / DC converter of a general synchronous rectification scheme using power MISFET, 20 is a timing chart of the power MISFET and the synchronous rectification power MISFET for the main switch 19 . 図19において、Q1はメインスイッチ用パワーMISFET、Q2は同期整流用パワーMISFET、BD1及びBD2はボディダイオード素子、SBDはショットキーバリアダイオード素子である。 In Figure 19, Q1 is a power MISFET for the main switch, Q2 synchronous rectification power MISFET, BD1 and BD2 are body diodes, SBD is a Schottky barrier diode. ボディダイオード素子BD1及びBD2は夫々のパワーMISFETに内蔵され、パワーMISFETに対して並列に接続されている。 Body diode BD1 and BD2 are incorporated in the power MISFET of each are connected in parallel to the power MISFET. ショットキーバリアダイオード素子SBDは同期整流用パワーMISFET−Q2に対して並列に接続されている。 Schottky barrier diode SBD is connected in parallel to synchronous rectification power MISFET-Q2.

図19に示す同期整流方式のDC/DCコンバータでは、Q1,Q2の同時オンによる貫通電流を防ぐため、図20に示すように「Dead time」と呼ばれる期間が設定されており、そのとき電流は図19に示すBのように流れる。 The DC / DC converter of a synchronous rectification type shown in FIG. 19, in order to prevent a through current by Q1, Q2 turned on simultaneously, is set the period called "Dead time" as shown in FIG. 20, then the current flows like B shown in FIG. 19. このときボディダイオードBD2の順方向電圧(VF)より小さいショットキーバリアダイオード素子SBDを同期整流用パワーMISFETQ2に対して並列に接続することで、回路の損失を減らすことができる。 This time by connecting in parallel to the forward voltage (VF) is smaller than the Schottky barrier diode synchronous rectification power the SBD MISFET Q2 body diode BD2, can reduce the loss of the circuit.

このような回路においてはショットキーバリアダイオード素子の使用が不可欠である。 Is essential use of a Schottky barrier diode in this circuit. そこで、パワーMISFETが搭載された半導体チップと、ショットキーバリアダイオード素子が搭載された半導体チップとを一つの封止体で封止した半導体装置が例えば特開平10−150140号公報に開示されている。 Therefore, a semiconductor chip having a power MISFET is mounted, disclosed in the Schottky barrier diode is sealed semiconductor device, for example, JP-A 10-150140 discloses a single sealing body and a semiconductor chip mounted . また、一つの半導体基板にトレンチゲート構造のパワーMISFETとショットキーバリアダイオード素子とを搭載した半導体装置が例えば特開平11−154748号公報に開示されている。 Further, it disclosed in a single semiconductor substrate in a power MISFET and the Schottky barrier diode semiconductor device, for example, JP-A 11-154748 discloses incorporating an element of the trench gate structure.

特開平10−150140号公報 JP 10-150140 discloses 特開平11−154748号公報 JP 11-154748 discloses

パワーMISFETが搭載された半導体チップと、ショットキーバリアダイオード素子が搭載された半導体チップとを一つの封止体で封止した半導体装置では、パワーMISFETとショットキーバリアダイオード素子との電気的な接続をボンディングワイヤで行っているため、寄生インダクタンスが増加し、DC/DCコンバータ等の回路効率が悪化する。 Electrical connection to the semiconductor chip in which the power MISFET is mounted, a semiconductor device encapsulated with a semiconductor chip Schottky barrier diode element is mounted on one of the sealing body includes a power MISFET and the Schottky barrier diode because doing a bonding wire, the parasitic inductance is increased, the circuit efficiency of the DC / DC converter or the like is deteriorated.
一方、一つの半導体基板にトレンチゲート構造のパワーMISFETとショットキーバリアダイオード素子とを搭載した半導体装置では、パワーMISFETとショットキーバリアダイオード素子とを電気的に接続するボンディングワイヤを省略することができるため、寄生インダクタンスを低減できる。 On the other hand, in the semiconductor device equipped with a power MISFET and the Schottky barrier diode of the trench gate structure on a single semiconductor substrate, it is possible to omit the bonding wire which electrically connects the power MISFET and the Schottky barrier diode Therefore, it is possible to reduce the parasitic inductance. この結果、パワーMISFETのボディダイオード素子に流れる電流の時間を制御することができ、PWM制御されているDC/DCコンバータ動作時の「Dead time」期間の損失を大幅に低減することができる。 As a result, it is possible to control the time of the current flowing through the body diode elements of the power MISFET, the loss of the "Dead time" period during DC / DC converter operation being PWM controlled can be significantly reduced.

しかしながら、本発明者は、同一の半導体基板にトレンチゲート構造のパワーMISFETとショットキーバリアダイオード素子とを有する半導体装置について検討した結果、以下の問題点を見出した。 However, the present inventor has studied on the same semiconductor substrate for a semiconductor device having a power MISFET and the Schottky barrier diode of the trench gate structure, it was found the following problems.

従来の半導体装置は、半導体基板の一主面に溝によって規定された複数のセルを有し、複数のセルのうちトレンチゲート構造のMISFETが形成されるトランジスタセルとショットキーバリアダイオード素子が形成されるショットキーセルとを交互に配置した構成になっている。 Conventional semiconductor device has a plurality of cells defined by a groove on one main surface of the semiconductor substrate, the transistor cell and the Schottky barrier diode is formed of MISFET of trench gate structure of the plurality of cells are formed It has a configuration in which are alternately arranged and the Schottky cell that. また、ショットキーセルのセル幅は、トランジスタセルのセル幅と同一の大きさになっている。 Further, the cell width of the Schottky cell is adapted to the cell width the same size and of the transistor cell. トランジスタセルとショットキーセルとを交互に配置した場合、トランジスタセルとショットキーセルとの間に位置する溝がショットキーセルの個数に相当する分必要となるため、半導体基体の平面サイズ、即ちチップサイズが大きくなってしまう。 When placed alternately transistor cell and Schottky cells, for grooves located between the transistor cells and the Schottky cell is divided to be equivalent to the number of Schottky cells, the planar size of the semiconductor substrate, i.e., the chip size is increased.

同一の半導体基板にトレンチゲート構造のパワーMISFETとショットキーバリアダイオード素子とを有する半導体装置においては、顧客ユーザが要求するパワーMISFETの特性、ショットキーバリアダイオード素子のVF特性からその特性を満たすのに必要となるパワーMISFETの面積とショットキーバリアダイオード素子の面積が決定されるため、パワーMISFETの面積とショットキーバリアダイオード素子の面積との割合を顧客ニーズに合わせて自由に変化させること、即ち設計の自由度を確保する必要がある。 In the semiconductor device of the same semiconductor substrate having a power MISFET and the Schottky barrier diode of the trench gate structure, characteristics of the power MISFET customer user requests, to meet the characteristics of VF characteristic of the Schottky barrier diode the area of ​​the area and the Schottky barrier diode of the power MISFET needed is determined, varying freely combined ratio between the area of ​​the area and the Schottky barrier diode of the power MISFET customer needs, i.e. design it is necessary to ensure the freedom of.

パワーMISFETがオフ状態の時、トランジスタセルとショットキーセルとの間の溝の底面部分において、トランジスタセル側では、ドレイン領域とチャネル形成領域とのpn接合による空乏層が広がるため、ゲート絶縁膜に直接電圧が加わらない。 When power MISFET is off, in the bottom portion of the groove between the transistor cells and the Schottky cell, the transistor cell side, since the depletion layer expands due to the pn junction between the drain region and the channel formation region, a gate insulating film voltage is not applied directly. 一方、ショットキーセルに隣接した溝部では、pn接合による空乏層が形成されないため、ゲート絶縁膜に直接電圧が加わってしまう。 On the other hand, in the groove adjacent to the Schottky cell, a depletion layer by pn junction is not formed, resulting in direct voltage is applied to the gate insulating film. このため、パワーMISFETのゲート耐圧が低くなる。 For this reason, the gate breakdown voltage of the power MISFET is lowered.

ショットキーバリアダイオード素子は、半導体に金属電極を接合することによって形成されるが、この金属接合部の端部において電界が集中するため、ショットキーバリアダイオード素子の耐圧が低くなる。 Schottky barrier diode is formed by joining a metal electrode in a semiconductor, an electric field is concentrated at the ends of the metal junction withstand voltage of the Schottky barrier diode is lowered.

本発明の目的は、同一の半導体基板にパワートランジスタ及びショットキーバリアダイオード素子を有する半導体装置の小型化を図ることが可能な技術を提供することにある。 An object of the present invention is to provide a technique capable of reducing the size of the semiconductor device having a power transistor and a Schottky barrier diode in the same semiconductor substrate.

本発明の他の目的は、同一の半導体基板にパワートランジスタ及びショットキーバリアダイオード素子を有する半導体装置において、設計の自由度を確保することが可能な技術を提供することにある。 Another object of the present invention is to provide a semiconductor device having a power transistor and a Schottky barrier diode on the same semiconductor substrate, it is to provide a capable of ensuring freedom of design technology.

本発明の他の目的は、同一の半導体基板にパワートランジスタ及びショットキーバリアダイオード素子を有する半導体装置において、ショットキーバリアダイオード素子の耐圧を高めることが可能な技術を提供することにある。 Another object of the present invention is to provide a semiconductor device having a power transistor and a Schottky barrier diode on the same semiconductor substrate, a technique capable of increasing the breakdown voltage of the Schottky barrier diode.

本発明の他の目的は、同一の半導体基板にパワートランジスタ及びショットキーバリアダイオード素子を有する半導体装置において、パワートランジスタのソース/ドレイン間の耐圧を高めることが可能な技術を提供することにある。 Another object of the present invention is a semiconductor device having a power transistor and a Schottky barrier diode in the same semiconductor substrate, to provide a technique capable of increasing the breakdown voltage between the source / drain of the power transistor.

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。 The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。 Among the inventions disclosed in this application will be briefly described typical ones are as follows.
(1)本発明の半導体装置は、半導体基板の主面に第1および第2領域を有し、 (1) A semiconductor device of the present invention has a first and second region in the main surface of the semiconductor substrate,
前記第1および第2領域内にはそれぞれ複数の第1および第2導電体が形成され、 Each of the plurality of first and second conductors are formed in the first and second regions,
前記第1領域内の隣接する第1導電体間には、第1半導体領域と、前記第1半導体領域内にあって第1半導体領域と逆の導電型を持つ第2半導体領域とが形成され、 Said between first conductor adjacent the first region, the first semiconductor region, the second semiconductor region is formed having a first semiconductor region and the opposite conductivity type In the first semiconductor region ,
前記第2領域内の隣接する第2導電体間には、前記第2半導体領域と同導電型でかつ第2半導体領域より低濃度の第3半導体領域が形成され、 Said between second conductor adjacent the second region, the third semiconductor region of lower concentration than the second semiconductor region and the same conductivity type a and the second semiconductor region is formed,
前記第2領域の半導体基板上には金属が形成され、 Metal is formed on the semiconductor substrate of the second region,
前記第3半導体領域は、前記金属と接触する金属接触領域を有し、 It said third semiconductor region has a metal contact area in contact with the metal,
前記金属は前記第2半導体領域と電気的に接続され、 Wherein the metal is electrically connected to the second semiconductor region,
前記第1領域内の隣接する第1導電体の中心間距離は、前記第2領域内の隣接する第2導電体の中心間距離よりも小さいことを特徴とする半導体装置である。 The distance between centers of adjacent first conductor in the first region is a semiconductor device wherein the smaller than the distance between the centers of adjacent second conductors in the second region.
(2)前記手段(1)に記載の半導体装置において、 (2) The semiconductor device according to the means (1),
前記第1および第2導電体は前記半導体基板内に形成された溝内に、絶縁膜を介在して形成され、 It said first and second conductors within said groove formed in a semiconductor substrate, is formed by an insulating film interposed,
前記第3半導体領域は、前記第1領域の第1半導体領域下にも形成され、 It said third semiconductor region is also formed in the first lower semiconductor region of the first region,
前記第1領域内においては、前記第1導電体、第2半導体領域、第3半導体領域をそれぞれゲート、ソース、ドレインとするMISFETが形成されていることを特徴とする半導体装置である。 Wherein in the first region, the first conductor, the second semiconductor region, third semiconductor regions gates, a semiconductor device which is characterized in that source, MISFET to drain is formed.
(3)前記手段(2)に記載の半導体装置において、 (3) The semiconductor device according to the means (2),
前記第2領域の隣接する第2導電体の中心間距離は、前記半導体基板に垂直な面内における前記溝の深さよりも大きいことを特徴とする半導体装置である。 It said second region center-to-center distance between adjacent second conductor is a semiconductor device which being greater than the depth of said groove in said semiconductor substrate in a plane perpendicular.
(4)前記手段(2)に記載の半導体装置において、 (4) The semiconductor device according to the means (2),
前記第2領域の第3半導体領域内にあって、前記第3半導体領域と逆の導電型を持ち、前記金属接触領域の端部、および第2導電体を囲うように形成された第4半導体領域を含むことを特徴とする半導体装置である。 In the third semiconductor region of the second region, the third has a semiconductor region and opposite conductivity type, the ends of the metal contact region, and a fourth semiconductor formed so as to surround the second conductor a semiconductor device which comprises a region.
(5)前記手段(4)に記載の半導体装置において、 (5) The semiconductor device according to the means (4),
前記第4半導体領域はガードリングであることを特徴とする半導体装置である。 It said fourth semiconductor region is a semiconductor device which is a guard ring.
(6)前記手段(4)に記載の半導体装置において、 (6) The semiconductor device according to the means (4),
前記第2領域内の隣接する第2導電体の中心間距離は、前記第1領域内の隣接する第1導電体の中心間距離の2倍より小さくないことを特徴とする半導体装置である。 Distance between the centers of the second conductor adjacent said second region is a semiconductor device which is characterized in that not less than twice the first conductor distance between the centers of adjacent of the first area.
(7)前記手段(1)に記載の半導体装置において、 (7) The semiconductor device according to the means (1),
前記第2領域の金属と第3半導体領域はショットキー接合を形成することを特徴とする半導体装置である。 Metal and a third semiconductor region of the second region is a semiconductor device and forming a Schottky junction.
(8)前記手段(1)に記載の半導体装置において、 (8) The semiconductor device according to the means (1),
前記第1領域と第2領域は互いに隣接し、それぞれ複数形成されていることを特徴とする半導体装置である。 The first region and the second region are adjacent to each other, are each a semiconductor device characterized by being formed with a plurality.
(9)前記手段(1)に記載の半導体装置において、 (9) The semiconductor device according to the means (1),
前記第1領域と第2領域は隣接し、前記第1領域は複数、前記第2領域は単数が形成されていることを特徴とする半導体装置である。 The first region and the second region is adjacent the first region is more, the second region is a semiconductor device characterized by being singular is formed.
(10)本発明の半導体装置は、半導体基板の主面に第1および第2領域を有し、 (10) The semiconductor device of the present invention has a first and second region in the main surface of the semiconductor substrate,
前記第1および第2領域内にはそれぞれ複数の第1および第2導電体が形成され、 Each of the plurality of first and second conductors are formed in the first and second regions,
前記第1領域内の隣接する第1導電体間には、第1半導体領域と、前記第1半導体領域内にあって第1半導体領域と逆の導電型を持つ第2半導体領域とが形成され、 Said between first conductor adjacent the first region, the first semiconductor region, the second semiconductor region is formed having a first semiconductor region and the opposite conductivity type In the first semiconductor region ,
前記第2領域内の隣接する第2導電体間には、前記第2半導体領域と同導電型でかつ第2半導体領域より低濃度の第3半導体領域が形成され、 Said between second conductor adjacent the second region, the third semiconductor region of lower concentration than the second semiconductor region and the same conductivity type a and the second semiconductor region is formed,
前記第2領域の半導体基板上には金属が形成され、 Metal is formed on the semiconductor substrate of the second region,
前記第3半導体領域は、前記金属と接触する金属接触領域を有し、 It said third semiconductor region has a metal contact area in contact with the metal,
前記金属は前記第2半導体領域と電気的に接続され、 Wherein the metal is electrically connected to the second semiconductor region,
前記第2領域の第3半導体領域内にあって、前記第3半導体領域と逆の導電型を持ち、前記金属接触領域の端部、および第2導電体を囲うように形成された第4半導体領域を含むことを特徴とする半導体装置である。 In the third semiconductor region of the second region, the third has a semiconductor region and opposite conductivity type, the ends of the metal contact region, and a fourth semiconductor formed so as to surround the second conductor a semiconductor device which comprises a region.
(11)前記手段(10)に記載の半導体装置において、 (11) The semiconductor device according to the means (10),
前記第3半導体領域は、前記第1領域の第1半導体領域下にも形成され、 It said third semiconductor region is also formed in the first lower semiconductor region of the first region,
前記第1および第2導電体と前記半導体基板との間には、それぞれ第1および第2絶縁膜が形成され、 Wherein between the first and second conductor and said semiconductor substrate, first and second insulating films are formed respectively,
前記第1領域においては、前記第1導電体、第2半導体領域、第3半導体領域をそれぞれゲート、ソース、ドレインとするMISFETが形成されていることを特徴とする半導体装置である。 Wherein in the first region, the first conductor, the second semiconductor region, third semiconductor regions gates, a semiconductor device which is characterized in that source, MISFET to drain is formed.
(12)前記手段(11)に記載の半導体装置において、 (12) The semiconductor device according to the means (11),
前記第1および第2導電体は、前記半導体基板内に形成された溝内に、前記第1および第2絶縁膜を介在して形成されることを特徴とする半導体装置である。 It said first and second conductors, the semiconductor formed within the groove in the substrate is a semiconductor device characterized by being formed by interposing the first and second insulating films.
(13)前記手段(11)に記載の半導体装置において、 (13) The semiconductor device according to the means (11),
前記第2領域の金属と第3半導体領域はショットキー接合を形成することを特徴とする半導体装置である。 Metal and a third semiconductor region of the second region is a semiconductor device and forming a Schottky junction.
(14)前記手段(11)に記載の半導体装置において、 (14) The semiconductor device according to the means (11),
前記半導体基板に垂直な面内における前記第4半導体領域の深さは、前記第1半導体領域の深さよりも深いことを特徴とする半導体装置である。 The depth of the fourth semiconductor region in the semiconductor substrate in a plane perpendicular, it is a semiconductor device which is characterized in deeper than the depth of said first semiconductor region.
(15)前記手段(11)に記載の半導体装置において、 (15) The semiconductor device according to the means (11),
前記第2領域の半導体基板主面上にあって、前記金属接触領域の端面を含む領域に、前記第1および第2絶縁膜よりも厚い第3絶縁膜が形成されていることを特徴とする半導体装置である。 In the semiconductor substrate main surface of the second region, the region including the end surface of the metal contact region, wherein the third insulating film thicker than the first and second insulating film is formed which is a semiconductor device.
(16)本発明の半導体装置は、半導体基板の主面に第1および第2領域を有し、 (16) The semiconductor device of the present invention has a first and second region in the main surface of the semiconductor substrate,
前記第1および第2領域内にはそれぞれ複数の第1および第2導電体が形成され、 Each of the plurality of first and second conductors are formed in the first and second regions,
前記第1領域内の隣接する第1導電体間には、第1半導体領域と、前記第1半導体領域内にあって第1半導体領域と逆の導電型を持つ第2半導体領域とが形成され、 Said between first conductor adjacent the first region, the first semiconductor region, the second semiconductor region is formed having a first semiconductor region and the opposite conductivity type In the first semiconductor region ,
前記第2領域内の隣接する第2導電体間には、前記第2半導体領域と同導電型でかつ第2半導体領域より低濃度の第3半導体領域が形成され、 Said between second conductor adjacent the second region, the third semiconductor region of lower concentration than the second semiconductor region and the same conductivity type a and the second semiconductor region is formed,
前記第3半導体領域の下には第3半導体領域と同導電型で、かつ第3半導体領域より高濃度の第4半導体領域が形成され、 Wherein under the third semiconductor region in the third semiconductor region and the same conductivity type, and a fourth semiconductor region of higher concentration than the third semiconductor region is formed,
前記第2領域の半導体基板上には金属が形成され、 Metal is formed on the semiconductor substrate of the second region,
前記金属は前記第2半導体領域と電気的に接続され、 Wherein the metal is electrically connected to the second semiconductor region,
前記第3半導体領域は、前記金属と接触しショットキー接合を形成していることを特徴とする半導体装置である。 It said third semiconductor region is a semiconductor device according to claim forming the contact Schottky junction with the metal.
(17)本発明の半導体装置は、半導体基板の主面に第1および第2領域を有し、 (17) The semiconductor device of the present invention has a first and second region in the main surface of the semiconductor substrate,
前記第1および第2領域内にはそれぞれ複数の第1および第2導電体が形成され、 Each of the plurality of first and second conductors are formed in the first and second regions,
前記第1領域内の隣接する第1導電体間には、第1半導体領域と、前記第1半導体領域内にあって第1半導体領域と逆の導電型を持つ第2半導体領域とが形成され、 Said between first conductor adjacent the first region, the first semiconductor region, the second semiconductor region is formed having a first semiconductor region and the opposite conductivity type In the first semiconductor region ,
前記第2領域内の隣接する第2導電体間には、前記第2半導体領域と同導電型でかつ第2半導体領域より低濃度の第3半導体領域が形成され、 Said between second conductor adjacent the second region, the third semiconductor region of lower concentration than the second semiconductor region and the same conductivity type a and the second semiconductor region is formed,
前記第2領域の半導体基板上には金属が形成され、 Metal is formed on the semiconductor substrate of the second region,
前記金属は前記第2半導体領域と電気的に接続され、 Wherein the metal is electrically connected to the second semiconductor region,
前記第3半導体領域は、前記金属と接触しショットキー接合が形成され、 It said third semiconductor region is in contact with the Schottky junction and the metal is formed,
前記第1領域と第2領域は隣接し、前記半導体基板に平行な面内において、第2領域は第1領域を囲うように形成されることを特徴とする半導体装置である。 The first region and the second region is adjacent, in the semiconductor substrate in a plane parallel to, the second region is a semiconductor device characterized by being formed so as to surround the first region.
(18)本発明の半導体装置は、半導体基板の主面に第1および第2領域を有し、 (18) The semiconductor device of the present invention has a first and second region in the main surface of the semiconductor substrate,
前記第1および第2領域内にはそれぞれ複数の第1および第2導電体が形成され、 Each of the plurality of first and second conductors are formed in the first and second regions,
前記第1領域内の隣接する第1導電体間には、第1半導体領域と、前記第1半導体領域内にあって第1半導体領域と逆の導電型を持つ第2半導体領域とが形成され、 Said between first conductor adjacent the first region, the first semiconductor region, the second semiconductor region is formed having a first semiconductor region and the opposite conductivity type In the first semiconductor region ,
前記第2領域内の隣接する第2導電体間には、前記第2半導体領域と同導電型でかつ第2半導体領域より低濃度の第3半導体領域が形成され、 Said between second conductor adjacent the second region, the third semiconductor region of lower concentration than the second semiconductor region and the same conductivity type a and the second semiconductor region is formed,
前記第1および第2領域の半導体基板上には、それぞれ第1および第2金属が形成され、 Wherein the first and second regions of the semiconductor substrate, first and second metal are formed respectively,
前記第1金属は前記第2半導体領域と電気的に接続され、 Wherein the first metal is electrically connected to the second semiconductor region,
前記第2金属は前記第3半導体領域と接触しショットキー接合が形成され、 The second metal Schottky junction in contact with said third semiconductor region is formed,
前記第1金属と第2金属は電気的に接続され、 The first metal and the second metal are electrically connected,
前記第1金属の仕事関数よりも前記第2金属の仕事関数の方が大きいことを特徴とする半導体装置である。 A wherein a is larger work function of the second metal than the work function of the first metal.
(19)本発明の半導体装置は、半導体基板の主面に第1および第2領域を有し、 (19) The semiconductor device of the present invention has a first and second region in the main surface of the semiconductor substrate,
前記第1および第2領域内にはそれぞれ複数の第1および第2導電体が形成され、 Each of the plurality of first and second conductors are formed in the first and second regions,
前記第1領域内の隣接する第1導電体間には、第1半導体領域と、前記第1半導体領域内にあって第1半導体領域と逆の導電型を持つ第2半導体領域とが形成され、 Said between first conductor adjacent the first region, the first semiconductor region, the second semiconductor region is formed having a first semiconductor region and the opposite conductivity type In the first semiconductor region ,
前記第2領域内の隣接する第2導電体間には、前記第2半導体領域と同導電型でかつ第2半導体領域より低濃度の第3半導体領域が形成され、 Said between second conductor adjacent the second region, the third semiconductor region of lower concentration than the second semiconductor region and the same conductivity type a and the second semiconductor region is formed,
前記第1領域の第1半導体領域下には、前記第3半導体領域と同導電型でかつ前記第3半導体領域より高濃度の第4半導体領域が形成され、 Wherein the first lower semiconductor region of the first region, a fourth semiconductor region of higher concentration than the third semiconductor region is the same conductivity type and said third semiconductor region is formed,
前記第2領域の半導体基板上には金属が形成され、 Metal is formed on the semiconductor substrate of the second region,
前記金属は前記第2半導体領域と電気的に接続され、 Wherein the metal is electrically connected to the second semiconductor region,
前記金属は前記第3半導体領域と接触しショットキー接合が形成されていることを特徴とする半導体装置である。 Wherein the metal is a semiconductor device characterized by contacting Schottky junction with said third semiconductor region is formed.
(20)前記手段(19)に記載の半導体装置において、 (20) The semiconductor device according to the means (19),
前記第1および第2導電体は前記半導体基板内に形成された溝内に、絶縁膜を介在して形成され、 It said first and second conductors within said groove formed in a semiconductor substrate, is formed by an insulating film interposed,
前記第1領域内においては、前記第1導電体、第2半導体領域、第4半導体領域をそれぞれゲート、ソース、ドレインとするMISFETが形成されていることを特徴とする半導体装置である。 Wherein in the first region, the first conductor, the second semiconductor region, the fourth semiconductor region gates, a semiconductor device which is characterized in that source, MISFET to drain is formed.
(21)前記手段(19)に記載の半導体装置において、 (21) The semiconductor device according to the means (19),
前記第2領域の第3半導体領域内にあって、前記第3半導体領域と逆の導電型を持ち、前記ショットキー接合部の端部を囲うように形成された第4半導体領域を含むことを特徴とする半導体装置である。 In the third semiconductor region of the second region, to include the third has a semiconductor region and opposite conductivity type, a fourth semiconductor region formed so as to surround the end portion of the Schottky junction a semiconductor device comprising.

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。 To briefly explain advantageous effects obtained by typical ones of the inventions disclosed in this application is as follows.
本発明によれば、同一の半導体基板にパワートランジスタ及びショットキーバリアダイオード素子を有する半導体装置の小型化を図ることができる。 According to the present invention, it is possible to reduce the size of the semiconductor device having a power transistor and a Schottky barrier diode in the same semiconductor substrate.
本発明によれば、同一の半導体基板にパワートランジスタ及びショットキーバリアダイオード素子を有する半導体装置において、設計の自由度を確保することができる。 According to the present invention, a semiconductor device having a power transistor and a Schottky barrier diode in the same semiconductor substrate, it is possible to secure the degree of freedom in design.
本発明によれば、同一の半導体基板にパワートランジスタ及びショットキーバリアダイオード素子を有する半導体装置において、ショットキーバリアダイオード素子の耐圧を高めることができる。 According to the present invention, a semiconductor device having a power transistor and a Schottky barrier diode in the same semiconductor substrate, it is possible to increase the breakdown voltage of the Schottky barrier diode.
本発明によれば、同一の半導体基板にパワートランジスタ及びショットキーバリアダイオード素子を有する半導体装置において、パワートランジスタの耐圧(ソース/ドレイン間の耐圧)を高めることができる。 According to the present invention, it is possible in a semiconductor device having a power transistor and a Schottky barrier diode in the same semiconductor substrate, increase the breakdown voltage of the power transistor (breakdown voltage between source / drain).

本発明の実施形態1である半導体装置の等価回路図である。 It is an equivalent circuit diagram of a semiconductor device in Embodiment 1 of the present invention. 図1の半導体装置の概略構成を示すチップレイアウト図である。 It is a chip layout diagram illustrating a schematic configuration of a semiconductor device in FIG. 図2の一部を拡大した模式的平面図である。 It is a schematic plan view showing an enlarged part of FIG. 図3のA−A線に沿う模式的断面図である。 It is a schematic cross-sectional view taken along line A-A of FIG. 本発明の実施形態2である半導体装置の概略構成を示すチップレイアウト図である。 It is a chip layout diagram illustrating a schematic configuration of a semiconductor device according to an embodiment 2 of the present invention. 図5の一部分である領域Cを拡大した模式的平面図である。 It is a schematic plan view of an enlarged area C is a portion of FIG. 図5の一部分である領域Dを拡大した模式的平面図である。 Is a schematic enlarged plan view of a region D is a portion of FIG. 図5のB−B線に沿う模式的断面図であって、中間部分を省略した模式的断面図である。 A schematic cross-sectional view taken along line B-B of FIG. 5 is a schematic cross-sectional view is omitted intermediate portion. 図5のC−C線に沿う模式的断面図であって、中間部分を省略した模式的断面図である。 A schematic cross-sectional view taken along line C-C in FIG. 5 is a schematic cross-sectional view is omitted intermediate portion. 図8の一部を拡大した模式的断面図である。 It is a schematic cross-sectional view enlarging a part of FIG. 図9の一部を拡大した模式的断面図である。 It is a schematic cross-sectional view enlarging a part of FIG. 本発明の実施形態3である半導体装置の概略構成を示すチップレイアウト図である。 It is a chip layout diagram illustrating a schematic configuration of a semiconductor device according to an embodiment 3 of the present invention. 本発明の実施形態4である半導体装置の概略構成を示す模式的断面図である。 The schematic structure of a semiconductor device according to an embodiment 4 of the present invention is a schematic sectional view showing. 本発明の実施形態5である半導体装置の概略構成を示す模式的断面図である。 The schematic structure of a semiconductor device according to an embodiment 5 of the present invention is a schematic sectional view showing. 本発明の実施形態6である半導体装置の概略構成を示す模式的断面図である。 The schematic structure of a semiconductor device according to an embodiment 6 of the present invention is a schematic sectional view showing. 本発明の実施形態7である半導体装置の概略構成を示す模式的断面図である。 The schematic structure of a semiconductor device according to a seventh embodiment of the present invention is a schematic sectional view showing. 本発明の実施形態8である半導体装置の概略構成を示す模式的断面図である。 The schematic structure of a semiconductor device according to an embodiment 8 of the present invention is a schematic sectional view showing. 本発明の実施形態9である半導体装置の概略構成を示す模式的断面図である。 The schematic structure of a semiconductor device according to an embodiment 9 of the present invention is a schematic sectional view showing. 従来の一般的な同期整流方式のDC/DCコンバータの回路図である。 It is a circuit diagram of a DC / DC converter of a conventional synchronous rectification. 図19に示すメインスイッチ用パワーMISFET及び同期整流用パワーMISFETのタイミングチャートである。 It is a timing chart of the power MISFET and the synchronous rectification power MISFET for the main switch 19.

以下、図面を参照して本発明の実施の形態を詳細に説明する。 Hereinafter, the embodiments of the present invention will be described in detail with reference to the accompanying drawings. なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。 In all the drawings for explaining the embodiments of the invention, parts having identical functions are given same symbols and their repeated explanation is omitted.
(実施形態1) (Embodiment 1)
本実施形態では、同一の半導体基板にトレンチゲート構造のパワーMISFET及びショットキーバリアダイオード素子を有する半導体装置に本発明を適用した例について説明する。 In the present embodiment, an example of applying the present invention to a semiconductor device having a power MISFET and a Schottky barrier diode of the trench gate structure on the same semiconductor substrate.
図1は、本発明の実施形態1である半導体装置の等価回路図であり、 Figure 1 is an equivalent circuit diagram of a semiconductor device in Embodiment 1 of the present invention,
図2は、図1の半導体装置の概略構成を示すチップレイアウト図であり、 Figure 2 is a chip layout diagram illustrating a schematic configuration of a semiconductor device of FIG. 1,
図3は、図2の一部を拡大した模式的平面図であり、 Figure 3 is a schematic plan view showing an enlarged part of FIG. 2,
図4は、図3のA−A線に沿う模式的断面図である。 Figure 4 is a schematic cross-sectional view taken along line A-A of FIG.

図1に示すように、本実施形態の半導体装置は、パワーMISFET−Q、ボディダイオード素子BD及びショットキーバリアダイオード素子SBDを有する構成となっている。 1, the semiconductor device of this embodiment, a power MISFET-Q, is configured to have a body diode BD and the Schottky barrier diode SBD. これらの素子(Q,BD,SBD)は同一の半導体基板に搭載され、ボディダイオード素子BD及びショットキーバリアダイオード素子SBDはパワーMISFET−Qに対して並列に接続されている。 These elements (Q, BD, SBD) are mounted on the same semiconductor substrate, the body diode BD and the Schottky barrier diode SBD is connected in parallel to the power MISFET-Q. ボディダイオード素子BD及びショットキーバリアダイオード素子SBDにおいて、夫々のカソード領域はパワーMISFET−Qのドレイン領域に接続され、夫々のアノード領域はパワーMISFET−Qのソース領域に接続されている。 In the body diode BD and the Schottky barrier diode SBD, the cathode region of each is connected to the drain region of the power MISFET-Q, the anode region of each is connected to the source region of the power MISFET-Q. パワーMISFET−Qは、微細パターンのMISFETからなる複数のトランジスタセルを並列に接続して大電力を得る構造になっている。 Power MISFET-Q has a structure to obtain a high power by connecting a plurality of transistor cells comprising a MISFET of fine patterns in parallel.

本実施形態の半導体装置は、図2乃至図4に示すように、半導体基板1を主体に構成されている。 The semiconductor device of this embodiment, as shown in FIGS. 2 to 4, it is mainly composed of the semiconductor substrate 1. 半導体基板1としては、例えば、単結晶シリコンからなるn 型半導体層1aの一主面上に単結晶シリコンからなるn 型半導体層1bが設けられた半導体基板(半導体基体)を用いている。 As the semiconductor substrate 1, eg, n on one principal surface of the n + -type semiconductor layer 1a made of monocrystalline silicon monocrystalline silicon - is used a semiconductor substrate -type semiconductor layer 1b is provided (semiconductor base) . 半導体基板1の一主面と対向する他の主面(裏面)には電極16が設けられている。 Electrode 16 is provided on one main surface opposite to the other main surface of the semiconductor substrate 1 (the back side). この電極16はドレイン電極として使用され、例えば金(Au)を主体とする導電性材料で形成されている。 The electrode 16 is used as a drain electrode are formed of a conductive material mainly composed of for example, gold (Au).

半導体基板1の一主面の周辺部1Nで囲まれた中央部1Mには、溝5によって規定された複数のセルからなるセルアレイ部が設けられている。 The enclosed central portion 1M in the peripheral portion of 1N one main surface of the semiconductor substrate 1, a cell array portion is provided comprising a plurality of cells defined by the groove 5. 複数のセルの中から選択されたセルは、ショットキーバリアダイオード素子が形成されるショットキーセル20Aであり、複数のセルの中のショットキーセル20Aを除く他のセルは、溝5の中にゲート絶縁膜6を介在して形成された導電体をゲート電極とするMISFETが形成されるトランジスタセル20Bである。 The cell selected from among a plurality of cells, a Schottky cell 20A Schottky barrier diode is formed, the other cells except the Schottky cell 20A of the plurality of cells, in the groove 5 a conductor which is formed on a gate insulating film 6 is a transistor cell 20B of MISFET is formed as a gate electrode. 本実施形態において、ショットキーセル20A及びトランジスタセル20Bを含む複数のセルは第2の方向(Y方向)に沿って延在するストライプ型で構成されている。 In the present embodiment, the plurality of cells including a Schottky cell 20A and the transistor cell 20B is composed of a stripe type extending along a second direction (Y-direction). また、本実施形態において、複数のセルは、第2の方向と直行する第1の方向(Y方向)に沿って、一つのショットキーセル20Aと二つのトランジスタセル20Bとを交互に配置した構成となっている。 Further, in this embodiment, and the plurality of cells, which along a first direction perpendicular to the second direction (Y-direction), and placed one Schottky cell 20A and two and a transistor cell 20B alternately It has become.

各トランジスタセル20BのMISFETは、図4に示すように、主に、チャネル形成領域、ゲート絶縁膜6、ゲート電極7、ソース領域及びドレイン領域を有する構成になっている。 MISFET of each transistor cell 20B, as shown in FIG. 4, mainly, a channel formation region, a gate insulating film 6, gate electrode 7 has a structure having a source region and a drain region. チャネル形成領域はn 型半導体層1bの主面に設けられたp 型半導体領域(ウエル領域)4で形成されている。 The channel forming region is n - p provided on the main surface of the type semiconductor layer 1b - is formed by type semiconductor region (well region) 4. ゲート絶縁膜6は、溝5の内壁に沿って形成され、例えば酸化シリコン膜で形成されている。 The gate insulating film 6 is formed along the inner wall of the groove 5, for example is formed of a silicon oxide film. ゲート電極7は、溝5の中にゲート絶縁膜6を介在して形成され、例えば抵抗値を低減する不純物が導入された多結晶シリコン膜で形成されている。 The gate electrode 7 is formed on a gate insulating film 6 in the groove 5, an impurity for reducing the example resistance values ​​are formed of polycrystalline silicon film which has been introduced. ソース領域はp 型半導体領域4の表層部にこのp 型半導体領域4と接して設けられたn 型半導体領域8で形成されている。 Source region the p - is formed by type semiconductor region 4 and the n + -type semiconductor region 8 provided in contact - in the surface layer portion of the semiconductor region 4 this p. ドレイン領域はn 型半導体層1b及びn 型半導体層1aで形成されている。 Drain region the n - are formed in a type semiconductor layer 1b and the n + -type semiconductor layer 1a. このMISFETは、半導体基板1の主面から深さ方向に向かって、n 型半導体領域8からなるソース領域、p 型半導体領域4からなるチャネル形成領域、n 型半導体層1b及びn 型半導体層1aからなるドレイン領域が順次配置された構成になっている。 This MISFET is toward the depth direction from the main surface of the semiconductor substrate 1, a source region made of n + -type semiconductor region 8, p - -type semiconductor regions of four channel forming region, n - -type semiconductor layer 1b and the n + a drain region made of a type semiconductor layer 1a is in the sequentially arranged configuration. 即ち、MISFETは、半導体基板1の厚さ方向に電流が流れる縦型で構成され、更に、ソース領域とドレイン領域との間(ゲート電極下)のチャネル形成領域に電子のチャネル(導電通路)ができるnチャネル導電型で構成されている。 That, MISFET is constituted by a vertical current flows in the thickness direction of the semiconductor substrate 1, further between the source region and the drain region electrons in the channel in the channel formation region of the (gate lower electrode) (conductive path) is It is composed of n-channel conductivity type as possible.

型半導体領域4の主面にはp 型半導体領域12が設けられている。 p - type semiconductor on the main surface of the region 4 p + -type semiconductor region 12 is provided. このp 型半導体領域12は、半導体基板1の一主面から深さ方向に伸びる厚さがn 型半導体領域8よりも厚く形成され、p 型半導体領域4と接触している。 The p + -type semiconductor region 12 has a thickness extending in the depth direction from the main surface of the semiconductor substrate 1 is thick is formed than n + -type semiconductor region 8, p - in contact with the semiconductor region 4.

半導体基板1の主面上には、ゲート電極7上を覆うようにして例えば酸化シリコン膜からなる層間絶縁膜9が形成されている。 On the main surface of the semiconductor substrate 1, an interlayer insulating film 9 made of so as to cover the gate electrode 7, for example, a silicon oxide film is formed. 層間絶縁膜9の上層には例えばアルミニウム(Al)若しくはアルミニウム合金からなる電極14及び電極15(図2参照)が形成されている。 Interlayer dielectric made of, for example aluminum (Al) or an aluminum alloy in the upper layer of the film 9 electrode 14 and the electrode 15 (see FIG. 2) is formed. 電極14は、層間絶縁膜9に形成された接続孔10を通してトランジスタセル20Bのn 型半導体領域8及びp 型半導体領域12と電気的に接続され、更に層間絶縁膜9に形成された接続孔10を通してショットキーセル20Aの内部におけるn 型半導体層1bと電気的に接続されている。 Electrode 14 is connected through a connection hole 10 formed in the interlayer insulating film 9 transistor cell 20B of n + -type semiconductor region 8 and the p + -type semiconductor region 12 and electrically, is formed further on the interlayer insulating film 9 connected It is type semiconductor layer 1b and electrically connected - n inside the Schottky cell 20A through the hole 10. 電極15は、層間絶縁膜に形成された接続孔を通して、ゲート電極7と一体に形成されたゲート引き出し用配線と電気的に接続されている。 Electrode 15, an interlayer through an insulating film which is formed in connection hole are formed gate lead-out wiring electrically connected together and the gate electrode 7.

各ショットキーセル20Aのショットキーバリアダイオード素子は、n 型半導体層1bと電極14とのショットキー接合によって形成され、n 型半導体層1bをカソード領域、電極14をアノード領域とする構成になっている。 Schottky barrier diode of the Schottky cell 20A is, n - is formed by a Schottky junction type semiconductor layer 1b and the electrode 14, n - type semiconductor layer 1b cathode region, the structure of the electrode 14 and the anode region going on. 即ち、電極14は、ソース電極及びアノード電極として使用されている。 That is, the electrode 14 is used as the source electrode and the anode electrode.

各ショットキーセル20Aのセル幅(互いに向かい合う二つの溝5の一方の中心から他方の中心までの距離)yは、トランジスタセル20Bのセル幅(互いに向かい合う二つの溝5の一方の中心から他方の中心までの距離)xよりも大きく設定されている。 y (distance from one center to the other centers of the two grooves 5 facing each other) cell width of each Schottky cell 20A from one center of the cell width (two grooves 5 which face each other in the transistor cell 20B other It is set larger than the distance) x to the center. また、各ショットキーセル20Aの平面面積は、トランジスタセル20Bの平面面積よりも大きく設定されている。 The planar area of ​​each Schottky cell 20A is set larger than the planar area of ​​the transistor cell 20B.

ここで、一つの半導体基板に対してショットキーバリアダイオード素子SBDとパワーMISFET−Qとが占有する割合を一定にした場合、トランジスタセル20Bのセル幅xよりもショットキーセル20Aのセル幅yを大きくして(20Bのセル幅x<20Aのセル幅)、ショットキーセル20Aの個数を減らすことによって溝5の個数を減らすことができるため、半導体基板1の平面サイズを小さくすることができる。 Here, if the Schottky barrier diode SBD and a power MISFET-Q with respect to one semiconductor substrate made constant the rate of occupation, the cell width y of the Schottky cell 20A than the cell width x of the transistor cell 20B increase (cell width x <cell width 20A of 20B), it is possible to reduce the number of grooves 5 by reducing the number of Schottky cell 20A, it is possible to reduce the plane size of the semiconductor substrate 1. 一方、ショットキーセル20Aのセル幅yよりもトランジスタセル20Bのセル幅xを大きくして(20Bのセル幅x>20Aのセル幅y)、トランジスタセル20Bの個数を減らす場合においても半導体基板1の平面サイズを小さくすることができる。 On the other hand, (cell width y of the cell width x> 20A of 20B) by increasing the cell width x of the transistor cell 20B than the cell width y of the Schottky cell 20A, the semiconductor substrate 1 even when reducing the number of transistor cells 20B it is possible to reduce the planar size. しかしながら、パワーMISFET−Qにおいては低オン抵抗化が要求されており、低オン抵抗化を図るためにはトランジスタセル20Bのセルサイズを小さくして単位面積当たりのチャネル幅を大きくする必要がある。 However, in the power MISFET-Q are low on-resistance is required, in order to reduce the on-resistance, it is necessary to increase the channel width per unit area by reducing the cell size of the transistor cell 20B. 従って、半導体基板1の平面サイズを小さくして半導体装置の小型化を図るためには、トランジスタセル20Bのセル幅xよりもショットキーセル20Aのセル幅yを大きくしてショットキーセル20Aの個数を減らす方が望ましい。 Therefore, to reduce the plane size of the semiconductor substrate 1 in order to reduce the size of the semiconductor device, the number of increased to Schottky cell 20A to cell width y of the Schottky cell 20A than the cell width x of the transistor cell 20B If you reduce a is desirable.

同一の半導体基板にトレンチゲート構造のパワーMISFETとショットキーバリアダイオード素子とを有する半導体装置においては、顧客ユーザが要求するパワーMISFET−Qの特性、ショットキーバリアダイオード素子SBDのVF(順方向電圧)特性からその特性を満たすのに必要となるパワーMISFET−Qの面積とショットキーバリアダイオード素子SBDの面積が決定されるため、パワーMISFET−Qの面積とショットキーバリアダイオード素子SBDの面積との割合を顧客ニーズに合わせて自由に変化させることが必要である。 In the semiconductor device of the same semiconductor substrate having a power MISFET and the Schottky barrier diode of the trench gate structure, characteristics of the power MISFET-Q customer user requests, the Schottky barrier diode SBD of VF (forward voltage) the area of ​​the area of ​​the power MISFET-Q and the Schottky barrier diode SBD required to meet the characteristics from the characteristics are determined, the ratio of the area of ​​the area of ​​the power MISFET-Q and the Schottky barrier diode SBD the it is necessary to be changed freely according to the customer needs. パワーMISFET−Qの面積とショットキーバリアダイオード素子SBDの面積との割合を変化させる方法としては以下に示す二つの方法が考えられる。 As a method of changing the ratio of the area of ​​the area and the Schottky barrier diode SBD power MISFET-Q are conceivable two methods.

第1の方法は、ショットキーセル20Aとトランジスタセル20Bとが交互に並んだパターンでショットキーセル20Aのセル幅yとトランジスタセル20Bのセル幅xとを異なる寸法に設定し、ショットキーセル20Aとトランジスタセル20Bとのセルサイズを変化させてパワーMISFET−Qの面積とショットキーバリアダイオード素子SBDの面積との割合を変える。 The first method is to set the different dimensions and cell width x cell width y and transistor cell 20B of Schottky cell 20A with aligned pattern alternately Schottky cell 20A and the transistor cell 20B, a Schottky cell 20A and by changing the cell size of the transistor cell 20B changing the ratio between the area of ​​the area and the Schottky barrier diode SBD power MISFET-Q. この方法においては、ショットキーセル20Aのセルサイズとトランジスタセル20Bのセルサイズとが等しい場合、パワーMISFET−Qの面積とショットキーバリアダイオード素子SBDの面積との割合が等しくなる。 In this method, when the cell size of the cell size and the transistor cell 20B of the Schottky cell 20A are equal, the ratio between the area of ​​the area and the Schottky barrier diode SBD power MISFET-Q are equal.

第2の方法は、ショットキーセル20Aとトランジスタセル20Bとのセル数の比を変化させてパワーMISFET−Qの面積とショットキーバリアダイオード素子SBDの面積との割合を変える。 The second method, changing the ratio between the area of ​​the Schottky cell 20A and by changing the ratio of the number of cells of the transistor cell 20B of the power MISFET-Q area and the Schottky barrier diode SBD.

チップのレイアウトでは、顧客ユーザが要求するパワーMISFET−Qの特性、ショットキーバリアダイオード素子SBDのVF特性からその特性を満たすのに必要となるパワーMISFET−Qの面積とショットキーバリアダイオード素子SBDの面積とを決定する。 The chip layout of the power MISFET-Q customer user requests characteristics, the Schottky barrier of the power MISFET-Q required to meet the characteristics of VF characteristics of the diode element SBD area and the Schottky barrier diode of the SBD to determine the area. この時、顧客ユーザが要求するパワーMISFET−Qの特性、ショットキーバリアダイオード素子SBDのVF特性は、設計する回路によって違うため、設計の自由度が必要になる。 At this time, the characteristics of the power MISFET-Q customer user requests, VF characteristic of the Schottky barrier diode SBD, since different by a circuit to be designed, it is necessary to design freedom.

そこで、前記第1の方法、若しくは前記第2の方法を行うが、先に述べた面積効率の理由により、ショットキーセル20Aはセル幅yを大きくして出来るだけまとめて配置する方が望ましい。 Therefore, the first method, or performs the second method, because of area efficiency as described above, Schottky cell 20A is better that arrange as possible to increase the cell width y is desirable. また、ショットキーバリアダイオード素子SBDが必要となる同期整流用MISFET−Q2(図19参照)では、低オン抵抗化が必要とされるため、トランジスタセル20Bは出来る限り小さくする。 Further, the Schottky barrier diode SBD is needed for synchronous rectification MISFET-Q2 (see FIG. 19), since the low on-resistance is required, the transistor cell 20B as small as possible. セルサイズを小さくすると単位面積当たりのチャネル幅(電流経路)が増えるため、オン抵抗を低くすることができる。 Since the channel width per unit area A smaller cell size (current path) is increased, it is possible to lower the on-resistance. 従って、ショットキーセル20Aのセル幅yをトランジスタセル20Bのセル幅xよりも大きくして、ショットキーセル20Aのセルサイズをトランジスタセル20Bのセルサイズよりも大きくすることにより、同一の半導体基板1にパワートランジスタ−Q及びショットキーバリアダイオード素子SBDを混載する半導体装置において、設計の自由度を確保することができる(設計の自由度を高めることができる)。 Thus, the cell width y of the Schottky cell 20A to be larger than the cell width x of the transistor cell 20B, to be larger than the cell size of the cell size transistor cell 20B of the Schottky cell 20A, the same semiconductor substrate 1 power in the transistor -Q and a semiconductor device which mixed the Schottky barrier diode SBD, (it is possible to increase the freedom of design) which can be ensured freedom of design.

(実施形態2) (Embodiment 2)
図5は、本発明の実施形態2である半導体装置の概略構成を示すチップレイアウト図であり、 Figure 5 is a chip layout diagram illustrating a schematic configuration of a semiconductor device according to an embodiment 2 of the present invention,
図6は、図5に示す領域Cの部分を拡大した模式的平面図であり、 Figure 6 is a schematic plan view of an enlarged portion of the region C shown in FIG. 5,
図7は、図5に示す領域Dの部分を拡大した模式的断面図であり、 Figure 7 is a schematic cross-sectional view of an enlarged portion of the area D shown in FIG. 5,
図8は、図5のB−B線に沿う模式的断面図であって、中間部分を省略した模式的断面図であり、 Figure 8 is a schematic sectional view taken along line B-B of FIG. 5 is a schematic cross-sectional view is omitted intermediate portion,
図9は、図5のC−C線に沿う模式的断面図であって、中間部分を省略した模式的断面図であり、 Figure 9 is a schematic cross-sectional view taken along line C-C in FIG. 5 is a schematic cross-sectional view is omitted intermediate portion,
図10は、図8の一部を拡大した模式的断面図であり、 Figure 10 is a schematic cross-sectional view enlarging a part of FIG. 8,
図11は、図9の一部を拡大した模式的断面図である。 Figure 11 is a schematic cross-sectional view enlarging a part of FIG.

本実施形態の半導体装置は、基本的に前述の実施形態1と同様の構成になっており、以下の構成が異なっている。 The semiconductor device of this embodiment has basically the same manner as in Embodiment 1 described above arrangement is different in following construction.

前述の実施形態1では複数のショットキーセル20Aを並列に接続して等価的に一つのショットキーバリアダイオード素子SBDを構成しているが、本実施形態では、図5に示すように、一つのショットキーセル20Aで一つのショットキーバリアダイオード素子SBDを構成している。 While embodiments 1 Multiple Schottky cell 20A described above are connected in parallel to constitute the equivalent to one of the Schottky barrier diode SBD, in the present embodiment, as shown in FIG. 5, one of the It constitutes one of the Schottky barrier diode SBD Schottky cell 20A. また、本実施形態では、図6及び図8に示すように、ショットキーセル20Aにp 型半導体領域2からなるガードリングが設けられている。 Further, in the present embodiment, as shown in FIG. 6 and FIG. 8, p the Schottky cell 20A - type guard ring consisting of the semiconductor region 2 is provided. また、本実施形態では、図7及び図9に示すように、半導体基板1の一主面の周辺部1Nに、p 型半導体領域(ウエル領域)2からなるガードリングが設けられている。 Further, in the present embodiment, as shown in FIGS. 7 and 9, the peripheral portion 1N of one main surface of the semiconductor substrate 1, p - -type semiconductor regions guard ring made of (well region) 2 is provided.

図5乃至図7に示すように、半導体基板1の一主面のセルアレイ部には、複数のトランジスタセル20Bと一つのショットキーセル20Aが配置されている。 As shown in FIGS. 5 to 7, the cell array portion of one main surface of the semiconductor substrate 1, a plurality of transistor cells 20B and one Schottky cell 20A is arranged. 複数のトランジスタセル20Bは二つのトランジスタセル群に分割され、各トランジスタセル群のトランジスタセル20Bは第1の方向(X方向)に沿って敷き詰めた状態で配置されている。 A plurality of transistor cells 20B is divided into two transistor cell group, transistor cell 20B of each transistor cell groups are arranged in a state of laid along the first direction (X direction).

ショットキーセル20Aは二つのトランジスタセル群の間に配置され、この二つのトランジスタセル群によって挟まれている。 Schottky cell 20A is arranged between the two transistor cell group is sandwiched by the two transistor cell group. ショットキーセル20Aのセル幅yはトランジスタセル20Bのセル幅xよりも大幅に広く設定されている。 Shot cell width y of key cell 20A is set significantly larger than the cell width x of the transistor cell 20B. このように、トランジスタセル20Bのセル幅xよりもショットキーセル20Aのセル幅yを大きくして(20Bのセル幅x<20Aのセル幅y)、一つのショットキーバリアダイオード素子SBDを構成することにより、前述の実施形態1のように複数のショットキーセル20Aで等価的に一つのショットキーバリアダイオード素子SBDを構成する場合と比較して溝5の個数を大幅に減らすことができるため、半導体基板1の平面サイズを最も小さくすることができる。 Thus, by increasing the cell width y of the Schottky cell 20A than the cell width x of the transistor cell 20B (cell width y of the cell width x <20A of 20B), constitutes one of the Schottky barrier diode SBD since it is thereby possible to significantly reduce the number of grooves 5 as compared with the case of constituting one of the Schottky barrier diode SBD equivalently a plurality of Schottky cells 20A as in the embodiment 1 described above, it is possible to minimize the planar size of the semiconductor substrate 1. 即ち、ショットキーバリアダイオード素子SBDでは、ショットキーセル20Aのセル幅yを大きくしてセル数を少なくし、パワーMISFET−Qでは、トランジスタセル20Bのセル幅xを小さくしてセル数を増やすことにより、パワーMISFET−Qの低オン抵抗化及び半導体装置の小型化を図ることができる。 That is, in the Schottky barrier diode SBD, to reduce the number of cells by increasing the cell width y of the Schottky cell 20A, in the power MISFET-Q, to increase the number of cells to reduce the cell width x of the transistor cell 20B Accordingly, it is possible to reduce the size of the lower on-resistance and a semiconductor device of a power MISFET-Q.

図6及び図7に示すように、ショットキーセル20Aとトランジスタセル20Bとの間に位置する溝5、及びトランジスタセル20B間に位置する溝5は、第2の方向(Y方向)に沿って延在し、セルアレイ部を囲むように周辺部1Nに沿って延在する溝5と一体化されている。 As shown in FIGS. 6 and 7, a groove 5 located between the Schottky cell 20A and the transistor cell 20B, and the groove 5 is located between the transistor cell 20B, along a second direction (Y-direction) extends, is integrated with a groove 5 extending along the periphery 1N so as to surround the cell array. ガードリングであるp 型半導体領域2は、ショットキーセル20Aとトランジスタセル20Bとの間に位置する溝5、及びセルアレイ部を囲むようにして延在する溝5に沿って形成されている。 P is a guard ring - -type semiconductor region 2 is formed along the groove 5 extending so as to surround the grooves 5, and the cell array unit positioned between the Schottky cell 20A and the transistor cell 20B.

図8に示すように、ショットキーセル20Aに設けられたp 型半導体領域2は、n 型半導体層1bに形成され、半導体基板1の一主面(n 型半導体層1bの一主面)から深さ方向に向かって伸びている。 As shown in FIG. 8, a Schottky cell p provided 20A - -type semiconductor region 2, n - -type semiconductor layer 1b formed on one main surface of the semiconductor substrate 1 (n - one principal type semiconductor layer 1b It extends toward the surface) in the depth direction. ショットキーセル20Aにおいて、n 型半導体層1bと電極14とのショットキー接合による接合部の端部、即ちショットキーセル20Aに接触するバリア金属の端部は、ショットキーセル20Aに設けられたp 型半導体領域2の領域で終端している。 In the Schottky cell 20A, n - end of the joint portion by the Schottky junction type semiconductor layer 1b and the electrode 14, i.e. the end of the barrier metal in contact with the Schottky cell 20A is provided on the Schottky cell 20A the p - terminates at -type semiconductor region 2 region.

ショットキーセル20Aのp 型半導体領域2は溝5の深さよりも深く拡散されており、ショットキーセル20Aとトランジスタセル20Bとの間に位置する溝5、即ちショットキーセル20Aを規定する溝5は、このp 型半導体領域2の中に形成されている。 P Schottky cell 20A - -type semiconductor region 2 is diffused deeper than the depth of the groove 5, the groove defining a groove 5, i.e. Schottky cell 20A located between the Schottky cell 20A and the transistor cell 20B 5, the the p - is formed in the semiconductor region 2.

トランジスタセル20Bとショットキーセル20Aとの間に位置するゲート電極7は、ショットキーセル20A側に引き出されたゲート引き出し用配線7Aと一体に形成されている。 Gate electrode 7 which is located between the transistor cell 20B and the Schottky cell 20A is formed integrally with the gate lead wire 7A drawn to the Schottky cell 20A side. ショットキーセル20Aにおいて、ゲート引き出し用配線7Aとn 型半導体層1bの主面(半導体基板1の主面)との間には、ゲート絶縁膜6よりも膜厚が厚いフィールド絶縁膜3が形成されている。 In the Schottky cell 20A, the gate lead-out wiring 7A and n - between the main surface of the type semiconductor layer 1b (the main surface of the semiconductor substrate 1), film thickness than the gate insulating film 6 is thick field insulating film 3 It is formed. このフィールド絶縁膜3は、熱酸化法によって選択的に形成されている。 The field insulating film 3 is selectively formed by thermal oxidation.

図9に示すように、周辺部1Nに設けられたp 型半導体領域2は、n 型半導体層1bに形成され、半導体基板1の主面から深さ方向に向かって伸びている。 As shown in FIG. 9, p provided in the peripheral portion 1N - -type semiconductor region 2, n - formed type semiconductor layer 1b, and extends along the depth direction from the main surface of the semiconductor substrate 1. このp 型半導体領域2は、溝5の深さよりも深く拡散されており、周辺部1Nとこの周辺部1Nと隣り合うトランジスタセル20Bとの間に配置された溝5は、p 型半導体領域2の中に形成されている。 The p - type semiconductor region 2 is diffused deeper than the depth of the groove 5, the groove 5 disposed between the transistor cell 20B adjacent to the peripheral portion 1N this peripheral portion 1N are p - type semiconductor It is formed in the region 2.

パワーMISFET−Qの基本的な性能である耐圧(ソース/ドレイン間耐圧)は、ドレイン領域であるn 型半導体層1bとチャネル形成領域であるp 型半導体領域4とのpn接合耐圧で決定される。 Power MISFET-Q basic performance at a withstand voltage of the (source / drain breakdown voltage) is a drain region n - -type semiconductor layer is 1b and the channel forming region p - determined at the pn junction withstand voltage of the semiconductor region 4 It is. このpn接合耐圧は、ゲート電極及びソース領域を接地した状態で、ドレイン領域に正の電圧を印加した時(BVDSS状態)に、アバランシェ降伏電流が流れるまでの電圧で現される。 The pn junction breakdown voltage, while grounding the gate electrode and the source region, upon application of a positive voltage to the drain region (BVDSS state), as manifested in the voltage up to the avalanche breakdown current flows.

ゲート電極及びソース領域を接地し、ドレイン領域に正の電圧を印加してBVDSS状態にした時、図10及び図11に示すように、p 型半導体領域2とn 型半導体層1bとのpn接合及びp 型半導体領域4とn 型半導体層1bとのpn接合に沿って空乏層19が形成される。 Grounded gate electrode and the source region, when the BVDSS state by applying a positive voltage to the drain region, as shown in FIGS. 10 and 11, p - -type semiconductor region 2 and the n - with type semiconductor layer 1b pn junction and p - type semiconductor region 4 and the n - -type semiconductor layer depletion 19 along the pn junction between 1b is formed. 型半導体層1bと電極14とのショットキー接合による接合部の端部(ショットキーセル20Aに接触するバリア金属の端部)は、ショットキーセル20Aに設けられたp 型半導体領域2の領域で終端しているため、接合部の端部25に集中する電界が空乏層19によって緩和されることから、ショットキーバリアダイオード素子SBDの耐圧を高めることができる。 n - -type semiconductor layer 1b and the end portion of the joint portion by the Schottky junction between the electrode 14 (an end portion of the barrier metal in contact with the Schottky cell 20A) is, p provided in Schottky cell 20A - -type semiconductor region 2 since terminating in the region, since the electric field concentrated on the end portion 25 of the joint portion is reduced by the depletion layer 19, it is possible to increase the breakdown voltage of the Schottky barrier diode SBD.

ショットキーセル20Aにおいて、p 型半導体領域2上における半導体基板1の主面には厚いフィールド絶縁膜3が設けられている。 In the Schottky cell 20A, p - thick field insulating film 3 on the main surface of the semiconductor substrate 1 is provided in the semiconductor region on 2. この部分にフィールド絶縁膜3を設けることにより、p 型半導体領域2に伸びる空乏層19の電界を弱めることができるため、ショットキーバリアダイオード素子の高耐圧化をさらに図ることができる。 By providing the field insulating film 3 in this portion, p - it is possible to weaken the electric field in the depletion layer 19 extending type semiconductor region 2, it is possible to achieve further higher withstand voltage of the Schottky barrier diode.

ショットキーセル20Aのp 型半導体領域2は溝5の深さよりも深く拡散されており、ショットキーセル20Aとトランジスタセル20Bとの間に位置する溝5、即ちショットキーセル20Aを規定する溝5は、このp 型半導体領域2の中に形成されている。 P Schottky cell 20A - -type semiconductor region 2 is diffused deeper than the depth of the groove 5, the groove defining a groove 5, i.e. Schottky cell 20A located between the Schottky cell 20A and the transistor cell 20B 5, the the p - is formed in the semiconductor region 2. このように構成することにより、ショットキーセル20Aとトランジスタセル20Bとの間に位置する溝5の底面部に空乏層が広がるため、ゲート絶縁膜6に直接電圧が加わらなくなる。 With this configuration, since the depletion layer spreads in the bottom portion of the groove 5 located between the Schottky cell 20A and the transistor cell 20B, voltage directly to the gate insulating film 6 is not applied. この結果、ゲート絶縁膜6に加わる電圧を低くすることができるため、パワーMISFET−Qのゲート耐圧を高めることができる。 As a result, it is possible to lower the voltage applied to the gate insulating film 6, it is possible to increase the gate breakdown voltage of the power MISFET-Q.

MISFET部は、各トランジスタセルが均一にアバランシェ降伏するため、電流密度が高くならず(局所的に電流が流れないため)破壊しにくい。 MISFET portion, since each transistor cell is uniformly avalanche breakdown, not the current density is high (for locally current does not flow) hardly broken. 一方、周辺部1Nは接合の表面近傍でアバランシェ降伏するため、局所的に電流が流れ、破壊しやすい。 Meanwhile, since the peripheral portion 1N is for avalanche breakdown near the surface of the junction, locally current flows, and easily broken. よって、p 型半導体領域2をp 型半導体領域4よりも深くして(半導体領域の曲率半径を大きくして)MISFET部の耐圧より周辺部の耐圧を高くする。 Thus, p - -type semiconductor regions 2 p - and deeper than type semiconductor region 4 (by increasing the radius of curvature of the semiconductor regions) to increase the breakdown voltage of the peripheral portion than the withstand voltage of the MISFET portion. さらに、p 型半導体領域2を溝5よりも深くすることで、より一層ゲート絶縁膜6に加わる電圧を緩和でき、周辺部の耐圧を向上することができる。 Further, p - -type semiconductor regions 2 By deeper than the groove 5, can alleviate a voltage applied to the further gate insulating film 6, it is possible to improve the withstand voltage of the periphery.

なお、ショットキーセル20Aの一対の溝5を包囲するためには、ガードリングであるp 型半導体領域2の横方向の拡散も溝5の深さz以上必要である。 In order to enclose the pair of grooves 5 of the Schottky cell 20A is, p a girdling - lateral diffusion type semiconductor region 2 is also required more depth z of the groove 5.

(実施形態3) (Embodiment 3)
図12は、本発明の実施形態3である半導体装置の概略構成を示すチップレイアウト図である。 Figure 12 is a chip layout diagram illustrating a schematic configuration of a semiconductor device according to an embodiment 3 of the present invention.

図12に示すように、本実施形態の半導体装置は、パワーMISFETのトランジスタセルが形成されるトランジスタ素子形成部(アクティブ領域)21Aをショットキーバリアダイオード素子SBDが形成されるショットキー素子形成部21Bで囲むようにレイアウトされている。 As shown in FIG. 12, the semiconductor device of this embodiment, the Schottky device forming portion 21B of the transistor element forming part of the transistor cell is formed of a power MISFET (active region) 21A Schottky barrier diode SBD is formed It is laid out in such a manner as to surround at. このようなレイアウトにおいても、前述の実施形態1と同様に、半導体基板1の平面サイズ(チップサイズ)を小さくすることができる。 In such a layout, as in the first embodiment described above, it is possible to reduce the plane size of the semiconductor substrate 1 (chip size). また、半導体装置の設計の自由度を確保することができる。 Further, it is possible to secure the degree of freedom in designing the semiconductor device.

また、ショットキーバリアダイオード素子は、一般的に金属と半導体との界面で決まる表面デバイスのため、パッケージ組立時のダメージ(特にワイヤボンディング時のダメージ)はできるだけ少ない方が望ましい。 Further, the Schottky barrier diode, because generally the surface devices determined by the interface between the metal and the semiconductor, (damage particularly during wire bonding) package damage during assembly is as small as possible is desirable. 従って、本実施形態のように、パワーMISFETのトランジスタセルが形成されるトランジスタ素子形成部21Aをショットキー素子形成部21Bで囲むようにレイアウトすることにより、ショットキー素子形成部21Bにワイヤボンディングしなくても組立が可能となる。 Therefore, as in the present embodiment, by laying so as to surround the transistor element forming portion 21A of the transistor cell is formed of the power MISFET Schottky element forming portion 21B, not wire bonded to the Schottky device forming portion 21B also it is possible to assembled.

(実施形態4) (Embodiment 4)
図13は、本発明の実施形態4である半導体装置の概略構成を示す模式的断面図である。 Figure 13 is a schematic sectional view showing a schematic construction of a semiconductor device according to a fourth embodiment of the present invention.

図13に示すように、本実施形態の半導体装置は、基本的に前述の実施形態1と同様の構成となっており、以下の構成が異なっている。 As shown in FIG. 13, the semiconductor device of the present embodiment has a basically similar to that of Embodiment 1 described above arrangement is different in following construction.

即ち、ショットキーセル20Aにおいて、n 型半導体層1bにこのn 型半導体層1bよりも高不純物濃度のn 型半導体領域22が設けられている。 That is, in the Schottky cell 20A, the n - -type semiconductor layer 1b in the n - type semiconductor layer 1b having a high impurity concentration than the n + -type semiconductor region 22 is provided. 型半導体領域22は、ショットキーセル20Aにおける金属半導体界面よりも深い位置に形成されている。 n + -type semiconductor region 22 is formed at a position deeper than the metal semiconductor interface in the Schottky cell 20A. 即ち、ショットキーセル20Aは、金属半導体界面より深い領域の不純物濃度が高濃度化されている。 That is, the Schottky cell 20A is the impurity concentration of the deeper metal-semiconductor interface area is highly concentrated. このような構成にすることにより、耐圧を確保しながら、ショットキーバリアダイオード素子の寄生抵抗を低減することができる。 With such a configuration, while securing the withstand voltage, it is possible to reduce the parasitic resistance of the Schottky barrier diode.

(実施形態5) (Embodiment 5)
図14は、本発明の実施形態5である半導体装置の概略構成を示す模式的断面図である。 Figure 14 is a schematic sectional view showing a schematic construction of a semiconductor device according to a fifth embodiment of the present invention.

図14に示すように、本実施形態の半導体装置は、基本的に前述の実施形態2と同様の構成となっており、以下の構成が異なっている。 As shown in FIG. 14, the semiconductor device of the present embodiment has a basically similar to that of Embodiment 2 above configuration is different in following construction.

即ち、ショットキーセル20Aの半導体に接合される金属とトランジスタセル20Bの半導体に接合される金属とが異なっており、トランジスタセル20Bにおける金属接合の障壁高さq*ΦBよりもショットキーセル20Aにおける金属接合の障壁高さq*ΦBの方が高くなっている。 That is different and the metal that is bonded to the semiconductor metal and transistor cell 20B which is joined to the semiconductor Schottky cell 20A is, in the Schottky cell 20A than the barrier height q * .PHI.B metal junction in the transistor cell 20B towards the barrier height q * .PHI.B metal bonding is high. 本実施形態において、ショットキーセル20Aには例えばアルミニウム(Al)若しくはアルミニウム合金からなる電極14が接合され、トランジスタセル20Bには例えばチタンタングステン(TiW)からなる金属膜13が接合されている。 In this embodiment, the Schottky cell 20A is joined electrode 14 made of, for example, aluminum (Al) or an aluminum alloy, the metal film 13 in the transistor cell 20B is made of, for example, titanium tungsten (TiW) is joined.

ショットキーバリアダイオード素子内蔵のパワーMISFETでは、数アンペアの電流を流すので、大面積のショットキーバリアダイオード素子が必要とされるが、ショットキーバリアダイオード素子の面積が大きくなるとリーク電流が懸念される。 In the Schottky barrier diode chip power MISFET, since electric current of several amperes, although the Schottky barrier diode having a large area is required, the leakage current is concerned when the area of ​​the Schottky barrier diode increases . そこで、異なる金属を用いて、トランジスタセル20Bにおける金属接合の障壁高さq*ΦBよりもショットキーセル20Aにおける金属接合の障壁高さq*ΦBの方を高くすることにより、リーク電流を低減することができる。 Therefore, different metals using, by increasing toward the barrier height q * .PHI.B metal junction in the Schottky cell 20A than the barrier height q * .PHI.B metal junction in the transistor cell 20B, to reduce the leakage current be able to.

一般的に、電子にとっての障壁高さはq*ΦBと表される。 Generally, the barrier height for the electrons is expressed as q * .PHI.B.
ここで、q:電子の電荷量、 Here, q: electron charge amount,
ΦB=ΦM−χ ΦM:金属の仕事関数、χ:電子親和力である。 ΦB = ΦM-χ ΦM: metal work function of, χ: an electron affinity.

従って、トランジスタセル20Bにおける金属接合の障壁高さq*ΦBよりもショットキーセル20Aにおける金属接合の障壁高さq*ΦBの方を高くするためには、トランジスタセル20Bに接合される金属よりも仕事関数ΦMが高い金属をショットキーセル20Aの接合に用いればよい。 Therefore, in order to increase towards the barrier height q * .PHI.B metal junction in the Schottky cell 20A than the barrier height q * .PHI.B metal junction in the transistor cell 20B, rather than the metal to be bonded to the transistor cell 20B may be used workfunction ΦM is a high metal junction of the Schottky cell 20A. 本実施形態において、ショットキーセル20Aとの接合にはAl若しくはAl合金が用いられ、トランジスタセル20Bとの接合にはTiWが用いられているが、Al及びAl合金はTiWよりも仕事関数ΦMが高い。 In this embodiment, the junction between the Schottky cell 20A is used is Al or Al alloy, although TiW is used for the junction between the transistor cell 20B, Al and Al alloy has a work function ΦM than TiW high.

(実施形態6) (Embodiment 6)
図15は、本発明の実施形態6である半導体装置の概略構成を示す模式的断面図である。 Figure 15 is a schematic sectional view showing a schematic construction of a semiconductor device according to a sixth embodiment of the present invention.

図15に示すように、ショットキーセル20Aのショットキーバリアダイオード素子は、n 型半導体層1bと電極14とのショットキー接合によって形成されている。 As shown in FIG. 15, a Schottky barrier diode of the Schottky cell 20A is, n - is formed by the Schottky junction type semiconductor layer 1b and the electrode 14. トランジスタセル20BのMISFETのドレイン領域は、n 型半導体層1bにチャネル形成領域であるp 型半導体領域4と接して設けられたn型半導体領域(ウエル領域)17及びn 型半導体層1aで構成されている。 Drain regions of the MISFET transistor cell 20B is, n - -type semiconductor layer 1b is a channel formation region in p - type semiconductor region 4 and the n-type semiconductor region (well region) provided in contact 17 and the n + -type semiconductor layer 1a in is configured. n型半導体領域17は、n 型半導体基板1aよりも低不純物濃度で形成され、n 型半導体層1bよりも高不純物濃度で形成されている。 n-type semiconductor region 17, than the n + -type semiconductor substrate 1a is formed at a low impurity concentration, n - are formed in a high impurity concentration than type semiconductor layer 1b. 即ち、MISFETのドレイン領域は、チャネル形成領域側の不純物濃度がn 型半導体層1bよりも高不純物濃度に設定されている。 That is, the drain region of the MISFET, the impurity concentration of the channel formation region side the n - is set to a higher impurity concentration than type semiconductor layer 1b.

パワーMISFETの耐圧は、チャネル形成領域であるp 型半導体領域4とドレイン領域とのpn接合耐圧であるから、空乏層がp型領域とn型領域の両方に伸びる。 Breakdown voltage of the power MISFET is, p is a channel formation region - because it is the pn junction withstand voltage of the semiconductor region 4 and the drain region, a depletion layer extends to both the p-type region and the n-type region. 一方ショットキーバリアダイオード素子の耐圧は、金属とn型カソード領域のショットキー接合耐圧であるから、空乏層がn型カソード領域にしか伸びない。 On the other hand breakdown voltage of the Schottky barrier diode, since a Schottky junction breakdown voltage between the metal and the n-type cathode region, it does not extend only in the n-type cathode region depletion. このため、同じ不純物濃度のn型領域に夫々形成してしまうと、必ずショットキーバリアダイオード素子の耐圧の方が低くなってしまう。 Therefore, when the results in each form on the n-type region of the same impurity concentration, is always toward the breakdown voltage of the Schottky barrier diode becomes low.

パワーMISFETの耐圧よりもショットキーバリアダイオード素子の耐圧が低い状態では、常にショットキーバリアダイオード素子で降伏することになるので、信頼性が低くなってしまう。 In the state breakdown voltage lower Schottky barrier diode than the withstand voltage of the power MISFET, since always to yield Schottky barrier diode, a loss of reliability. パワーMISFETの方の耐圧が低い場合、バルク内のpn接合で降伏するから特性変動が起こりにくい。 If the withstand voltage towards power MISFET is low, characteristic variation is unlikely to occur because yields at the pn junction within the bulk. 一方、ショットキーバリアダイオード素子の方の耐圧が低い場合、ショットキーバリアダイオード素子は界面デバイスであるから降伏時に発生するキャリアによって特性変動が起こりやすい。 On the other hand, if the withstand voltage towards the Schottky barrier diode is low, Schottky barrier diode characteristics variation likely to occur by carriers generated at the time of breakdown because it is the interface device.

このような問題を解決するためには、MISFETのn型ドレイン領域よりもショットキーバリアダイオード素子のn型カソード領域の方を低不純物濃度にすれば良い。 To solve such a problem, it may be a low impurity concentration towards the n-type cathode region of a Schottky barrier diode than the n-type drain region of the MISFET. このような構成にすることにより、パワーMISFETの耐圧を低く、ショットキーバリアダイオード素子の耐圧を高くすることができる。 By such a configuration, the withstand voltage of the power MISFET low, it is possible to increase the breakdown voltage of the Schottky barrier diode.

なお、本実施形態では、トレンチゲート構造のパワーMISFET及びショットキーバリアダイオード素子を有する半導体装置に本発明を適用した例について説明したが、本発明は、プレーナ構造のパワーMISFET及びショットキーバリアダイオード素子を有する半導体装置や、横型二重拡散(LD:Lateral Double Diffusion Self−aligned)構造のパワーMISFET及びショットキーバリアダイオード素子を有する半導体装置に適用することができる。 In the present embodiment has described the example of applying the present invention to a semiconductor device having a power MISFET and a Schottky barrier diode of the trench gate structure, the present invention is the planar structure power MISFET and the Schottky barrier diode and a semiconductor device having, lateral double diffused: it can be applied to a semiconductor device having a (LD lateral double diffusion Self-aligned) power MISFET structure and the Schottky barrier diode.

(実施形態7) (Embodiment 7)
図16は、本発明の実施形態7である半導体装置の概略構成を示す模式的断面図である。 Figure 16 is a schematic sectional view showing a schematic construction of a semiconductor device according to a seventh embodiment of the present invention.

図16に示すように、ショットキーセル20Aにおけるショットキーバリアダイオード素子の金属接合は、半導体基板1の一主面に設けられた溝18の底面部で行われている。 As shown in FIG. 16, the metal junction of the Schottky barrier diode in the Schottky cell 20A is performed in the bottom portion of the groove 18 provided on the main surface of the semiconductor substrate 1. 隣(P)が導入されたn 型半導体層1bは、熱酸化工程で表面に燐が偏析し、初期状態よりも高濃度になってしまう。 N next (P) is introduced - -type semiconductor layer 1b is phosphorus segregates to the surface by thermal oxidation step, resulting in a higher concentration than the initial state. この偏析によって高濃度になってしまった表面部分を掘り下げて溝18を形成し、この溝18の内部の底面部において、ショットキーセル20Aにおけるショットキーバリアダイオード素子の金属接合を行うことにより、ショットキーバリアダイオード素子をより高耐圧化することができる。 A groove 18 to dig the surface portion has become a high concentration by the segregation, inside the bottom portion of the groove 18, by performing the metal junction of the Schottky barrier diode in the Schottky cell 20A, shot it can be higher breakdown voltage the Schottky barrier diode.

(実施形態8) (Embodiment 8)
本実施形態では、プレーナ構造のパワーMISFET及びショットキーバリアダイオード素子を有する半導体装置に本発明を適用した例について説明する。 In the present embodiment, an example of applying the present invention to a semiconductor device having a power MISFET and a Schottky barrier diode of the planar structure.

図17は、本発明の実施形態8である半導体装置の概略構成を示す模式的断面図である。 Figure 17 is a schematic sectional view showing a schematic configuration of a semiconductor device according to an embodiment 8 of the present invention.

図17に示すように、本実施形態の半導体装置は、基本的に前述の実施形態6と同様の構成になっており、以下の構成が異なっている。 As shown in FIG. 17, the semiconductor device of this embodiment has basically the same as those of Embodiment 6 described above arrangement is different in following construction.

即ち、トランジスタセル20BのMISFETは、半導体基板1の主面(n 型半導体層1bの主面)上にゲート絶縁膜6を介在してゲート電極7が配置された構造になっている。 That, MISFET transistor cell 20B is the main surface of the semiconductor substrate 1 - have become (n type semiconductor layer 1b of the main surface) gate electrode 7 with a gate insulating film 6 on are arranged structure.

このようなプレーナ構造のパワーMISFET及びショットキーバリアダイオード素子を有する半導体装置においても、前述の実施形態6と同様に、MISFETのn型ドレイン領域よりもショットキーバリアダイオード素子のn型カソード領域の方を低不純物濃度にすることにより、前述の実施形態6と同様に、パワーMISFETの耐圧を低く、ショットキーバリアダイオード素子の耐圧を高くすることができる。 In the semiconductor device having a power MISFET and a Schottky barrier diode having such a planar structure, like Embodiment 6 described above, towards the n-type cathode region of a Schottky barrier diode than the n-type drain region of the MISFET the by a low impurity concentration, similarly to embodiment 6 described above, the breakdown voltage of the power MISFET low, it is possible to increase the breakdown voltage of the Schottky barrier diode.

(実施形態9) (Embodiment 9)
本実施形態では、横型二重拡散構造のパワーMISFET及びショットキーバリアダイオード素子を有する半導体装置に本発明を適用した例について説明する。 In the present embodiment, an example of applying the present invention to a semiconductor device having a power MISFET and a Schottky barrier diode of the lateral double diffusion structure.

図18は、本発明の実施形態9である半導体装置の概略構成を示す模式的断面図である。 Figure 18 is a schematic sectional view showing a schematic construction of a semiconductor device according to a ninth embodiment of the present invention.

図18に示すように、ショットキーセルのショットキーバリアダイオード素子は、n 型半導体層1bと電極24Aとのショットキー接合によって形成されている。 As shown in FIG. 18, the Schottky barrier diode of Schottky cells, n - is formed by the Schottky junction type semiconductor layer 1b and the electrode 24A. トランジスタセルのMISFETは、電流が半導体基板1の表面方向に流れる横型構造になっている。 MISFET transistor cell is adapted to lateral structure current flows in the surface direction of the semiconductor substrate 1.

トランジスタセルのMISFETは、主に、チャネル形成領域、ゲート絶縁膜6、ゲート電極7、ソース領域及びドレイン領域を有する構成となっている。 MISFET transistor cells is mainly a channel formation region, a gate insulating film 6, gate electrode 7 has a configuration having a source region and a drain region. チャネル形成領域は、n 型半導体層1bの主面に設けられたp 型半導体領域4で形成されている。 The channel forming region, n - p provided on the main surface of the type semiconductor layer 1b - is formed by type semiconductor region 4. ゲート絶縁膜6は、n 型半導体層1bの主面上であってチャネル形成領域と向かい合って設けられている。 The gate insulating film 6, n - a on the main surface of the type semiconductor layer 1b is provided opposite the channel forming region. ゲート電極7は、n 型半導体層1bの主面上にゲート絶縁膜6を介在して設けられている。 The gate electrode 7, n - are provided on a gate insulating film 6 on the main surface of the type semiconductor layer 1b. ソース領域は、p 型半導体領域4の表層部にこのp 型半導体領域4と接して設けられたn 型半導体領域8で形成されている。 Source region, p - is formed by type semiconductor region 4 and the n + -type semiconductor region 8 provided in contact - in the surface layer portion of the semiconductor region 4 this p. ドレイン領域は、チャネル形成領域であるp 型半導体領域4と接してn 型半導体層1bに設けられたn型半導体領域17と、n 型半導体層1bの主面であって、p 型半導体領域4から離間してn型半導体領域17の中に設けられたn 型半導体領域23とで形成されている。 Drain region, p is a channel forming region - the n-type semiconductor region 17 provided in the type semiconductor layer 1b, n - - type semiconductor region 4 and the contact n a main surface of the type semiconductor layer 1b, p - apart from type semiconductor region 4 is formed by the n + -type semiconductor region 23 provided in the n-type semiconductor region 17. n型半導体領域17は、n 型半導体領域23よりも低不純物濃度で形成され、n 型半導体層1bよりも高不純物濃度で形成されている。 n-type semiconductor region 17, than the n + -type semiconductor region 23 is formed at a low impurity concentration, n - are formed in a high impurity concentration than type semiconductor layer 1b. 即ち、本実施形態のMISFETにおいても、ドレイン領域のチャネル形成領域側の不純物濃度がn 型半導体層1bよりも高不純物濃度に設定されている。 That is, in the MISFET of the present embodiment, the impurity concentration of the channel formation region side of the drain region is the n - is set to a high impurity concentration than type semiconductor layer 1b.

型半導体領域4の主面にはp 型半導体領域12が設けられ、このp 型半導体領域12及びn 型半導体領域8には層間絶縁膜9に形成された接続孔を通してソース電極24Bが電気的に接続されている。 p - type in the main surface of the semiconductor region 4 p + -type semiconductor region 12 is provided, the source electrode through the p + -type semiconductor region 12 and the n + type semiconductor region 8 formed in the interlayer insulating film 9 connecting hole 24B are electrically connected. 即ち、トランジスタセルのMISFETは、ソース領域とチャネル形成領域とが同一の電位に電位固定される。 That, MISFET transistor cell has a source region and a channel formation region is a potential fixed to the same potential.

型半導体領域23には層間絶縁膜9に形成された接続孔を通してドレイン電極24Cが電気的に接続されている。 The n + -type semiconductor region 23 drain electrode 24C are electrically connected through a contact hole formed in the interlayer insulating film 9. ショットキーセルにおいて、n 型半導体層1bには、層間絶縁膜9に形成された接続孔を通して電極24Aが電気的に接続されている。 In the Schottky cell, n - -type semiconductor layer 1b, the electrodes 24A are electrically connected through a contact hole formed in the interlayer insulating film 9.

ショットキーセルのショットキーバリアダイオード素子は、n 型半導体層1bと電極24Aとのショットキー接合によって形成されている。 Schottky barrier diode of Schottky cells, n - is formed by the Schottky junction type semiconductor layer 1b and the electrode 24A. 一方、トランジスタセルMISFETは、ドレイン領域のチャネル形成領域側の不純物濃度がn 型半導体層1bよりも高不純物濃度になっている。 On the other hand, the transistor cell MISFET, the impurity concentration of the channel formation region side of the drain region is the n - in a high impurity concentration than type semiconductor layer 1b. 即ち、本実施形態においても、前述の実施形態6と同様に、MISFETのドレイン領域のチャネル形成領域側の領域よりもショットキーバリアダイオード素子のカソード領域の方が低不純物濃度になっているため、前述の実施形態6と同様に、パワーMISFETの耐圧よりもショットキーバリアダイオード素子の耐圧を高くすることができる。 That is, also in this embodiment, like the sixth embodiment described above, since the direction of the cathode region of the Schottky barrier diode than the area of ​​the channel formation region side of the drain region of the MISFET is turned low impurity concentration, Similarly to embodiment 6 described above, it is possible to increase the breakdown voltage of the Schottky barrier diode than the withstand voltage of the power MISFET.

なお、前述の実施形態1〜5では、同一の基板にトレンチゲート構造のパワーMISFET及びショットキーバリアダイオード素子を混載した半導体装置について説明したが、実施形態1〜5において実施した本発明は、プレーナ構造のパワーMISFET及びショットキーバリアダイオード素子を有する半導体装置や、横型二重拡散構造のパワーMISFET及びショットキーバリアダイオード素子を有する半導体装置に適用することができる。 The present invention in first to fifth embodiments described above, has been described semiconductor device combined power MISFET and a Schottky barrier diode of the trench gate structure on the same substrate, which was performed in the embodiment 1-5, a planar it can be applied and a semiconductor device having a power MISFET and a Schottky barrier diode structure, a semiconductor device having a power MISFET and a Schottky barrier diode of the lateral double diffusion structure.

以上、本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。 Although the invention made by the present inventors has been concretely described based on the embodiments, the present invention, the present invention is not limited to the embodiments, and various modifications are possible within a scope not departing from the gist thereof it is a matter of course.

1…半導体基板、1a…n 型半導体層、1b…n 型半導体層、2…p 型半導体領域(ウエル領域)、3…フィールド絶縁膜、4…p 型半導体領域(ウエル領域)、5,18…溝、6…ゲート絶縁膜、7…ゲート電極、8…n 型半導体領域、9…層間絶縁膜、10,11…接続孔、12…p 型半導体領域、13…金属膜、14,15,16…電極、17…n型半導体領域、20A…ショットキーセル、20B…トランジスタセル、21A…トランジスタ素子形成部、21B…ショットキー素子形成部、Q,Q1,Q2…パワーMISFET、SBD…ショットキーバリアダイオード素子。 1 ... semiconductor substrate, 1a ... n + -type semiconductor layer, 1b ... n - -type semiconductor layer, 2 ... p - -type semiconductor region (well region), 3 ... field insulating film, 4 ... p - -type semiconductor region (well region) , 5,18 ... groove, 6 ... gate insulating film, 7 ... gate electrode, 8 ... n + -type semiconductor region 9 ... interlayer insulation film, 10, 11 ... connection hole, 12 ... p + -type semiconductor region, 13 ... metal film, 14, 15, 16 ... electrode, 17 ... n-type semiconductor region, 20A ... Schottky cell, 20B ... transistor cells, 21A ... transistor element forming portion, 21B ... Schottky element forming portion, Q, Q1, Q2 ... power MISFET, SBD ... Schottky barrier diode element.

Claims (5)

  1. MISFETを含む半導体装置であって、 A semiconductor device including a MISFET,
    主面と前記主面に対向する裏面とを有する半導体基板と、 A semiconductor substrate having a back surface opposite to the major surface and the main surface,
    前記半導体基板は、複数のトランジスタセル領域を有し、前記複数のトランジスタセル領域のおのおのは、 The semiconductor substrate has a plurality of transistor cells region, each of the plurality of transistor cell region,
    前記半導体基板に設けられた複数の溝と、 A plurality of grooves provided on the semiconductor substrate,
    前記複数の溝間に設けられた、前記MISFETのチャネルとされるウェル領域と、 Wherein provided between the plurality of grooves, and the well region to be a channel of the MISFET,
    前記複数の溝のおのおのの内部に設けられた、前記MISFETのゲート絶縁膜と、 Provided inside each of the plurality of grooves, the gate insulating film of the MISFET,
    前記複数の溝のおのおのの内部に設けられ、前記ゲート絶縁膜の上に設けられた、前記MISFETのゲート電極と、 Provided inside each of the plurality of grooves, provided on the gate insulating film, a gate electrode of the MISFET,
    前記ウェル領域内に設けられた、前記MISFETのソース領域と、 Provided in the well region, the source region of the MISFET,
    前記半導体基板の前記主面上に設けられ、前記複数のトランジスタセル領域の前記ソース領域の上面に接触するソース電極と、を具備し、 Wherein provided in the semiconductor substrate of the upper major surface, anda source electrode in contact with the upper surface of the source region of the plurality of transistor cells region,
    前記半導体基板は、更に、 The semiconductor substrate further
    前記半導体基板の前記裏面に設けられ、前記半導体基板に電気的に接続されたドレイン電極と、 Provided on the back surface of the semiconductor substrate, a drain electrode electrically connected to the semiconductor substrate,
    前記半導体基板の前記複数のトランジスタセル領域の間に設けられたショットキーセル領域と、を具備し、 Anda Schottky cell region provided between the plurality of transistor cells region of the semiconductor substrate,
    前記ソース電極は、前記ショットキーセル領域においてショットキー接合を形成するように、前記半導体基板の一部分と接触しており、 The source electrode so as to form a Schottky junction in the Schottky cell area being in contact with a portion of said semiconductor substrate,
    前記ショットキー接合の接合面は、前記半導体基板の前記主面に垂直な方向において、前記複数のトランジスタセル領域の1つと前記ショットキーセル領域との間に位置する前記半導体基板の前記主面の上面と、前記複数の溝の底部との間に位置し Bonding surface of the Schottky junction, the in the direction perpendicular to the main surface of the semiconductor substrate, said main surface of said semiconductor substrate located between one said Schottky cell region of the plurality of transistor cells region and the upper surface, positioned between the bottom of the plurality of grooves,
    前記ショットキー領域内の前記半導体基板の前記主面に、複数のフィールド絶縁膜を、さらに、有し、 On the main surface of the semiconductor substrate of the Schottky region, a plurality of field insulating film, further comprising,
    前記ソース電極の一部は、前記複数のフィールド絶縁膜上に配置され、 Some of the source electrode is disposed on said plurality of field insulating films,
    前記ショットキー接合は、平面視において、前記複数のフィールド絶縁膜の間に設けられる半導体装置。 The Schottky junction, in plan view, the semiconductor device provided between said plurality of field insulating film.
  2. 前記半導体基板と前記ソース領域とは、第1導電型であり、 Wherein the semiconductor substrate and the source region, a first conductivity type,
    前記ウェル領域は、前記第1導電型と異なる第2導電型である請求項1記載の半導体装置。 The well region, the semiconductor device according to claim 1, wherein a second conductivity type different from the first conductivity type.
  3. 前記第1導電型及び前記第2導電型は、それぞれ、n型及びp型である請求項2記載の半導体装置。 The first conductivity type and said second conductivity type, respectively, n-type and p-type a which claim 2 The semiconductor device according.
  4. 前記半導体基板は、リンを含む請求項3記載の半導体装置。 The semiconductor substrate, a semiconductor device according to claim 3, further comprising phosphorus.
  5. 前記ソース電極は、アルミニウムである請求項1記載の半導体装置。 The source electrode, the semiconductor device of Ru aluminum der claim 1.
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