JP2644515B2 - Semiconductor device - Google Patents

Semiconductor device

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JP2644515B2 JP63016485A JP1648588A JP2644515B2 JP 2644515 B2 JP2644515 B2 JP 2644515B2 JP 63016485 A JP63016485 A JP 63016485A JP 1648588 A JP1648588 A JP 1648588A JP 2644515 B2 JP2644515 B2 JP 2644515B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置、特にパワーMOSFET(メタル・ Description of the Invention The present invention [relates] to a semiconductor device, in particular a power MOSFET (Metal
オキサイド・セミコンダクタ型電界効果トランジスタ) Oxide Semiconductor-type field effect transistor)
単体またはパワーMOSFETを組み込んだMOSIC等の半導体装置に関する。 Incorporating a single or a power MOSFET relates to a semiconductor device such as a MOSIC.

〔従来の技術〕 [Prior art]

パワーMOSFETは、周波数特性が優れ、スイッチングスピードが速く、かつ低電力で駆動できる等多くの特長を有することから、近年多くの産業分野で使用されている。 Power MOSFET, excellent frequency characteristic, the switching speed is high and since it has many features such as can be driven with low power, has been used in recent years many industrial fields. たとえば、日経マグロウヒル社発行「日経エレクトロニクス」1986年5月19日号、P165〜P188には、パワー For example, Nikkei McGraw-Hill published by "Nikkei Electronics", 1986 May 19 issue, in P165~P188 is, power
MOSFETの開発の焦点は、低耐圧品および高耐圧品に移行している旨記載されている。 The focus of the development of MOSFET is described that are shifted to the low-voltage products and high withstand voltage products. また、この文献には、耐圧 In addition, in this document, the breakdown voltage
100V以下のパワーMOSFETチップのオン抵抗は、10mΩレベルまで低くなってきていることが記載されており、この理由として、パワーMOSFETの製造にLSIの微細加工を利用したり、セルの形状を工夫したりして、面積当たりのチャネル幅が大きくとれるようになったことにある旨述べられている。 On-resistance of the following power MOSFET chip 100V is described that has been lowered to 10mΩ level, the reason for this or utilizing microfabrication of an LSI in the production of the power MOSFET, and devising the shape of the cell and or, it stated that in that the channel width per area is now made larger.

また、この文献には「低耐圧MOSFETのオン抵抗はチャネル部の抵抗でほぼ決まる。チャネル部の抵抗は、並列接続するセルの数を増やせば小さくできる。このため、 The on-resistance of this in the literature, "low voltage MOSFET is almost determined. Resistance of the channel portion by the resistance of the channel portion, can be reduced by increasing the number of cells connected in parallel. Thus,
微細加工が生きる。 Microfabrication live. 」とも記載されている。 It is also described as ".

さらに、セルの密度を高くする方法に関しては、以下のような記載がある。 Further, with respect to a method for increasing the density of the cells is described as follows. すなわち、「セルの密度を高くする有効な方法に溝型MOSFETがある。V溝型は以前からある。溝側面がチャネルとなり、縦方向に電流が流れる。 That is, there is a trench-type MOSFET in an effective way to increase the density of the "cell .V trench is previously. Groove flank is a channel, a current flows in a vertical direction.
さらに溝の先端部の電界を緩和するためV溝の先端を丸くしたU溝を採用している。 Further it employs a rounded U groove tip of the V-groove for relaxing the electric field of the tip of the groove. セル密度を上げてオン抵抗を小さくするためである。 By increasing the cell density in order to reduce the on-resistance.

もっとセル密度を上げるにはSi基板と垂直に溝を掘ればよい。 Digging a Si substrate and perpendicular groove to raise more cell density. U溝は垂直にはなっていなかった。 U groove was not made in the vertical. こうして隣接する垂直溝のピッチが17μmのMOSFETを開発した。 Thus the pitch of the adjacent vertical groove has developed MOSFET of 17 .mu.m. 耐圧50VのMOSFETのオン抵抗は13mΩ、オン抵抗と面積の積は187mΩ・mm 2だった。 MOSFET on-resistance of the withstand voltage 50V is 13Emuomega, the product of the on resistance and area was 187mΩ · mm 2. 溝のピッチを10μm以下にしたり、溝を深くすれば、オン抵抗はもっと下がる。 Or the pitch of the groove to 10μm or less, if the depth of the groove, the on-resistance is lowered more. 」と記載されている。 It has been described as ".

一方、MOSメモリにおいては、より高集積度化を提供した構造として深溝(トレンチ)を利用してキャパシタを形成したトレンチキャパシタが開発されている。 On the other hand, in a MOS memory, deep groove trench capacitor forming a capacitor by utilizing the (trenches) have been developed as a structure that provides a higher degree of integration. たとえば、トレンチキャパシタについては、株式会社プレスジャーナル発行「月刊セミコンダクター ワールド(Se For example, for the trench capacitor, Ltd. Press Journal published "Monthly Semiconductor World (Se
micon−ductor World)」1986年10月号、昭和61年9月 micon-ductor World) "1986 October, 1986 September
15日発行、P65〜P69に記載されている。 15 days issue, are described in the P65~P69. この文献には、 In this document,
ゲート酸化膜形成技術における問題として下記のことが記載されている。 The following is a problem in the gate oxide film formation technology that have been described. すなわち、「トレンチキャパシタにおけるゲート酸化膜形成技術は、必ず存在する凸型、あるいは凹型コーナーにおけるリーク電流をいかに抑えるかに要約される。コーナーにおけるリーク電流増大の原因は大きく分けて2つある。1つはコーナーそのものによる電界集中であり、もう1つはコーナーに形成した酸化膜が薄くなる現象に起因するものである。これに対し、 That is, "the gate oxide film formed in the trench capacitor technology, convex, or are summarized in either suppress leakage current how the concave corners. The cause of the leakage current increases at the corners roughly twofold .1 always present one is the electric field concentration on a corner itself, the other is due to the phenomenon of oxide film formed on the corner is reduced. in contrast,
RIEによるトレンチ加工を行った直後の鋭利なコーナーを丸めることにより対処できる。 RIE can be addressed by rounding a sharp corner of immediately after the trench processing by. 丸められたコーナーではそこに形成されるゲート酸化膜の薄膜化が抑制されるとともに、電界集中も緩和される。 With a rounded corner thinning of the gate oxide film formed therein is suppressed, the electric field concentration is also reduced. 」なる旨記載されている。 It has been described "as that.

〔発明が解決しようとする課題〕 [Problems that the Invention is to Solve]

近年パワーMOSFETは、微細化技術の進歩に伴い、10m In recent years the power MOSFET, with the advancement of miniaturization technology, 10m
Ωレベルまで低オン抵抗化が進んできた。 Low on-resistance have advanced to Ω level. この微細化技術は、MOSFETの単位セルサイズを20μm程度まで縮小したことにより実現できたものである。 This miniaturization technology is was achieved by having a reduced unit cell size of the MOSFET up to about 20 [mu] m. 各社共低オン抵抗(R ON )化の傾向は低耐圧60V〜100Vクラスで顕著であるが、微細化により、浅い接合での耐圧特性の確保および平面構造(DSAタイプ)のホトレジスト上の制約からセル縮小には限度がある。 Trend of each company co low on-resistance (R ON) of is prominent at low withstand 60V~100V class, the miniaturization, the restriction on the photoresist secure and planar structure of the withstand voltage characteristics of a shallow junction (DSA type) in cell reduction there is a limit.

第13図は従来のプレーナ型縦型MOSFETの断面構造である。 FIG. 13 is a cross-sectional structure of a conventional planar type vertical MOSFET. MOSFETのセル1は、第1導電型、たとえば、n +形のシリコン(Si)からなる半導体基板2上に設けられたn - Cell 1 of the MOSFET, a first conductivity type, for example, provided on the semiconductor substrate 2 made of n + type silicon (Si) n -
形の低濃度層3の表層に縦横に規則正しく複数整列形成される。 Are regularly multiple alignment formed vertically and horizontally on the surface layer in the form of a low concentration layer 3.

前記低濃度層3の表層部分には略矩形状となるp形のウェル領域4が設けられる。 The p-type well region 4 serving as a substantially rectangular shape is provided on the surface layer portion of the low concentration layer 3. このウェル領域4は半導体基板2の主面に縦横に一定間隔(c)隔てて複数形成される。 The well region 4 is formed with a plurality spaced regular intervals in vertical and horizontal to the main surface of the semiconductor substrate 2 (c). したがって、前記半導体基板2の主面には、cなる幅を有しかつ格子状に前記低濃度層3が露出するようになり、ドレイン表層部5を形成する。 Therefore, the main surface of the semiconductor substrate 2, the on has and grid pattern of c becomes width is as low concentration layer 3 is exposed, to form a drain surface portion 5.

また、前記ウェル領域4の表面領域には、ウェル領域4の周囲に沿ってリング状にn +形のソース領域6が設けられている。 Further, the surface region of the well region 4, the source region 6 of n + -type is provided along the periphery of the well region 4 in a ring shape. また、前記ウェル領域4の外周部上、すなわち、ドレイン表層部5に沿う格子部分には、ゲート酸化膜7およびこのゲート酸化膜7上に設けられたゲート電極8ならびにゲート電極8およびゲート酸化膜7を被う絶縁膜9が設けられている。 Further, the upper outer peripheral portion of the well region 4, i.e., the grating portion along the drain surface portion 5, the gate oxide film 7 and gate oxide film gate electrode 8 provided on the 7 and gate electrode 8 and the gate oxide film insulating film 9 is provided to cover the 7. また、半導体基板2の主面にはソース電極10が設けられ、裏面には図示はしないドレイン電極が設けられている。 The source electrode 10 is provided on the main surface of the semiconductor substrate 2, and a drain electrode are provided, not illustrated on the back. 前記ソース電極10は前記ソース領域6およびドレイン表層部5に電気的に接触する構造となっている。 The source electrode 10 has a structure in electrical contact with the source region 6 and the drain surface portion 5.

このようなMOSFETのセルにおいて、セルサイズの寸法を制約する部分は大きく分けてa〜dとなる。 In the cell of this MOSFET, a portion to restrict the dimensions of the cell size is a~d roughly. aはゲート・ソース間の絶縁距離、bはチャネル長、cはベース接合間のドレイン領域長、dはソースコンタクト長である。 a is the insulation distance between the gate and the source, b is the channel length, c is the drain region lengths between base junction, d is the source contact length. これらのうち、aとdは微細化に伴い短縮方向にあるが、b,cは素子特性(耐圧,オン抵抗等)から最適長があり制約をうける。 Among these, although a and d are in the shorter direction with the miniaturization, b, c are subjected to constraints have optimum length from the element characteristics (withstand voltage, on-resistance, etc.).

そこで、本発明者は、溝幅が最も狭いトレンチを利用してパワーMOSFETセルを形成すれば、一層セルサイズの小型化が図れることに気が付いた。 The present inventors have, by forming a power MOSFET cell using the narrowest trench groove width was noticed that attained a more miniaturization of the cell size.

しかし、従来技術によるトレンチを利用してそのままパワーMOSFETセルを形成した場合、つぎのような問題が生じる。 However, the case of forming directly power MOSFET cell using a trench according to the prior art, the following problem arises.

すなわち、第14図に示されるように、半導体基板2に設けたトレンチ11の内壁にゲート酸化膜(絶縁膜)7を設け、その後ゲート酸化膜7に重ねるようにしかつトレンチ11を埋めるようにゲート電極8を設けた場合、前述のように、従来技術によるトレンチ11にあっては、トレンチ11の底の隅(コーナーE 1 )では、絶縁膜形成時膜の成長状態が悪く、E 1の部分に設けられた膜質は悪くかつ膜厚も薄くなるという問題が生じる。 That is, as shown in FIG. 14, a gate oxide film (insulating film) 7 is provided on the inner wall of the trench 11 provided on the semiconductor substrate 2, so as to subsequently fill the only One trench 11 so as to overlap with the gate oxide film 7 gate If provided with the electrodes 8, as described above, in the trenches 11 according to the prior art, the corner of the bottom of the trench 11 (corner E 1), poor growth conditions of the insulating film formed during film, part of the E 1 there is a problem that becomes thinner provided film quality is poor and film thickness. この結果、絶縁膜の耐圧が低下し、ゲート電極8と半導体基板2で構成されるドレインとの間でブレイクダウンが発生してしまう。 As a result, the breakdown voltage of the insulating film is reduced, breakdown occurs between the drain constituted by the gate electrode 8 and the semiconductor substrate 2.

また、ドレイン−ゲート間に電圧を印加すると、トレンチ底隅部の基板部分E 2に電界が集中して耐圧特性の低下が生じ、全体として破壊耐量の低下が起きるといった従来のVMOS構造 と同一の問題が生じる。 The drain - When a voltage is applied between the gate, decrease in breakdown voltage characteristic is generated in the substrate portion E 2 of the trench Sokosumi unit electric field is concentrated, conventional such decrease in breakdown strength as a whole occurs VMOS structure identical to the problems.

本発明の目的は破壊耐量の大きいパワーMOSFETを提供することにある。 An object of the present invention is to provide a large power MOSFET breakdown voltage.

本発明の他の目的は、MOSFETのセル寸法を微細化できる構造の半導体装置を提供することにある。 Another object of the present invention, the cell size of the MOSFET is to provide a semiconductor device having a structure capable of miniaturization.

本発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面からあきらかになるであろう。 The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.

〔課題を解決するための手段〕 [Means for Solving the Problems]

本願において開示される発明のうち代表的なものの概要に説明すれば、下記のとおりである。 To describe the outline of representative ones of inventions disclosed in this application is as follows.

すなわち、本発明のトレンチ型縦型パワーMOSFETは、 That is, the trench-type vertical power MOSFET of the present invention,
主面に低濃度層を有する半導体基板の上面にチャネルを形成するためのチャネル形成層が設けられているとともに、このチャネル形成層の表層部にソース領域が設けられている。 With low concentration channel formation layer for forming a channel on the upper surface of the semiconductor substrate having a layer is provided on the main surface, the source region is provided on the surface portion of the channel forming layer. また、このソース領域の中央には、前記ドレイン領域に達するトレンチが設けられ、かつこのトレンチの内壁にはゲート酸化膜が設けられている。 At the center of the source region, a trench reaching the drain region is provided, and a gate oxide film on the inner wall of the trench is provided. また、前記トレンチとトレンチの間の半導体基板と低濃度層との界面部分には、半導体基板の不純物濃度に近似した高濃度のリーチスルー層が設けられている。 In addition, the interface between the semiconductor substrate and the low-concentration layer between the trench and the trench, a high concentration of reach-through layer approximate to the impurity concentration of the semiconductor substrate is provided. そして、前記低濃度層の不純物濃度および厚さは、適当に選択され、前記トレンチ底コーナーでのブレイクダウンよりも低い電圧で前記リーチスルー層部分でブレイクダウンを起こすようになっている。 Then, the low concentration layer impurity concentration and thickness of the chosen appropriately, so as cause breakdown in the reach-through layer portion at a lower voltage than breakdown at the trench bottom corner. また、ゲート酸化膜にあっては、前記トレンチ底の膜厚がトレンチ側壁等他の部分よりも厚くなっている。 Further, in the gate oxide film, the film thickness of the trench bottom is thicker than the other portions such as trench sidewall. また、このゲート酸化膜上には、トレンチを埋めるようにゲート電極が設けられている。 Moreover, this gate oxide film, a gate electrode is provided so as to fill the trenches. さらに、前記ゲート電極表面は絶縁膜で被われるとともに、 Furthermore, the gate electrode surface with the covered with an insulating film,
この絶縁膜上にはソース領域とチャネル形成層に接触するソース電極が設けられている。 A source electrode contacting the source region and the channel forming layer is provided on the insulating film.

〔作用〕 [Action]

上記した手段によれば、本発明のトレンチ型縦型パワーMOSFETは、チャネル形成層の一部表面に設けられたソース領域の中央に前記ドレインに達するトレンチが設けられ、かつこのトレンチにはゲート酸化膜を介在させてゲート電極が設けられた構造となっていることから、セルを高密度化することができ、オン抵抗を小さくできるとともに、チップサイズの小型化あるいは高集積度化が達成できる。 According to the above means, a trench-type vertical power MOSFET of the present invention is provided trench in the center of the source region provided in part of the surface of the channel forming layer reaches the drain, and in this trench gate oxide since with intervening film gate electrode has a structure provided, can densifying cell, it is possible to reduce the on-resistance, miniaturization or high integration of a chip size can be achieved. また、本発明のトレンチ型縦型パワーMOSF Further, a trench-type vertical power MOSF of the present invention
ETにあっては、リーチスルー層が設けられていることから、ブレイクダウンは、このリーチスルー層で行われるため、トレンチ底コーナーで発生するブレイクダウンに比較して安定するため、ブレイクダウン電圧を保障することができる。 In the ET, since the reach-through layer is provided, since the breakdown takes place in the reach-through layer, to stable than the breakdown to occur at the trench bottom corner, the breakdown voltage it can be guaranteed. また、本発明のトレンチ型縦型パワーMO In addition, the trench type vertical power MO of the present invention
SFETは、トレンチ内壁に設けられたゲート酸化膜の厚さがトレンチ側壁の厚さに比較して4乃至6倍以上と厚くなっていることから、ゲート酸化膜の膜質が必ずしも良好でなくとも、絶縁耐圧が向上する。 SFET, since the thickness of the gate oxide film provided on the inner wall of the trench is thicker and compared to the thickness of the trench sidewall 4 to 6 times or more, the film quality of the gate oxide film is not necessarily good, dielectric breakdown voltage can be improved. また、ゲート酸化膜の部分的な厚膜化によってトレンチ底コーナー部分の電界集中が緩和され絶縁耐圧が向上する。 Also, electric field concentration at the bottom of the trench corners by partial thickening of the gate oxide film can be relaxed to improve the withstand voltage.

〔実施例〕 〔Example〕

以下図面を参照して本発明の一実施例について説明する。 With reference to the accompanying drawings illustrating an embodiment of the present invention.

第1図は本発明の一実施例による縦型パワーMOSFETの一部を示す斜視図、第2図は同じく縦型パワーMOSFETの製造工程を示すフローチャート、第3図〜第12図は同じく縦型パワーMOSFETの各製造段階を示す図であって、第3図はソース領域が形成されたウエハの断面図、第4図はトレンチが設けられたウエハの断面図、第5図は二層に絶縁膜が設けられたウエハの断面図、第6図は上層の絶縁膜が異方向エッチングされた状態を示すウエハの断面図、第7図はLOCOS法によってトレンチ底の絶縁膜の厚膜化を図った状態を示すウエハの断面図、第8図はトレンチの側壁の絶縁膜を除去した状態を示すウエハの断面図、第9図はゲート酸化膜を形成した状態を示すウエハの断面図、第10図はポリシリコン膜を形成した状態を示すウエハの断面図、第11図は Perspective view of a portion of a vertical power MOSFET according to an embodiment of FIG. 1 according to the present invention, a flow chart showing a second figure also vertical-type power MOSFET of the manufacturing process, Fig. 3 - FIG. 12 likewise vertical-type a diagram showing the respective manufacturing steps in the power MOSFET, FIG. 3 is a cross-sectional view of the wafer where the source region is formed, FIG. 4 is a sectional view of a wafer trench is provided, Fig. 5 insulated bilayer attempted cross-sectional view of a wafer film is provided, FIG. 6 is a cross-sectional view of a wafer showing a state where the upper insulating film is different directions etched, the thicker the insulating film in FIG. 7 is a trench bottom by a LOCOS method sectional view of a wafer showing a state, FIG. 8 is a sectional view of a wafer showing a state in which the removal of the insulating film of the side wall of the trench, Fig. 9 is a sectional view of a wafer showing a state of forming a gate oxide film, 10 Figure is a cross-sectional view of a wafer showing a state of forming a polysilicon film, FIG. 11 ート電極を形成した状態のウエハの断面図、第12図はソース電極を形成した状態のウエハの断面図である。 Sectional view of a wafer in a state of forming the over gate electrode, FIG. 12 is a sectional view of a wafer in a state of forming the source electrode.

この実施例のトレンチ型縦型パワーMOSFETにおけるその要部、すなわち、セル部分は、第1図に示されるような構造となっている。 Its main portion of the trench type vertical power MOSFET of this embodiment, i.e., the cell portion has a structure as shown in Figure 1. 同図において、一点鎖線間Wが断面的な単一のセル1部分(セル長さ)であり、一点鎖線枠で囲まれる領域が平面的に見た単一のセル1部分である。 In the figure, the single-dot chain line W is a cross-sectional, single cell 1 part (cell length), a single cell 1 part region surrounded has in plan view by a dashed line frame. このようなセル1は、単一の縦型パワーMOSFETにあって、縦横に規則正しく多数配設されている。 Such cell 1, in the single vertical power MOSFET, and is regularly multiple arranged vertically and horizontally.

セル1は、第1導電型の半導体基板2の主面(上面) Cell 1, the semiconductor substrate 2 of a first conductivity type main surface (upper surface)
に設けられる。 It is provided to. この半導体基板2の主面には第1導電型の低濃度層3が設けられている。 Low concentration layer 3 of the first conductivity type is provided on the main surface of the semiconductor substrate 2. 前記半導体基板2は、 The semiconductor substrate 2,
不純物濃度が10 21 cm -3程度となる厚さ100μm前後のn + Of thickness about 100μm impurity concentration is about 10 21 cm -3 n +
形(第1導電形)のシリコンによって形成されている。 It is formed of silicon in the form (first conductivity type).
また、前記低濃度層3は不純物濃度が10 15 cm -3程度となる厚さ5μm〜10μmのn -形のエピタキシャル層によって形成されている。 Further, the low concentration layer 3 is n thick 5μm~10μm the impurity concentration is about 10 15 cm -3 - is formed by the shape of the epitaxial layer. また、この半導体基板2の上には不純物濃度が10 17 cm -3程度となる厚さ3μmのp形のチャネル形成層20が設けられている。 In addition, a channel formation layer 20 of p-type having a thickness of 3μm which the impurity concentration is about 10 17 cm -3 is formed on the semiconductor substrate 2 is provided. また、この半導体基板2の主面、すなわち、チャネル形成層20の表層部には不純物濃度が10 20 cm -3程度となるn +形のソース領域6が設けられている。 Further, the main surface of the semiconductor substrate 2, i.e., n + form source regions 6 where the impurity concentration is about 10 20 cm -3 in the surface portion of the channel forming layer 20 is provided. このソース領域6は半導体基板2の主面に格子状に設けられる。 The source region 6 is provided in a lattice shape on the main surface of the semiconductor substrate 2. また、このソース領域6はその幅が7μm程度となるとともに、ソース領域のピッチは Further, the source region 6 with its width is about 7 [mu] m, the pitch of the source region
10μm程度となっている。 It has become the order of 10μm. また、前記ソース領域6は0. Further, the source region 6 is zero.
5μmの深さとなっている。 And it has a depth of 5μm.

4、前記ソース領域6の中央に沿ってトレンチ(深溝) 4, a trench along the center of the source region 6 (deep groove)
11が設けられている。 11 is provided. このトレンチ11は、その幅が1μ The trench 11, the width of 1μ
mとなるとともに、深さは前記チャネル形成層20を貫いて半導体基板2の表層の低濃度層3に達するように、たとえば、5μmとなっている。 It becomes m, the depth to reach the surface of the low concentration layer 3 of the semiconductor substrate 2 through the channel formation layer 20, for example, it has a 5 [mu] m. また、このトレンチ11には、トレンチ11の内壁を被うようにゲート酸化膜7が設けられている。 In addition, this trench 11, a gate oxide film 7 is formed so as to cover the inner wall of the trench 11. このゲート酸化膜7は、その厚さがトレンチ11の側壁部分で500Åとなり、トレンチ11の底部で2 The gate oxide film 7, 500 Å next by side walls portion of the thickness of the trench 11, at the bottom of the trench 11 2
000Å〜3000Åとなっている。 It has become a 000Å~3000Å. また、トレンチ11内にはゲート酸化膜7に重なりかつトレンチ11を埋めるようにポリシリコンからなるゲート電極8が設けられている。 The gate electrode 8 is provided consisting of polysilicon to fill the overlap and the trench 11 with the gate oxide film 7 in the trench 11.

他方、隣り合うトレンチ11間の半導体基板2と低濃度層3との間には、不純物濃度が10 20 ×10 21 cm -3と高濃度となるn +形のリーチスルー層18が設けられている。 On the other hand, between the semiconductor substrate 2 between the adjacent trenches 11 and the low concentration layer 3, and n + -type a reach through layer 18 is provided in which the impurity concentration of the high concentration and the 10 20 × 10 21 cm -3 there. また、前記トレンチ11のには一定幅を有して絶縁膜21が設けられている。 Further, in the trench 11 is an insulating film 21 is provided with a constant width. この絶縁膜21は、たとえば、厚さ6000Å The insulating film 21 is, for example, a thickness of 6000Å
のPSG(リンシリケートガラス)によって形成され、前記ゲート電極8を被うとともに、トレンチ11の縁からわずかに張り出してソース領域6の一部をも被うようになっている。 Is a formed by PSG (phosphosilicate glass), with covering the gate electrode 8, so that also covers a portion of the source region 6 slightly overhang the edge of the trench 11. また、前記絶縁膜21およびソース領域6ならびに露出するチャネル形成層20の表面には、厚さが3μ Further, wherein the surface of the insulating film 21 and the source region 6 and the exposed channel formation layer 20, the thickness 3μ
m〜3.5μm程度となるアルミニウム(Al)からなるソース電極10が設けられている。 Source electrode 10 made of aluminum (Al) which is about m~3.5μm is provided. さらに、前記半導体基板2の裏面(下面)には、厚さ数μmのドレイン電極22が設けられている。 Furthermore, the the back surface of the semiconductor substrate 2 (the lower surface) is a thickness of several μm of the drain electrode 22 are provided.

このようなトレンチ型縦型パワーMOSFETにあっては、 In such an trench type vertical power MOSFET,
トレンチ11の側壁にゲート酸化膜7を設け、かつトレンチ11内にゲート電極8を埋め込む構造となっていることから、セルサイズ(W)を10μmとすることができる。 The gate oxide film 7 formed in the side wall of the trench 11, and since it has a structure embedding the gate electrode 8 in the trench 11, the cell size (W) can be 10 [mu] m.
この結果、低耐圧パワーMOSFETのオン抵抗を2〜3mΩと小さくできる。 As a result, the ON resistance of the low-voltage power MOSFET can be reduced and 2~3Emuomega. また、セルサイズの縮小によって、パワーMOSFETチップの小型化あるいは高集積度化(セル数増大)が達成できる。 Further, by the reduction of the cell size, size reduction of the power MOSFET chip or a high degree of integration (the number of cells increased) it can be achieved.

また、このトレンチ型縦型パワーMOSFETは、ゲート電極8を狭く深いトレンチ11内に設けているが、トレンチ Further, the trench-type vertical power MOSFET is provided for the narrow and deep trenches 11 using the gate electrode 8, the trench
11の内壁面に設けられたゲート酸化膜7は、FET動作に直接関与するゲート酸化膜以外のトレンチ11の底の部分(この部分を説明の便宜上、以下、厚膜絶縁膜19とも称する。)は、FET動作に直接関与するゲート酸化膜7の5 A gate oxide film 7 provided on the inner wall surface 11, the bottom portion of the gate oxide film other than the trench 11 that are directly involved in FET operation (for convenience of this part description, hereinafter, also referred to as thick insulating film 19.) It is 5 of the gate oxide film 7 directly involved in FET operation
00Åに比較して、4倍乃至6倍となる2000Å〜3000Åと厚くなっているため、ゲート酸化膜の耐圧が向上する。 Compared to Å, because the thicker four times to six times become 2000A~3000A, the breakdown voltage of the gate oxide film is improved.
一般に、真性酸化膜耐圧は8MV/cm〜10MV/cmであるが、 In general, the intrinsic oxide film breakdown voltage is 8MV / cm~10MV / cm,
トレンチ底部では膜質の低下により、耐圧が半分以下になることが予想されるので、膜厚を単純に2倍にすれば、真性酸化膜耐圧に近づけることができる。 The reduction in the film quality in the trench bottom, since breakdown voltage is expected to be less than half, if simply double the thickness, can be made close to the intrinsic oxide film breakdown voltage. この例では、ゲート酸化膜7のトレンチ11の底での厚さは、トレンチ11の側壁の厚さの4倍から6倍と厚くなっていることから、真性酸化膜耐圧は充分となる。 In this example, the thickness of the bottom of the trench 11 of the gate oxide film 7, since it is as thick as 6 times 4 times the thickness of the side wall of the trench 11, the intrinsic oxide film breakdown voltage becomes sufficiently.

また、この構造によれば、トレンチ底のゲート酸化膜の厚膜化によってゲート・ドレイン間の電界も緩和される結果、ドレイン耐圧が向上する。 Further, according to this structure, a result of electric field is relaxed between the gate and drain by thickening the gate oxide film of the trench bottom, drain breakdown voltage is improved. さらに、この例では、ゲート耐圧およびドレイン耐圧の増大により、破壊耐量も向上する。 Furthermore, in this example, by increasing the gate breakdown voltage and the drain breakdown voltage is also improved breakdown strength.

一方、このトレンチ型縦型パワーMOSFETにあっては、 On the other hand, in the trench type vertical power MOSFET,
半導体基板2と低濃度層2b間にリーチスルー層18が設けられている。 Reach through layer 18 is provided between the semiconductor substrate 2 between the low-density layer 2b. このリーチスルー層18はその不純物濃度が The reach-through layer 18 has an impurity concentration
10 20 ×10 21 cm -3と半導体基板2に近似している。 It approximates 10 20 × 10 21 cm -3 and the semiconductor substrate 2. このため、pn接合17下のn -形の低濃度層3の厚さが薄くなる。 Thus, n of the lower pn junction 17 - the low-density layer thickness of 3 forms is reduced.
したがって、トレンチ11の底コーナーに高電界が作用してブレイクダウンが発生する前に、半導体基板2の低濃度層3における空乏層がリーチスルー層18に到達し、このリーチスルー層18部分でブレイクダウンが起きる。 Therefore, before and high electric field acts on the bottom corners of the trench 11 breakdown occurs, a depletion layer in the low concentration layer 3 of the semiconductor substrate 2 has reached the reach-through layer 18, break in the reach-through layer 18 parts down occurs. このリーチスルーは、前記低濃度層3の濃度と厚さが耐圧特性のパラメータとなっていることから、適宜その数値を選択すれば、トレンチ11の底コーナーでブレイクダウンする前に所望の電圧でブレイクダウンするように設定できることになる。 The reach-through, since the density and thickness of the low concentration layer 3 is in the parameters of the breakdown voltage characteristics, if appropriately selecting the number, at the desired voltage prior to breakdown at the bottom corners of the trench 11 so that can be configured to break down.

つぎに、このようなトレンチ型の縦型パワーMOSFETの製造方法について説明する。 Next, a method for manufacturing such a trench type vertical power MOSFET.

トレンチ型縦型パワーMOSFETのセル部分は、第2図のフローチャートに示されるように、デポジション,エピタキシャル成長,ソース領域形成,トレンチ形成,トレンチ底絶縁膜厚膜化,ゲート酸化膜形成,ゲート電極形成,ドレイン電極形成の各工程を経て製造される。 Cell portion of the trench type vertical power MOSFET, as shown in the flow chart of FIG. 2, deposition, epitaxial growth, a source region formed, a trench is formed, the trench bottom insulation film thicker, forming a gate oxide film, a gate electrode formed It is manufactured through the respective steps of the drain electrode formation.

トレンチ型縦型パワーMOSFETの製造にあっては、第3 In the production of the trench-type vertical power MOSFET, the third
図に示されるように、n +形のシリコンからなる半導体基板2が用意される。 As shown, the semiconductor substrate 2 made of n + type silicon is prepared. この半導体基板2は厚さが400μm The semiconductor substrate 2 has a 400μm thickness
程度となるとともに、その不純物濃度は10 21 cm -3となっている。 With the degree, the impurity concentration thereof is in the 10 21 cm -3. その後、前記リーチスルー層18を形成する領域に不純物がデポジションされる。 Thereafter, impurities are deposited in a region for forming the reach-through layer 18. ついで、エピタキシャル成長処理され、不純物濃度は10 15 cm -3程度となるn -形の低濃度層3が設けられる。 Then, the epitaxial growth process, the impurity concentration of 10 15 cm is about -3 n - the shape of the low concentration layer 3 is provided. この低濃度層3はその厚さが5μm〜10μm程度となっている。 The low concentration layer 3 is made its thickness is about 5 m to 10 m. また、このエピタキシャル成長によって前記低濃度層3上には3μmの厚さのチャネル形成層20が設けられる。 Further, channel forming layer 20 thickness of 3μm is provided on the low concentration layer 3 by epitaxial growth. また、前記エピタキシャル成長時、デポジットされた不純物が拡散し、n + Further, the epitaxial during growth, diffusion deposit impurities, n +
形の埋め込み層、すなわちリーチスルー層18が形成される。 Buried layer form, i.e., reach-through layer 18 is formed. このリーチスルー層18は不純物濃度が10 20 〜10 21 cm The reach-through layer 18 has an impurity concentration 10 20 to 10 21 cm
-3と半導体基板2に近似する。 It approximates -3 and the semiconductor substrate 2. また、このリーチスルー層18の上の低濃度層3は数μmの厚さとなり、後述するトレンチ11の底コーナー部分でブレイクダウンする前にこのリーチスルー層18部分でブレイクダウンするようになっている。 Further, the low concentration layer 3 on top of this reach-through layer 18 becomes a thickness of several [mu] m, so as to break down at this reach-through layer 18 portion before breakdown at the bottom corners of the trench 11 to be described later there.

一方、このチャネル形成層20の表層部には格子状にn + On the other hand, in a grid in the surface portion of the channel forming layer 20 n +
形のソース領域6が設けられている。 Source region 6 in the form are provided. このソール領域6 The sole area 6
はその幅が7μmとなるとともに、深さは0.5μmとなっている。 Together with its width is 7 [mu] m, the depth is in the 0.5 [mu] m. また、このソース領域6はその不純物濃度が Further, the source region 6 whose impurity concentration
10 20 cm -3となっている。 It has a 10 20 cm -3. また、格子状に設けられたソース領域6のピッチ(W)は10μmとなっている。 The pitch of the source regions 6 provided in a grid pattern (W) has a 10 [mu] m. そして、このピッチWが単一のセル1の長さとなる。 Then, the pitch W is the length of the single cell 1.

つぎに、第4図に示されるように、ウエハ23の主面には絶縁膜24が設けられるとともに、常用のホトリソグラフィによって、前記ソース領域6の中央に沿ってトレンチ(深溝)11が形成される。 Next, as shown in Figure 4, the main surface of the wafer 23 along with provided insulating film 24 by photolithography conventional trench (deep groove) along the center of the source region 6 11 is formed that. このトレンチ11は、ソース領域6の中央に沿って設けられることから、ウエハ23の主面に格子状に設けられることになる。 The trench 11, since it is provided along the center of the source region 6, will be provided in a lattice pattern on the main surface of the wafer 23. そして、このトレンチ11で取り囲まれた領域、厳密にはトレンチ11の中心に亘るWなる幅領域が単一のセル1となる。 The region surrounded by the trench 11, W becomes wide area across the center of the trench 11 becomes the single cell 1 is strictly. 前記トレンチ11はその溝幅が1μm,深さが5μmとなり、ソース領域6の下層のチャネル形成層20を貫ら抜いて低濃度層3に達する。 The trench 11 is the groove width of 1 [mu] m, is 5μm becomes deep, the underlying channel-forming layer 20 of the source region 6 by far transmembrane et reaching the low concentration layer 3. なお、このトレンチ11の形成時、エッチング条件を選択して、トレンチ11の底のコーナー部分が丸みを帯びるようにし、後に重ねて形成する絶縁膜がコーナー部分で薄くなったり、あるいは膜質が悪くなるのをできるだけ防ぐようにする。 Incidentally, the formation of the trench 11, by selecting the etching conditions, or thinner insulating film bottom corner portion of the trench 11 is so rounded, is formed overlapping later at the corner portion, or the film quality deteriorates to prevent as much as possible of.

つぎに、前記絶縁膜24は除去される。 Next, the insulating film 24 is removed. その後、第5図に示されるように、ウエハ23の主面には400Åの厚さのS Thereafter, as shown in FIG. 5, the main surface of the wafer 23 having a thickness of 400 Å S
iO 2膜25およびこのSiO 2膜25上に重ねられる1200ÅのSi 3 iO 2 film 25 and the Si 3 of 1200Å to be overlaid on the SiO 2 film 25
N 4膜26が設けられる。 N 4 film 26 is provided. その後、異方性エッチング(プラズマエッチング)によって、ウエハ23の主面に沿うSi 3 N Then, by anisotropic etching (plasma etching), along the main surface of the wafer 23 Si 3 N
4膜26部分がエッチングされる。 4 film 26 portion is etched. この結果、第6図に示されるように、ウエハ23の主面およびトレンチ11の底面のSi 3 N 4膜26が除去され、トレンチ11の略垂直に延在する側壁面にのみSi 3 N 4膜26が残留する。 As a result, as shown in FIG. 6, Si 3 N 4 film 26 on the bottom major surface and the trench 11 of the wafer 23 is removed, only the Si 3 N 4 on the side wall surface substantially extending perpendicularly of the trench 11 film 26 remains.

つぎに、この状態で酸化処理(LOCOS法)が施される。 Next, oxidation treatment (LOCOS method) is applied in this state. すなわち、ウエハ23は酸化処理される結果、第7図に示されるように、ウエハ23の主面およびトレンチ11の底面には2000Å〜3000Åに及ぶSiO 2膜が形成される。 In other words, as a result of the wafer 23 is oxidized, as shown in FIG. 7, on the bottom surface of the main surface and the trench 11 of the wafer 23 is SiO 2 film ranging 2000Å~3000Å formed. この厚いSiO 2膜部分(厚膜絶縁膜19)は、LOCOS処理のため、その両端部分、すなわち、トレンチ11の底コーナー部分がバードビーク構造となり、トレンチ11の側面からトレンチ11の底に亘る部分では、Si 3 N 4膜26の厚さが徐々に厚くなる。 The thick SiO 2 film portions (thick insulating layer 19), since the LOCOS process, both end portions thereof, i.e., the bottom corners of the trench 11 becomes the bird's beak structure at the portion ranging from the side surface of the trench 11 at the bottom of the trench 11 the thickness of the Si 3 N 4 film 26 is gradually increased.

なお、トレンチの側面から底に亘って絶縁膜が徐々に厚くなるこの構造は、トレンチ11の側面のSi 3 N 4膜26およびSiO 2膜25を除去しかつ再びゲート酸化膜を形成した場合も残留した厚膜絶縁膜19との兼ね合いから生じ、これが、トレンチ11の底コーナーでの耐圧の向上に繋がることになる。 Incidentally, this structure in which the insulating film is made gradually thicker over the bottom from the side surface of the trench, even if you an Si 3 N 4 film 26 and the SiO 2 film 25 is removed and again the gate oxide film on the side surfaces of the trenches 11 resulting from consideration of the thick insulating film 19 remaining, which will lead to improvement of the breakdown voltage at the bottom corners of the trench 11.

つぎに、第8図に示されるように、前記Si 3 N 4膜26およびトレンチ11の側面のSiO 2膜25をエッチング除去する。 Next, as shown in FIG. 8, the the Si 3 N 4 film 26 and the SiO 2 film 25 of the side surface of the trench 11 is removed by etching. 前記Si 3 N 4膜26は熱リン酸系エッチャントを,厚膜絶縁膜19はふっ酸系エッチャントを用いてエッチングする。 Said the Si 3 N 4 film 26 is hot phosphoric acid based etchant, the thick insulating film 19 is etched using hydrofluoric acid-based etchant. この一連のエッチングによって、トレンチ11の底の厚膜絶縁膜19およびウエハ23の主面のSiO 2膜25が残留する。 This series of etching, SiO 2 film 25 on the main surface of the bottom of the thick film dielectric layer 19 and the wafer 23 of the trench 11 remains.

つぎに、第9図に示されるように、再びウエハ23の主面全域に厚さ500ÅのSiO 2膜からなる絶縁膜を形成する。 Next, as shown in FIG. 9, an insulating film made of SiO 2 film having a thickness of 500Å again the main surface the whole area of the wafer 23. この絶縁膜はトレンチ11の側面の部分がゲート酸化膜7として使用される。 The insulating film side portion of the trench 11 is used as a gate oxide film 7. トレンチ11の底の厚膜絶縁膜19 The bottom of the trench 11 thick insulating film 19
は2000Å〜3000Åとなり、トレンチ11の側面のゲート酸化膜7部分に比較して4〜6倍の厚さとなる。 Next is 2000A~3000A, a thickness of 4 to 6 times that of the gate oxide film 7 portion of the side surface of the trench 11. また、トレンチ11の側面からトレンチ11の底に至るコーナー部分でのゲート酸化膜7は、底に向かうにつれて徐々に厚くなるいわゆるバードビーク構造となっている。 Further, the gate oxide film 7 in the corner portion from the side surface of the trench 11 at the bottom of the trench 11 has a gradually thickened so-called bird's beak structure toward the bottom.

つぎに、第10図に示されるように、ウエハ23の主面全域にポリシリコン(Poly Si)膜が蒸着形成される。 Next, as shown in FIG. 10, a polysilicon (Poly Si) in the main surface the whole area of ​​the wafer 23 layer is deposited formed. この際、同時にボロン(B + )がドープされる。 In this case, boron (B +) is doped at the same time. この結果、 As a result,
このポリシリコン膜27はその電気抵抗が低くなる。 The polysilicon film 27 is its electrical resistance is low. また、前記ポリシリコン膜27は1μm弱の幅を有するトレンチ11を埋め込むに充分な量形成される。 Further, the polysilicon film 27 is an amount sufficient formed fill the trench 11 with a width of 1μm weak.

つぎに、第11図に示されるように、前記ソース領域6 Next, as shown in FIG. 11, the source region 6
の上面よりも上方に存在するSiO 2膜25およびポリシリコン膜27はエッチング除去される。 SiO 2 film 25 and the polysilicon film 27 than the upper surface existing above is etched away. この結果、トレンチ11 As a result, the trench 11
内にはポリシリコン膜27によってゲート電極8が形成されることになる。 So that the gate electrode 8 of polysilicon film 27 is formed on the inside. その後、第12図に示されるように、前記トレンチ11上に厚さ6000ÅのPSG(リンシリケートガラス)膜からなる絶縁膜21が、CVD技術および常用のホトリソグラフィによって形成される。 Thereafter, as shown in FIG. 12, insulating film 21 made of PSG (phosphosilicate glass) film having a thickness of 6000Å on the trench 11 is formed by photolithography CVD techniques and conventional. この絶縁膜21はその両側がトレンチ11の縁よりも張り出して、ソース領域6のトレンチ11側縁上に延在している。 The insulating film 21 protrudes from the edge on both sides thereof trench 11 and extends onto the trench 11 side edge of the source region 6.

つぎに、第12図に示されるように、前記ウエハ23の主面には、3μm〜3.5μmの厚さにアルミニウム(Al) Next, as shown in FIG. 12, the main surface of the wafer 23, the aluminum to a thickness of 3μm~3.5μm (Al)
が蒸着され、Alからなるソース電極10が形成される。 There is deposited, the source electrode 10 made of Al is formed. その後、ウエハ23の裏面(下面)はエッチングされる。 Thereafter, the back surface of the wafer 23 (lower surface) is etched. このエッチングによって、半導体基板2は100μm程度の厚さとなる。 By this etching, the semiconductor substrate 2 is a thickness of the order of 100 [mu] m.

つぎに、前記ウエハ23の裏面には、ドレイン電極が形成される。 Then, on the back surface of the wafer 23, the drain electrode is formed. これによってトレンチ型縦型パワーMOSFETのセル1の製造が終了する。 This production of the cell 1 of the trench type vertical power MOSFET is completed.

このようなトレンチ型縦型パワーMOSFETにあっては、 In such an trench type vertical power MOSFET,
つぎのような効果を奏することになる。 So that the effect as follows.

(1)本発明のトレンチ型縦型パワーMOSFETは、トレンチの側面にゲート酸化膜を設けトレンチ内にゲート電極を設けた構造となっていて、トレンチの側面をチャネルとして利用する構造となっているとともに、トレンチ間の半導体基板と低濃度層との間にリーチスルー層が設けられているため、トレンチの底コーナー部分にブレイクダウンを生じる程の大きな電界が加わる前に、このリーチスルー層部分でブレイクダウンが生じるため、ブレイクダウン電圧が保障できるという効果が得られる。 (1) trench type vertical power MOSFET of the present invention, have a structure in which a gate electrode in the trench provided a gate oxide film on the side surfaces of the trench, and has a structure utilizing the side surface of the trench as a channel together, since the reach-through layer is provided between the semiconductor substrate and the low concentration layer between the trenches, before the large electric field enough cause breakdown in the bottom corner of the trench is applied, this reach-through layer portions since breakdown occurs, the effect is obtained that breakdown voltage can be ensured.

(2)本発明のトレンチ型縦型パワーMOSFETは、トレンチの側面にゲート酸化膜を設けトレンチ内にゲート電極を設けた構造となっていて、トレンチの側面をチャネルとして利用する構造となっていること、トレンチはその幅が1μmと極めて狭いことによって、セルサイズを10 (2) a trench type vertical power MOSFET of the present invention, have a structure in which a gate electrode in the trench provided a gate oxide film on the side surfaces of the trench, and has a structure utilizing the side surface of the trench as a channel it, trenches by its width is very narrow and 1 [mu] m, the cell size 10
μmと小さくすることができるという効果が得られる。 Effect that can be reduced to [mu] m.

(3)上記(2)により、本発明のトレンチ型縦型パワーMOSFETは、セルサイズを10μmと小さくできることから、オン抵抗を2〜3mΩと小さくすることができるという効果が得られる。 The (3) above (2), a trench-type vertical power MOSFET of the present invention, since the cell size can be reduced and 10 [mu] m, the effect of being able to reduce the on-resistance and 2~3mΩ obtained.

(4)上記(2)により、本発明のトレンチ型縦型パワーMOSFETは、セルサイズを小型にできることから、縦型パワーMOSFETチップの小型化を達成することができるという効果が得られる。 (4) above (2), a trench-type vertical power MOSFET of the present invention, since the possible cell size small, the effect of being able to reduce the size of the vertical power MOSFET chip can be obtained.

(5)上記(2)により、本発明のトレンチ型縦型パワーMOSFETは、セルサイズを小型にできることから、縦型パワーMOSFETの高集積度化を達成することができるという効果が得られる。 (5) above (2), a trench-type vertical power MOSFET of the present invention, since the possible cell size small, the effect of being able to achieve a high degree of integration of the vertical type power MOSFET can be obtained.

(6)本発明のトレンチ型縦型パワーMOSFETは、トレンチにゲート酸化膜を設けた構造となっているが、トレンチの底のゲート酸化膜、すなわち、絶縁膜の厚さは、実効的にFET動作させるゲート酸化膜部分の厚さの4乃至6倍となっていることから、仮にトレンチの底コーナー部分の絶縁膜の質が悪くても、厚さで補填できるため、 (6) a trench type vertical power MOSFET of the present invention has a structure in which a gate oxide film in the trench, the gate oxide film at the bottom of the trench, i.e., the thickness of the insulating film, effectively FET since it is a 4 to 6 times the thickness of the gate oxide film portion to be operated, even if poor quality of the insulating film of the bottom corners of the trench, it is possible to compensate in thickness,
所望の真性酸化膜耐圧を得ることができるという効果が得られる。 There is an advantage that it is possible to obtain a desired intrinsic oxide film breakdown voltage.

(7)上記(6)により、本発明のトレンチ型縦型パワーMOSFETは、トレンチの底のゲート酸化膜の厚さが数千Åと厚くなっていることと、底部の絶縁膜の端がバードビーク構造となっているため、コーナー部分の絶縁膜の厚さが厚く、この結果、電界集中が緩和され耐圧の劣化が起き難くなるという効果が得られる。 (7) above (6), a trench-type vertical power MOSFET of the present invention are that the thickness of the gate oxide film at the bottom of the trench is thicker several thousand Å, the end of the insulating film of the bottom beak since that is the structure, increasing the thickness of the insulating film of the corner portion, as a result, the effect of deterioration of the breakdown voltage electric field concentration is relaxed hardly occur can be obtained.

(8)上記(2)および(7)により、本発明のトレンチ型縦型パワーMOSFETは、ゲート酸化膜の耐圧向上,電界集中による耐圧向上により、全体として破壊耐量が向上するという効果が得られる。 (8) above (2) and (7), a trench-type vertical power MOSFET of the present invention, improvement in breakdown voltage of the gate oxide film, the improvement in breakdown voltage due to electric field concentration, the effect is obtained that breakdown strength is improved as a whole .

(9)上記(1)〜(8)により、本発明によれば、静電破壊耐量が高くかつオン抵抗の小さい小型の縦型パワーMOSFETを提供することができるという相乗効果が得られる。 (9) above (1) to (8), according to the present invention, a synergistic effect of being able to provide a vertical power MOSFET of the small size of high and ON resistance electrostatic breakdown strength is obtained.

以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 Until Although the present invention made by the inventor has been concretely described based on examples, but the present invention is not limited to the above embodiments, rather it can be variously modified without departing from the spirit thereof Nor. たとえば、トレンチの底の部分のゲート酸化膜(絶縁膜)の厚さを厚くする方法としては、トレンチ11の底に直接酸素を打ち込む方法でもよい。 For example, a method of increasing the thickness of the gate oxide film of the bottom portion of the trench (insulating layer) may be a method of implanting oxygen directly into the bottom of the trench 11.

以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるトレンチ型縦型パワーMOSFETの製造技術に適用した場合について説明したが、それに限定されるものではなく、このようなトレンチを利用した半導体装置、たとえば、トレンチキャパシタの製造等に適用できる。 Above in the description has been described as applied the invention made by the present inventors in the production technology of trench type vertical power MOSFET is a field as the background, the invention is not limited thereto, such the semiconductor device utilizing such a trench, for example, can be applied to the production or the like of the trench capacitor.

〔発明の効果〕 〔Effect of the invention〕

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。 To briefly explain advantageous effects obtained by typical ones of the inventions disclosed in this application is as follows.

本発明のトレンチ型縦型パワーMOSFETは、チャネル形成層の一部表面に設けられたソース領域の中央に前記ドレインに達するトレンチが設けられ、かつこのトレンチにはゲート酸化膜を介在させてゲート電極が設けられた構造となっていることから、セルを小型にすることができ、オン抵抗を小さくできるとともに、チップサイズの小型化あるいは高集積度化が達成できる。 Trench type vertical power MOSFET of the present invention, a trench is provided in the center of the source region provided in part of the surface of the channel forming layer reaches the drain, and a gate electrode by interposing a gate oxide film in the trench since it is a is provided structure may be a cell into small, it is possible to reduce the on-resistance, miniaturization or high integration of a chip size can be achieved. また、本発明のトレンチ型縦型パワーMOSFETにあっては、リーチスルー層が設けられていることから、ブレイクダウンは、このリーチスルー層で行われるため、トレンチ底コーナーで発生するブレイクダウンに比較して安定するため、ブレイクダウン電圧を保障することができる。 Further, in the trench type vertical power MOSFET of the present invention, compared since the reach-through layer is provided, since the breakdown takes place in the reach-through layer, the breakdown that occurs at the trench bottom corner in order to stabilize and, it is possible to ensure the breakdown voltage. また、本発明のトレンチ型縦型パワーMOSFETは、トレンチ内壁に設けられたゲート酸化膜の厚さがトレンチ側壁の厚さに比較して4乃至6倍以上と厚くなっていることから、ゲート酸化膜の膜質が必ずしも良好でなくとも、絶縁耐圧が向上する。 Further, a trench-type vertical power MOSFET of the present invention, since the thickness of the gate oxide film provided on the inner wall of the trench is thicker and compared to the thickness of the trench sidewall 4 to 6 times or more, the gate oxide even the quality of the film is not necessarily satisfactory, improved dielectric strength. また、ゲート酸化膜の部分的な厚膜化によってトレンチ底コーナー部分の電界集中が緩和され絶縁耐圧が向上する。 Also, electric field concentration at the bottom of the trench corners by partial thickening of the gate oxide film can be relaxed to improve the withstand voltage.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

第1図は本発明の一実施例による縦型パワーMOSFETの一部を示す斜視図、 第2図は同じく縦型パワーMOSFETの製造工程を示すフローチャート、 第3図は同じく縦型パワーMOSFETのセル部の製造におけるウエハの断面図、 第4図は同じくトレンチが設けられたウエハの断面図、 第5図は同じく二層に絶縁膜が設けられたウエハの断面図、 第6図は同じく上層の絶縁膜が異方向エッチングされた状態を示すウエハの断面図、 第7図は同じくLOCOS法によってトレンチ底の絶縁膜の厚膜化した状態を示すウエハの断面図、 第8図は同じくトレンチの側壁の絶縁膜を除去した状態を示すウエハの断面図、 第9図は同じくゲート酸化膜を形成した状態を示すウエハの断面図、 第10図は同じくポリシリコン膜を形成した状態を示すウエハの断面図、 第11図は同 Perspective view of a portion of a vertical power MOSFET according to an embodiment of FIG. 1 according to the present invention, a flow chart showing a second figure also vertical-type power MOSFET of the manufacturing process, Figure 3 is also a cell of vertical-type power MOSFET sectional view of the wafer in the manufacture of parts, Figure 4 is a cross-sectional view of the wafer similarly trench is provided, FIG. 5 is a sectional view of a wafer having an insulating film provided on the same two-layer, FIG. 6 is also an upper layer of sectional view of a wafer showing a state where the insulating film is different directions etched, FIG. 7 is also a cross-sectional view of the wafer showing a thickened state of the insulating film at the bottom of the trench by the LOCOS method, FIG. 8 is also a side wall of the trench sectional view of a wafer showing a state in which insulating film was removed, and FIG. 9 is also the cross section of the wafer showing a state of forming a gate oxide film diagram, FIG. 10 cross-section of the wafer similarly shows the state of forming a polysilicon film Figure, FIG. 11 is the same じくゲート電極を形成した状態のウエハの断面図、 第12図は同じくソース電極を形成した状態のウエハの断面図、 第13図は従来の横型パワーMOSFETの要部を示す模式的断面図、 第14図は本発明者の試みたトレンチ型縦型パワーMOSFET Sectional view of a wafer in a state of forming the shaft gate electrode, FIG. 12 is also a cross-sectional view of a wafer in a state of forming the source electrode, FIG. 13 is a schematic sectional view showing a main part of a conventional lateral power MOSFET, Figure 14 is the inventors' attempts trench type vertical power MOSFET
のトレンチ底のブレイクダウンを説明する模式図である。 It is a schematic diagram illustrating the trench bottom of the breakdown. 1……セル、2……半導体基板、3……低濃度層、4… 1 ...... cell, 2 ...... semiconductor substrate, 3 ...... low concentration layer, 4 ...
…ウェル領域、5……ドレイン表層部、6……ソース領域、7……ゲート酸化膜、8……ゲート電極、9……絶縁膜、10……ソース電極、11……トレンチ、17……pn接合、18……リーチスルー層、19……厚膜絶縁膜、20…… ... well region, 5 ...... drain surface portion, 6 ...... source region, 7 ...... gate oxide film, 8 ...... gate electrode, 9 ...... insulating film, 10 ...... source electrode, 11 ...... trench, 17 ...... pn junction, 18 ...... reach-through layer, 19 ...... thick insulating film, 20 ......
チャネル形成層、21……絶縁膜、22……ドレイン電極、 Channel forming layer, 21 ...... insulating film, 22 ...... drain electrode,
23……ウエハ、24……絶縁膜、25……SiO 2膜、26……Si 23 ...... wafer, 24 ...... insulating film, 25 ...... SiO 2 film, 26 ...... Si
3 N 4膜、27……ポリシリコン膜。 3 N 4 film, 27 ...... polysilicon film.

Claims (2)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】第1導電型の半導体基板と、この半導体基板主面に設けられた第1導電型からなる低濃度層と、この低濃度層の上面に設けられた第2導電型のチャネル形成層と、前記チャネル形成層表面に部分的に設けられた第1導電型からなるソース領域と、前記ソース領域の中央部に設けられかつ前記チャネル形成層を貫いて前記第1導電型からなる低濃度層に達する溝と、前記溝の内壁面を被うゲート酸化膜と、前記ゲート酸化膜上に設けられたゲート電極とからなる縦型パワーMOSFETを有する半導体装置であって、前記溝と溝との間の半導体基板と低濃度層との間には、第1導電型からなりかつ半導体基板の不純物濃度に近似した濃度からなるリーチスルー層が設けられていることを特徴とする半導体装置。 And 1. A semiconductor substrate of a first conductivity type, a lightly doped layer of the first conductivity type provided in the semiconductor substrate main surface, the second conductivity type channel provided on the upper surface of the low concentration layer and forming layer comprises a first conductive source region made of a conductivity type, the first conductivity type through the provided and the channel forming layer in the central portion of the source region provided in part on the channel forming layer surface a groove reaching the low concentration layer, and the gate oxide film covering the inner wall surface of the groove, a semiconductor device having a vertical power MOSFET comprising a gate electrode provided on the gate oxide film, and the groove between the semiconductor substrate and the low-concentration layer between the trenches, the semiconductor device characterized by reach-through layer consisting concentration approximate to the impurity concentration of it and the semiconductor substrate from the first conductivity type is provided .
  2. 【請求項2】前記溝は溝幅が1μm以下となるトレンチで形成されていることを特徴とする特許請求の範囲第1 Wherein said groove is first claims, characterized in that it is formed in a trench groove width is 1μm or less
    項記載の半導体装置。 The semiconductor device of claim wherein.
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