JP5560991B2

JP5560991B2 - Semiconductor device

Info

Publication number: JP5560991B2
Application number: JP2010165969A
Authority: JP
Inventors: 雅紀小山; 隆英杉山
Original assignee: Denso Corp; Toyota Central R&D Labs Inc
Current assignee: Denso Corp; Toyota Central R&D Labs Inc
Priority date: 2010-07-23
Filing date: 2010-07-23
Publication date: 2014-07-30
Anticipated expiration: 2030-07-23
Also published as: JP2012028567A

Description

本発明は、絶縁ゲート型の半導体装置に関する。 The present invention relates to an insulated gate semiconductor device.

従来より、ＩＧＢＴ（Insulated Gate Bipolar Transistor）領域とダイオード（Free Wheeling Diode）領域とが同じ半導体基板に形成された半導体装置が、例えば特許文献１、２で提案されている。 Conventionally, semiconductor devices in which an IGBT (Insulated Gate Bipolar Transistor) region and a diode (Free Wheeling Diode) region are formed on the same semiconductor substrate have been proposed in Patent Documents 1 and 2, for example.

具体的に、特許文献１では、複数のＩＧＢＴ領域と複数のダイオード領域とが交互に繰り返し配置され、各ＩＧＢＴ領域の各ゲート電極と外部電極とを電気的に接続するゲート配線がＩＧＢＴ領域およびダイオード領域の各終端に沿って配置されている。また、ダイオード領域の活性領域の終端が、そのダイオード領域に並設されたＩＧＢＴ領域の活性領域の終端よりもゲート配線に近付いている構造が提案されている。 Specifically, in Patent Document 1, a plurality of IGBT regions and a plurality of diode regions are alternately and repeatedly arranged, and a gate wiring that electrically connects each gate electrode and each external electrode of each IGBT region is an IGBT region and a diode. Arranged along each end of the region. Further, a structure has been proposed in which the end of the active region of the diode region is closer to the gate wiring than the end of the active region of the IGBT region arranged in parallel to the diode region.

一方、特許文献２では、ＩＧＢＴ領域とダイオード領域とが交互に繰り返し配置されており、ＩＧＢＴ領域のうち最もダイオード領域側の活性領域からトレンチの端部を迂回してダイオード領域に達するまでの距離Ｌを規定する構造が提案されている。 On the other hand, in Patent Document 2, the IGBT regions and the diode regions are alternately and repeatedly arranged, and the distance L from the active region closest to the diode region in the IGBT region to the end of the trench and reaching the diode region L A structure that prescribes is proposed.

上記特許文献１、２のように、ＩＧＢＴ領域の活性領域とダイオード領域の活性領域との距離を取ることで、ダイオード領域の逆回復時にＩＧＢＴ領域へのホールの注入が少なくなる。また、ダイオード領域の動作時にＩＧＢＴ領域に多量のホールが流れ込むことはないので、寄生ＮＰＮトランジスタが作動して破壊が起こることも防止される。こうして、ダイオード領域の逆回復耐量が向上する。 As in Patent Documents 1 and 2, by taking the distance between the active region of the IGBT region and the active region of the diode region, the injection of holes into the IGBT region is reduced during reverse recovery of the diode region. Further, since a large amount of holes do not flow into the IGBT region during the operation of the diode region, it is possible to prevent the parasitic NPN transistor from operating and being destroyed. Thus, the reverse recovery tolerance of the diode region is improved.

特開２００８−２５８４０６号公報JP 2008-258406 A 特開２００９−７６７３３号公報JP 2009-76733 A

しかしながら、特許文献１、２では、ＩＧＢＴ領域とダイオード領域との距離を取る構造としているので、ＩＧＢＴ領域の活性領域が小さくなってしまうという問題がある。 However, since Patent Documents 1 and 2 have a structure in which the distance between the IGBT region and the diode region is taken, there is a problem that the active region of the IGBT region becomes small.

本発明は上記点に鑑み、ＩＧＢＴ領域の活性領域を確保しつつ、ダイオード逆回復耐量を向上することができる半導体装置を提供することを目的とする。 In view of the above-described points, an object of the present invention is to provide a semiconductor device capable of improving a diode reverse recovery tolerance while securing an active region of an IGBT region.

上記目的を達成するため、請求項１、３、４に記載の発明では、第１導電型のドリフト層（３０）と、ドリフト層（３０）の上に形成された第２導電型のベース層（３１）と、を含む半導体基板（３２）を備え、半導体基板（３２）のうちベース層（３１）側の一面（３３）とは反対側の他面（３４）側に、第２導電型のコレクタ層（５０）と第１導電型のカソード層（５１）とが同じ階層に形成され、これらコレクタ層（５０）およびカソード層（５１）の上にコレクタ電極（５２）が形成されており、半導体基板（３２）の一面（３３）の面方向において、コレクタ層（５０）が形成された領域がＩＧＢＴ素子として動作するＩＧＢＴ領域（１０）とされ、カソード層（５１）が形成された領域がダイオード素子として動作するダイオード領域（２０）とされており、ＩＧＢＴ領域（１０）とダイオード領域（２０）とが交互に繰り返し配置されている。 In order to achieve the above object, in the first , third , and fourth aspects of the invention, the first conductivity type drift layer (30) and the second conductivity type base layer formed on the drift layer (30) are provided. (31) and a second conductivity type on the other surface (34) side of the semiconductor substrate (32) opposite to the one surface (33) side of the base layer (31) side. The collector layer (50) and the first conductivity type cathode layer (51) are formed in the same layer, and the collector electrode (52) is formed on the collector layer (50) and the cathode layer (51). In the surface direction of one surface (33) of the semiconductor substrate (32), the region where the collector layer (50) is formed is the IGBT region (10) which operates as an IGBT element, and the region where the cathode layer (51) is formed Diode operating as a diode element An IGBT region (10) and a diode region (20) are alternately and repeatedly arranged.

ＩＧＢＴ領域（１０）は、ベース層（３１）を貫通してドリフト層（３０）に達するように形成されたトレンチ（３５）と、トレンチ（３５）の表面に形成されたゲート絶縁膜（３６）と、トレンチ（３５）内において、ゲート絶縁膜（３６）の上に形成されたゲート電極（３７）と、ベース層（３１）の表層部に形成され、当該ベース層（３１）内においてトレンチ（３５）の側面に接するように形成された第１導電型のエミッタ領域（３９）と、ベース層（３１）の表層部に形成された第２導電型の第１コンタクト領域（４０）と、ベース層（３１）内においてトレンチ（３５）の深さ方向にエミッタ領域（３９）および第１コンタクト領域（４０）よりも深いと共に当該ベース層（３１）をエミッタ領域（３９）および第１コンタクト領域（４０）側とドリフト層（３０）側とに分割する第１導電（Ｎ）型のフローティング層（４１）と、を備えている。 The IGBT region (10) includes a trench (35) formed so as to penetrate the base layer (31) and reach the drift layer (30), and a gate insulating film (36) formed on the surface of the trench (35). In the trench (35), a gate electrode (37) formed on the gate insulating film (36) and a surface layer portion of the base layer (31) are formed. In the base layer (31), the trench ( 35) a first conductivity type emitter region (39) formed so as to be in contact with the side surface, a second conductivity type first contact region (40) formed on the surface layer portion of the base layer (31), and a base In the layer (31), the base layer (31) is formed deeper than the emitter region (39) and the first contact region (40) in the depth direction of the trench (35) and the emitter region (39) and the first contact. It includes band (40) side and the drift layer (30) side and the first conductive split into (N) type floating layer (41), the.

ダイオード領域（２０）は、ベース層（３１）の表層部に形成された第２導電型の第２コンタクト領域（４６）を備えている。 The diode region (20) includes a second contact region (46) of the second conductivity type formed in the surface layer portion of the base layer (31).

さらに、ＩＧＢＴ領域（１０）およびダイオード領域（２０）は、ゲート電極（３７）上を含むと共に第１コンタクト領域（４０）に沿って開口した第１コンタクトホール（４２ａ）と第２コンタクト領域（４６）に沿って開口した第２コンタクトホール（４２ｂ）とが設けられた層間絶縁膜（４２）と、第１コンタクトホール（４２ａ）を介してＩＧＢＴ領域（１０）のエミッタ領域（３９）および第１コンタクト領域（４０）に電気的に接続されると共に、第２コンタクトホール（４２ｂ）を介してダイオード領域（２０）の第２コンタクト領域（４６）に電気的に接続されたエミッタ電極（４７）と、を備えている。 Further, the IGBT region (10) and the diode region (20) include the first contact hole (42a) and the second contact region (46) which are included on the gate electrode (37) and opened along the first contact region (40). ), An interlayer insulating film (42) provided with a second contact hole (42b) opened along the first contact hole (42a), an emitter region (39) of the IGBT region (10), and a first contact hole (42). An emitter electrode (47) electrically connected to the contact region (40) and electrically connected to the second contact region (46) of the diode region (20) via the second contact hole (42b); It is equipped with.

また、トレンチ（３５）は、ＩＧＢＴ領域（１０）とダイオード領域（２０）とが繰り返し交互に配置された繰り返し方向とは垂直方向に延設されている。 The trench (35) extends in a direction perpendicular to the repeating direction in which the IGBT regions (10) and the diode regions (20) are alternately arranged.

そして、フローティング層（４１）のうちトレンチ（３５）の延設方向における終端部（４１ａ）は、エミッタ領域（３９）のうちトレンチ（３５）の延設方向における終端部（３９ａ）よりもＩＧＢＴ領域（１０）の外縁側に位置していることを特徴とする。 And the termination | terminus part (41a) in the extending direction of a trench (35) among floating layers (41) is an IGBT area | region rather than the termination | terminus part (39a) in the extending direction of a trench (35) among emitter areas (39). It is located on the outer edge side of (10).

これによると、ＩＧＢＴ領域（１０）のベース層（３１）にはフローティング層（４１）が設けられているので、このフローティング層（４１）が電位の壁となって機能する。このため、ダイオード領域（２０）の動作時にはフローティング層（４１）によりＩＧＢＴ領域（１０）の第１コンタクト領域（４０）からダイオード領域（２０）へのホールの流れを抑制することができる。また、フローティング層（４１）の終端部（４１ａ）がエミッタ領域（３９）の終端部（３９ａ）によりもＩＧＢＴ領域（１０）の外縁側に位置しているので、ダイオード領域（２０）の動作がオフになったときには、逆回復電流がＩＧＢＴ領域（１０）のエミッタ領域（３９）に流れ込むことをフローティング層（４１）により抑制することができる。つまり、ＩＧＢＴ領域（１０）のエミッタ領域（３９）に係る寄生ＮＰＮトランジスタが作動してしまうことを抑制し、逆回復耐量を向上させることができる。以上のように、ＩＧＢＴ領域（１０）とダイオード領域（２０）との距離の確保は不要であるので、ＩＧＢＴ領域（１０）およびダイオード領域（２０）の活性領域を確保しつつ、ダイオード逆回復耐量を向上させることができる。 According to this, since the floating layer (41) is provided in the base layer (31) of the IGBT region (10), this floating layer (41) functions as a potential wall. For this reason, during the operation of the diode region (20), the floating layer (41) can suppress the flow of holes from the first contact region (40) of the IGBT region (10) to the diode region (20). In addition, since the end portion (41a) of the floating layer (41) is located on the outer edge side of the IGBT region (10) with respect to the end portion (39a) of the emitter region (39), the operation of the diode region (20) is performed. When turned off, the floating layer (41) can suppress the reverse recovery current from flowing into the emitter region (39) of the IGBT region (10). That is, it is possible to suppress the operation of the parasitic NPN transistor related to the emitter region (39) of the IGBT region (10) and improve the reverse recovery tolerance. As described above, since it is not necessary to secure the distance between the IGBT region (10) and the diode region (20), the diode reverse recovery resistance can be secured while securing the active regions of the IGBT region (10) and the diode region (20). Can be improved.

請求項１に記載の発明では、第１コンタクト領域（４０）および第１コンタクトホール（４２ａ）は、トレンチ（３５）の延設方向に沿って形成されており、フローティング層（４１）の終端部（４１ａ）は、エミッタ領域（３９）のうちトレンチ（３５）の延設方向における終端部（３９ａ）と第１コンタクトホール（４２ａ）のうちトレンチ（３５）の延設方向における終端部（４２ｃ）との間に位置していることを特徴とする。 In the first aspect of the present invention, the first contact region (40) and the first contact hole (42a) are formed along the extending direction of the trench (35), and the terminal portion of the floating layer (41) (41a) includes a terminal end (39a) in the extending direction of the trench (35) in the emitter region (39) and a terminal end (42c) in the extending direction of the trench (35) in the first contact hole (42a). It is located between and.

これによると、半導体基板（３２）の一面（３３）に垂直な方向で第１コンタクトホール（４２ａ）がフローティング層（４１）に覆われていないので、ＩＧＢＴ素子のターンオフの際に第１コンタクトホール（４２ａ）のうちフローティング層（４１）で覆われていない部分の第１コンタクト領域（４０）を介してホールを充分に抜き取ることができる。これにより、半導体装置のターンオフ耐量を向上させることができる。 According to this, since the first contact hole (42a) is not covered with the floating layer (41) in the direction perpendicular to the one surface (33) of the semiconductor substrate (32), the first contact hole is turned off when the IGBT element is turned off. A hole can be sufficiently extracted through the first contact region (40) of the portion not covered with the floating layer (41) in (42a). Thereby, the turn-off resistance of the semiconductor device can be improved.

請求項２に記載の発明では、第２コンタクト領域（４６）および第２コンタクトホール（４２ｂ）は、トレンチ（３５）の延設方向に沿って形成されており、第１コンタクトホール（４２ａ）の終端部（４２ｃ）は、第２コンタクトホール（４２ｂ）のうちトレンチ（３５）の延設方向における終端部（４２ｄ）よりもＩＧＢＴ領域（１０）の外縁側に位置していることを特徴とする。 In the invention according to claim 2 , the second contact region (46) and the second contact hole (42b) are formed along the extending direction of the trench (35), and the first contact hole (42a) The termination portion (42c) is located on the outer edge side of the IGBT region (10) with respect to the termination portion (42d) in the extending direction of the trench (35) in the second contact hole (42b). .

これによると、ダイオード領域（２０）ではダイオード領域（２０）の外縁側から第２コンタクトホール（４２ｂ）までの距離が長くなって抵抗が高くなるので、ダイオード領域（２０）の外縁側から第２コンタクトホール（４２ｂ）に流れる逆回復電流を抑制することができる。一方、ＩＧＢＴ領域（１０）では、第１コンタクトホール（４２ａ）の終端部（４２ｃ）が第２コンタクトホール（４２ｂ）の終端部（４２ｄ）から突出することで充分なホール抜き取り領域が確保されているので、半導体装置のターンオフ耐量を向上させることができる。 According to this, in the diode region (20), the distance from the outer edge side of the diode region (20) to the second contact hole (42b) becomes longer and the resistance becomes higher, so that the second from the outer edge side of the diode region (20). The reverse recovery current flowing in the contact hole (42b) can be suppressed. On the other hand, in the IGBT region (10), the end portion (42c) of the first contact hole (42a) protrudes from the end portion (42d) of the second contact hole (42b), thereby securing a sufficient hole extraction region. Therefore, the turn-off resistance of the semiconductor device can be improved.

請求項３に記載の発明では、第１コンタクト領域（４０）および第１コンタクトホール（４２ａ）は、トレンチ（３５）の延設方向に沿って形成されており、フローティング層（４１）のうちトレンチ（３５）の延設方向における終端部（４１ａ）は、第１コンタクトホール（４２ａ）のうちトレンチ（３５）の延設方向における終端部（４２ｃ）よりもＩＧＢＴ領域（１０）の外縁側に位置していることを特徴とする。 In the invention according to claim 3 , the first contact region (40) and the first contact hole (42a) are formed along the extending direction of the trench (35), and the trench is formed in the floating layer (41). The end portion (41a) in the extending direction of (35) is located on the outer edge side of the IGBT region (10) with respect to the end portion (42c) in the extending direction of the trench (35) in the first contact hole (42a). It is characterized by that.

これにより、ＩＧＢＴ領域（１０）に流れる逆回復電流をほとんど無くすことができ、逆回復耐量を向上させることができる。 Thereby, the reverse recovery current flowing through the IGBT region (10) can be almost eliminated, and the reverse recovery tolerance can be improved.

請求項４に記載の発明では、第１コンタクト領域（４０）および第１コンタクトホール（４２ａ）は、トレンチ（３５）の延設方向に沿って形成されており、フローティング層（４１）の終端部（４１ａ）のうち繰り返し方向におけるダイオード領域（２０）側は、第１コンタクトホール（４２ａ）のうちトレンチ（３５）の延設方向における終端部（４２ｃ）よりもＩＧＢＴ領域（１０）の外縁側に位置している。 In the invention according to claim 4 , the first contact region (40) and the first contact hole (42a) are formed along the extending direction of the trench (35), and the terminal portion of the floating layer (41) is formed. (41a), the diode region (20) side in the repeating direction is closer to the outer edge side of the IGBT region (10) than the terminal portion (42c) in the extending direction of the trench (35) in the first contact hole (42a). positioned.

そして、フローティング層（４１）の終端部（４１ａ）のうち繰り返し方向におけるＩＧＢＴ領域（１０）の中央側は、エミッタ領域（３９）のうちトレンチ（３５）の延設方向における終端部（３９ａ）と第１コンタクトホール（４２ａ）のうちトレンチ（３５）の延設方向における終端部（４２ｃ）との間に位置していることを特徴とする。 The center side of the IGBT region (10) in the repeating direction in the terminal portion (41a) of the floating layer (41) is connected to the terminal portion (39a) in the extending direction of the trench (35) in the emitter region (39). The first contact hole (42a) is located between the terminal portion (42c) in the extending direction of the trench (35).

これによると、ＩＧＢＴ領域（１０）のうちダイオードとしても機能するダイオード領域（２０）側では逆回復電流をほとんど無くすことができ、逆回復耐量を向上させることができる。また、ＩＧＢＴ領域（１０）のうちＩＧＢＴとしてのみ機能するダイオード領域（２０）から離れた場所では、ＩＧＢＴのターンオフ耐量を向上させることができる。 According to this, reverse recovery current can be almost eliminated on the side of the diode region (20) that also functions as a diode in the IGBT region (10), and the reverse recovery tolerance can be improved. Further, in the IGBT region (10), at a location away from the diode region (20) that functions only as the IGBT, the turn-off resistance of the IGBT can be improved.

請求項５に記載の発明では、第２コンタクト領域（４６）および第２コンタクトホール（４２ｂ）は、トレンチ（３５）の延設方向に沿って形成されており、第１コンタクトホール（４２ａ）の終端部（４２ｃ）は、第２コンタクトホール（４２ｂ）のうちトレンチ（３５）の延設方向における終端部（４２ｄ）よりもＩＧＢＴ領域（１０）の外縁側に位置していることを特徴とする。 In the invention according to claim 5 , the second contact region (46) and the second contact hole (42b) are formed along the extending direction of the trench (35), and the first contact hole (42a) The termination portion (42c) is located on the outer edge side of the IGBT region (10) with respect to the termination portion (42d) in the extending direction of the trench (35) in the second contact hole (42b). .

これにより、ダイオード領域（２０）の第２コンタクトホール（４２ｂ）よりもＩＧＢＴ領域（１０）の第１コンタクトホール（４２ａ）によるホール抜き取り領域が広いので、フローティング層（４１）が第１コンタクトホール（４２ａ）を全て覆っていても半導体装置のターンオフ耐量を向上させることができる。 Thereby, since the hole extraction region by the first contact hole (42a) in the IGBT region (10) is wider than the second contact hole (42b) in the diode region (20), the floating layer (41) is formed in the first contact hole ( Even if all of 42a) are covered, the turn-off resistance of the semiconductor device can be improved.

請求項６に記載の発明では、ダイオード領域（２０）は、ベース層（３１）を貫通してドリフト層（３０）に達すると共に第２コンタクトホール（４２ｂ）に沿って形成されたトレンチ（３５）と、トレンチ（３５）の表面に形成されたゲート絶縁膜（３６）と、トレンチ（３５）内において、ゲート絶縁膜（３６）の上に形成されると共に層間絶縁膜（４２）に覆われたトレンチ電極（３８）と、を備えている。 In the invention according to claim 6 , the diode region (20) reaches the drift layer (30) through the base layer (31) and is formed along the second contact hole (42b). And a gate insulating film (36) formed on the surface of the trench (35), and formed on the gate insulating film (36) and covered with the interlayer insulating film (42) in the trench (35). And a trench electrode (38).

そして、トレンチ電極（３８）は、半導体基板（３２）の一面（３３）の面方向においてダイオード領域（２０）に形成されたトレンチ（３５）の延設方向の端部でエミッタ電極（４７）に電気的に接続されていることを特徴とする。これにより、トレンチ電極（３８）をエミッタ接地することができる。 The trench electrode (38) is formed on the emitter electrode (47) at the end in the extending direction of the trench (35) formed in the diode region (20) in the surface direction of the one surface (33) of the semiconductor substrate (32). It is electrically connected. Thereby, the trench electrode (38) can be grounded to the emitter.

請求項７に記載の発明では、トレンチ電極（３８）は、半導体基板（３２）の一面（３３）の面方向においてダイオード領域（２０）に形成されたトレンチ（３５）の長手方向の端部で、エミッタ電極（４７）とは分離された制御電極（５３）に電気的に接続されていることを特徴とする。 In the invention according to claim 7 , the trench electrode (38) is formed at the longitudinal end of the trench (35) formed in the diode region (20) in the surface direction of the one surface (33) of the semiconductor substrate (32). The emitter electrode (47) is electrically connected to a separate control electrode (53).

これにより、制御電極（５３）を介してトレンチ電極（３８）にエミッタ電圧とは異なる電圧を印加することができる。 Thereby, a voltage different from the emitter voltage can be applied to the trench electrode (38) via the control electrode (53).

なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。 In addition, the code | symbol in the bracket | parenthesis of each means described in this column and the claim shows the correspondence with the specific means as described in embodiment mentioned later.

本発明の第１実施形態に係る半導体装置の平面図である。1 is a plan view of a semiconductor device according to a first embodiment of the present invention. 図１のＡ−Ｂ−Ｃ−Ｄ断面図である。FIG. 2 is a cross-sectional view taken along the line A-B-C-D in FIG. 1. 本発明の第２実施形態に係る半導体装置の平面図である。It is a top view of the semiconductor device concerning a 2nd embodiment of the present invention. 本発明の第３実施形態に係る半導体装置の平面図である。It is a top view of the semiconductor device concerning a 3rd embodiment of the present invention. 本発明の第４実施形態に係る半導体装置の平面図である。It is a top view of the semiconductor device concerning a 4th embodiment of the present invention. 図５のＥ−Ｆ−Ｇ−Ｈ断面図である。FIG. 6 is a cross-sectional view taken along the line E-F-G-H in FIG. 5. 本発明の第５実施形態に係る半導体装置の平面図である。It is a top view of the semiconductor device concerning a 5th embodiment of the present invention. 本発明の第６実施形態に係る半導体装置の平面図である。It is a top view of the semiconductor device concerning a 6th embodiment of the present invention. 本発明の第７実施形態に係る半導体装置の平面図である。It is a top view of the semiconductor device concerning a 7th embodiment of the present invention. 本発明の第８実施形態に係る半導体装置の平面図である。It is a top view of the semiconductor device concerning an 8th embodiment of the present invention. 本発明の第９実施形態に係る半導体装置の平面図である。It is a top view of the semiconductor device concerning a 9th embodiment of the present invention. 本発明の第１０実施形態に係る半導体装置の平面図である。It is a top view of the semiconductor device concerning a 10th embodiment of the present invention. 本発明の第１１実施形態に係る半導体装置の平面図である。It is a top view of the semiconductor device concerning an 11th embodiment of the present invention.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。また、以下の各実施形態で示されるＮ型、Ｎ−型、Ｎ＋型は本発明の第１導電型に対応し、Ｐ型、Ｐ＋型は本発明の第２導電型に対応している。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, the same or equivalent parts are denoted by the same reference numerals in the drawings. Further, the N type, N− type, and N + type shown in the following embodiments correspond to the first conductivity type of the present invention, and the P type and P + type correspond to the second conductivity type of the present invention.

（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。本実施形態で示される絶縁ゲート型の半導体装置は、例えば、インバータ、ＤＣ／ＤＣコンバータ等の電源回路に使用されるパワースイッチング素子として用いられるものである。 (First embodiment)
Hereinafter, a first embodiment of the present invention will be described with reference to the drawings. The insulated gate semiconductor device shown in the present embodiment is used as a power switching element used in a power supply circuit such as an inverter or a DC / DC converter.

図１は、本実施形態に係る半導体装置の平面図である。また、図２は、図１のＡ−Ｂ−Ｃ−Ｄ断面図である。以下、図１および図２を参照して半導体装置の構成について説明する。 FIG. 1 is a plan view of the semiconductor device according to the present embodiment. FIG. 2 is a cross-sectional view taken along the line ABCD in FIG. Hereinafter, the configuration of the semiconductor device will be described with reference to FIGS.

図１および図２に示されるように、半導体装置は、ＩＧＢＴ領域１０と、このＩＧＢＴ領域１０に隣接するダイオード領域２０と、が交互に繰り返し配置されたＲＣ−ＩＧＢＴである。ＩＧＢＴ領域１０は多数のＩＧＢＴ素子が形成された領域であり、ダイオード領域２０はダイオード素子が形成された領域である。本実施形態では、ＩＧＢＴ領域１０とダイオード領域２０とが交互に繰り返された方向を繰り返し方向とする。 As shown in FIGS. 1 and 2, the semiconductor device is an RC-IGBT in which IGBT regions 10 and diode regions 20 adjacent to the IGBT regions 10 are alternately arranged. The IGBT region 10 is a region where many IGBT elements are formed, and the diode region 20 is a region where diode elements are formed. In the present embodiment, the direction in which the IGBT region 10 and the diode region 20 are alternately repeated is defined as a repetition direction.

これらＩＧＢＴ領域１０およびダイオード領域２０は、図２に示されるように、ドリフト層として機能するＮ−型のドリフト層３０と、ドリフト層３０の上に形成されたＰ型のベース層３１と、を含む半導体基板３２を備えている。本実施形態では、ベース層３１の表面を半導体基板３２の一面３３とし、ドリフト層３０のうちベース層３１とは反対側を他面３４とする。ドリフト層３０としてはＮ−型のシリコンウェハが用いられ、このシリコンウェハの表面にＰ型のベース層３１が例えば熱拡散で形成される。 As shown in FIG. 2, the IGBT region 10 and the diode region 20 include an N− type drift layer 30 that functions as a drift layer, and a P type base layer 31 formed on the drift layer 30. A semiconductor substrate 32 is provided. In the present embodiment, the surface of the base layer 31 is the one surface 33 of the semiconductor substrate 32, and the opposite side of the drift layer 30 from the base layer 31 is the other surface 34. An N− type silicon wafer is used as the drift layer 30, and a P type base layer 31 is formed on the surface of the silicon wafer by, for example, thermal diffusion.

このような半導体基板３２に対して、ＩＧＢＴ領域１０およびダイオード領域２０の各領域には、ベース層３１を貫通してドリフト層３０まで達するように複数個のトレンチ３５が形成されている。各トレンチ３５は、半導体基板３２の一面３３の面方向のうち一方向を長手方向とし、この長手方向に沿って延設されている。ここで、トレンチ３５の長手方向（延設方向）とは繰り返し方向に対して垂直方向である。そして、トレンチ３５は例えば複数個等間隔に平行に形成されている。 With respect to such a semiconductor substrate 32, a plurality of trenches 35 are formed in each region of the IGBT region 10 and the diode region 20 so as to penetrate the base layer 31 and reach the drift layer 30. Each trench 35 has one direction as a longitudinal direction among the surface directions of the one surface 33 of the semiconductor substrate 32, and extends along this longitudinal direction. Here, the longitudinal direction (extending direction) of the trench 35 is a direction perpendicular to the repeating direction. For example, a plurality of trenches 35 are formed in parallel at equal intervals.

各トレンチ３５の内壁には、各トレンチ３５の内壁表面を覆うようにゲート絶縁膜３６が形成されている。各トレンチ３５のうちＩＧＢＴ領域１０に形成されたトレンチ３５のゲート絶縁膜３６の上にはポリシリコン等のゲート電極３７が埋め込まれている。これにより、トレンチゲート構造が構成されている。一方、各トレンチ３５のうちダイオード領域２０に形成されたトレンチ３５のゲート絶縁膜３６の上にはポリシリコン等のトレンチ電極３８が埋め込まれている。これらゲート電極３７およびトレンチ電極３８はトレンチ３５の延設方向に沿ってそれぞれ形成されている。 A gate insulating film 36 is formed on the inner wall of each trench 35 so as to cover the inner wall surface of each trench 35. A gate electrode 37 such as polysilicon is buried on the gate insulating film 36 of the trench 35 formed in the IGBT region 10 in each trench 35. Thereby, a trench gate structure is configured. On the other hand, a trench electrode 38 made of polysilicon or the like is buried on the gate insulating film 36 of the trench 35 formed in the diode region 20 in each trench 35. The gate electrode 37 and the trench electrode 38 are formed along the extending direction of the trench 35, respectively.

トレンチ３５は例えばフォトリソグラフィ・エッチング工程により形成され、ゲート絶縁膜３６は熱酸化やＣＶＤ法等で形成される。また、ゲート電極３７およびトレンチ電極３８はＣＶＤ法等でトレンチ３５内に埋め込まれる。 The trench 35 is formed by, for example, a photolithography / etching process, and the gate insulating film 36 is formed by thermal oxidation, a CVD method, or the like. The gate electrode 37 and the trench electrode 38 are embedded in the trench 35 by a CVD method or the like.

ＩＧＢＴ領域１０では、ベース層３１はチャネル領域を構成している。そして、チャネル領域であるベース層３１の表層部にＮ＋型のエミッタ領域３９が形成されている。このエミッタ領域３９が設けられた部分がＩＧＢＴ領域１０における活性領域である。また、当該ベース層３１の表層部に、エミッタ領域３９に挟まれるようにＰ＋型の第１コンタクト領域４０が形成されている。 In the IGBT region 10, the base layer 31 forms a channel region. An N + type emitter region 39 is formed in the surface layer portion of the base layer 31 that is a channel region. A portion where the emitter region 39 is provided is an active region in the IGBT region 10. A P + type first contact region 40 is formed on the surface layer of the base layer 31 so as to be sandwiched between the emitter regions 39.

Ｎ＋型のエミッタ領域３９は、Ｎ−型のドリフト層３０よりも高不純物濃度で構成され、ベース層３１内において終端しており、かつ、当該ベース層３１内においてトレンチ３５の側面に接するように形成されている。一方、Ｐ＋型の第１コンタクト領域４０は、Ｐ＋型のベース層３１よりも高不純物濃度で構成され、エミッタ領域３９と同様に、ベース層３１内において終端している。 The N + type emitter region 39 has a higher impurity concentration than the N− type drift layer 30, terminates in the base layer 31, and contacts the side surface of the trench 35 in the base layer 31. Is formed. On the other hand, the P + type first contact region 40 is configured with a higher impurity concentration than the P + type base layer 31 and terminates in the base layer 31 like the emitter region 39.

具体的には、図１に示されるように、エミッタ領域３９は繰り返し方向に沿ってトレンチ３５間の領域に形成されていると共に、トレンチ３５の延設方向に等間隔に複数形成されている。また、第１コンタクト領域４０は、２つのトレンチ３５に挟まれてトレンチ３５の延設方向に沿って棒状に延設されている。これらエミッタ領域３９および第１コンタクト領域４０はそれぞれ専用のマスクが用いられてイオン注入により形成される。 Specifically, as shown in FIG. 1, the emitter regions 39 are formed in regions between the trenches 35 along the repeating direction, and a plurality of emitter regions 39 are formed at equal intervals in the extending direction of the trenches 35. The first contact region 40 is sandwiched between the two trenches 35 and extends in a rod shape along the extending direction of the trenches 35. Each of the emitter region 39 and the first contact region 40 is formed by ion implantation using a dedicated mask.

そして、ＩＧＢＴ領域１０におけるベース層３１には、図２に示されるように、トレンチ３５の深さ方向にエミッタ領域３９および第１コンタクト領域４０よりも深いと共に当該ベース層３１を分割するＮ型のフローティング層４１が形成されている。具体的には、フローティング層４１は、ベース層３１をエミッタ領域３９および第１コンタクト領域４０が形成された側の領域とドリフト層３０に接する領域とに分割している。したがってフローティング層４１は、Ｐ型のベース層３１において電位の壁となって機能する。このようなフローティング層４１は、専用のマスクが用いられてイオン注入により形成される。 As shown in FIG. 2, the base layer 31 in the IGBT region 10 has an N type that is deeper than the emitter region 39 and the first contact region 40 in the depth direction of the trench 35 and divides the base layer 31. A floating layer 41 is formed. Specifically, the floating layer 41 divides the base layer 31 into a region where the emitter region 39 and the first contact region 40 are formed and a region in contact with the drift layer 30. Therefore, the floating layer 41 functions as a potential wall in the P-type base layer 31. Such a floating layer 41 is formed by ion implantation using a dedicated mask.

さらに、ベース層３１の上にはＰＳＧ等の層間絶縁膜４２がゲート電極３７上を含むように形成されていると共に、層間絶縁膜４２は第１コンタクト領域４０に沿って開口した第１コンタクトホール４２ａを有している。上述のように、第１コンタクト領域４０はトレンチ３５の延設方向に沿って形成されているので、第１コンタクトホール４２ａもトレンチ３５の延設方向に沿って形成されている。これにより、Ｎ＋型のエミッタ領域３９の一部およびＰ＋型の第１コンタクト領域４０が第１コンタクトホール４２ａから露出している。 Further, an interlayer insulating film 42 such as PSG is formed on the base layer 31 so as to include the gate electrode 37, and the interlayer insulating film 42 is a first contact hole opened along the first contact region 40. 42a. As described above, since the first contact region 40 is formed along the extending direction of the trench 35, the first contact hole 42 a is also formed along the extending direction of the trench 35. As a result, a part of the N + type emitter region 39 and the P + type first contact region 40 are exposed from the first contact hole 42a.

また、図１に示されるように、層間絶縁膜４２で覆われたゲート電極３７のうちトレンチ３５の延設方向における端部がゲート引き出し電極４３に覆われている。このゲート引き出し電極４３は、ＩＧＢＴ領域１０およびダイオード領域２０の外周に設けられた電極であり、ＩＧＢＴ領域１０に対応した部分がトレンチ３５側に突出することでトレンチ３５の延設方向における端部を覆っていると共にゲート電極３７に接触している。 Further, as shown in FIG. 1, the end portion of the gate electrode 37 covered with the interlayer insulating film 42 in the extending direction of the trench 35 is covered with the gate extraction electrode 43. The gate lead electrode 43 is an electrode provided on the outer periphery of the IGBT region 10 and the diode region 20, and a portion corresponding to the IGBT region 10 protrudes toward the trench 35, so that an end portion in the extending direction of the trench 35 is formed. It covers and is in contact with the gate electrode 37.

上記の層間絶縁膜４２やゲート引き出し電極４３は、例えばフォトリソグラフィ・エッチング工程により形成される。ゲート引き出し電極４３としてはＡｌ等の金属やポリシリコン等が採用される。 The interlayer insulating film 42 and the gate lead electrode 43 are formed by, for example, a photolithography / etching process. As the gate lead electrode 43, a metal such as Al, polysilicon or the like is employed.

そして、図２に示されるように、ゲート引き出し電極４３の上に絶縁層４４およびゲート上部電極４５が順に形成されており、絶縁層４４に設けられたコンタクトホール４４ａを介してゲート引き出し電極４３とゲート上部電極４５とが電気的に接続されている。これにより、ゲート電極３７はゲート引き出し電極４３を介してゲート上部電極４５に電気的に接続されている。なお、ゲート上部電極４５は例えばフォトリソグラフィ・エッチング手法によりＡｌ等がパターニングされることで形成される。 As shown in FIG. 2, an insulating layer 44 and a gate upper electrode 45 are sequentially formed on the gate lead electrode 43, and the gate lead electrode 43 and the gate lead electrode 43 are connected to each other through a contact hole 44a provided in the insulating layer 44. The gate upper electrode 45 is electrically connected. Thus, the gate electrode 37 is electrically connected to the gate upper electrode 45 through the gate lead electrode 43. The gate upper electrode 45 is formed by patterning Al or the like by, for example, a photolithography / etching technique.

一方、ダイオード領域２０では、ダイオード領域２０におけるベース層３１の表層部にＰ＋型の第２コンタクト領域４６が形成されている。この第２コンタクト領域４６の不純物濃度は、ＩＧＢＴ領域１０の第１コンタクト領域４０の不純物濃度とは異なる濃度になっている。つまり、第２コンタクト領域４６はダイオード特性に最適な不純物濃度に設定されている。 On the other hand, in the diode region 20, a P + type second contact region 46 is formed in the surface layer portion of the base layer 31 in the diode region 20. The impurity concentration of the second contact region 46 is different from the impurity concentration of the first contact region 40 of the IGBT region 10. That is, the second contact region 46 is set to an optimum impurity concentration for the diode characteristics.

また、ダイオード領域２０では、トレンチ電極３８を覆うようにダイオード領域２０の全域に上記の層間絶縁膜４２が形成されている。この層間絶縁膜４２は第２コンタクト領域４６に沿って開口した第２コンタクトホール４２ｂを有している。このような第２コンタクト領域４６は、専用のマスクが用いられてイオン注入により形成される。 In the diode region 20, the interlayer insulating film 42 is formed over the entire diode region 20 so as to cover the trench electrode 38. The interlayer insulating film 42 has a second contact hole 42 b opened along the second contact region 46. Such a second contact region 46 is formed by ion implantation using a dedicated mask.

そして、ＩＧＢＴ領域１０およびダイオード領域２０の両領域において半導体基板３２のベース層３１側にエミッタ電極４７が形成されている。具体的には、ＩＧＢＴ領域１０では、層間絶縁膜４２に設けられた第１コンタクトホール４２ａにエミッタ電極４７が埋め込まれてエミッタ電極４７とエミッタ領域３９および第１コンタクト領域４０とが電気的に接続されている。また、ダイオード領域２０では、層間絶縁膜４２に設けられた第２コンタクトホール４２ｂにエミッタ電極４７が埋め込まれてエミッタ電極４７と第２コンタクト領域４６と電気的に接続されている。このようなエミッタ電極４７は、例えばフォトリソグラフィ・エッチング手法によりＡｌ等がパターニングされることで形成される。 An emitter electrode 47 is formed on the base layer 31 side of the semiconductor substrate 32 in both the IGBT region 10 and the diode region 20. Specifically, in the IGBT region 10, the emitter electrode 47 is embedded in the first contact hole 42 a provided in the interlayer insulating film 42, and the emitter electrode 47, the emitter region 39, and the first contact region 40 are electrically connected. Has been. In the diode region 20, the emitter electrode 47 is buried in the second contact hole 42 b provided in the interlayer insulating film 42 and is electrically connected to the emitter electrode 47 and the second contact region 46. Such an emitter electrode 47 is formed by patterning Al or the like by, for example, a photolithography etching method.

さらに、ダイオード領域２０では、図１に示されるように、トレンチ３５の延設方向の端部を覆うようにトレンチ引き出し電極４８が形成されている。このトレンチ引き出し電極４８は、トレンチ電極３８のうちトレンチ３５の延設方向の端部の上に形成されると共にトレンチ電極３８に電気的に接続されている。なお、トレンチ引き出し電極４８は例えばフォトリソグラフィ・エッチング手法によりＡｌやポリシリコン等がパターニングされることで形成される。 Furthermore, in the diode region 20, as shown in FIG. 1, a trench lead electrode 48 is formed so as to cover the end portion in the extending direction of the trench 35. The trench lead electrode 48 is formed on the end of the trench electrode 38 in the extending direction of the trench 35 and is electrically connected to the trench electrode 38. The trench extraction electrode 48 is formed by patterning Al, polysilicon, or the like by, for example, a photolithography / etching technique.

さらに、トレンチ引き出し電極４８の上に絶縁層４４およびエミッタ電極４７が順に形成されており、絶縁層４４に設けられたコンタクトホール４４ｂを介してトレンチ引き出し電極４８とエミッタ電極４７とが電気的に接続されている。これにより、トレンチ電極３８はトレンチ引き出し電極４８を介してエミッタ電極４７に電気的に接続されている。このため、ダイオード領域２０に形成されたトレンチ電極３８はエミッタ接地されている。 Further, an insulating layer 44 and an emitter electrode 47 are sequentially formed on the trench extraction electrode 48, and the trench extraction electrode 48 and the emitter electrode 47 are electrically connected via a contact hole 44b provided in the insulation layer 44. Has been. Thereby, the trench electrode 38 is electrically connected to the emitter electrode 47 through the trench extraction electrode 48. For this reason, the trench electrode 38 formed in the diode region 20 is grounded at the emitter.

また、ＩＧＢＴ領域１０およびダイオード領域２０の全域において、半導体基板３２の他面３４にＮ型のフィールドストップ層４９が形成されている。そして、フィールドストップ層４９のうち、ＩＧＢＴ領域１０の領域の上にはＰ＋型のコレクタ層５０が形成され、ダイオード領域２０の領域の上にはＮ＋型のカソード層５１が形成されている。コレクタ層５０およびカソード層５１は同じ階層に形成され、これらコレクタ層５０およびカソード層５１の上にＡｌ等のコレクタ電極５２が形成されている。これにより、半導体基板３２の一面３３の面方向において、コレクタ層５０が形成された領域がＩＧＢＴ領域１０に該当すると共にＩＧＢＴ素子として動作し、カソード層５１が形成された領域がダイオード領域２０に該当すると共にダイオード素子として動作する。 Further, an N-type field stop layer 49 is formed on the other surface 34 of the semiconductor substrate 32 in the entire region of the IGBT region 10 and the diode region 20. In the field stop layer 49, a P + type collector layer 50 is formed on the IGBT region 10 region, and an N + type cathode layer 51 is formed on the diode region 20 region. The collector layer 50 and the cathode layer 51 are formed in the same layer, and a collector electrode 52 such as Al is formed on the collector layer 50 and the cathode layer 51. Thereby, in the surface direction of the one surface 33 of the semiconductor substrate 32, the region where the collector layer 50 is formed corresponds to the IGBT region 10 and operates as an IGBT element, and the region where the cathode layer 51 is formed corresponds to the diode region 20. And operates as a diode element.

フィールドストップ層４９は例えばシリコンウェハの裏面に形成され、フィールドストップ層４９のうちＩＧＢＴ領域１０に対応する領域にＰ型のコレクタ層５０が形成され、ダイオード領域２０に対応する領域にＮ型のカソード層５１が形成される。また、コレクタ電極５２は例えばスパッタリングの方法により形成される。なお、各構成要素が形成されたウェハがダイシングカットされることで半導体装置としての半導体チップが得られる。 The field stop layer 49 is formed, for example, on the back surface of a silicon wafer. A P-type collector layer 50 is formed in a region corresponding to the IGBT region 10 in the field stop layer 49, and an N-type cathode is formed in a region corresponding to the diode region 20. Layer 51 is formed. The collector electrode 52 is formed by, for example, a sputtering method. In addition, the semiconductor chip as a semiconductor device is obtained by dicing cutting the wafer in which each component is formed.

上記のような構成において、本実施形態では、フローティング層４１の端の部分の位置を規定している。具体的には、フローティング層４１のうちトレンチ３５の延設方向における終端部４１ａは、エミッタ領域３９のうちトレンチ３５の延設方向における終端部３９ａよりもＩＧＢＴ領域１０の外縁側に位置していると共に、エミッタ領域３９の終端部３９ａと第１コンタクトホール４２ａのうちトレンチ３５の延設方向における終端部４２ｃとの間に位置している。本実施形態では、フローティング層４１の終端部３９ａは繰り返し方向に沿った直線状になっている。 In the configuration as described above, in this embodiment, the position of the end portion of the floating layer 41 is defined. Specifically, the termination portion 41 a in the extending direction of the trench 35 in the floating layer 41 is located on the outer edge side of the IGBT region 10 relative to the termination portion 39 a in the extending direction of the trench 35 in the emitter region 39. At the same time, it is located between the terminal end 39a of the emitter region 39 and the terminal end 42c in the extending direction of the trench 35 in the first contact hole 42a. In the present embodiment, the end portion 39a of the floating layer 41 is linear along the repeat direction.

なお、本実施形態では、トレンチ３５の延設方向における第１コンタクトホール４２ａの終端部４２ｃと第２コンタクトホール４２ｂの終端部４２ｄとは同じ位置に設けられている。 In the present embodiment, the terminal portion 42c of the first contact hole 42a and the terminal portion 42d of the second contact hole 42b are provided at the same position in the extending direction of the trench 35.

上述のように、エミッタ領域３９は繰り返し方向に沿って形成されていると共にトレンチ３５の延設方向に複数形成されているので、「エミッタ領域３９のうちトレンチ３５の延設方向における終端部３９ａ」というところの終端部３９ａは、複数のエミッタ領域３９のうちトレンチ３５の延設方向において最もＩＧＢＴ領域１０の外縁側に位置するエミッタ領域３９の最もＩＧＢＴ領域１０の外縁側の部分を指す。 As described above, the emitter region 39 is formed along the repeating direction and a plurality of the emitter regions 39 are formed in the extending direction of the trench 35, so that “the terminal portion 39 a of the emitter region 39 in the extending direction of the trench 35”. The terminal portion 39a refers to a portion of the emitter region 39 located closest to the outer edge side of the IGBT region 10 in the extending direction of the trench 35 among the plurality of emitter regions 39 and closest to the outer edge side of the IGBT region 10.

上記構造によると、図２に示されるように、半導体基板３２の一面３３に垂直な方向で第１コンタクトホール４２ａがフローティング層４１に覆われていない。言い換えると、半導体基板３２の一面３３に垂直な方向で第１コンタクト領域４０のうち層間絶縁膜４２にもフローティング層４１にも覆われない部分があると言える。このため、ＩＧＢＴ素子がターンオフした際に、アバランシェにより発生したホールをフローティング層４１に覆われていない第１コンタクト領域４０を介してエミッタ電極４７に充分に抜き取ることができる。これにより、ターンオフ耐量を向上させることができる。 According to the above structure, as shown in FIG. 2, the first contact hole 42 a is not covered with the floating layer 41 in the direction perpendicular to the one surface 33 of the semiconductor substrate 32. In other words, it can be said that there is a portion of the first contact region 40 that is not covered by the interlayer insulating film 42 or the floating layer 41 in the direction perpendicular to the one surface 33 of the semiconductor substrate 32. For this reason, when the IGBT element is turned off, holes generated by the avalanche can be sufficiently extracted to the emitter electrode 47 through the first contact region 40 not covered with the floating layer 41. Thereby, turn-off tolerance can be improved.

また、ＩＧＢＴ素子のターンオフ後のダイオード領域２０の動作時には、フローティング層４１によりＩＧＢＴ領域１０の第１コンタクト領域４０からダイオード領域２０へのホールの流れが抑制される。そして、ダイオード領域２０の動作がオフになったときには、逆回復電流がＩＧＢＴ領域１０のエミッタ領域３９に流れ込むことがフローティング層４１により抑制される。つまり、ＩＧＢＴ領域１０のエミッタ領域３９に係る寄生ＮＰＮトランジスタが作動してしまうことを抑制し、逆回復耐量を向上させることができる。 Further, during the operation of the diode region 20 after the IGBT element is turned off, the floating layer 41 suppresses the flow of holes from the first contact region 40 of the IGBT region 10 to the diode region 20. Then, when the operation of the diode region 20 is turned off, the floating layer 41 suppresses the reverse recovery current from flowing into the emitter region 39 of the IGBT region 10. That is, it is possible to suppress the operation of the parasitic NPN transistor related to the emitter region 39 of the IGBT region 10 and improve the reverse recovery tolerance.

以上のように、ＩＧＢＴ領域１０にフローティング層４１を設け、トレンチ３５の延設方向において、フローティング層４１の終端部４１ａの位置を規定している。このため、従来のようにＩＧＢＴ領域１０とダイオード領域２０との距離を確保する必要がなく、ＩＧＢＴ領域１０およびダイオード領域２０の活性領域を確保しつつ、半導体装置の逆回復耐量およびターンオフ耐量を向上させることができる。 As described above, the floating layer 41 is provided in the IGBT region 10, and the position of the terminal portion 41 a of the floating layer 41 is defined in the extending direction of the trench 35. For this reason, it is not necessary to secure the distance between the IGBT region 10 and the diode region 20 as in the prior art, and the reverse recovery resistance and the turn-off resistance of the semiconductor device are improved while securing the active regions of the IGBT region 10 and the diode region 20. Can be made.

（第２実施形態）
本実施形態では、第１実施形態と異なる部分について説明する。図３は、本実施形態に係る半導体装置の平面図である。この図に示されるように、フローティング層４１の終端部４１ａは、トレンチ３５の延設方向において、第１コンタクトホール４２ａのうちトレンチ３５の延設方向における終端部４２ｃよりもＩＧＢＴ領域１０の外縁側に位置している。すなわち、フローティング層４１は、トレンチ３５の延設方向において、第１コンタクトホール４２ａを完全に覆っている。 (Second Embodiment)
In the present embodiment, parts different from the first embodiment will be described. FIG. 3 is a plan view of the semiconductor device according to the present embodiment. As shown in this figure, the end portion 41a of the floating layer 41 is located on the outer edge side of the IGBT region 10 in the extending direction of the trench 35 with respect to the end portion 42c in the extending direction of the trench 35 in the first contact hole 42a. Is located. That is, the floating layer 41 completely covers the first contact hole 42 a in the extending direction of the trench 35.

これにより、ダイオード領域２０からＩＧＢＴ領域１０の第１コンタクト領域４０へのホールの流れはフローティング層４１の電位の壁によって阻止されるので、ダイオード領域２０からＩＧＢＴ領域１０に流れる逆回復電流をほとんど無くすことができる。したがって、逆回復耐量を向上させることができる。 As a result, the flow of holes from the diode region 20 to the first contact region 40 of the IGBT region 10 is blocked by the potential wall of the floating layer 41, so that the reverse recovery current flowing from the diode region 20 to the IGBT region 10 is almost eliminated. be able to. Therefore, reverse recovery tolerance can be improved.

（第３実施形態）
本実施形態では、第１実施形態と異なる部分について説明する。図３は、本実施形態に係る半導体装置の平面図である。この図に示されるように、トレンチ３５の延設方向におけるＩＧＢＴ領域１０の外縁側のフローティング層４１の終端部４１ａは、繰り返し方向においてその位置が異なる。 (Third embodiment)
In the present embodiment, parts different from the first embodiment will be described. FIG. 3 is a plan view of the semiconductor device according to the present embodiment. As shown in this drawing, the position of the terminal portion 41a of the floating layer 41 on the outer edge side of the IGBT region 10 in the extending direction of the trench 35 is different in the repeating direction.

まず、フローティング層４１の終端部４１ａのうち繰り返し方向におけるダイオード領域２０側は、第１コンタクトホール４２ａのうちトレンチ３５の延設方向における終端部４２ｃよりもＩＧＢＴ領域１０の外縁側に位置している。つまり、フローティング層４１は第１コンタクトホール４２ａを完全に覆っている。 First, the diode region 20 side in the repetition direction of the termination portion 41a of the floating layer 41 is located on the outer edge side of the IGBT region 10 with respect to the termination portion 42c of the first contact hole 42a in the extending direction of the trench 35. . That is, the floating layer 41 completely covers the first contact hole 42a.

また、フローティング層４１の終端部４１ａのうち繰り返し方向におけるＩＧＢＴ領域１０の中央側は、エミッタ領域３９のうちトレンチ３５の延設方向における終端部３９ａと第１コンタクトホール４２ａのうちトレンチ３５の延設方向における終端部４２ｃとの間に位置している。つまり、フローティング層４１から第１コンタクトホール４２ａが突出している。 In addition, the center side of the IGBT region 10 in the repeating direction in the terminal portion 41a of the floating layer 41 is extended from the terminal portion 39a in the extending direction of the trench 35 in the emitter region 39 and the extension of the trench 35 in the first contact hole 42a. It is located between the terminal portion 42c in the direction. That is, the first contact hole 42 a protrudes from the floating layer 41.

このようにフローティング層４１の終端部４１ａの位置を規定したのは以下の理由による。ＩＧＢＴ素子のターンオフでアバランシェによりホールが最も発生する場所はダイオード領域２０から最も離れた場所である。したがって、行き場をなくしたホールを第１コンタクト領域４０から充分に抜き取る必要があるので、ＩＧＢＴ領域１０においてダイオード領域２０から最も離れた場所にフローティング層４１は設けられていないことが望ましい。 The position of the terminal portion 41a of the floating layer 41 is defined in this way for the following reason. The place where the hole is most generated by the avalanche at the turn-off of the IGBT element is the place farthest from the diode region 20. Accordingly, since it is necessary to sufficiently extract holes from which the destination has been lost from the first contact region 40, it is desirable that the floating layer 41 is not provided in the IGBT region 10 at a position farthest from the diode region 20.

一方、ダイオード素子の逆回復時は、ホールの抜き取りはＩＧＢＴ領域１０からではなく、ＩＧＢＴ領域１０のすぐ近くにあるダイオード領域のアノードから抜き取り、ＩＧＢＴ領域１０で抜き取ることは望ましくはない。したがって、ＩＧＢＴ領域１０のホール抜き取り部分（つまりダイオード領域２０側の第１コンタクトホール４２ａ）をフローティング層４１でカバーするのが望ましい。 On the other hand, at the time of reverse recovery of the diode element, it is not desirable that holes be extracted not from the IGBT region 10 but from the anode of the diode region immediately adjacent to the IGBT region 10 and extracted at the IGBT region 10. Therefore, it is desirable to cover the hole extraction portion of the IGBT region 10 (that is, the first contact hole 42a on the diode region 20 side) with the floating layer 41.

以上のことを踏まえて、本実施形態に係る構造はダイオード領域２０からの距離によってＩＧＢＴ領域１０におけるフローティング層４１の終端部４１ａの位置を最適に変えた構造であると言える。 Based on the above, it can be said that the structure according to this embodiment is a structure in which the position of the terminal portion 41a of the floating layer 41 in the IGBT region 10 is optimally changed depending on the distance from the diode region 20.

（第４実施形態）
本実施形態では、第１〜第３実施形態と異なる部分について説明する。上記各実施形態では、トレンチ電極３８はトレンチ３５の長手方向の端部でトレンチ引き出し電極４８を介してエミッタ電極４７に電気的に接続されていたが、本実施形態では、トレンチ電極３８はエミッタ電極４７と異なる制御電極に接続されることが特徴となっている。 (Fourth embodiment)
In the present embodiment, parts different from the first to third embodiments will be described. In each of the above embodiments, the trench electrode 38 is electrically connected to the emitter electrode 47 via the trench extraction electrode 48 at the end portion in the longitudinal direction of the trench 35. However, in this embodiment, the trench electrode 38 is the emitter electrode. It is characterized by being connected to a control electrode different from 47.

図５は、本実施形態に係る半導体装置の平面図である。また、図６は、図５のＥ−Ｆ−Ｇ−Ｈ断面図である。図５に示されるように、トレンチ引き出し電極４８およびゲート引き出し電極４３のレイアウトは上記各実施形態と同じであるが、図６に示されるようにエミッタ電極４７とゲート上部電極４５との間にこれらから分離された制御電極５３が設けられている。そして、この制御電極５３にトレンチ引き出し電極４８がコンタクトホール４４ｂを介して電気的に接続されている。制御電極５３はゲート上部電極４５と同様に繰り返し方向に沿って形成されている。制御電極５３はＡｌ等の金属で形成されている。 FIG. 5 is a plan view of the semiconductor device according to the present embodiment. 6 is a cross-sectional view taken along the line E-F-G-H in FIG. As shown in FIG. 5, the layout of the trench lead electrode 48 and the gate lead electrode 43 is the same as that of each of the above embodiments, but these are arranged between the emitter electrode 47 and the gate upper electrode 45 as shown in FIG. A control electrode 53 separated from the control electrode 53 is provided. A trench lead electrode 48 is electrically connected to the control electrode 53 via a contact hole 44b. The control electrode 53 is formed along the repeating direction in the same manner as the gate upper electrode 45. The control electrode 53 is made of a metal such as Al.

したがって、トレンチ電極３８は、半導体基板３２の一面３３の面方向においてダイオード領域２０に形成されたトレンチ３５の長手方向の端部で、トレンチ引き出し電極４８を介して制御電極５３に電気的に接続されている。これにより、制御電極５３を介してトレンチ電極３８にエミッタ電圧とは異なる電圧を印加することができる。 Therefore, the trench electrode 38 is electrically connected to the control electrode 53 via the trench extraction electrode 48 at the end in the longitudinal direction of the trench 35 formed in the diode region 20 in the surface direction of the one surface 33 of the semiconductor substrate 32. ing. Thereby, a voltage different from the emitter voltage can be applied to the trench electrode 38 via the control electrode 53.

（第５実施形態）
本実施形態では、第１実施形態と異なる部分について説明する。図７は、本実施形態に係る半導体装置の平面図である。この図に示されるように、トレンチ３５の延設方向において、フローティング層４１の終端部４１ａはエミッタ領域３９の終端部３９ａと第１コンタクトホール４２ａの終端部４２ｃとの間に位置している。そして、本実施形態では、第１コンタクトホール４２ａの終端部４２ｃは、トレンチ３５の延設方向において、第２コンタクトホール４２ｂのうちトレンチ３５の延設方向における終端部４２ｄよりもＩＧＢＴ領域１０の外縁側に位置している。 (Fifth embodiment)
In the present embodiment, parts different from the first embodiment will be described. FIG. 7 is a plan view of the semiconductor device according to the present embodiment. As shown in this figure, in the extending direction of the trench 35, the terminal portion 41a of the floating layer 41 is located between the terminal portion 39a of the emitter region 39 and the terminal portion 42c of the first contact hole 42a. In the present embodiment, the terminal portion 42c of the first contact hole 42a is located outside the IGBT region 10 in the extending direction of the trench 35 more than the terminal portion 42d of the second contact hole 42b in the extending direction of the trench 35. Located on the edge.

このように、トレンチ３５の延設方向において、ＩＧＢＴ領域１０の第１コンタクトホール４２ａの終端部４２ｃの位置がダイオード領域２０の第２コンタクトホール４２ｂの終端部４２ｄの位置よりもＩＧＢＴ領域１０の外縁側に突出しているので、第１コンタクト領域４０がフローティング層４１に覆われない範囲が広くなる。このため、ホールを抜き取るための第１コンタクト領域４０の充分な領域が確保されるので、半導体装置のターンオフ耐量を向上させることができる。 As described above, in the extending direction of the trench 35, the position of the terminal portion 42 c of the first contact hole 42 a in the IGBT region 10 is more outside the IGBT region 10 than the position of the terminal portion 42 d of the second contact hole 42 b in the diode region 20. Since it protrudes to the edge side, the range in which the first contact region 40 is not covered with the floating layer 41 becomes wide. For this reason, a sufficient region of the first contact region 40 for extracting the hole is secured, so that the turn-off resistance of the semiconductor device can be improved.

また、ダイオード領域２０では、ダイオード領域２０の外縁側から第２コンタクトホール４２ｂの終端部４２ｄに達するまでの距離が長くなって抵抗が高くなる。このため、ダイオード領域２０の外縁側から第２コンタクトホール４２ｂに流れる逆回復電流を抵抗が高くなった分だけ抑制することができる。 In the diode region 20, the distance from the outer edge side of the diode region 20 to the terminal portion 42 d of the second contact hole 42 b becomes longer and the resistance becomes higher. Therefore, the reverse recovery current flowing from the outer edge side of the diode region 20 to the second contact hole 42b can be suppressed by the amount of increased resistance.

以上のように、第１コンタクトホール４２ａの終端部４２ｃの位置を規定することで、半導体装置の逆回復耐量およびターンオフ耐量を向上させることができる。 As described above, the reverse recovery resistance and the turn-off resistance of the semiconductor device can be improved by defining the position of the terminal portion 42c of the first contact hole 42a.

（第６実施形態）
本実施形態では、第５実施形態と異なる部分について説明する。図８は、本実施形態に係る半導体装置の平面図である。この図に示されるように、トレンチ３５の延設方向における第１コンタクトホール４２ａの終端部４２ｃが第２コンタクトホール４２ｂの終端部４２ｄよりもＩＧＢＴ領域１０の外縁側に位置していると共に、フローティング層４１の終端部４１ａが第１コンタクトホール４２ａの終端部４２ｃよりもＩＧＢＴ領域１０の外縁側に位置している。つまり、フローティング層４１が第１コンタクトホール４２ａを完全に覆っている。 (Sixth embodiment)
In the present embodiment, parts different from the fifth embodiment will be described. FIG. 8 is a plan view of the semiconductor device according to the present embodiment. As shown in this figure, the terminal portion 42c of the first contact hole 42a in the extending direction of the trench 35 is located on the outer edge side of the IGBT region 10 with respect to the terminal portion 42d of the second contact hole 42b, and floating. The terminal portion 41a of the layer 41 is located on the outer edge side of the IGBT region 10 with respect to the terminal portion 42c of the first contact hole 42a. That is, the floating layer 41 completely covers the first contact hole 42a.

このように、フローティング層４１が第１コンタクトホール４２ａを完全に覆っているものの、ＩＧＢＴ領域１０の第１コンタクトホール４２ａによるホール抜き取り領域が広いので、半導体装置のターンオフ耐量を比較的向上させることができる。 Thus, although the floating layer 41 completely covers the first contact hole 42a, since the hole extraction region by the first contact hole 42a in the IGBT region 10 is wide, the turn-off resistance of the semiconductor device can be relatively improved. it can.

（第７実施形態）
本実施形態では、第５実施形態と異なる部分について説明する。図９は、本実施形態に係る半導体装置の平面図である。この図に示されるように、トレンチ３５の延設方向における第１コンタクトホール４２ａの終端部４２ｃが第２コンタクトホール４２ｂの終端部４２ｄよりもＩＧＢＴ領域１０の外縁側に位置していると共に、フローティング層４１の終端部４１ａのうち繰り返し方向におけるＩＧＢＴ領域１０の中央側の部分は、エミッタ領域３９の終端部３９ａと第１コンタクトホール４２ａの終端部４２ｃとの間に位置している。 (Seventh embodiment)
In the present embodiment, parts different from the fifth embodiment will be described. FIG. 9 is a plan view of the semiconductor device according to the present embodiment. As shown in this figure, the terminal portion 42c of the first contact hole 42a in the extending direction of the trench 35 is located on the outer edge side of the IGBT region 10 with respect to the terminal portion 42d of the second contact hole 42b, and floating. Of the termination portion 41a of the layer 41, the central portion of the IGBT region 10 in the repeat direction is located between the termination portion 39a of the emitter region 39 and the termination portion 42c of the first contact hole 42a.

ここで、本実施形態では、フローティング層４１の終端部４１ａは、繰り返し方向におけるＩＧＢＴ領域１０の中央側に向かって階段状に段階的にエミッタ領域３９の終端部３９ａ側に位置している。したがって、フローティング層４１の終端部４１ａのうち繰り返し方向におけるＩＧＢＴ領域１０の中央側の部分から第１コンタクトホール４２ａが突出した状態となる。すなわち、ＩＧＢＴ領域１０においてダイオード領域２０に近いコンタクト部分がフローティング層４１で充分カバーされ、ダイオード領域２０から離れるにしたがってフローティング層４１のカバー比率が下がっている。 Here, in the present embodiment, the terminal portion 41a of the floating layer 41 is positioned on the terminal portion 39a side of the emitter region 39 stepwise in a stepwise manner toward the center side of the IGBT region 10 in the repeating direction. Therefore, the first contact hole 42a protrudes from the central portion of the IGBT region 10 in the repeating direction in the terminal portion 41a of the floating layer 41. That is, the contact portion close to the diode region 20 in the IGBT region 10 is sufficiently covered by the floating layer 41, and as the distance from the diode region 20 increases, the cover ratio of the floating layer 41 decreases.

これにより、ＩＧＢＴ領域１０のうちダイオード領域２０側ではフローティング層４１のカバーによってＩＧＢＴ領域１０に流れる逆回復電流がほとんど無くなり、逆回復耐量を向上させることができる。また、ＩＧＢＴ領域１０のうちダイオード領域２０から離れた場所では、フローティング層４１に覆われてない第１コンタクトホール４２ａの部分からホールが抜き取られるので、ターンオフ耐量との両方を向上させることができる。 Thereby, on the diode region 20 side in the IGBT region 10, the reverse recovery current flowing in the IGBT region 10 is almost eliminated by the cover of the floating layer 41, and the reverse recovery tolerance can be improved. Further, since the hole is extracted from the portion of the first contact hole 42a that is not covered by the floating layer 41 in the IGBT region 10 away from the diode region 20, both the turn-off resistance can be improved.

（第８実施形態）
本実施形態では、第５実施形態と異なる部分について説明する。図１０は、本実施形態に係る半導体装置の平面図である。この図に示されるように、トレンチ３５の延設方向において、フローティング層４１の終端部４１ａはエミッタ領域３９の終端部３９ａと第１コンタクトホール４２ａの終端部４２ｃとの間に位置している。さらに、繰り返し方向において、ＩＧＢＴ領域１０の各第１コンタクトホール４２ａの終端部４２ｃがＩＧＢＴ領域１０の中央側に向かって段階的にＩＧＢＴ領域１０の外縁側に位置している。つまり、ＩＧＢＴ領域１０の中央側に位置する第１コンタクトホール４２ａの終端部４２ｃが最もＩＧＢＴ領域１０の外縁側に位置している。 (Eighth embodiment)
In the present embodiment, parts different from the fifth embodiment will be described. FIG. 10 is a plan view of the semiconductor device according to the present embodiment. As shown in this figure, in the extending direction of the trench 35, the terminal portion 41a of the floating layer 41 is located between the terminal portion 39a of the emitter region 39 and the terminal portion 42c of the first contact hole 42a. Furthermore, in the repeating direction, the terminal portions 42 c of the first contact holes 42 a in the IGBT region 10 are positioned stepwise on the outer edge side of the IGBT region 10 toward the center side of the IGBT region 10. That is, the terminal portion 42 c of the first contact hole 42 a located on the center side of the IGBT region 10 is located closest to the outer edge side of the IGBT region 10.

このように、ダイオード領域２０に近いＩＧＢＴ領域１０のコンタクト領域はトレンチ３５の延設方向におけるＩＧＢＴ領域１０の外縁側からの抵抗を高くする構造とし、ダイオード領域２０から離れたところでは充分なホール抜き取り領域を確保することで、半導体装置の逆回復耐量およびターンオフ耐量を向上させることができる。 As described above, the contact region of the IGBT region 10 near the diode region 20 has a structure in which the resistance from the outer edge side of the IGBT region 10 in the extending direction of the trench 35 is increased, and sufficient holes are extracted away from the diode region 20. By securing the region, the reverse recovery tolerance and the turn-off tolerance of the semiconductor device can be improved.

（第９実施形態）
本実施形態では、第８実施形態と異なる部分について説明する。図１１は、本実施形態に係る半導体装置の平面図である。この図に示されるように、トレンチ３５の延設方向におけるフローティング層４１の終端部４１ａは、ＩＧＢＴ領域１０のうちダイオード領域２０側では第１コンタクトホール４２ａを完全に覆っており、ＩＧＢＴ領域１０の中央側では第１コンタクトホール４２ａの終端部４２ｃとエミッタ領域３９の終端部３９ａとの間に位置している。このように、フローティング層４１の終端部４１ａの位置を規定することもできる。 (Ninth embodiment)
In the present embodiment, parts different from the eighth embodiment will be described. FIG. 11 is a plan view of the semiconductor device according to the present embodiment. As shown in this figure, the terminal portion 41a of the floating layer 41 in the extending direction of the trench 35 completely covers the first contact hole 42a on the diode region 20 side in the IGBT region 10, and the IGBT region 10 On the central side, it is located between the terminal end 42 c of the first contact hole 42 a and the terminal end 39 a of the emitter region 39. In this way, the position of the terminal end portion 41a of the floating layer 41 can be defined.

（第１０実施形態）
本実施形態では、第８実施形態と異なる部分について説明する。図１２は、本実施形態に係る半導体装置の平面図である。この図に示されるように、エミッタ領域３９のうちトレンチ３５の延設方向における最もＩＧＢＴ領域１０の外縁側に位置するエミッタ領域３９において、繰り返し方向の長さが当該エミッタ領域３９よりもＩＧＢＴ領域１０の内側に位置するエミッタ領域３９よりも短くなっている。 (10th Embodiment)
In the present embodiment, parts different from the eighth embodiment will be described. FIG. 12 is a plan view of the semiconductor device according to the present embodiment. As shown in this figure, in the emitter region 39 located on the outermost edge side of the IGBT region 10 in the extending direction of the trench 35 in the emitter region 39, the length in the repeating direction is longer than that of the emitter region 39. It is shorter than the emitter region 39 located inside.

また、フローティング層４１の終端部４１ａは、短くされたエミッタ領域３９に沿って設けられている。すなわち、フローティング層４１の終端部４１ａのうち繰り返し方向におけるＩＧＢＴ領域１０の中央側の部分が、トレンチ３５の延設方向に突出したレイアウトになっている。 The terminal portion 41 a of the floating layer 41 is provided along the shortened emitter region 39. That is, in the terminal portion 41 a of the floating layer 41, the central portion of the IGBT region 10 in the repeating direction has a layout protruding in the extending direction of the trench 35.

このため、トレンチ３５の延設方向におけるフローティング層４１の終端部４１ａ側とダイオード領域２０との間の第１コンタクトホール４２ａはフローティング層４１に覆われていない。したがって、ＩＧＢＴ領域１０において充分なホール抜き取り領域を確保することができ、半導体装置の逆回復耐量およびターンオフ耐量を向上させることができる。 Therefore, the first contact hole 42 a between the terminal portion 41 a side of the floating layer 41 and the diode region 20 in the extending direction of the trench 35 is not covered with the floating layer 41. Therefore, a sufficient hole extraction region can be ensured in the IGBT region 10, and the reverse recovery resistance and the turn-off resistance of the semiconductor device can be improved.

（第１１実施形態）
本実施形態では、第１０実施形態と異なる部分について説明する。図１３は、本実施形態に係る半導体装置の平面図である。この図に示されるように、エミッタ領域３９のうちトレンチ３５の延設方向における最もＩＧＢＴ領域１０の外縁側に位置するエミッタ領域３９がＩＧＢＴ領域１０の内側に位置するエミッタ領域３９よりも短くされているが、フローティング層４１の終端部４１ａは繰り返し方向に沿って設けられている。このように、繰り返し方向におけるエミッタ領域３９の長さにかかわらず、フローティング層４１の終端部４１ａの位置を繰り返し方向に沿って直線状に設けても良い。 (Eleventh embodiment)
In the present embodiment, parts different from the tenth embodiment will be described. FIG. 13 is a plan view of the semiconductor device according to the present embodiment. As shown in this figure, the emitter region 39 located on the outermost edge side of the IGBT region 10 in the extending direction of the trench 35 in the emitter region 39 is made shorter than the emitter region 39 located on the inner side of the IGBT region 10. However, the terminal portion 41a of the floating layer 41 is provided along the repeating direction. As described above, the position of the terminal portion 41a of the floating layer 41 may be provided linearly along the repeat direction regardless of the length of the emitter region 39 in the repeat direction.

（他の実施形態）
上記各実施形態で示された構造は一例であり、上記で示した構造に限定されることなく、本発明の特徴を含んだ他の構造とすることもできる。例えば、ダイオード領域２０のトレンチ電極３８をトレンチ引き出し電極４８を介してエミッタ電極４７に接続したものを、エミッタ電極４７ではなく制御電極５３に接続した構造とすることもできる。 (Other embodiments)
The structures shown in the above embodiments are examples, and the present invention is not limited to the structures shown above, and other structures including the characteristics of the present invention can be used. For example, a structure in which the trench electrode 38 in the diode region 20 is connected to the emitter electrode 47 via the trench extraction electrode 48 may be connected to the control electrode 53 instead of the emitter electrode 47.

１０ＩＧＢＴ領域
２０ダイオード領域
３５トレンチ
３６ゲート絶縁膜
３７ゲート電極
３９エミッタ領域
３９ａエミッタ領域の終端部
４０第１コンタクト領域
４１フローティング層
４１ａフローティング層の終端部
４２層間絶縁膜
４２ａ第１コンタクトホール
４２ｂ第２コンタクトホール
４２ｃ第１コンタクトホールの終端部
４２ｄ第２コンタクトホールの終端部
４６第２コンタクト領域
４７エミッタ電極 DESCRIPTION OF SYMBOLS 10 IGBT area | region 20 Diode area | region 35 Trench 36 Gate insulating film 37 Gate electrode 39 Emitter area | region 39a Termination part of an emitter area | region 40 1st contact area | region 41 Floating layer 41a Termination part of a floating layer 42 Interlayer insulation film 42a 1st contact hole 42b 2nd Contact hole 42c Termination part of first contact hole 42d Termination part of second contact hole 46 Second contact region 47 Emitter electrode

Claims

A semiconductor substrate (32) including a first conductivity type drift layer (30) and a second conductivity type base layer (31) formed on the drift layer (30);
A collector layer (50) of the second conductivity type and a cathode of the first conductivity type are formed on the other surface (34) side of the semiconductor substrate (32) opposite to the one surface (33) on the base layer (31) side. The layer (51) is formed in the same layer, and the collector electrode (52) is formed on the collector layer (50) and the cathode layer (51),
In the surface direction of one surface (33) of the semiconductor substrate (32), a region where the collector layer (50) is formed is an IGBT region (10) that operates as an IGBT element, and the cathode layer (51) is formed. The region is a diode region (20) that operates as a diode element, and the IGBT region (10) and the diode region (20) are alternately and repeatedly disposed,
The IGBT region (10)
A trench (35) formed to penetrate the base layer (31) and reach the drift layer (30);
A gate insulating film (36) formed on the surface of the trench (35);
A gate electrode (37) formed on the gate insulating film (36) in the trench (35);
A first conductivity type emitter region (39) formed in a surface layer portion of the base layer (31) and in contact with a side surface of the trench (35) in the base layer (31);
A first contact region (40) of the second conductivity type formed in the surface layer portion of the base layer (31);
In the base layer (31), the base layer (31) is deeper than the emitter region (39) and the first contact region (40) in the depth direction of the trench (35) and the emitter region (39). And a first conductive (N) type floating layer (41) divided into the first contact region (40) side and the drift layer (30) side,
The diode region (20) includes a second contact region (46) of a second conductivity type formed in a surface layer portion of the base layer (31),
Further, the IGBT region (10) and the diode region (20) are:
A first contact hole (42a) including the gate electrode (37) and opened along the first contact region (40) and a second contact hole (42b) opened along the second contact region (46). And an interlayer insulating film (42) provided with
The second contact hole (42b) is electrically connected to the emitter region (39) and the first contact region (40) of the IGBT region (10) through the first contact hole (42a). An emitter electrode (47) electrically connected to the second contact region (46) of the diode region (20) via,
The trench (35) extends in a direction perpendicular to a repeating direction in which the IGBT regions (10) and the diode regions (20) are alternately arranged,
The terminal portion (41a) in the extending direction of the trench (35) in the floating layer (41) is more than the terminal portion (39a) in the extending direction of the trench (35) in the emitter region (39). Located on the outer edge side of the IGBT region (10),
The first contact region (40) and the first contact hole (42a) are formed along the extending direction of the trench (35),
The end portion (41a) of the floating layer (41) is formed of the end portion (39a) in the extending direction of the trench (35) in the emitter region (39) and the trench of the first contact hole (42a). The semiconductor device is located between the terminal portion (42c) in the extending direction of (35) .

The second contact region (46) and the second contact hole (42b) are formed along the extending direction of the trench (35),
The terminal portion (42c) of the first contact hole (42a) is closer to the IGBT region (10) than the terminal portion (42d) in the extending direction of the trench (35) in the second contact hole (42b). The semiconductor device according to claim 1 , wherein the semiconductor device is located on an outer edge side.

A semiconductor substrate (32) including a first conductivity type drift layer (30) and a second conductivity type base layer (31) formed on the drift layer (30);
A collector layer (50) of the second conductivity type and a cathode of the first conductivity type are formed on the other surface (34) side of the semiconductor substrate (32) opposite to the one surface (33) on the base layer (31) side. The layer (51) is formed in the same layer, and the collector electrode (52) is formed on the collector layer (50) and the cathode layer (51),
In the surface direction of one surface (33) of the semiconductor substrate (32), a region where the collector layer (50) is formed is an IGBT region (10) that operates as an IGBT element, and the cathode layer (51) is formed. The region is a diode region (20) that operates as a diode element, and the IGBT region (10) and the diode region (20) are alternately and repeatedly disposed,
The IGBT region (10)
A trench (35) formed to penetrate the base layer (31) and reach the drift layer (30);
A gate insulating film (36) formed on the surface of the trench (35);
A gate electrode (37) formed on the gate insulating film (36) in the trench (35);
A first conductivity type emitter region (39) formed in a surface layer portion of the base layer (31) and in contact with a side surface of the trench (35) in the base layer (31);
A first contact region (40) of the second conductivity type formed in the surface layer portion of the base layer (31);
In the base layer (31), the base layer (31) is deeper than the emitter region (39) and the first contact region (40) in the depth direction of the trench (35) and the emitter region (39). And a first conductive (N) type floating layer (41) divided into the first contact region (40) side and the drift layer (30) side,
The diode region (20) includes a second contact region (46) of a second conductivity type formed in a surface layer portion of the base layer (31),
Further, the IGBT region (10) and the diode region (20) are:
A first contact hole (42a) including the gate electrode (37) and opened along the first contact region (40) and a second contact hole (42b) opened along the second contact region (46). And an interlayer insulating film (42) provided with
The second contact hole (42b) is electrically connected to the emitter region (39) and the first contact region (40) of the IGBT region (10) through the first contact hole (42a). An emitter electrode (47) electrically connected to the second contact region (46) of the diode region (20) via,
The trench (35) extends in a direction perpendicular to a repeating direction in which the IGBT regions (10) and the diode regions (20) are alternately arranged,
The terminal portion (41a) in the extending direction of the trench (35) in the floating layer (41) is more than the terminal portion (39a) in the extending direction of the trench (35) in the emitter region (39). Located on the outer edge side of the IGBT region (10) ,
The first contact region (40) and the first contact hole (42a) are formed along the extending direction of the trench (35),
The end portion (41a) in the extending direction of the trench (35) in the floating layer (41) is the end portion (42c) in the extending direction of the trench (35) in the first contact hole (42a). The semiconductor device is located on the outer edge side of the IGBT region (10) .

A semiconductor substrate (32) including a first conductivity type drift layer (30) and a second conductivity type base layer (31) formed on the drift layer (30);
A collector layer (50) of the second conductivity type and a cathode of the first conductivity type are formed on the other surface (34) side of the semiconductor substrate (32) opposite to the one surface (33) on the base layer (31) side. The layer (51) is formed in the same layer, and the collector electrode (52) is formed on the collector layer (50) and the cathode layer (51),
In the surface direction of one surface (33) of the semiconductor substrate (32), a region where the collector layer (50) is formed is an IGBT region (10) that operates as an IGBT element, and the cathode layer (51) is formed. The region is a diode region (20) that operates as a diode element, and the IGBT region (10) and the diode region (20) are alternately and repeatedly disposed,
The IGBT region (10)
A trench (35) formed to penetrate the base layer (31) and reach the drift layer (30);
A gate insulating film (36) formed on the surface of the trench (35);
A gate electrode (37) formed on the gate insulating film (36) in the trench (35);
A first conductivity type emitter region (39) formed in a surface layer portion of the base layer (31) and in contact with a side surface of the trench (35) in the base layer (31);
A first contact region (40) of the second conductivity type formed in the surface layer portion of the base layer (31);
In the base layer (31), the base layer (31) is deeper than the emitter region (39) and the first contact region (40) in the depth direction of the trench (35) and the emitter region (39). And a first conductive (N) type floating layer (41) divided into the first contact region (40) side and the drift layer (30) side,
The diode region (20) includes a second contact region (46) of a second conductivity type formed in a surface layer portion of the base layer (31),
Further, the IGBT region (10) and the diode region (20) are:
A first contact hole (42a) including the gate electrode (37) and opened along the first contact region (40) and a second contact hole (42b) opened along the second contact region (46). And an interlayer insulating film (42) provided with
The second contact hole (42b) is electrically connected to the emitter region (39) and the first contact region (40) of the IGBT region (10) through the first contact hole (42a). An emitter electrode (47) electrically connected to the second contact region (46) of the diode region (20) via,
The trench (35) extends in a direction perpendicular to a repeating direction in which the IGBT regions (10) and the diode regions (20) are alternately arranged,
The terminal portion (41a) in the extending direction of the trench (35) in the floating layer (41) is more than the terminal portion (39a) in the extending direction of the trench (35) in the emitter region (39). Located on the outer edge side of the IGBT region (10) ,
The first contact region (40) and the first contact hole (42a) are formed along the extending direction of the trench (35),
Of the terminal portion (41a) of the floating layer (41), the diode region (20) side in the repetitive direction is the terminal portion (in the extending direction of the trench (35) of the first contact hole (42a)). 42c) is located on the outer edge side of the IGBT region (10),
Of the terminal portion (41a) of the floating layer (41), the central side of the IGBT region (10) in the repeating direction is the terminal portion (in the extending direction of the trench (35) of the emitter region (39)). 39a) and a terminal portion (42c) in the extending direction of the trench (35) in the first contact hole (42a) .

The second contact region (46) and the second contact hole (42b) are formed along the extending direction of the trench (35),
The terminal portion (42c) of the first contact hole (42a) is closer to the IGBT region (10) than the terminal portion (42d) in the extending direction of the trench (35) in the second contact hole (42b). the semiconductor device according to claim 3 or 4, characterized in that located in the outer edge side.

The diode region (20)
A trench (35) formed through the base layer (31) to reach the drift layer (30) and along the second contact hole (42b);
A gate insulating film (36) formed on the surface of the trench (35);
A trench electrode (38) formed on the gate insulating film (36) and covered with the interlayer insulating film (42) in the trench (35);
The trench electrode (38) is formed at the end in the extending direction of the trench (35) formed in the diode region (20) in the surface direction of the one surface (33) of the semiconductor substrate (32). ) in the semiconductor device according to any one of claims 1, characterized in that it is electrically connected to 5.

The trench electrode (38) is a longitudinal end portion of the trench (35) formed in the diode region (20) in the surface direction of the one surface (33) of the semiconductor substrate (32), and the emitter electrode (47). ) the semiconductor device according to any one of claims 1 to 5, characterized in that is electrically connected to a separate control electrode (53) and.