JP2007095874A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置に関する。 The present invention relates to a semiconductor device.
MOSFET、IGBT(Insulated Gate Bipolar Transistor)またはIEGT(Injection Enhanced Gate Transistor)等の電力用半導体装置は、並列接続された多数の基本セル構造を有し、大電流をスイッチングすることができる。 A power semiconductor device such as a MOSFET, an IGBT (Insulated Gate Bipolar Transistor), or an IEGT (Injection Enhanced Gate Transistor) has a large number of basic cell structures connected in parallel, and can switch a large current.
しかしながら、電力用半導体装置がオン状態からオフ状態へと移行する際、大電流および高電圧が同時に印加され、アバランシェ現象による過剰電流が流れることがある。アバランシェ電流は極一部の基本セルを通過するため、IGBT等の寄生サイリスタがオンするラッチアップ現象、あるいは、局所的な発熱による破壊現象が生じやすいという問題があった。 However, when the power semiconductor device shifts from the on state to the off state, a large current and a high voltage are simultaneously applied, and an excessive current due to an avalanche phenomenon may flow. Since the avalanche current passes through a part of the basic cells, there is a problem that a latch-up phenomenon in which a parasitic thyristor such as an IGBT is turned on or a breakdown phenomenon due to local heat generation is likely to occur.
ラッチアップ現象を防止するために、端部の基本セルにソース層を設けない等の方策が提案されている。しかし、ソース層を減少させると、基本セルの個数が減少するので、オン電圧が上昇するという問題が生じる。また、このような方策は、局所的な発熱による破壊を防止することはできない。
ラッチアップ現象を抑制し、かつ、局所的な発熱による素子破壊を防止することができる半導体素子を提供する。 Provided is a semiconductor element capable of suppressing the latch-up phenomenon and preventing element destruction due to local heat generation.
本発明に係る実施形態に従った半導体装置は、第1導電型の第1のベース層と、前記第1のベース層の第1の面に形成された第2導電型の第2のベース層と、前記第1の面のうち前記第2のベース層の周囲に形成され、前記第2のベース層より深い第2導電型のディープ層と、前記第1の面のうち前記第2のベース層内に形成された第1導電型のエミッタ層と、ゲート絶縁膜を介して前記第2のベース層と絶縁されるように設けられたゲート電極と、前記第1の面とは反対側の前記第1のベース層の第2の面に形成された第2導電型のコレクタ層と、前記ディープ層上に絶縁膜を介して形成され、前記ゲート電極に接続されたゲート引出線と、前記ゲート引出線を貫通するビアを介して前記エミッタ層と前記ディープ層とを接続するエミッタ電極とを備えている。 A semiconductor device according to an embodiment of the present invention includes a first conductivity type first base layer and a second conductivity type second base layer formed on a first surface of the first base layer. A deep layer of a second conductivity type that is formed around the second base layer of the first surface and is deeper than the second base layer, and the second base of the first surface. A first conductivity type emitter layer formed in the layer, a gate electrode provided so as to be insulated from the second base layer via a gate insulating film, and a side opposite to the first surface A collector layer of a second conductivity type formed on the second surface of the first base layer, a gate lead line formed on the deep layer via an insulating film and connected to the gate electrode; An emitter for connecting the emitter layer and the deep layer via vias penetrating a gate lead line And a pole.
本発明による半導体素子は、ラッチアップ現象を抑制し、かつ、局所的な発熱による素子破壊を防止することができる。 The semiconductor device according to the present invention can suppress the latch-up phenomenon and prevent device destruction due to local heat generation.
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。なお、図面は、模式的なものであり、実物を縮尺どおりに示したものではない。 Embodiments according to the present invention will be described below with reference to the drawings. This embodiment does not limit the present invention. Note that the drawings are schematic and do not show the actual objects to scale.
(第1の実施形態)
図1は、本発明に係る第1の実施形態に従った絶縁ゲート型電力用半導体装置(以下単に半導体装置という)100の平面図である。半導体装置100は、例えば、MOSFET、IGBTまたはIEGTでよい。第1の実施形態では、半導体装置100はnチャネル型IGBTである。
(First embodiment)
FIG. 1 is a plan view of an insulated gate power semiconductor device (hereinafter simply referred to as a semiconductor device) 100 according to a first embodiment of the present invention. The semiconductor device 100 may be, for example, a MOSFET, IGBT, or IEGT. In the first embodiment, the semiconductor device 100 is an n-channel IGBT.
ディープ層30が素子形成領域であるp型ベース層20の周囲に形成されている。ゲート電極50に接続されたゲート引出線80は、ディープ層30の上方に設けられている。ディープ層30のさらに外側には、ガードリング35が形成されている。
A
ベース層20には、図3および図4を参照して説明される基本セルが多数設けられている。ゲート引出線80は、ベース層20を囲むようにその周囲に設けられている。これによって、ゲート引出線80は、全てのゲート電極50に対してほぼ同時に電圧を印加し、多数の基本セルをほぼ同時に動作させることができる。
The
図2は、図1に示す破線枠B内のゲート電極50およびゲート引出線80を拡大して示した平面図である。図2に示すようにゲート引出線80には、ビア90が設けられている。ビア90は、ゲート引出線80に沿って複数設けられている。
FIG. 2 is an enlarged plan view showing the
図3は、図1の3−3線に沿った断面図である。図4は、図1の4−4線に沿った断面図である。半導体装置100は、n型の第1のベース層10と、p型の第2のベース層20と、p+型のディープ層30と、n+型のエミッタ層40と、ゲート電極50と、p+型のコレクタ層と、ゲート引出線80と、エミッタ電極110とを備えている。
FIG. 3 is a cross-sectional view taken along line 3-3 in FIG. 4 is a cross-sectional view taken along line 4-4 of FIG. The semiconductor device 100 includes an n-type
第2のベース層20は、第1のベース層10の第1の面11に設けられている。ディープ層30は、第2のベース層20に隣接するように第1の面11に形成され、図1に示すように第2のベース層20の周囲に設けられている。ディープ層30は、第2のベース層20よりも深く形成されている。エミッタ層40は、第1の面11のうち第2のベース層20内に設けられている。
The
ゲート電極50は、図4に示すように第1の面11から第2のベース層20を貫通して第1のベース層10に達するように形成されたトレンチ内に設けられている。ゲート電極50は、トレンチ内壁に形成されたゲート絶縁膜(図示せず)を介して、第1のベース層10および第2のベース層20から絶縁されるように設けられている。即ち、ゲート電極50は、トレンチ型の絶縁ゲート電極である。ゲート電極50に電位を与えることによって、図4に示すエミッタ層40と第1のベース層10との間の第2のベース層20にチャネルが形成される。ゲート電極50およびゲート電極50間に設けられる第2のベース層20が基本セルを構成する。各基本セルは、エミッタ電極110およびコレクタ電極70に対して並列に接続されている。従って、半導体装置100は、基本セルの個数に応じた大電流を流すことができる。
As shown in FIG. 4, the
第1の面11上には、層間絶縁膜101が設けられている。ゲート引出線80は、層間絶縁膜101内に形成されており、層間絶縁膜101によってディープ層30から絶縁されている。また、ゲート引出線80は、図3に示すようにゲート電極50と接続されている。なお、図3および図4において、ゲート引出線80は、ビア90によって切断されているように見える。しかし、ゲート引出線80は、図2に示すようにビア90以外の部分で接続されている。
An interlayer
ゲート配線81は、層間絶縁膜101上に設けられ、層間絶縁膜101に設けられたコンタクトを介してゲート引出線80に接続されている。これにより、ゲート配線81は、ゲート電極50と電気的に接続される。
The
ゲート電極50、ゲート引出線80およびゲート配線81は、第1および第2のベース層10、20、ディープ層30、エミッタ層40およびエミッタ電極110から電気的に絶縁されている。
The
エミッタ電極110は、エミッタ層40および第2のベース層20に接続されている。ビア90は層間絶縁膜101およびゲート引出線80を貫通してディープ層30に達するように形成されている。エミッタ電極110は、このビア90を介してディープ層30にも接続されている。ビア90の内壁は絶縁膜で形成されており、エミッタ電極110とゲート引出線80とは絶縁されている。エミッタ電極110は、多数の基本セルのエミッタ層40に対して共通に接続されている。
The
コレクタ層60は、第1の面11とは反対側の第1のベース層10の第2の面12に設けられている。本実施形態では、半導体装置100の耐圧を上昇させるためにn+型のバッファ層15が第1のベース層10の一部として第2の面12に設けられている。尚、バッファ層15は、必須の構成要素ではなく、バッファ層15が無くとも本実施形態の効果は失われない。
The
コレクタ電極70がコレクタ層60の裏面側に設けられている。コレクタ電極70は各基本セルに対して共通に接続されている。
A
さらに、ガードリング35がディープ層30と離間して、ディープ層30の外側に設けけられている。通常、ガードリング35は、チップの外周に沿って設けられている。ガードリング35は、一般的に、必要な耐圧に応じて複数設けられる。また、ガードリング35に代えて、比較的浅いp型のリサーフ層をディープ層30に接するように設けてもよい。
Further, a
ゲート電極50およびゲート引出線80は、例えば、ドープトポリシリコンからなる。エミッタ電極110、コレクタ電極70およびゲート配線81は、例えば、AlまたはCu等の金属からなる。
The
本実施形態では、エミッタ電極110がエミッタ層40および第2のベース層20だけでなく、ビア90を介してディープ層30にも接続されている。
In the present embodiment, the
従来、ディープ層30と第1のベース層との間の界面でアバランシェ降伏が生じると、アバランシェ電流は、ディープ層30および第2のベース層20を通過してエミッタ電極110へ流れていた。アバランシェ電流は、n型エミッタ層40、p型ベース層20、n型ベース層30およびp型コレクタ層60からなるサイリスタをオンさせ、それにより、ラッチアップ現象を生じさせる。もっとも、このアバランシェ電流が流れうる部分にn型エミッタ層を設けないことによりラッチアップ現象は回避できる。しかしながら、過剰なアバランシェ電流が極一部の基本セルを通過することによって局所的に発熱し、それにより、基本セルが破壊されるおそれがある。特に、ディープ層30の近傍にある基本セル、即ち、第2のベース層20の端部にある基本セルが破壊されやすい。
Conventionally, when an avalanche breakdown occurs at the interface between the
一方、本実施形態では、エミッタ電極110がディープ層30に直接接続されているため、アバランシェ電流は基本セルを経由せずに、ビア90を経由してエミッタ電極110に排出される。その結果、基本セルが破壊されることが抑制される。これは、基本セルを第2のベース層20の端部付近まで形成可能であることを意味する。従って、基本セルを増加させ、オン電圧を低下させることができる。
On the other hand, in this embodiment, since the
基本セルのゲートピッチは、例えば、3〜4μmであるのに対し、ディープ層30の幅は、通常、ゲートピッチよりもかなり広く、例えば、100μmである。よって、エミッタ電極110をディープ層30に接続するようにビア90を形成すること、および、ビアを貫通しディープ層30に接続する部分のエミッタ電極幅を数10μmまで拡大することは容易である。これにより、局所的な発熱による破壊のおそれも軽減される。さらに、ビア90を介してエミッタ電極110をディープ層30に接続するので、基本セルを第2のベース層20の端部付近まで形成可能である。
The gate pitch of the basic cell is, for example, 3 to 4 μm, whereas the width of the
ディープ層30と第2のベース層20との界面の中で、オフ時に最も電界強度が高くなる箇所は、一般的に、基本セルと反対側の界面である。エミッタ電極110は、基本セルに比較的近い位置でディープ層30と接続されている。従って、降伏位置からエミッタ電極110までの距離は、比較的長い。そのため、アバランシェ電流は、分散されながら第2のベース層20を横切ってエミッタ電極110に排出される。さらに、ビアホール90は、ゲート引出線80に沿って複数設けられている。その結果、アバランシェ電流は、一部に集中すること無く、分散してエミッタ電極110へ排出される。
Of the interface between the
(第2の実施形態)
図5および図6は、本発明に係る第2の実施形態に従った半導体装置の断面図である。図5の断面は、図1の3−3線に沿った断面に相当する。図6の断面は、図1の4−4線に沿った断面に相当する。第2の実施形態は、第2のベース層20とディープ層30との間に分離部120が設けられている点で第1の実施形態と異なる。分離部120は、ゲート引出線80に沿って第2のベース層20の周囲に設けられている。
(Second Embodiment)
5 and 6 are cross-sectional views of a semiconductor device according to the second embodiment of the present invention. The cross section in FIG. 5 corresponds to the cross section along the line 3-3 in FIG. The cross section in FIG. 6 corresponds to the cross section along line 4-4 in FIG. The second embodiment is different from the first embodiment in that a
分離部120は、ゲート電極50と同様の構成を有することが好ましい。分離部120はゲート電極50と同一工程で製造することができるからである。分離部120は、1の面11から第2のベース層20を貫通して第1のベース層10に達するように形成されたトレンチ内に設けられている。分離部120は、トレンチ内壁に形成された絶縁膜(図示せず)と、この絶縁膜を介して、第1のベース層10および第2のベース層20から絶縁されるように設けられた内部電極とを備えている。
The
分離部120の内部電極は、ゲート引出線80に接続されており、ゲート電極50と同電位に維持されている。
The internal electrode of the
分離部120は、ディープ層30で発生したアバランシェ電流が第2のベース層20へ流れることを阻止する。これにより、アバランシェ電流は、基本セルにより流れにくくなり、かつ、ビア90を介してエミッタ電極110へ流れやすくなる。その結果、基本セルが破壊されることをより確実に抑制する。
The
第2の実施形態は、IEGT構造を採用している。図6に示すようにIEGTはエミッタ電極110に接続されないp型のダミー層21を有する。勿論、第2の実施形態は、第1の実施形態と同様にIGBT構造に適用することができる。さらに、第2の実施形態は、第1の実施形態と同様の効果を有する。
The second embodiment employs an IEGT structure. As shown in FIG. 6, the IEGT has a p-
(第3の実施形態)
図7および図8は、本発明に係る第3の実施形態に従った半導体装置の断面図である。図7の断面は、図1の3−3線に沿った断面に相当する。図8の断面は、図1の4−4線に沿った断面に相当する。第3の実施形態は、分離部120がエミッタ電極110に接続されている点で第2の実施形態と異なる。
(Third embodiment)
7 and 8 are cross-sectional views of the semiconductor device according to the third embodiment of the present invention. The cross section in FIG. 7 corresponds to the cross section along line 3-3 in FIG. The cross section in FIG. 8 corresponds to the cross section along line 4-4 in FIG. The third embodiment differs from the second embodiment in that the
図7に示すように、ゲート引出線80には、ビア90のほかに、ビア92が設けられている。ビア92は、層間絶縁膜101およびゲート引出線80を貫通して分離部120に達している。エミッタ電極110は、このビア92を介して分離部120の内部電極に接続されている。
As shown in FIG. 7, the
図8に示すように、ゲート引出線80とは電気的に分離された分離部引出線85が分離部120とエミッタ電極110との間に設けられている。
As shown in FIG. 8, a separation
図9は、図1に示す破線枠Bに相当する箇所のゲート電極50、ゲート引出線80および分離部引出線85を拡大して示した平面図である。図9に示すようにゲート引出線80には、ビア90およびビア92が並列して複数設けられている。また、分離部引出線85は、ゲート引出線80と分離して設けられている。
FIG. 9 is an enlarged plan view showing the
第3の実施形態によれば、分離部120がエミッタ電極110に接続されているので、分離部120の電位が安定する。その結果、半導体装置の動作が安定する。さらに、第3の実施形態は、第2の実施形態と同様の効果を有する。
According to the third embodiment, since the
上記実施形態において、ゲート電極50はトレンチ型であるが、プレーナ型のゲート電極を採用してもよい。
In the above embodiment, the
100…半導体装置
10…第1のベース層
20…第2のベース層
30…ディープ層
40…エミッタ層
50…ゲート電極
60…コレクタ層
70…コレクタ電極
80…ゲート引出線
90…ビア
101…層間絶縁膜
110…エミッタ電極
DESCRIPTION OF SYMBOLS 100 ...
Claims (5)
前記第1のベース層の第1の面に形成された第2導電型の第2のベース層と、
前記第1の面のうち前記第2のベース層の周囲に形成され、前記第2のベース層より深い第2導電型のディープ層と、
前記第1の面のうち前記第2のベース層内に形成された第1導電型のエミッタ層と、
ゲート絶縁膜を介して前記第2のベース層と絶縁されるように設けられたゲート電極と、
前記第1の面とは反対側の前記第1のベース層の第2の面に形成された第2導電型のコレクタ層と、
前記ディープ層上に絶縁膜を介して形成され、前記ゲート電極に接続されたゲート引出線と、
前記ゲート引出線を貫通するビアを介して前記エミッタ層と前記ディープ層とを接続するエミッタ電極とを備えた半導体装置。 A first base layer of a first conductivity type;
A second conductivity type second base layer formed on the first surface of the first base layer;
A deep layer of a second conductivity type formed around the second base layer of the first surface and deeper than the second base layer;
An emitter layer of a first conductivity type formed in the second base layer of the first surface;
A gate electrode provided to be insulated from the second base layer through a gate insulating film;
A collector layer of a second conductivity type formed on the second surface of the first base layer opposite to the first surface;
A gate lead line formed on the deep layer via an insulating film and connected to the gate electrode;
A semiconductor device comprising: an emitter electrode that connects the emitter layer and the deep layer through a via penetrating the gate lead line.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009105268A (en) * | 2007-10-24 | 2009-05-14 | Fuji Electric Device Technology Co Ltd | Method of manufacturing semiconductor device |
JP2011029231A (en) * | 2009-07-21 | 2011-02-10 | Toyota Central R&D Labs Inc | Semiconductor device and manufacturing method of the same |
JP2013522924A (en) * | 2010-03-23 | 2013-06-13 | アーベーベー・テヒノロギー・アーゲー | Power semiconductor devices |
JP2019145646A (en) * | 2018-02-20 | 2019-08-29 | 株式会社東芝 | Semiconductor device |
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