JP5764665B2 - 薄膜トランジスタアレイ基板及び液晶表示装置 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims description 188
- 239000004973 liquid crystal related substance Substances 0.000 title claims description 168
- 239000010409 thin film Substances 0.000 title claims description 152
- 230000005684 electric field Effects 0.000 claims description 58
- 239000004065 semiconductor Substances 0.000 claims description 33
- 239000010410 layer Substances 0.000 description 229
- 239000010408 film Substances 0.000 description 51
- 230000004044 response Effects 0.000 description 20
- 238000002834 transmittance Methods 0.000 description 19
- 230000000052 comparative effect Effects 0.000 description 15
- 244000126211 Hericium coralloides Species 0.000 description 14
- 238000000034 method Methods 0.000 description 14
- 238000010586 diagram Methods 0.000 description 9
- 230000000630 rising effect Effects 0.000 description 8
- 230000001105 regulatory effect Effects 0.000 description 7
- 229910021417 amorphous silicon Inorganic materials 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 229910007541 Zn O Inorganic materials 0.000 description 5
- 239000011521 glass Substances 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 101100214491 Solanum lycopersicum TFT3 gene Proteins 0.000 description 2
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 229910010272 inorganic material Inorganic materials 0.000 description 2
- 239000011147 inorganic material Substances 0.000 description 2
- 239000011368 organic material Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 239000004925 Acrylic resin Substances 0.000 description 1
- 229920000178 Acrylic resin Polymers 0.000 description 1
- 238000012935 Averaging Methods 0.000 description 1
- 229910004205 SiNX Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 101100214494 Solanum lycopersicum TFT4 gene Proteins 0.000 description 1
- 101100268327 Solanum lycopersicum TFT6 gene Proteins 0.000 description 1
- 229910003077 Ti−O Inorganic materials 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000001276 controlling effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 1
- 239000011787 zinc oxide Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
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- H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1343—Electrodes
- G02F1/134309—Electrodes characterised by their geometrical arrangement
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- G—PHYSICS
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1343—Electrodes
- G02F1/134309—Electrodes characterised by their geometrical arrangement
- G02F1/134372—Electrodes characterised by their geometrical arrangement for fringe field switching [FFS] where the common electrode is not patterned
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
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- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136286—Wiring, e.g. gate line, drain line
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- Physics & Mathematics (AREA)
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- Computer Hardware Design (AREA)
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Description
また上層電極にTFT駆動すべき電極が2つ以上あるとき、電極の形とTFTとの位置関係からうまく接続できない場合が出てくる。
1本内側に入ったソースバスラインがこのように接続されることで、すべてのTFTと画素電極とを好適に接続することができる。
また上記薄膜トランジスタ素子は、酸化物半導体を含むことが好ましい。
本発明の液晶表示装置が備える対向基板は、液晶層を挟持するための一対の基板の一方であり、例えば、ガラス、樹脂等の絶縁基板を母体とし、絶縁基板上に配線、電極、カラーフィルタ等を作り込むことで形成される。
図1は、本実施形態に係る液晶表示装置の横電界発生時における断面模式図である。図2は、本実施形態に係る液晶表示装置の縦電界発生時における断面模式図である。図1及び図2において、点線は、発生する電界の向きを示す。実施形態1に係る液晶表示パネルは、正の誘電異方性を有する液晶(ポジ型液晶)である液晶分子31を用いた垂直配向型の3層電極構造(ここで、第2層目に位置する下側基板の上層電極は一対の櫛歯電極〔本明細書中、第1の電極とも言う。〕である。)を有する。立上がりは、図1に示すように、一対の櫛歯電極16(例えば、電位7Vである櫛歯電極17と電位14Vである櫛歯電極19とからなる)間の電位差7Vで発生する横電界により、液晶分子を回転させる。このとき、基板間(電位10.5Vである下層電極〔本明細書中、第2の電極とも言う。〕13と電位7Vである対向電極23との間)の電位差は実質的に生じていない。
また、電極間隔Sと電極幅Lとの比(L/S)としては、例えば0.4〜3であることが好ましい。より好ましい下限値は、0.5であり、より好ましい上限値は、1.5である。
図3は、ダブルソース駆動をおこなうことができる薄膜トランジスタアレイ基板のソースバスラインの画素電極への接続例を示す平面模式図である。なお、図中、線の太い縦線も線の細い縦線もともにソースバスラインを表す。
TFTを同時駆動することで、2ゲートバスラインずつ書き込むことができる。
大型パネルにおいて、240Hz駆動を行うとき、画素の書き込み時間が非常に短くなる。例えば、ゲートバスラインの本数が1080本である場合、シングルソース駆動での1ラインの書き込み時間は、4μs(=1s/240Hz/1080本)である。このように書き込み時間が短いため、画素に充分充電することができない。
これを、ダブルソース駆動にして、n番目の画素とn+1番目の画素を同時に書き込む(ゲートバスラインを2本分同時に書き込む)ことにより、書き込み時間が倍の8μs(=1s/240Hz/540本)になり、120Hz駆動の書き込み時間8μs(=1s/120Hz/1080本)と同様の時間の書き込みが可能となる。
図4は、実施形態1に係る薄膜トランジスタアレイ基板の画素平面模式図である。
実施形態1では、一対の櫛歯電極の一方である上層電極(画素電極)19は、凸型(T字型)の主幹部分を有し、上層電極17は、凹型の主幹部分を有することが好ましい。なお、上層電極(画素電極)19の主幹部分と、上層電極17の主幹部分とは、互いに対向している。上層電極(画素電極)19、及び、上層電極17は、それぞれ主幹部分から45°(135°)の角度で延びる分岐部分を有する。分岐部分は、櫛歯電極の歯の部分に該当するとも言え、上層電極(画素電極)19の分岐部分と、上層電極17の分岐部分とが交互に配置され、互いに対向していると言える。なお、このような電極構造は、後述する実施形態においても同様である。
なお、図4中、nは、画素配列においてゲートバスラインに沿っている画素列を図の上側から数えた場合にn番目となる画素を示すものであり、n+1は、同様にn+1番目となる画素を示す。後述する図においても同様である。
実施形態1の図4は、下層電極13を共通電極としてゲートバスライン方向又はソースバスライン方向に繋ぎ、1画素当たりTFTが2つの場合についてのものであるが、下層電極13も画素ごとのTFTで駆動させるような1画素当たりのTFTが3つの場合でも同様に本発明を適用することができる。
図5は、実施形態1から画素が90°回転する場合を示している。この場合は、上層電極19′のゲートバスラインに沿っている線状部分が短くなり、上層電極17′のソースバスラインに沿っている線状部分が長くなる。上層電極17′のソースバスライン(図5の上下方向)に沿っている線状部分は、図5中点線で囲んだ部分43において、上層電極19′のゲートバスライン(図5の左右方向)に沿っている線状部分に対して横設される。そして、図示していないが、ゲートバスラインと重畳する位置で薄膜トランジスタ素子のドレイン電極と接続されている。
図6は、実施形態2に係る薄膜トランジスタアレイ基板の画素平面模式図である。
上層電極119の主幹部分である、ソースバスラインA〜Fに沿っている線状部分が、上層電極117のゲートバスラインGに沿っている線状部分よりも長くし、これによりゲートバスラインG上でTFT3やTFT6に接続する。言い換えれば、上層電極117の主幹部分である、ゲートバスラインGに沿っている線状部分は、邪魔にならないように短くし、この上層電極117のゲートバスラインGに沿っている線状部分に対して、上層電極119のソースバスラインに沿っている線状部分が、点線で囲んだ部分141で、横設されるようにする。
この時、ソースバスラインを左端からA、B、C、D、E、Fとすると、
A:n番目の画素の上層電極117と接続
B:n+1番目の画素の上層電極119と接続
C:n番目の画素の下層電極113と接続
D:n+1番目の画素の下層電極113と接続
E:n番目の画素の上層電極119と接続
F:n+1番目の画素の上層電極117と接続
という接続の順番になり、このように接続することが好ましい形態の1つである。
上層電極117と接続されているソースバスラインA、Fと、下層電極113と接続されているソースバスラインC、Dとは、逆になってもよい。更に、n番目の画素の下層電極113と接続されているソースバスラインCと、n+1番目の画素の下層電極113と接続されているソースバスラインDとが逆になってもよく、n+1番目の画素の上層電極119と接続されているソースバスラインBと、n番目の画素の上層電極119と接続されているソースバスラインEとが逆になってもよい。中でも、両外側から1つ内に入ったソースバスラインB、Eが、上層電極117のゲートバスラインに沿っている部分に対して横設される、一対の櫛歯電極の一方である上層電極119と接続されることが重要であり、この形態が好ましい。
なお、下層電極113を共通電極としてゲートバスライン方向又はソースバスライン方向に繋ぎ、1画素当たり2つのTFTで駆動を行う場合も同様に、実施形態2の画素構造を適用することができる。
またダブルソース駆動をおこなうことができる薄膜トランジスタアレイ基板において、画素中央の主幹がソースバスラインと平行でないとき、n番目の画素とn+1番目の画素とで画素の電極の配置が反転した構造になり、このような構造が好ましい。
白抜きの点線で囲んだ位置がコンタクトホールになる。このようにゲートバスライン上にドレイン電極と上層電極とのコンタクトホールを設けることにより、上述したように、コンタクトホールが画素近傍にあると生じる配向乱れを充分に防止することができる。
図8は、実施形態3に係る薄膜トランジスタアレイ基板の画素平面模式図である。
上層電極217の主幹部分である、ソースバスラインA〜Fに沿っている線状部分が、上層電極219のゲートバスラインGに沿っている線状部分よりも長くし、これによりゲートバスラインG上のそれぞれTFT3、TFT4に接続する。言い換えれば、上層電極219の主幹部分である、ゲートバスラインGに沿っている線状部分は、邪魔にならないように短くし、この上層電極219のゲートバスラインGに沿っている線状部分に対して、上層電極217のソースバスラインに沿っている線状部分が、点線で囲んだ部分241で、横設されるようにする。
このとき、ソースバスラインを左端からA、B、C、D、E、Fとすると、
A:n番目の画素の上層電極219と接続
B:n+1番目の画素の上層電極217と接続
C:n番目の画素の下層電極213と接続
D:n+1番目の画素の下層電極213と接続
E:n番目の画素の上層電極217と接続
F:n+1番目の画素の上層電極219と接続
という接続の順番になり、このように接続することが好ましい形態の1つである。
上層電極219と接続されているソースバスラインA、Fと、下層電極213に繋がっているソースバスラインC、Dとは、逆になってもよい。更に、n番目の画素の上層電極219と接続されているソースバスラインAと、n+1番目の画素の上層電極219と接続されているソースバスラインFとが逆になってもよく、n番目の画素の下層電極213と接続されているソースバスラインCと、n+1番目の画素の下層電極213と接続されているソースバスラインDとが逆になってもよく、n+1番目の画素の上層電極217と接続されているソースバスラインBと、n番目の画素の上層電極217と接続されているソースバスラインEとが逆になってもよい。
なお、実施形態3では、図8に参照番号245で示したようにドレイン電極dを下層電極213に電気的に接続しているが、その代わりに、下層電極213を共通電極としてゲートバスライン方向又はソースバスライン方向に繋ぎ、1画素当たり2つのTFTで駆動を行うこともできる。その場合も同様に、実施形態3のその他の画素構造を好適に適用することができる。
(1)画素容量が通常のVA(垂直配向)モードよりも大きい(図9は、本実施形態の液晶表示装置の一例を示す断面模式図であるところ、図9中、矢印で示される箇所において、上層電極と下層電極との間に大きな容量が発生するため、画素容量が通常の垂直配向〔VA:Vertical Alignment〕モードの液晶表示装置より大きい。)。(2)RGBの3画素が1画素になるため、1画素の容量が3倍である。(3)更に、240Hz以上の駆動が必要のためゲートオン時間が非常に短い。
上記(1)と(2)の理由より、52型で画素容量がUV2Aの240Hz駆動の機種の約20倍ある。
故に、従来のa−Siでトランジスタを作製するとトランジスタが約20倍以上大きくなり、開口率が十分にとれない課題があった。
IGZOの移動度はa−Siの約10倍であるため、トランジスタの大きさが約1/10になる。
カラーフィルタRGBを用いる液晶表示装置にあった3つのトランジスタが1つになっているので、a−Siとほぼ同等か小さいくらいで作製可能である。
上記のようにトランジスタが小さくなると、Cgdの容量も小さくなるので、その分ソースバスラインに対する負担も小さくなる。
酸化物半導体TFTの構成図(例示)を、図10、図11に示す。図10は、本実施形態に用いられるアクティブ駆動素子周辺の平面模式図である。図11は、本実施形態に用いられるアクティブ駆動素子周辺の断面模式図である。なお、符号Tは、ゲート・ソース端子を示す。符号Csは、補助容量を示す。
酸化物半導体TFTの作製工程の一例(当該部)を、以下に説明する。
酸化物半導体膜を用いたアクティブ駆動素子(TFT)の活性層酸化物半導体層105a、105bは、以下のようにして形成できる。
まず、スパッタリング法を用いて、例えば厚さが30nm以上、300nm以下のIn−Ga−Zn−O系半導体(IGZO)膜を絶縁膜113iの上に形成する。この後、フォトリソグラフィにより、IGZO膜の所定の領域を覆うレジストマスクを形成する。次いで、IGZO膜のうちレジストマスクで覆われていない部分をウェットエッチングにより除去する。この後、レジストマスクを剥離する。このようにして、島状の酸化物半導体層105a、105bを得る。なお、IGZO膜の代わりに、他の酸化物半導体膜を用いて酸化物半導体層105a、105bを形成してもよい。
具体的には、まず、絶縁膜113i及び酸化物半導体層105a、105bの上に、絶縁膜107として例えばSiO2膜(厚さ:例えば約150nm)をCVD法によって形成する。
絶縁膜107は、SiOy等の酸化物膜を含むことが好ましい。
絶縁膜107の厚さ(積層構造を有する場合には各層の合計厚さ)は、50nm以上、200nm以下であることが好ましい。50nm以上であれば、ソース・ドレイン電極のパターニング工程等において、酸化物半導体層105a、105bの表面をより確実に保護できる。一方、200nmを超えると、ソース電極やドレイン電極により大きい段差が生じるので、断線等を引き起こすおそれがある。
図12は、比較例1に係る薄膜トランジスタアレイ基板の画素平面模式図である。
電界オン・電界オンモードの液晶表示装置においてTFTを用いて上層電極317、上層電極319を駆動するとき、1画素当たり2つのTFTが必要となる。
左側のソースバスラインAは、上層電極317に接続する。右側のソースバスラインBは、上層電極319に接続するものであるが、上層電極317の主幹が長いため、点線で囲まれた部分347に示されるように接続することができない。下層電極313をTFTで駆動する、1画素当たり3TFTを用いる薄膜トランジスタアレイ基板の場合も同様である。
図13は、比較例2に係る薄膜トランジスタアレイ基板の画素平面模式図である。
電界オン・電界オンモードの液晶表示装置において上層電極417、上層電極419を駆動するとき、1画素当たり2つのTFTが必要となる。
240Hz駆動を行う場合、TFTのオン時間が短すぎるため、ダブルソース駆動で同時に2画素ずつ書き込む必要がある。極性反転のため、ソースバスラインに+と−を交互に書き込む。
左側の2つのソースバスラインA、Bは、上層電極417に接続する。
右側の2つのソースバスラインC、Dは、上層電極419に接続するものであるが、n+1番目の画素では、ドレインdの先が上層電極419の方向にないため、接続できない。
またシングルソース駆動の場合、上層電極417の主幹が長いと接続できない。
図14は、比較例3に係る薄膜トランジスタアレイ基板の画素平面模式図である。
電界オン・電界オンモードの液晶表示装置において、上層電極517、上層電極519、下層電極513の3電極に別々に電圧を印加する場合は、1画素当たり3つのTFTを用いる。
240Hz駆動を行う場合、TFTのオン時間が短すぎるため、ダブルソース駆動で同時に2画素ずつ書き込む必要がある。
TFTが1画素当たり3つあるので、ソースバスラインは1画素当たり合計6本になる。極性反転のため、ソースバスラインに+と−を交互に書き込む。
左側の2つのソースバスラインA、Bは、上層電極517に接続する。
中央の2つのソースバスラインC、Dは、下層電極513に接続する。
右側の2つのソースバスラインE、Fは、上層電極519に接続するものであるが、n+1番目の画素はドレインdの先が上層電極519の方向にないため、n+1番目の画素においては、接続できない。
下層電極513をTFT駆動せず、1画素当たり2つのTFTの場合も同様である。
シングルソース駆動の場合、上層電極517の主幹が長いと接続できない。
図15は、比較例3の変形例に係る薄膜トランジスタアレイ基板の画素平面模式図である。
比較例3において、上層電極519をドレインd側に延長して、ドレインdと上層電極519とを接続すると、その分開口率が落ちる。すなわち、図15は、比較例3における上層電極519をドレインd側に延長して、ドレインdと上層電極519とを接続した場合である比較例3の変形例を示すが、点線で囲んだ領域549が一対の櫛歯電極のように液晶の配向を適切に制御できるものにならないので、液晶の配向が乱れ、透過率が落ちる。
11、21:ガラス基板
13、13′、23、113、213、313、413、513:下層電極
15、415、515:絶縁層
16:一対の櫛歯電極
17、17′、19、19′、117、119、217、219、317、319、417、419、517、519:上層電極
20:対向基板
23:対向電極
30:液晶層
31:液晶(液晶分子)
101a:ゲート配線
101b:補助容量配線
101c:接続部
111g:基板
113i:絶縁膜(ゲート絶縁膜)
105a、105b:酸化物半導体層(活性層)
107:絶縁膜(エッチングストッパ、保護膜)
109as、109ad、109b、115b:開口部
111as:ソース配線
111ad:ドレイン配線
111c,117c:接続部
113p:保護膜
117pix:画素電極
201:画素部
202:端子配置領域
T:ゲート・ソース端子
Claims (6)
- 薄膜トランジスタ素子、ゲートバスライン及びソースバスラインを有する薄膜トランジスタアレイ基板であって、
該薄膜トランジスタアレイ基板は、ソースバスラインに沿って配置された第1画素及び第2画素が設けられており、該第1画素において、第1電極及び第2電極を含み、該第2画素において、第3電極及び第4電極を含み、
該ソースバスラインは、該第1画素及び該第2画素の両方と重畳する少なくとも4本のソースバスラインを含み、
該薄膜トランジスタ素子は、該第1画素において、第1薄膜トランジスタ素子及び第2薄膜トランジスタ素子を含み、該第2画素において、第3薄膜トランジスタ素子及び第4薄膜トランジスタ素子を含み、
該第1電極は、一対の櫛歯電極であり、
該一対の櫛歯電極の一方は、該少なくとも4本のソースバスラインのうち最も右側のソースバスラインに沿っている線状部分を含み、
該一対の櫛歯電極の他方は、該第1画素に対応するゲートバスラインに沿っている線状部分を含み、該最も右側のソースバスラインに沿っている線状部分は、基板主面を平面視したときに、該第1画素に対応するゲートバスラインに沿っている線状部分に対して横設され、該第1画素に対応するゲートバスラインと重畳する位置で第1薄膜トランジスタ素子のドレイン電極と接続され、該第1薄膜トランジスタ素子は、該最も右側から2本目のソースバスラインと接続されると共に、該第1画素に対応するゲートバスラインに沿っている線状部分は、第2薄膜トランジスタ素子のドレイン電極と接続され、該第2薄膜トランジスタ素子は、該少なくとも4本のソースバスラインのうち最も左側のソースバスラインと接続され、
該第3電極は、一対の櫛歯電極であり、該一対の櫛歯電極の一方は、該最も左側のソースバスラインに沿っている線状部分を含み、該一対の櫛歯電極の他方は、該第2画素に対応するゲートバスラインに沿っている線状部分を含み、該最も左側のソースバスラインに沿っている線状部分は、基板主面を平面視したときに、該第2画素に対応するゲートバスラインに沿っている線状部分に対して横設され、該第2画素に対応するゲートバスラインと重畳する位置で第3薄膜トランジスタ素子のドレイン電極と接続され、該第3薄膜トランジスタ素子は、該最も左側から2本目のソースバスラインと接続されると共に、該第2画素に対応するゲートバスラインに沿っている線状部分は、第4薄膜トランジスタ素子のドレイン電極と接続され、該第4薄膜トランジスタ素子は、該最も右側のソースバスラインと接続され、
該第2電極及び第4電極は、それぞれ、面状電極であり、
該最も右側のソースバスライン及び該最も左側のソースバスラインの2本のソースバスライン、並びに、該最も右側から2本目のソースバスライン及び該最も左側から2本目のソースバスラインの2本のソースバスラインは、それぞれ、該第1画素及び該第2画素を同時に駆動することができる
ことを特徴とする薄膜トランジスタアレイ基板。 - 薄膜トランジスタ素子、ゲートバスライン及びソースバスラインを有する薄膜トランジスタアレイ基板であって、
該薄膜トランジスタアレイ基板は、ソースバスラインに沿って配置された第1画素及び第2画素が設けられており、該第1画素において、第1電極及び第2電極を含み、該第2画素において、第3電極及び第4電極を含み、
該ソースバスラインは、該第1画素及び該第2画素の両方と重畳する6本のソースバスラインを含み、
該薄膜トランジスタ素子は、該第1画素において、第1薄膜トランジスタ素子、第2薄膜トランジスタ素子、及び、第5薄膜トランジスタ素子を含み、該第2画素において、第3薄膜トランジスタ素子、第4薄膜トランジスタ素子、及び、第6薄膜トランジスタ素子を含み、
該第1電極は、一対の櫛歯電極であり、
該一対の櫛歯電極の一方は、該6本のソースバスラインのうち最も右側のソースバスラインに沿っている線状部分を含み、
該一対の櫛歯電極の他方は、該第1画素に対応するゲートバスラインに沿っている線状部分を含み、該最も右側のソースバスラインに沿っている線状部分は、基板主面を平面視したときに、該第1画素に対応するゲートバスラインに沿っている線状部分に対して横設され、該第1画素に対応するゲートバスラインと重畳する位置で第1薄膜トランジスタ素子のドレイン電極と接続され、該第1薄膜トランジスタ素子は、該最も右側から2本目のソースバスラインと接続されると共に、該第1画素に対応するゲートバスラインに沿っている線状部分は、第2薄膜トランジスタ素子のドレイン電極及び第5薄膜トランジスタ素子のドレイン電極のいずれか一方と接続され、
該第2電極は、面状電極であり、該面状電極は、第2薄膜トランジスタ素子のドレイン電極及び第5薄膜トランジスタ素子のドレイン電極の他方と接続され、
該第2薄膜トランジスタ素子は、該6本のソースバスラインのうち最も左側のソースバスラインと接続され、該第5薄膜トランジスタ素子は、該最も左側から3本目のソースバスラインと接続され、
該第3電極は、一対の櫛歯電極であり、該一対の櫛歯電極の一方は、該最も左側のソースバスラインに沿っている線状部分を含み、該一対の櫛歯電極の他方は、該第2画素に対応するゲートバスラインに沿っている線状部分を含み、該最も左側のソースバスラインに沿っている線状部分は、基板主面を平面視したときに、該第2画素に対応するゲートバスラインに沿っている線状部分に対して横設され、該第2画素に対応するゲートバスラインと重畳する位置で第3薄膜トランジスタ素子のドレイン電極と接続され、該第3薄膜トランジスタ素子は、該最も左側から2本目のソースバスラインと接続されると共に、該第2画素に対応するゲートバスラインに沿っている線状部分は、第4薄膜トランジスタ素子のドレイン電極及び第6薄膜トランジスタ素子のドレイン電極のいずれか一方と接続され、
該第4電極は、面状電極であり、該面状電極は、第4薄膜トランジスタ素子のドレイン電極及び第6薄膜トランジスタ素子のドレイン電極の他方と接続され、
該第4薄膜トランジスタ素子は、該最も右側のソースバスラインと接続され、該第6薄膜トランジスタ素子は、該最も右側から3本目のソースバスラインと接続され、
該最も右側のソースバスライン及び該最も左側のソースバスラインの2本のソースバスライン、該最も右側から2本目のソースバスライン及び該最も左側から2本目のソースバスラインの2本のソースバスライン、並びに、該最も右側から3本目のソースバスライン及び該最も左側から3本目のソースバスラインの2本のソースバスラインは、それぞれ、該第1画素及び該第2画素を同時に駆動することができる
ことを特徴とする薄膜トランジスタアレイ基板。 - 前記最も右側のソースバスラインに沿っている線状部分は、基板主面を平面視したときに、前記第1画素に対応するゲートバスラインに沿っている線状部分より長く、
前記最も左側のソースバスラインに沿っている線状部分は、基板主面を平面視したときに、前記第2画素に対応するゲートバスラインに沿っている線状部分より長い
ことを特徴とする請求項1又は2に記載の薄膜トランジスタアレイ基板。 - 前記薄膜トランジスタ素子は、酸化物半導体を含む
ことを特徴とする請求項1〜3のいずれかに記載の薄膜トランジスタアレイ基板。 - 前記第1電極は、横電界を発生させるための電極である
ことを特徴とする請求項1〜4のいずれかに記載の薄膜トランジスタアレイ基板。 - 請求項1〜5のいずれかに記載の薄膜トランジスタアレイ基板を備えることを特徴とする液晶表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013541713A JP5764665B2 (ja) | 2011-10-31 | 2012-10-24 | 薄膜トランジスタアレイ基板及び液晶表示装置 |
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011239348 | 2011-10-31 | ||
JP2011239348 | 2011-10-31 | ||
PCT/JP2012/077394 WO2013065529A1 (ja) | 2011-10-31 | 2012-10-24 | 薄膜トランジスタアレイ基板及び液晶表示装置 |
JP2013541713A JP5764665B2 (ja) | 2011-10-31 | 2012-10-24 | 薄膜トランジスタアレイ基板及び液晶表示装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2013065529A1 JPWO2013065529A1 (ja) | 2015-04-02 |
JP5764665B2 true JP5764665B2 (ja) | 2015-08-19 |
Family
ID=48191883
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013541713A Expired - Fee Related JP5764665B2 (ja) | 2011-10-31 | 2012-10-24 | 薄膜トランジスタアレイ基板及び液晶表示装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US9165948B2 (ja) |
JP (1) | JP5764665B2 (ja) |
CN (1) | CN104024933B (ja) |
WO (1) | WO2013065529A1 (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5898307B2 (ja) | 2012-05-10 | 2016-04-06 | シャープ株式会社 | 液晶駆動方法及び液晶表示装置 |
WO2014097998A1 (ja) * | 2012-12-19 | 2014-06-26 | シャープ株式会社 | 液晶表示装置 |
US9852676B2 (en) | 2014-01-30 | 2017-12-26 | Sharp Kabushiki Kaisha | Liquid crystal display device |
CN104007590A (zh) * | 2014-06-17 | 2014-08-27 | 深圳市华星光电技术有限公司 | Tft阵列基板结构 |
WO2016035561A1 (ja) * | 2014-09-02 | 2016-03-10 | シャープ株式会社 | 液晶表示装置 |
US10067397B2 (en) * | 2014-09-03 | 2018-09-04 | Sharp Kabushiki Kaisha | Liquid crystal display device |
KR102017410B1 (ko) * | 2015-05-13 | 2019-09-02 | 도판 인사츠 가부시키가이샤 | 액정 표시 장치 |
CN106292084B (zh) * | 2016-08-26 | 2019-07-02 | 深圳市华星光电技术有限公司 | 像素结构及其制作方法 |
CN107728352B (zh) * | 2017-11-22 | 2020-05-05 | 深圳市华星光电半导体显示技术有限公司 | 一种像素驱动电路及液晶显示面板 |
CN109378298B (zh) * | 2018-10-10 | 2022-04-29 | 京东方科技集团股份有限公司 | 显示背板及其制作方法和显示装置 |
CN109979404B (zh) * | 2019-03-07 | 2020-10-13 | 深圳市华星光电半导体显示技术有限公司 | 显示面板充电方法以及装置 |
CN111308803B (zh) | 2020-03-12 | 2021-10-08 | 深圳市华星光电半导体显示技术有限公司 | 阵列基板 |
Family Cites Families (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0717303B1 (en) * | 1990-05-11 | 2003-05-02 | Sharp Kabushiki Kaisha | An active matrix display device, a method of manufacturing the same and a method to treat defective pixels |
JPH06313899A (ja) * | 1993-04-30 | 1994-11-08 | Sharp Corp | 液晶表示装置 |
US5774099A (en) * | 1995-04-25 | 1998-06-30 | Hitachi, Ltd. | Liquid crystal device with wide viewing angle characteristics |
JP3144329B2 (ja) * | 1996-12-25 | 2001-03-12 | 日本電気株式会社 | 液晶表示素子 |
JP3185778B2 (ja) * | 1999-02-10 | 2001-07-11 | 日本電気株式会社 | アクティブマトリクス型液晶表示装置、その製造方法及びその駆動方法 |
JP2001228457A (ja) * | 1999-12-08 | 2001-08-24 | Sharp Corp | 液晶表示装置 |
JP3788259B2 (ja) | 2001-03-29 | 2006-06-21 | 株式会社日立製作所 | 液晶表示装置 |
JP3900859B2 (ja) | 2001-06-07 | 2007-04-04 | セイコーエプソン株式会社 | 液晶装置、投射型表示装置および電子機器 |
JP3992984B2 (ja) * | 2002-01-04 | 2007-10-17 | シャープ株式会社 | 液晶表示パネル |
US7995181B2 (en) | 2002-08-26 | 2011-08-09 | University Of Central Florida Research Foundation, Inc. | High speed and wide viewing angle liquid crystal displays |
CN100451784C (zh) * | 2004-01-29 | 2009-01-14 | 夏普株式会社 | 显示装置 |
JP4394512B2 (ja) * | 2004-04-30 | 2010-01-06 | 富士通株式会社 | 視角特性を改善した液晶表示装置 |
JP4498043B2 (ja) * | 2004-07-20 | 2010-07-07 | シャープ株式会社 | 液晶表示装置、液晶表示装置のリペア方法及び液晶表示装置の駆動方法 |
JP4817695B2 (ja) * | 2005-03-29 | 2011-11-16 | シャープ株式会社 | 液晶表示装置 |
JP2007232795A (ja) * | 2006-02-27 | 2007-09-13 | Hitachi Displays Ltd | 有機el表示装置 |
US8427465B2 (en) * | 2006-09-19 | 2013-04-23 | Sharp Kabushiki Kaisha | Displaying device, its driving circuit and its driving method |
JP2009092912A (ja) * | 2007-10-09 | 2009-04-30 | Hitachi Displays Ltd | 液晶表示装置 |
JP2010060857A (ja) | 2008-09-04 | 2010-03-18 | Hitachi Displays Ltd | 液晶表示装置 |
US8284147B2 (en) * | 2008-12-29 | 2012-10-09 | Himax Technologies Limited | Source driver, display device using the same and driving method of source driver |
US20120007843A1 (en) * | 2009-03-24 | 2012-01-12 | Sharp Kabushiki Kaisha | Tft substrate and liquid crystal display apparatus using the same |
CN102449545A (zh) * | 2009-05-28 | 2012-05-09 | 夏普株式会社 | 液晶显示装置 |
JP2011029373A (ja) | 2009-07-24 | 2011-02-10 | Sharp Corp | 薄膜トランジスタ基板及びその製造方法 |
JP2011123234A (ja) * | 2009-12-10 | 2011-06-23 | Hitachi Displays Ltd | 液晶表示装置 |
US9111503B2 (en) * | 2011-02-14 | 2015-08-18 | Sharp Kabushiki Kaisha | Display device and method for driving same |
CN103430087A (zh) | 2011-03-18 | 2013-12-04 | 夏普株式会社 | 薄膜晶体管阵列基板和液晶显示装置 |
-
2012
- 2012-10-24 US US14/351,998 patent/US9165948B2/en not_active Expired - Fee Related
- 2012-10-24 CN CN201280053786.2A patent/CN104024933B/zh active Active
- 2012-10-24 JP JP2013541713A patent/JP5764665B2/ja not_active Expired - Fee Related
- 2012-10-24 WO PCT/JP2012/077394 patent/WO2013065529A1/ja active Application Filing
Also Published As
Publication number | Publication date |
---|---|
WO2013065529A1 (ja) | 2013-05-10 |
CN104024933A (zh) | 2014-09-03 |
CN104024933B (zh) | 2016-05-25 |
US20140264330A1 (en) | 2014-09-18 |
JPWO2013065529A1 (ja) | 2015-04-02 |
US9165948B2 (en) | 2015-10-20 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150127 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20150602 |
|
A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5764665 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |