JP5744102B2 - イメージデバイスおよびその形成方法 - Google Patents

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Description

本発明は、イメージセンサデバイスに関し、特に、イメージセンサデバイスを形成する方法に関するものである。
イメージセンサデバイスは、デジタルスチルまたはビデオカメラなどのデジタルイメージングシステムの構成要素の１つである。イメージセンサデバイスは、光を検出し、検出した光の強度（輝度）を記録する画素アレイを含む。画素アレイは、電荷を蓄積することで光に反応する。例えば、光が多ければ多いほど電荷が高くなる。次いで、蓄積した電荷は、デジタルカメラなどの好適なアプリケーションに用いられ（例えば、異なる回路で）、色彩と輝度を提供する。画像センサデバイスの１つのタイプは、裏面照射型（ＢＳＩ：backside illuminated）イメージセンサデバイスである。ＢＳＩイメージセンサデバイスは、基板（ＢＳＩイメージセンサデバイスのイメージセンサ回路をサポートする）の裏側の表面に向けて投射された光量を感知するのに用いられる。ピクセルグリッド（画素格子）は、基板の表側に配置され、基板は基板の裏側に向けて投射された光がピクセルグリッドに届くことができるほど薄い。ＢＳＩイメージセンサデバイスは、表面型照射型（ＦＳＩ：front-side illuminated）イメージセンサデバイスに比べ、相殺的干渉が低減されている。
集積回路（ＩＣ：integrated circuit）の技術は、絶えず進歩を遂げている。このような進歩は、通常、デバイス形状（geometry）を縮減してより低い製造コスト、より高い集積密度、より高い速度、およびよりよい性能を得ることを含んでいる。形状の大きさを縮減し、上述の利点を実現すると同時に、イメージセンサデバイスに対しても直接、改善がなされている。
デバイススケーリングのために、イメージセンサデバイスの技術の改善は、イメージセンサデバイスのイメージ品質を更に改善するように絶えず行われている。現存のイメージセンサデバイスおよびイメージセンサデバイスの製造方法は、概して本来の目的に適うが、デバイスの縮減の継続に伴い、全ての点において完全に満足するわけではない。
イメージ品質の改善を図ったイメージデバイスおよびその形成方法を提供する。
本発明にかかるイメージセンサデバイスの形成方法は、基板の画素領域に第１の導電タイプを有する分離ウェルを形成するステップと、基板上の分離ウェルの上方にゲートスタックを形成するステップと、分離ウェル上にマスク層を形成し、且つゲートスタックの少なくとも大部分を覆うステップと、ゲートスタックおよびマスク層をマスクとして用い、画素領域の一部に対して注入して、ゲートスタック下に少なくとも部分的に凸面部分を有する第１の導電タイプを有するドープ分離機構を形成するステップと、基板のゲートスタックの反対側に、第１の導電タイプに相反する第２の導電タイプを有するソース領域およびドレイン領域を形成するステップとを具備するものである。
本発明にかかるイメージセンサデバイスは、第１の面を有する基板と、基板内に配置され、距離Ｗ１で第１の面の下方にある分離ウェル領域と、基板の第１の面上の分離ウェル領域の上方に配置され、エッジを有するゲートスタックと、基板内に配置され、ゲートスタックが配置されたアクティブ領域を囲み、ゲートスタックのエッジと位置合わせされた頂角部を有し、ゲートスタックのエッジからゲートスタックの下方に長さＬで延伸するドープ分離機構とを具備するものである。
本願に係るイメージデバイスおよびその形成方法によれば、品質の改善を図ったイメージセンサデバイスを提供することができる。
本開示の態様は、添付の図面を参照して、次の詳細な説明から理解される。工業における標準実施に従って、種々の特徴が縮尺に描かれず、図示の目的のためだけに使用されていることを主張する。実際、種々の特徴の寸法は、議論の明確化のために、任意に増加または減少されてよい。
本発明の各種の実施形態に基づくイメージセンサデバイスの上面図である。 図１のイメージセンサデバイスの画素領域の拡大上面図である。 図２Ａのイメージセンサデバイスの画素領域の一部の拡大上面図である。 図２ＡのＢ−Ｂ’線に沿う画素領域および本発明の１つ以上の実施形態に基づくイメージセンサデバイスの周辺領域の断面図である。 本発明の１つ以上の実施形態に基づくイメージセンサデバイスを形成する方法のフローチャートである。 図３の方法の実施形態に基づく製造段階における、図２Ａのイメージセンサデバイスの画素領域の一部の上面図である。 図３の方法の実施形態に基づく製造段階における、図２Ａのイメージセンサデバイスの画素領域の一部の断面図である。 図３の方法の実施形態に基づく製造段階における、図２Ａのイメージセンサデバイスの画素領域の一部の上面図である。 図３の方法の実施形態に基づく製造段階における、図２Ａのイメージセンサデバイスの画素領域の一部の上面図である。 図３の方法の実施形態に基づく製造段階における、図２Ａのイメージセンサデバイスの画素領域の一部の断面図である。 図３の方法の実施形態に基づく製造段階における、図２Ａのイメージセンサデバイスの画素領域の一部の断面図である。 図３の方法の実施形態に基づく製造段階における、図２Ａのイメージセンサデバイスの画素領域の一部の上面図である。 図３の方法の実施形態に基づく製造段階における、図２Ａのイメージセンサデバイスの画素領域の一部の断面図である。
次の開示は、その開示の異なる特徴を実施するための、多くの異なる実施の形態または実施例を提供するものである。本開示を簡素化するために、複数の要素および複数の配列の特定の実施例が以下に述べられる。これらは単に実施例であり、これらに制限されるものではないことは勿論である。また、本開示の別の特徴に接続および／または結合された特徴の形成は、特徴が直接接触で形成される複数の実施の形態を含むことができ、且つ前記特徴が直接接触でないように、付加的な特徴が前記特徴に介在するように形成された複数の実施の形態を含むこともできる。また、相対的な用語、例えば“上”“前面”“底部”、“後部”などは、構成要素間の関連の関係を提供するのに用いられ、絶対的な方向を意図するものではない。各種の特徴は、簡易化と明確化のために任意に異なる縮尺に描かれてよい。
図１は、本発明の各種の態様に基づくイメージセンサデバイス１００の上面図である。描かれた実施形態では、イメージセンサデバイスは、裏面照射型（ＢＳＩ）イメージセンサデバイスである。イメージセンサデバイス１００は、画素領域１０１のアレイを含む。
各画素領域１０１は、列（column）（例えばＣ１〜Ｃｘ）および行（row）（例えばＲ１〜Ｒ ｙ ）に配置される。用語“画素領域”は、機構（例えば光検出器および各種回路）を含むユニットセルを指し、電磁放射を電気信号に変換する各種の半導体デバイスを含むことができる。画素領域１０１の光検出器は、フォトダイオード、相補型金属酸化物半導体（ＣＭＯＳ：complimentary metal-oxide semiconductor）イメージセンサ、電荷結合素子（ＣＣＤ：charged coupling device）センサ、アクティブセンサ、パッシブセンサ、および／または他のセンサを含むことができる。画素領域１０１は、各種のセンサタイプを有するように設計されることができる。例えば、画素領域１０１の１つのグループは、ＣＭＯＳイメージセンサであることができ、画素領域１０１のもう１つのグループは、パッシブセンサであることができる。描かれた実施形態では、各画素領域１０１は、フォトゲートタイプの光検出器などの光検出器を含むことができ、光（放射）の強度または輝度を記録する。各画素領域１０１は、例えば、転送トランジスタ、リセットトランジスタ、ソースフォロアトランジスタ、選択トランジスタ、他の好適なトランジスタ、またはその組み合わせなどの各種の半導体デバイスも含むことができる。付加の回路、入力、および／または出力は、イメージセンサデバイス１００の周辺領域にあることができる。周辺領域のこれらの回路、入力、および／または出力は、画素領域１０１に接続され、画素領域１０１に動作環境を提供し、画素領域１０１との外部通信をサポートする。簡単にするために、単一の画素領域を含むイメージセンサデバイスが本説明書に述べられているが、一般的にこのような画素領域のアレイは、図１に示されたイメージセンサデバイス１００を形成することができる。
図２Ａは、基板上のイメージセンサデバイス１００の画素領域１０１の拡大上面図である（図２Ａに示されていない）。画素領域１０１は、少なくとも１つの光検出器１０６および電磁放射を電気信号に変換する各種の回路を含むユニットセルである。描かれた実施形態では、光検出器１０６は、光（放射）の強度または輝度を記録するフォトダイオードを含む。画素領域１０１は、転送トランジスタ１１０、リセットトランジスタ１１２、ソースフォロアトランジスタ１１４、選択トランジスタ１１６、または他の好適なトランジスタ、またはその組み合わせを含む各種のトランジスタを含むことができる。画素領域１０１は、基板の各種のドープ領域、例えばドープ領域１１８Ａ、１１８Ｂ、および１２０を含むことができる。ドープ領域１１８Ａおよび１１８Ｂは、上述のトランジスタのソース／ドレイン領域として構成される。ドープ領域１２０は、浮遊拡散領域１２０としても呼ばれる。浮遊拡散領域１２０は、転送トランジスタ１１０のゲートスタックとリセットトランジスタ１１２のゲートスタックとの間にあり、転送トランジスタ１１０およびリセットトランジスタ１１２のソース／ドレイン領域の中の１つである。導電機構１３２は、ソースフォロアトランジスタ１１４のゲートスタックの一部に重なり、浮遊拡散領域１２０に接続する。イメージセンサデバイス１００は、基板に形成された各種の分離機構（例えば、図２Ａのドープ分離機構１０８と図２Ｃの誘電分離機構１２６）も含み、基板の各種の領域を分離して各種の領域間の漏れ電流を防ぐ。描かれた実施形態では、ドープ分離機構１０８は、画素領域１０１に形成され、光検出器１０６、転送トランジスタ１１０、リセットトランジスタ１１２、ソースフォロアトランジスタ１１４、および選択トランジスタ１１６を分離する。図２Ｂは、画素領域１０１の部分２００の拡大上面図を表している。ソースフォロアトランジスタ１１４の対応のゲートスタックは、画素領域１０１に配置される。ソース／ドレイン領域として構成されたドープ領域１１８Ｂは、ソースフォロアトランジスタ１１４の隣接のゲートスタックに配置される。ドープ分離機構１０８は、ドープ領域１１８Ｂおよびソースフォロアトランジスタ１１４のゲートスタックを囲む。
図２Ｃは、図２ＡのＢ−Ｂ’線に沿う画素領域１０１およびイメージセンサデバイス１００の周辺領域１０２の断面図である。イメージセンサデバイス１００は、前面１０４Ａと裏面１０４Ｂを有する基板１０４を含む。描かれた実施形態では、基板１０４は、シリコンを含む半導体基板である。選択的に、または付加的に、基板１０４は、ゲルマニウムおよび／またはダイアモンドなどの他の元素半導体、炭化ケイ素、ヒ化ガリウム、ガリウムリン、リン化インジウム、ヒ化インジウム、および／またはアンチモン化インジウムを含む化合物半導体、シリコンゲルマニウム（SiGe）、ガリウム砒素リン（GaAsP）、ヒ化インジウムアルミニウム（AlInAs）、アルミニウムガリウム砒素（AlGaAs）、ヒ化ガリウムインジウム（GaInAs）、リン化インジウムガリウム（GaInP）、および／またはヒ化リン化インジウムガリウム（GaInAsP）を含む合金半導体、またはその組み合わせを含む。基板１０４は、ＳＯＩ（semiconductor-on-insulator）であることができる。基板１０４は、設計要求によって各種のドーピング構造を有することができる（例えば、ｐ型基板またはｎ型基板）。いくつかの実施形態では、ｐ型は、正孔（ｈｏｌｅ）を半導体材料の主な電荷キャリアとすることを指し、ｎ型は、電子を半導体材料の主な電荷キャリアとすることを指している。描かれた実施形態では、基板１０４は、ｐ型基板である。基板１０４にドープされるＰ型ドーパントは、ホウ素、ガリウム、インジウム、他の好適なｐ型ドーパント、またはその組み合わせを含む。
画素領域１０１は、フォトダイオードなどの少なくとも１つの光検出器１０６を含み、光感知領域１０６Ａおよびピン層（ｐｉｎｎｅｄ ｌａｙｅｒ）１０６Ｂを含む。光感知領域１０６Ａは、特に基板１０４の前面１０４Ａに沿って基板１０４に形成された第１の導電タイプのドーパントを有するドープ領域である。描かれた実施形態では、光感知領域１０６Ａは、ｎ型ドープ領域である。ピン層１０６Ｂは、基板１０４の前面１０４Ａで光感知領域１０６Ａと重なったドープ層である。ピン層１０６は、光感知領域１０６Ａに相反する導電タイプのドーパントを有する。描かれた実施形態では、ピン層１０６Ｂは、ｐ型注入層である。
画素領域１０１は、各種のトランジスタ、例えば、転送トランジスタ１１０（図２Ａに図示された）、リセットトランジスタ１１２（図２Ａに図示された）、ソースフォロアトランジスタ１１４および選択トランジスタ１１６（図２Ａに図示された）を含む。各トランジスタは、基板１０４の前面１０４Ａ上に配置された対応のゲートスタックを有する。描かれた実施形態では、ソースフォロアトランジスタ１１４のゲートスタックは、分離ウェル領域１０９上にある。分離ウェル領域１０９の上面は、前面１０４Ａから距離Ｗ１ で離れている。距離Ｗ１は、約１０００オングストローム〜約３０００オングストロームの範囲にある。分離ウェル領域１０９の底面は、裏面１０４Ｂに向けて基板１０４内に更に延伸する。分離ウェル領域１０９は、光感知領域１０６Ａの第１の導電タイプに相反する第２の導電タイプを有する。描かれた実施形態では、分離ウェル領域１０９は、ｐ型ドープ領域である。分離ウェル領域１０９に用いられる適用量は、約１×１０１１〜３×１０１１原子密度（ａｔｏｍｓ／ｃｍ３）である。分離ウェル領域１０９は、光検出器１０６の光感知領域１０６Ａを囲む。各トランジスタのゲートスタックは、ゲート誘電体層およびゲート電極層を含む。ゲート誘電体層は、誘電材料、例えば酸化ケイ素、高誘電率（ｈｉｇｈ−ｋ）誘電材料、他の誘電材料、またはその組み合わせを含む。高ｋ誘電材料の例は、HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、酸化ジルコニウム、酸化アルミニウム、二酸化ハフニウムアルミナ（HfO2-Al2O3）合金、またはその組み合わせを含む。ゲート誘電体層は、ポリシリコンおよび／またはアルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、窒化タンタル（ＴａＮ）、ニッケルシリサイド（ＮｉＳｉ）、ケイ化コバルト（ＣｏＳｉ）、窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）、チタンアルミ（ＴｉＡｌ）、窒化チタンアルミ（ＴｉＡｌＮ）、炭窒化タンタル（ＴａＣＮ）、炭化タンタル（ＴａＣ）、タンタル窒化シリコン（ＴａＳｉＮ）を含む金属を含む。
周辺領域１０２は、読み出し回路および／または画素領域１０１に接続された制御回路を含み、画素領域１０１に動作環境を提供する。描かれた実施形態では、ＰＭＯＳトランジスタ１２２およびＮＭＯＳトランジスタ１２４が表される。ＰＭＯＳトランジスタ１２２は、ゲートスタック１２２Ａおよびｎ型ウェル１２２Ｃに形成されたｐ型導電を有するソース／ドレイン領域１２２Ｂを含む。ＮＭＯＳトランジスタ１２４は、ゲートスタック１２４Ａおよびｐ型ウェル１２４Ｃに形成されたｎ型導電を有するソース／ドレイン領域１２４Ｂを含む。
イメージセンサデバイス１００は、画素領域１０１の基板１０４に形成された複数のドープ分離機構１０８および周辺領域１０２の基板１０４に形成された複数の誘電分離機構１２６を更に含む。ドープ分離機構１０８および誘電分離機構１２６は、基板１０４の各種の領域を分離して各種の領域間の漏れ電流を防ぐ。描かれた実施形態では、ドープ分離機構１０８および誘電分離機構１２６は、ＰＭＯＳトランジスタ１２２およびＮＭＯＳトランジスタ１２４、光検出器１０６、転送トランジスタ１１０（図２Ａに図示された）、リセットトランジスタ１１２（図２Ａに図示された）、ソースフォロアトランジスタ１１４、および選択トランジスタ１１６（図２Ａに図示された）を分離する。
各ドープ分離機構１０８は、前面１０４Ａから基板１０４に延伸する深さＤ１を有する。深さＤ１は、約１０００オングストローム〜約３０００オングストロームの範囲にある。ドープ分離機構１０８は、分離ウェル領域１０９のように第２の導電タイプを有する。ドープ分離機構１０８の深さＤ１は、分離ウェル領域１０９から基板１０４の前面１０４Ａの距離Ｗ１に実質的に等しい。ドープ分離機構１０８および分離ウェル領域１０９は、光検出器１０６の光感知領域１０６Ａを囲み、光検出器１０６と他の領域との間の水平（ｈｏｒｉｚｏｎｔａｌ）漏れ経路を防ぐ。描かれた実施形態では、ドープ分離機構１０８は、ｐ型ドープ領域である。ドープ分離機構１０８のＰ型ドーパントは、ホウ素（Ｂ）、ＢＦ２、ガリウム、インジウム、他の好適なｐ型ドーパントまたはその組み合わせを含む。ドーパントに用いられる適用量は、約２×１０１２〜８×１０１２原子密度（ａｔｏｍｓ／ｃｍ３）である。また、分離ウェル領域１０９がｎ型ドープ領域である時、ドープ分離機構１０８もｎ型ドープ領域である。ドープ分離機構１０８のＮ型ドーパントは、リン、ヒ素、他の好適なｎ型ドーパントまたはその組み合わせを含む。
誘電分離機構１２６は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、他の絶縁材料、またはその組み合わせを含む。各誘電分離機構１２６は、前面１０４Ａから基板１０４に延伸する深さＤ２を有する。深さＤ２は、約２０００〜約３０００オングストロームの範囲にある。誘電分離機構１２６の形成は、フォトリソグラフィープロセス、前面１０４Ａから基板１０４にトレンチをエッチングするエッチングプロセス、および誘電材料でトレンチを充填する堆積プロセス（例えば、化学蒸着プロセスを用いることによって）を含むことができる。
イメージセンサデバイス１００は、基板１０４の前面１０４Ａ上に配置され、光検出器１０６の上方を含む、多層配線（ＭＬＩ：multilayer interconnect）１２８を更に含む。ＭＬＩ１２８は、イメージセンサデバイス１００の各種の構成部材、例えば光検出器１０６に接続され、イメージセンサデバイス１００の各種の構成部材が照射された光（画像放射（ｉｍａｇｉｎｇ ｒａｄｉａｔｉｏｎ））に対して適切に反応することができる。ＭＬＩ１２８は、コンタクトおよび／またはビア１３０などの垂直配線１３０、およびライン１３２などの水平配線１３２であることができる、各種の導電機構１３０および１３２を含む。各種の導電機構１３０および１３２は、導電材料は、アルミニウム、アルミニウム／シリコン／銅合金、チタン、窒化チタン、タングステン、ポリシリコン、金属シリサイド、またはその組み合わせなどの導電材料を含む。
ＭＬＩ１２８の各種の導電機構１３０、１３２は、層間絶縁（ＩＬＤ：interlayer dielectric）膜１３４の間に配置される。ＩＬＤ膜１３４は、二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ＴＥＯＳ酸化膜、リンケイ酸ガラス（ＰＳＧ：phosphosilicate glass）、ホウ素リン酸塩ガラス（boron phosphorus silicate glass；BPSG）、フッ化ケイ酸塩ガラス（ＦＳＧ：fluorinated silica glass）、炭素ドープケイ素酸化物、ブラックダイアモンド（登録商標、カリフォルニア州、サンタクララのアプライドマテリアルズ）、フッ素化アモルファスカーボン、高誘電率（低ｋ）誘電材料、ポリイミド、またはその組み合わせを含むことができる。ＩＬＤ層１３４は、多層構造を有することができる。
キャリアウエハ１３６は、基板１０４の前面１０４Ａ上に配置される。描かれた実施形態では、キャリアウエハ１３６は、ＭＬＩ１２８に接合される。キャリアウエハ１３６は、シリコンまたはガラスを含む。キャリアウエハ１３６は、基板１０４の前面１０４Ａに形成された各種の機構の保護を提供することができ、機械的強度および基板１０４の裏面１０４Ｂの処理のサポートを提供することもできる。
画像センサデバイス１００は、基板１０４の裏面１０４Ｂに配置されたドープ層１３８を更に含む。ドープ層１３８は、注入プロセス、拡散プロセス、アニーリングプロセス、またはその組み合わせによって形成される。描かれた実施形態では、ドープ層１３８は、ホウ素、ガリウム、インジウム、またはその組み合わせなどのｐ型（第２の導電タイプ）ドーパントを含む。ドープ層１３８は、基板１０４の裏面１０４Ｂから基板１０４に延伸するドーパントの深さｄを有する。ドーパントの深さ、ドーパント濃度、ドーパント分布形状、またはドープ層１３８のその組み合わせは、量子効率を増加することによって画像品質を最適化し、ダーク電流を減少し、または白ピクセル欠陥を減少するのに選ばれることができる。
イメージセンサデバイス１００は、基板１０４の裏面１０４Ｂ上に配置された反射防止層１４０、カラーフィルター１４２、およびレンズ１４４を更に含むことができる。反射防止層１４０は、窒化ケイ素または酸窒化ケイ素などの誘電材料を含む。
カラーフィルター１４２は、反射防止層１４０上に配置され、光検出器１０６の光感知領域１０６Ａと位置合わせされる。カラーフィルター１４２は、所定の波長から可視光をフィルター除去するように設計されている。例えばカラーフィルター１４２は、光検出器１０６に向けて照射される赤色波長、緑色波長、または青色波長の光を除く可視光を除去することができる。例では、カラーフィルター１４２は、特定の周波数帯域（例えば、所望の光の波長）を除去する染料系（または顔料系）ポリマーを含む。
レンズ１４４は、カラーフィルター１４２上に配置され、光検出器１０６の光感知領域１０６Ａと位置合わせされる。レンズ１４４は、光検出器１０６とカラーフィルター１４２と各種の位置上の配置方式を有することができ、レンズ１４４が入射光（incident radiation）１４６を光検出器１０６の光感知領域１０６Ａに集光させる。また、カラーフィルター１４２とレンズ１４４の位置は、置き替えられ、レンズ１４４が反射防止層１４０とカラーフィルター１４２との間に配置されることができる。
１つ以上の実施形態に基づくイメージセンサデバイス１００の動作では、イメージセンサデバイス１００は、基板１０４の裏面１０４Ｂに向けて伝播する入射光１４６を受けるように設計される。レンズ１４４は、入射光１４６をカラーフィルター１４２に導く。次いで、入射光１４６は、カラーフィルター１４２から反射防止層１４０を通過し、基板および対応の光検出器１０６、具体的に言えば光感知領域１０６Ａに達する。入射光１４６に露光された時、光検出器１０６は、電荷を蓄積することで入射光１４６に反応する。図２Ａを再度参照すると、転送トランジスタ１１０のゲートがオンにされた時、電荷は、光検出器１０６から浮遊拡散領域１２０に転送される。導電機構１３２（図２Ａに表されるように）の接続によって、ソースフォロアトランジスタ１１４は、浮遊拡散領域１２０からの電荷を電圧信号に変換することができる。選択トランジスタ１１６は、画素アレイの単一行を読み出し回路によって読み出されるようにすることができる。リセットトランジスタ１１２は、スイッチとして働き、浮遊拡散領域１２０をリセットする。リセットトランジスタ１１２がオンにされた時、浮遊拡散領域１２０は、全ての蓄積された電荷を除去する電力供給に効果的に接続される。
図３は、本発明の１つ以上の実施形態に基づくイメージセンサデバイスを形成する方法３００のフローチャートである。３００は、本発明方法のフローチャートを示し、動作３０１では、基板は、画素領域を有する。分離ウェル領域は、画素領域に形成される。分離ウェル領域は、第１の導電タイプを有する。描かれた実施形態では、第１の導電タイプは、ｐ型極性である。また、第１の導電タイプは、ｎ型極性でもある。１つの実施形態では、分離ウェル領域は、基板の前面から距離Ｗ１ で離れている。距離Ｗ１は、約１０００オングストローム〜約３０００オングストロームの範囲にある。次いで、ゲートスタックが基板上の分離ウェル領域上に形成される動作３０２を続ける。次いで、方法３００は、マスク層が分離ウェル領域上に形成され、且つゲートスタックの少なくとも大部分を覆う動作３０３を続ける。次いで、複数のドーパントがマスク層によって覆われていない画素領域に注入され、ゲートスタックを囲むドープ分離機構を形成する動作３０４を続ける。描かれた実施形態では、第１の導電タイプは、ｐ型極性である。あるいはまた、第１の導電タイプは、ｎ型極性である。方法３００は、ソース／ドレイン領域が基板のゲートスタックの反対側に形成される動作３０５を続ける。ソース／ドレイン領域は、第１の導電タイプに相反する第２の導電タイプを有する。描かれた実施形態では、第２の導電タイプは、ｎ型極性である。あるいはまた、第２の導電タイプは、ｐ型極性である。また、追加のステップが方法３００の前、間、後に提供されることができることは理解される。
図４Ａ〜図７Ｂは、図３の方法の各種の実施形態に基づく製造の各種の段階における、イメージセンサデバイス１００の画素領域１０１の一部２００の上面図および断面図である。各種の図は、本案の発明的概念をより良く理解するために簡略化されている。
図３に示す如く、このイメージセンサデバイスの形成方法３００は、動作３０１を開始し、動作３０２を続ける。
図４Ａは、動作３０１および３０２を実行後の画素領域１０１の一部２００の上面図である。図４Ｂは、図４ＡのＡ−Ａ’線に沿う一部２００の断面図である。基板１０４は、前面１０４Ａおよび裏面１０４Ｂを有する。前面１０４Ａは、第１軸（Ｂ−Ｂ’線に沿う）および第１軸に垂直な第２軸（Ａ−Ａ’線に沿う）よって定義される。基板１０４は、シリコンを含む半導体基板である。描かれた実施形態では、基板１０４は、ｐ型シリコン基板である。基板１０４にドープされたＰ型ドーパントは、ホウ素、ガリウム、インジウム、他の好適なｐ型ドーパント、またはその組み合わせを含む。あるいはまた、基板１０４は、前述の如く好適な材料を含む。
第１の導電タイプを有する分離ウェル領域１０９は、画素領域１０１に形成される。分離ウェル領域１０９は、距離Ｗ１で基板の前面１０４Ａの下方にある。距離Ｗ１は、約１０００オングストローム〜約３０００オングストロームの範囲にある。分離ウェル領域１０９の底面は、裏面１０４Ｂに向けて基板１０４内に延伸する。分離ウェル領域１０９は、リソグラフィーパターニングおよび注入プロセスによって形成される。描かれた実施形態では、分離ウェル領域１０９は、ｐ型ドープ領域である。分離ウェル領域１０９のＰ型ドーパントは、ホウ素、ガリウム、インジウム、またはその組み合わせを含む。ドーパントに用いられる適用量は、約１×１０１１〜３×１０１１原子密度（ａｔｏｍｓ／ｃｍ３）である。あるいはまた、分離ウェル領域１０９は、リン、ヒ素、他の好適なｎ型ドーパントまたはその組み合わせなどのｎ型ドーパントを含むｎ型ドープ領域である。
次いで、ゲートスタックは、分離ウェル領域１０９の上方、且つ基板１０４の前面１０４Ａ上に形成される。描かれた実施形態では、ソースフォロアトランジスタ１１４のゲートスタックは、説明の目的のために表される。ソースフォロアトランジスタ１１４のゲートスタックは、ゲートスタック１１４とも呼ばれる。ゲートスタック１１４は、第１軸（Ｂ−Ｂ’線）に沿って長さＸ１および第２軸（Ａ−Ａ’線）に沿って長さＹ１を有する。ゲートスタック１１４は、分離ウェル領域１０９内に形成される。ゲートスタック１１４の長さＹ１は、ソースフォロアトランジスタ１１４のチャネルの長さとして定義される。ゲートスタック１１４は、堆積、リソグラフィーパターニング、およびエッチングプロセスを含む好適なプロセスによって形成される。ゲートスタック１１４は、ゲート誘電体層およびゲート電極層を含む。ゲート誘電体層は、誘電材料、例えば酸化ケイ素、高誘電率（ｈｉｇｈ−ｋ）誘電材料、他の誘電材料、またはその組み合わせを含む。高ｋ誘電材料の例は、HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、酸化ジルコニウム、酸化アルミニウム、二酸化ハフニウムアルミナ（HfO2-Al2O3）合金、またはその組み合わせを含む。ゲート誘電体層は、ポリシリコンおよび／またはアルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、窒化タンタル（ＴａＮ）、ニッケルシリサイド（ＮｉＳｉ）、ケイ化コバルト（ＣｏＳｉ）、窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）、チタンアルミ（ＴｉＡｌ）、窒化チタンアルミ（ＴｉＡｌＮ）、炭窒化タンタル（ＴａＣＮ）、炭化タンタル（ＴａＣ）、タンタル窒化シリコン（ＴａＳｉＮ）、またはその組み合わせを含む金属を含む。
図３に示す如く、本発明にかかるイメージデバイスの形成方法３００は、動作３０３を続ける。マスク層は、分離ウェル領域上に形成され、且つゲートスタックの少なくとも大部分を覆う。
図５は、動作３０３を実行した後の画素領域１０１の一部の上面図である。マスク層２０２（点線で図示されている）は、分離ウェル領域１０９上に形成され、且つゲートスタック１１４の少なくとも大部分を覆う。マスク層２０２は、ソースフォロアトランジスタ１１４のアクティブ領域２０３を定義するように構成される。ソースフォロアトランジスタ１１４のソース／ドレイン領域（図７Ａに１１８Ｂとして図示されている）は、以下のプロセスのアクティブ領域２０３内に形成されることができる。マスク層２０２により覆われるアクティブ領域２０３は、第１軸（Ｂ−Ｂ’線）に沿って長さＸ２および第２軸（Ａ−Ａ’線）に沿って長さＹ２を有する。アクティブ領域２０３の長さＸ２は、ソースフォロアトランジスタ１１４のチャネルの幅として定義される。アクティブ領域２０３の長さＸ２は、第１軸（Ｂ−Ｂ’線）に沿ってゲートスタック１１４の長さＸ１より長いことはない。続いて形成されるソース／ドレイン領域（図７Ａに１１８Ｂとして図示されている）は、アクティブ領域２０３に制限される。１つの実施形態では、ゲートスタック１１４の全ては、マスク層２０２に覆われ、マスク層２０２のエッジは、第１軸（Ｂ−Ｂ’線）に沿ってゲートスタック１１４のエッジに実質的に位置合わせされる。もう１つの実施形態では、ゲートスタック１１４の限定的な部分は、図５に表されるように第１軸（Ｂ−Ｂ’線）に沿ってマスク２０２によって覆われない。マスク層２０２は、リソグラフィーパターニングプロセスによって形成され、分離ウェル領域１０９およびゲートスタック１１４の上方の機構を定義する。リソグラフィーパターニングは、フォトレジストコーティング、ソフトベーキング、マスク位置合わせ、露光、露光後ベーキング、フォトレジスト現像、洗浄（ｒｉｓｉｎｇ）、乾燥（例えばハードベーキング）またはその組み合わせを含む。
図３に示す如く、本発明にかかるイメージセンサデバイスの形成方法３００は、動作３０４を続ける。複数のドーパントは、マスク層によって覆われない画素領域内に注入され、ゲートスタックを囲むドープ分離機構を形成する。複数のドーパントは、分離ウェル領域のように第１の導電タイプを有する。描かれた実施形態では、第１の導電タイプは、ｐ型極性である。あるいはまた、第１の導電タイプは、ｎ型極性である。
図６Ａは、動作３０４を実行後の画素領域１０１の一部２００の上面図である。図６Ｂは、図６ＡのＡ−Ａ’線に沿う一部２００の断面図である。図６Ｃは、図６ＡのＢ−Ｂ’線に沿う一部２００の断面図である。図６Ｂ、図６Ｃに示す如く、複数のドーパント２０４は、マスク層２０２によって覆われない画素領域１０１の一部２００内に注入され、ドープ分離機構１０８を形成する。複数のドーパントは、分離ウェル領域１０９のように第１の導電タイプを有する。ドープ分離機構１０８は、マスク層２０２によって覆われたソースフォロアトランジスタ１１４のアクティブ領域２０３を囲むように形成される。描かれた実施形態では、ドープ分離機構１０８は、ｐ型ドープ領域である。ドープ分離機構１０８のＰ型ドーパントは、ホウ素（Ｂ）、ＢＦ２、ガリウム、インジウム、他の好適なｐ型ドーパント、またはその組み合わせを含む。ドーパントに用いられる適用量は、約２×１０１２〜８×１０１２原子密度（ａｔｏｍｓ／ｃｍ３）である。注入は、前面１０４Ａに平行な平面と注入の入射ビームとの間の傾斜角θ、約７５〜約９０度の傾斜角で行われる。各ドープ分離機構１０８は、前面１０４Ａから基板１０４に延伸する深さＤ１を有する。深さＤ１は、約１０００オングストローム〜約３０００オングストロームの範囲にある。ドープ分離機構１０８の深さＤ１は、分離ウェル領域１０９から基板１０４の前面１０４Ａまでの距離Ｗ１に実質的に等しい。ドープ分離機構１０８および分離ウェル領域１０９は、ソースフォロアトランジスタ１１４のアクティブ領域２０３を囲み、且つ光検出器１０６（図２Ａおよび２Ｃに図示されている）の光感知領域１０６Ａも囲む。光検出器１０６とソースフォロアトランジスタ１１４との間に存在可能な水平（ｈｏｒｉｚｏｎｔａｌ）漏れ経路は、なくすことができる。深さＤ１が１０００オングストロームより小さい時、ドープ分離機構１０８は、各種の領域を電気的に分離することができない。よって、イメージセンサデバイス１００のデバイス性能は減少する可能性がある。深さＤ１が３０００オングストロームより大きい時、マスク層２０２は、高エネルギーの注入プロセスを行って深さＤ１を達成する間、下方のゲートスタック１１４をダメージから効果的に保護することができない。
注入が傾斜角θで行われるため、図６Ｃに示されるように、ドープ分離機構１０８は、ゲートスタック１１４のエッジ１１４Ｅから、第１軸（Ｂ−Ｂ’線）に沿ってゲートスタック１１４の下方に長さＬで延伸することができる。ゲートスタック１１４は、長さＬを有するドープ分離機構１０８の一部の上方にある。長さＬは、約０．１μｍより小さい。ドープ分離機構１０８の形状は、第１軸（Ｂ−Ｂ’線）に沿ってゲートスタック１１４のエッジＥから凸面部分を有する。また、この形状の頂角部１０８Ｃは、ゲートスタック１１４のエッジ１１４Ｅと位置合わせされる。傾斜角θが９０度より大きい時、ゲートスタック１１４は、ドープ分離機構１０８の部分上に位置しない。ゲートスタック１１４のエッジ部分は、十分に分離されない可能性があり、イメージセンサデバイス１００のデバイス性能は、十分に制御されない可能性がある。いくつかの状況では、ゲートスタック１１４のエッジ１１４Ｅ（第２軸のＡ−Ａ’線）に沿って漏れ電流経路があり、イメージセンサデバイス１００の動作中に後に形成されるソース／ドレイン領域間の短絡を招く可能性がある。傾斜角θが７５度より小さい時、ドープ分離機構１０８は、ゲートスタック１１４の下方で延伸し過ぎ、チャネル幅Ｘ２が短縮され、デバイス性能が影響される。いくつかの実施形態では、ドープ分離機構１０８は、リン、ヒ素、他の好適なｎ型ドーパントまたはその組み合わせなどのｎ型ドーパントを含むｎ型ドープ領域である。
図３に示す如く、本発明にかかるイメージデバイスの形成方法３００は、ソース／ドレイン領域が基板のゲートスタックの反対側に形成される動作３０５を続ける。ソース／ドレイン領域は、第１の導電タイプに相反する第２の導電タイプを有する。描かれた実施形態では、第２の導電タイプは、ｎ型極性である。あるいはまた、第２の導電タイプは、ｐ型極性である。
図７Ａは、動作３０５を実行後の画素領域１０１の一部２００の上面図である。図７Ｂは、図７ＡのＡ−Ａ’線に沿う一部２００の断面図である。ソース／ドレイン領域１１８Ｂは、基板１０４上の分離ウェル領域１０９上のゲートスタックの反対側に形成される。ソース／ドレイン領域１１８Ｂは、第１軸（Ｂ−Ｂ’線）に沿って長さＸ２を有する。ソース／ドレイン領域１１８Ｂの長さＸ２は、ソースフォロアトランジスタ１１４のチャネルの幅として定義される。前文に上述のように、マスク層２０２は、アクティブ領域２０３を定義し、ソース／ドレイン領域１１８Ｂは、アクティブ領域２０３に制限される。アクティブ領域２０３の長さＸ２は、第１軸（Ｂ−Ｂ’線）に沿ってゲートスタック１１４の長さＸ１より長いことはない。図７Ａに示されるように、ソース／ドレイン領域１１８Ｂのエッジ１１８Ｃは、第１軸（Ｂ−Ｂ’線）に沿ってゲートスタック１１４のエッジ１１４Ｅの上方に突出しない。この構造によって、イメージセンサデバイス１００の動作中、漏れ電流経路は、ゲートスタック１１４のエッジ１１４Ｅに沿ってドレイン領域からソース領域に行かない。この構造は、短絡からイメージセンサデバイス１００を防ぐ。よって、ソース／ドレイン領域１１８Ｂ間の電流は、第２軸（Ａ−Ａ’線）に沿ってゲート幅（チャネル幅）Ｘ２内に制限される。よって、デバイス性能は、正確に制御されることができる。
ソース／ドレイン領域１１８Ｂは、ドープ分離機構１０８および分離ウェル領域１０９の第１の導電タイプに相反する第２の導電タイプを有する。また、図２Ａの浮遊拡散領域１２０は、転送トランジスタ１１０、リセットトランジスタ１１２用のソース／ドレイン領域の１つとして構成される第２の導電タイプを有する。描かれた実施形態では、トランジスタ１１４は、ＮＭＯＳトランジスタである。ソース／ドレイン領域１１８Ｂは、ｎ型ドープ領域である。ソース／ドレイン領域１１８Ｂのｎ型ドーパントは、リン、ヒ素、他の好適なｎ型ドーパントまたはその組み合わせを含む。あるいはまた、トランジスタ１１４は、ＰＭＯＳトランジスタでもある。ソース／ドレイン領域１１８Ｂは、ｐ型ドープ領域である。ソース／ドレイン領域１１８ＢのＰ型ドーパントは、ホウ素（Ｂ）、ＢＦ２、ガリウム、他の好適なｐ型ドーパントまたはその組み合わせを含む。
追加のステップを、本発明にかかるイメージデバイスの形成方法３００の前、間、後に提供することができる。例えば、図２Ｃに示す如く、イメージセンサデバイス１００は、光感知領域１０６Ａおよびピン層１０６Ｂを含むフォトダイオードなどの光検出器１０６を更に含む。光感知領域１０６Ａは、基板１０４（具体的に言えば基板１０４の前面１０４Ａに沿って）に形成されたドーパントの第２の導電タイプを有するドープ領域である。光感知領域１０６Ａの第２の導電タイプは、ドープ分離機構１０８および分離ウェル領域１０９の第１の導電タイプに相反する。描かれた実施形態では、光感知領域１０６Ａは、ｎ型ドープ領域である。ピン層１０６Ｂは、基板１０４の前面１０４Ａで光感知領域１０６Ａを覆うドープ層である。ピン層１０６Ｂは、光感知領域１０６Ａに相反するドーパントの導電タイプを有する。描かれた実施形態では、ピン層１０６Ｂは、ｐ型注入層である。光検出器１０６は、ドープ分離機構１０８および分離ウェル領域１０９によって囲まれる。
イメージセンサデバイス１００は、基板１０４の前面１０４Ａの上に配置された多層配線（ＭＬＩ）１２８を更に含む。ＭＬＩ１２８は、コンタクトおよび／またはビア１３０などの垂直配線１３０、およびライン１３２などの水平配線１３２であることができる、各種の導電機構１３０および１３２を含む。各種の導電機構１３０および１３２は、堆積、リソグラフィーパターニング、およびエッチングプロセスを含む好適なプロセスによって形成され、垂直および水平配線を形成する。
ＭＬＩ１２８の各種の導電機構１３０および１３２は、層間絶縁（ＩＬＤ）膜１３４の間に配置される。ＩＬＤ膜１３４は、二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ＴＥＯＳ酸化膜、リンケイ酸ガラス（ＰＳＧ）、ホウ素リン酸塩ガラス（boron phosphorus silicate glass；BPSG）、フッ化ケイ酸塩ガラス（ＦＳＧ）、炭素ドープケイ素酸化物、低ｋ誘電材料、またはその組み合わせを含むことができる。ＩＬＤ膜１３４は、スピンオンコーティング、化学気相成長（ＣＶＤ：chemical vapor deposition）または、プラズマ化学気相成長（ＰＥＣＶＤ：plasma enhanced chemical vapor deposition）を含む好適なプロセスによって形成することができる。１つの例では、ＭＬＩ１２８およびＩＬＤ膜１３４は、ダマシンプロセスを含む統合プロセスで形成することができる。
いくつかの実施形態では、更なるプロセスのステップがＭＬＩ１２８の形成後に含まれる。図２Ｃに示す如く、キャリアウエハ１３６は、ＭＬＩ１２８に接合される。キャリアウエハ１３６は、機械的強度と基板１０４の裏面１０４Ｂの処理のサポートを提供する。例えば、化学機械研磨（ＣＭＰ：chemical mechanical polishing）プロセスなどの平坦化プロセスは、基板１０４の裏面１０４Ｂに用いられ、基板１０４の厚さを減少する。ドープ層１３８は、注入プロセス、拡散プロセス、アニーリングプロセス、またはその組み合わせによって、裏面１０４Ｂを経て形成される。反射防止層１４０、カラーフィルター１４２、およびレンズ１４４は、基板１０４の裏面１０４Ｂ上に配置される。カラーフィルター１４２およびレンズ１４４は、光検出器１０６の光感知領域１０６Ａと位置合わせされる。
上述の描かれた実施形態では、イメージセンサデバイス１００は、ｐ型ドープの基板１０４を含む。上述の例えば、光感知領域１０６Ａ、ドープ分離機構１０８、分離ウェル領域１０９、および浮遊拡散領域１２０などの各種の機構の各種のドーピング構造は、ｐ型ドープの基板を有するイメージセンサデバイス１００の形成と一致しなければならない。あるいはまた、イメージセンサデバイス１００は、ｎ型ドープの基板１０４または基板１０４のｎ型材料を含むことができる。上述の各種の機構の各種のドーピング構造は、ｎ型ドープの基板を有するイメージセンサデバイス１００の形成と一致しなければならない。
本発明の各種の実施形態は、イメージセンサデバイスの性能を改善するのに用いられる。例えば、ドープ分離機構１０８は、注入プロセスによって画素領域１０１に形成される。本発明は、画素領域にシャロートレンチアイソレーション（ＳＴＩ：shallow trench isolation）を形成する時にエッチング損傷が生じる、従来の方法の欠点をなくす。エッチング損傷がなくなることで、本発明は、イメージセンサデバイスの暗電流を減少または白画素欠陥を減少することができる。もう１つの例では、ゲートスタック１１４は、ドープ分離機構１０８を形成する注入プロセスの前に形成される。ゲートスタック１１４は、マスク層２０２の形成でより良いリソグラフィーの位置合わせのためにシャープなエッジを有する物理的機構を提供する。マスク層２０２の位置合わせは、ゲートスタック１１４と後に形成されるドープ分離機構１０８との間のオーバーレイ（ｏｖｅｒｌａｙ）の正確な制御を提供する。ドープ分離機構１０８用の注入は、傾斜角θで行われる。ドープ分離機構１０８は、第１軸（Ｂ−Ｂ’線）に沿ってゲートスタック１１４の下方で、長さＬで延伸し、ゲートスタック１１４のエッジ１１４Ｅを形成することができる。ドレイン領域からソース領域のゲートスタック１１４のエッジ１１４Ｅに沿った存在可能な漏れ電流経路がなくなり、ソース／ドレイン領域１１８Ｂ間の短絡が防げられる。
本発明の１つの態様は、イメージセンサデバイスの形成方法を説明している。分離ウェルは基板の画素領域に形成される。分離ウェルは、第１の導電タイプを有する。ゲートスタックは、基板上の分離ウェルの上方に形成される。マスク層は、分離ウェル上に形成され、且つゲートスタックの少なくとも大部分を覆う。複数のドーパントは、マスク層によって覆われていない画素領域に注入され、アクティブ領域を囲むドープ分離機構を形成する。ゲートスタックは、アクティブ領域上に配置される。複数のドーパントは、第１の導電タイプを有する。ソース領域およびドレイン領域は、基板のゲートスタックの反対側に形成される。ソース領域およびドレイン領域は、第１の導電タイプに相反する第２の導電タイプを有する。
本発明のもう１つの態様は、イメージセンサデバイスの形成方法を説明している。画素領域は、基板の前面に設けられている。前面は、第１軸および第１軸に垂直な第２軸よって定義される。ゲートスタックは、画素領域の前面の第１軸に沿って形成される。ゲートスタックは、第１軸に沿って長さＸ１および第２軸に沿って長さＹ１を有する。マスク層は、ゲートスタックの少なくとも大部分および前面の一部の上方に形成され、アクティブ領域を定義する。複数のドーパントは、傾斜角θで、マスク層によって覆われていない基板内に注入され、画素領域にドープ分離機構を形成する。ドープ分離機構は、ゲートスタックおよびアクティブ領域を囲む。
本発明にかかるイメージセンサデバイスは、第１の面を有する基板を含む。分離ウェル領域は、基板内に配置される。分離ウェル領域は、距離Ｗ１で基板の前面の下方にある。ゲートスタックは、基板の第１の面上の分離ウェル領域の上方に配置される。ゲートスタックは、エッジを有する。ドープ分離機構は、基板内に配置され、アクティブ領域を囲む。ゲートスタックは、アクティブ領域上に配置される。ドープ分離機構は、ゲートスタックのエッジと位置合わせされた頂角部を有し、ゲートスタックのエッジからゲートスタックの下方で長さＬで延伸する。
本実施形態及びそれらの利点について詳細に説明したが、本開示の精神及び範囲を逸脱しない限りにおいては、当業者は、添付の請求の範囲によって定義されるように、本開示の精神および範囲を逸脱せずに、ここで種々の変更、代替、および改変が可能である。また、本願の範囲は、本明細書中に述べられたプロセス、機械、製造、物質の組成、装置、方法、及びステップの特定の実施形態を限定されるものではない。当業者は、ここで述べられた実施形態に応じて、実質的に同様の機能を実行するか、または実質的に同様の結果を達成する、現存の、または後に開発される、開示、プロセス、機械、製造、物質の組成、装置、方法、及びステップから、より容易に理解されることを認識するであろう。
１００ イメージセンサデバイス
１０１ 画素領域
１０２ 周辺領域
１０４ 基板
１０４Ａ 前面
１０４Ｂ 裏面
１０６ 光検出器
１０６Ａ 光感知領域
１０６Ｂ ピン層
１０８ ドープ分離機構
１０８Ｃ 頂角部
１０９ 分離ウェル領域
１１０ 転送トランジスタ
１１２ リセットトランジスタ
１１４ ソースフォロアトランジスタ
１１４Ｅ エッジ
１１６ 選択トランジスタ
１１８Ａ ドープ領域
１１８Ｂ ドープ領域
１２０ 浮遊拡散領域
１２２ ＰＭＯＳトランジスタ
１２２Ａ ゲートスタック
１２２Ｂ ソース／ドレイン領域
１２２Ｃ ｐ型ウェル
１２４ ＮＭＯＳトランジスタ
１２４Ａ ゲートスタック
１２４Ｂ ソース／ドレイン領域
１２４Ｃ ｐ型ウェル
１２６ 誘電分離機構
１２８ 多層配線
１３０ 導電機構
１３２ 導電機構
１３４ 層間絶縁（ＩＬＤ）膜
１３８ ドープ層
１４０ 反射防止層
１４２ カラーフィルター
１４４ レンズ
１４６ 入射光
２００ 画素領域の部分
２０２ マスク層
２０３ アクティブ領域
２０４ ドーパント
３００ 方法
３０１ ステップ
３０２ ステップ
３０３ ステップ
３０４ ステップ
３０５ ステップ。

Claims (10)

  1. 基板の画素領域に第１の導電タイプを有する分離ウェルを形成するステップと、
    前記基板上の前記分離ウェルの上方にゲートスタックを形成するステップと、
    前記分離ウェル上にマスク層を形成し、且つ前記ゲートスタックの少なくとも大部分を覆うステップと、
    前記ゲートスタックおよび前記マスク層をマスクとして用い、前記画素領域の一部に対して注入し、前記ゲートスタック下に少なくとも部分的に凸面部分を有する前記第１の導電タイプを有するドープ分離機構を形成するステップと、
    前記基板の前記ゲートスタックの反対側に、前記第１の導電タイプに相反する第２の導電タイプを有するソース領域およびドレイン領域を形成するステップと、
    を具備することを特徴とするイメージセンサデバイスの形成方法。
  2. 前記注入のステップは、前記基板の前面に対して７５〜９０度の傾斜角で行われ、
    前記ドープ分離機構は、ゲートスタックのエッジから、ゲートスタックの下方で、０．１μｍより小さい長さＬ延伸し、
    前記マスク層は、前記全てのゲートスタックを覆い、
    前記分離ウェルは、前記基板の前面の下方にあり、前記前面と距離Ｗ１離れ、
    前記ドープ分離機構は、前記基板に延伸する深さＤ１を有し、距離Ｗ１は、深さＤ１ と等しく、且つ
    前記ソース領域および前記ドレイン領域は、前記ドープ分離機構によって囲まれ、前記マスク層によって覆われた領域に制限されることを特徴とする請求項１に記載のイメージセンサデバイスの形成方法。
  3. 前記ドープ分離機構によって囲まれた前記画素領域に少なくとも１つの光検出器を形成するステップを更に含むことを特徴とする請求項１に記載のイメージセンサデバイスの形成方法。
  4. 基板に、第１軸および前記第１軸に垂直な第２軸よって定義される前面を有する画素領域を提供するステップと、
    前記画素領域の前記前面の前記第１軸に沿って長さＸ１および前記第２軸に沿って長さＹ１を有するゲートスタックを形成するステップと、
    前記ゲートスタックの少なくとも大部分および前記前面の一部の上方に、アクティブ領域を定義するマスク層を形成するステップと、
    前記マスク層によって覆われていない前記基板内に前記基板の前面に対する傾斜角θで、複数のドーパントを注入し、前記画素領域に、ゲートスタックおよびアクティブ領域を囲み、且つ前記ゲートスタック下に少なくとも部分的に凸面部分を有するように形成されるドープ分離機構を形成するステップと、
    を具備することを特徴とするイメージセンサデバイスの形成方法。
  5. 前記アクティブ領域は、前記第１軸に沿って、長さＸ１より大きくない長さＸ２を有し、
    前記傾斜角は、７５度から９０度の範囲にあり、
    前記ドープ分離機構は、ゲートスタックのエッジから、ゲートスタックの下方で、約０．１μｍより小さい長さＬで延伸することを特徴とする請求項４に記載のイメージセンサデバイスの形成方法。
  6. 前記アクティブ領域の前記ゲートスタックの反対側に、ソース領域およびドレイン領域を形成するステップと、
    前記ドープ分離機構によって囲まれた前記基板に、前記ドープ分離機構の導電タイプに相反する導電タイプを有する少なくとも１つの光感知領域を形成するステップと、
    を含むことを特徴とする請求項４に記載のイメージセンサデバイスの形成方法。
  7. 第１の面を有する基板と、
    前記基板内に配置され、距離Ｗ１で前記第１の面の下方にある分離ウェル領域と、
    前記基板の前記第１の面上の前記分離ウェル領域の上方に配置され、エッジを有するゲートスタックと、
    前記基板内に配置され、前記ゲートスタックが配置されたアクティブ領域を囲み、前記ゲートスタックのエッジと位置合わせされた頂角部を有し、前記ゲートスタックのエッジから前記ゲートスタックの下方に長さＬで延伸するドープ分離機構と、を具備することを特徴とするイメージセンサデバイス。
  8. 前記ドープ分離機構は、前記ゲートスタックのエッジ附近に凸面部分を有することを特徴とする請求項７に記載のイメージセンサデバイス。
  9. 前記長さＬは、０．１μｍより小さいことを特徴とする請求項７に記載のイメージセンサデバイス。
  10. 前記分離ウェル領域および前記ドープ分離機構は、同じ導電タイプを有することを特徴とする請求項７に記載のイメージセンサデバイス。
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