KR101543504B1 - 음으로 대전된 층을 갖는 배면측 조명 영상 센서 - Google Patents
음으로 대전된 층을 갖는 배면측 조명 영상 센서 Download PDFInfo
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Abstract
음으로-대전된 층을 갖는 반도체 영상 센서 디바이스는 p-타입 영역을 갖는 반도체 기판, 반도체 기판의 전면측 부근의 p-타입 영역의 복수의 광선 감지 영역들, 및 복수의 광선-감지 영역들 부근의 p-타입 영역에 접하는 음으로-대전된 층을 포함한다. 음으로-대전된 층은 얕은 트랜치 격리 특징의 라이너, 트랜지스터 게이트의 측벽 스페이서 또는 오프셋 스페이서, 살리사이드-차단층, 살리사이드-차단 층 하의 버퍼층, 배면측 표면 층, 또는 이들의 조합으로서 형성되는 산소-농후 실리콘 산화물, 하이-k 금속 산화물 또는 실리콘 질화물일 수 있다.
Description
관련 출원에 대한 상호-참조
본 출원은 2012년 4월 25일 출원된 미국 가출원 번호 제61/638,139호를 우선권으로 주장하며, 상기 가출원은 그 전체가 본원에 포함된다.
분야
본 개시는 반도체 물질 및 프로세스들에 관한 것으로 구체적으로는, CMOS 영상 센서들에 대한 물질들 및 프로세스들에 관한 것이다.
집적 회로(IC) 기술들은 꾸준히 개선되고 있다. 이러한 개선들은 빈번하게 더 낮은 제조 비용들, 더 높은 디바이스 집적 밀도, 더 빠른 속도 및 더 나은 성능을 달성하기 위해 디바이스 지오메트리들(device geometries)을 스케일 다운(scaling down)시키는 것을 수반한다. 지오메트리 크기를 감소시키는 것으로부터 실현되는 이점들과 함께, 개선들이 IC 디바이스에 대해 직접 이루어지고 있다. 하나의 타입의 IC 디바이스는 광을 검출하고 검출된 광의 세기(밝기)를 레코딩하기 위한 화소 어레이(또는 그리드)를 포함하는 영상 센서 디바이스이다. 화소 어레이는 전하를 누적함으로써 광에 응답하며, 예를 들어, 광이 더 많을수록 전하가 더 높다. 누적된 전하는 이어서 디지털 카메라와 같은 적합한 응용에서 이용하기 위한 컬러 및 밝기를 제공하는데 이용(예를 들어, 다른 회로에 의해)된다. 하나의 타입의 영상 센서 디바이스는 배면측 조명(backside illuminated; BSI) 영상 센서 디바이스이다. BSI 영상 센서 디바이스들은 (BSI 영상 센서 디바이스의 영상 센서 회로를 지원하는) 기판의 배면측 표면을 향해 프로젝팅되는 광의 볼륨을 감지하기 위해 이용된다. 화소 그리드는 기판의 전면측에 위치되고 기판은 기판의 배면측을 향해 프로젝팅된 광이 화소 그리드에 도달할 수 있도록 충분히 얇다. BSI 영상 센서 디바이스들은 전면측 조명(front-side illuminated; FSI) 영상 센서 디바이스들에 비해서 높은 필 팩터(fill factor) 및 감소된 유해한 간섭들을 제공한다. 디바이스 스케일링으로 인해, BSI 영상 센서 디바이스들의 영상 품질을 추가로 개선하기 위해 BSI 기술에 대한 개선들이 계속 이루어지고 있다.
기존의 BSI 영상 센서 디바이스들 및 BSI 영상 센서 디바이스들을 제조하는 방법들은 일반적으로 그들의 의도된 목적들에 적합하였더라도, 디바이스 스케일링 다운이 지속됨에 따라, 이들은 모든 면들에서 완전히 만족스러운 것은 아니다.
본 발명은 반도체 영상 센서 디바이스를 제공하며, 이 디바이스는 p-타입 도펀트를 포함하는 p-타입 영역을 갖는 반도체 기판; 상기 반도체 기판의 전면측 부근의 상기 p-타입 영역 내에 있는 복수의 광선 감지 영역들(radiation-sensing regions); 및 상기 복수의 광선-감지 영역들 부근의 상기 p-타입 영역에 인접하는 음으로-대전된 층(negatively-charged layer)을 포함하고, 상기 음으로-대전된 층은 1E10/cm2보다 큰 총 음전하를 갖는다.
또한, 본 발명은 전면 표면 및 배면 표면을 갖는 기판을 제공하는 단계; 상기 기판의 전면 표면에 광 감지 영역을 형성하는 단계; 상기 기판의 전면 표면 상에 음으로-대전된 층을 형성하는 단계; 및 상기 기판 상에 어닐링 프로세스(annealing process)를 수행하는 단계를 포함하고, 어닐링 이후, 상기 음으로-대전된 층은 1E10/cm2보다 큰 총 음전하를 갖는 것인 방법을 제공한다.
또한, 본 발명은 전면 표면 및 배면 표면을 갖는 기판을 제공하는 단계; 상기 기판의 전면 표면에 광 감지 영역을 형성하는 단계; 상기 배면 표면으로부터 상기 기판을 박판화하는 단계; 및 상기 박판화된 기판의 배면 표면 상에 음으로-대전된 층을 형성하는 단계를 포함하고, 상기 음으로-대전된 층은 1E10/cm2보다 큰 총 음전하를 갖는 것인 방법을 제공한다.
본 개시는 첨부 도면들과 함께 이해할 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 특징들은 제 축적대로 그려지지 않았으며, 단지 예시 목적들만을 위해 이용된다. 사실상, 다양한 특징들의 치수들은 설명의 명확성을 위해 임의의 증가 또는 감소될 수 있다.
도 1은 본 개시의 다양한 양상들에 따른 영상 센서 디바이스의 상면뷰.
도 2는 본 개시의 다양한 양상들에 따른 영상 센서 디바이스 센서 엘리먼트를 포함하는 집적 회로 디바이스의 개략적 측면 단면뷰.
도 3은 본 개시의 다양한 양상들에 따른 영상 센서 디바이스를 포함하는 집적 회로 디바이스를 제조하기 위한 방법의 흐름도.
도 4는 본 개시의 다양한 양상들에 따라 하나의 종류의 음으로-대전된 층 및 얕은 트랜치 격리(STI)들에서 라이너 산화물로서 통상적으로 이용되는 종래의 실리콘 산화물에 대한 총 전하의 그래프.
도 2는 본 개시의 다양한 양상들에 따른 영상 센서 디바이스 센서 엘리먼트를 포함하는 집적 회로 디바이스의 개략적 측면 단면뷰.
도 3은 본 개시의 다양한 양상들에 따른 영상 센서 디바이스를 포함하는 집적 회로 디바이스를 제조하기 위한 방법의 흐름도.
도 4는 본 개시의 다양한 양상들에 따라 하나의 종류의 음으로-대전된 층 및 얕은 트랜치 격리(STI)들에서 라이너 산화물로서 통상적으로 이용되는 종래의 실리콘 산화물에 대한 총 전하의 그래프.
다음의 본 개시는 본 발명의 상이한 특징들을 구현하기 위해 다수의 상이한 실시예들 또는 예들을 제공한다. 컴포넌트들 및 배열들의 특유의 예들은 본 개시를 단순화하기 위해 아래에서 기술된다. 물론 이들은 단지 예들이 뿐이며 제한하는 것으로서 의도되지 않는다. 예를 들어, 이어지는 설명에서 제 2 특징 상의 또는 그 위의 제 1 특징의 형성은 제 1 특징 및 제 2 특징이 직접 접촉하여 형성되는 실시예들을 포함할 수 있고 제 1 특징 및 제 2 특징이 직접 접촉하지 않을 수 있도록 제 1 특징과 제 2 특징 사이에 부가적인 특징들이 형성될 수 있는 실시예들을 또한 포함할 수 있다.
또한, "밑에", "아래", "더 낮은", "위에", "더 위에" 등과 같은 공간적으로 상대적인 용어들은 예시의 용이성을 위해 도면들에서 예시되는 바와 같이 다른 엘리먼트(들) 또는 특징(들)에 대한 하나의 엘리먼트 또는 특징들의 관계를 기술하기 위해 본 명세서에서 이용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 도시되는 배향 외의 동작 또는 이용 시에 디바이스의 상이한 배향들을 포괄하도록 의도된다. 예를 들어, 도면들에서의 디바이스가 뒤집어지는 경우, 다른 엘리먼트들 또는 특징들 "아래" 또는 "밑에" 있는 것으로서 기술되는 엘리먼트들은 이어서 다른 엘리먼트들 또는 특징들 "위"로 배향될 것이다. 따라서 예시적인 용어 "아래"는 위에 및 아래의 배향 둘 다를 포괄할 수 있다. 장치는 달리 배향(90도 회전되거나 또는 다른 배향들로)될 수 있고, 본 명세서에서 이용되는 공간적으로 상대적인 기술자들도 마찬가지고 알맞게 해석될 수 있다.
영상 센서 설계들은 양호한 구조적 통합성 및 제조성을 유지하면서 전류 누설을 최소화하도록 개선된다. 본 개시의 다양한 실시예들에 따라, 음으로-대전된 층은 영상 센서에서 광선 감지 영역들 주위에서 이용된다. 음으로-대전된 층은 노 어닐링 이전 및 이후를 포함해서 디바이스 형성 공정 동안 및 그 이후에 종래의 유전체 막들보다 뛰어난 전체 음전하를 갖는다. 음전하는 음으로-대전된 층의 계면에서 홀 누적(hole accumulation)을 증가시키고 광선-감지 영역들 주위의 기판의 p-타입 영역 및 음으로-대전된 층의 계면에 또는 그에 인접하게 고갈 영역(depletion region)을 생성한다. 고갈 영역은 영상 센서 디바이스 및/또는 백색 화소들(과도한 양의 누설 전류가 화소들로부터 비정상적으로 높은 신호를 야기하는 경우 발생함) 상의 입사 광의 부재 시에 영상 센서 디바이스에서 흐르는 전류인 암전류를 감소시킨다.
다수의 실시예들에서, 광선-감지 영역들은 포토검출기들이다. 음으로-대전된 층은 하나 이상의 유전체 막들 대신 포토검출기들 주위에 배치된다. 몇몇 실시예들에서, 음으로-대전된 층은 얕은 트랜치 격리(shallow trench isolation; STI) 특징의 라이너 산화물을 대체한다. 몇몇 실시예들에서, 음으로 대전된 층은 측벽 스페이서이다. 몇몇 실시예들에서, 음으로-대전된 층은 반도체 기판의 p-타입 영역과 살리사이드(salicide)-차단층 간의 버퍼층 또는 살리사이드-차단층이다. 몇몇 실시예들에서, 음으로-대전된 층은 포토검출기들 위에 배치된 하나 이상의 트랜지스터들 게이트들에 대한 게이트 오프셋 스페이서로서 이용된다. 음으로-대전된 층은 부가적으로 반도체 기판의 배면측 상의 배면측 표면 층일 수 있다.
음으로-대전된 층은 산소-농후(oxygen-rich) 실리콘 산화물, 하이(high)-k 금속 산화물 또는 질화물 물질이다. 하나 이상의 실시예들에 따라, 산소-농후 실리콘 산화물은 강하게 희석된 실란 플라즈마들에서의 유도성으로-결합된 플라즈마-강화 화학 기상 증착(inductively-coupled plasma-enhanced chemical vapor deposition; ICPECVD), 저온 플라스마 원조 라디컬 산화, 원격 생성된 또는 마이크로파 플라즈마들에 의해 형성된다. 음으로-대전된 층에서 열적으로 성장된 SiO2의 양의 전하에 대조적으로, 순(net) 산화물 전하는 음이며 층 두께의 함수이다. 다양한 실시예들에 따라, 음전하는 중성 산소 라디컬들(neutral oxygen radical), 산소 이온들 및 전자들을 포함하는 플라즈마 종들에 의한 실리콘 표면의 산화로 인해 생성된다. 순 전하(net charge)는 이에 따라 플라즈마 산화가 주요한 팩터인 프로세스 조건들 하에서 음이다. 이러한 프로세스 조건들은 낮은 증착 레이트 및 비교적 얇은 증착층들을 포함한다. 그 결과, 실리콘 표면의 플라즈마 산화는 잔여 산소를 갖는 SiO2 층들을 발생시킨다. 잔여 산소를 갖는 SiO2 층은 cm2 당 약 5E9 내지 약 1E13, 또는 약 1E10/cm2보다 크게 누적된다. 즉, 층에 대한 총 전하(Qtot)는 cm2당 약 -5E9 내지 약 -1E13이거나 또는 약 1E10/cm2보다 더 음이다.
하나 이상의 실시예들에 따라, 음으로-대전된 층은 하이-k 금속 산화물이다. 하이-k 금속 산화물은 알루미늄 산화물, 마그네슘 산화물, 칼슘 산화물, 하프늄 산화물, 지르코늄 산화물, 이트륨 산화물, 탄탈륨 산화물, 스트론튬 산화물, 티타늄 산화물, 란탄 산화물, 바륨 산화물 또는 기존의 반도체 증착 기술들을 이용하여 하이-k 막을 형성할 수 있는 다른 금속 산화물들일 수 있다. 하이-k 금속 산화물은 화학 기상 증착(chemical vapor deposition; CVD) 기법 또는 물리 기상 증착(physical vapor deposition; PVD) 기법을 이용하여 증착될 수 있다. CVD 프로세스는 ICPECVD를 포함하는 플라즈마 강화 화학 기상 증착(plasma enhanced chemical vapor deposition; PECVD), 저압 화학 기상 증착(low pressure chemical vapor deposition; LPCVD), 또는 플라즈마를 통한 또는 플라즈마 없는 원자층 증착(atomic layer deposition; ALD)일 수 있다. 이들 프로세스들은 다양한 유량들 및 전력 파라미터들을 포함하는 프로세스 파라미터들을 변화시킴으로써 음전하의 누적을 장려(favor)하도록 튜닝될 수 있고 음전하를 증가시키기 위해 막 증착 이후의 처리 단계를 수반할 수 있다. 결과적인 하이-k 금속 산화물 막은 음으로 대전된 격자간 산소 원자들(negatively charged interstitial oxygen atoms) 및/또는 현수/분해 금속 산화물 본드들(dangling/broke metal oxide bonds)을 갖는 산소-농후 조성물을 가질 수 있으며, 이들 둘 다는 누적된 음전하를 발생시킨다. 누적된 음전하는 cm2당 약 5E9 내지 약 1E14, 또는 약 1E10/cm2보다 클 수 있다. 즉, 층에 대한 총 전하(Qtot)는 cm2당 약 -5E9 내지 약 -1E14이거나 또는 약 1E10/cm2보다 더 음이다.
다른 실시예들에 따라, 음으로-대전된 층은 실리콘 질화물 또는 질화물 유전체이다. 질화물 물질은 질화물-농후 실리콘 질화물 또는 탄탈륨 질화물, 티타늄 질화물, 하프늄 질화물, 알루미늄 질화물, 마그네슘 질화물, 또는 기존의 반도체 증착 기술들을 이용하여 형성될 수 있는 다른 금속 질화물과 같은 다른 질소-농후 유전체 막이다. 질화물 물질은 CVD 기법 또는 PVD 기법을 이용하여 증착될 수 있다. CVD 프로세스는 ICPECVD, LPCVD, 또는 플라즈마를 통한 또는 플라즈마 없는 ALD일 수 있다. 몇몇 실시예들에서, 음으로-대전된 층은 플라즈마 질화 물질이다. 플라즈마 질화(plasma nitridation)는 플라즈마-함유 질소 이온들을 이용함으로써 비플라즈마 증착 기법이 이용되는 경우 처리 이후의 막 증착 동안 또는 그 이후에 발생할 수 있다. 플라즈마 질화는 누적된 음전하를 갖는 질소-농후 막을 생성한다. 몇몇 실시예들에서, 음전하는 암모니아를 통한 열적 또는 플라즈마 처리에 의해 증가될 수 있다. 누적된 음전하는 cm2 당 약 1E9 내지 약 1E13, 또는 약 5E9/cm2보다 크다. 즉, 층에 대한 총 전하(Qtot)는 cm2 당 약 -1E9 내지 약 -1E13이거나 또는 약 5E9/cm2보다 더 음이다.
본 발명의 다양한 음으로-대전된 층 실시예들에 따라 배면측 조명(back side illuminated; BSI) CMOS 영상 센서(CIS) 디바이스의 설명이 도 1 및 도 2와 함께 논의된다. 도 1은 본 개시의 다양한 양상들에 따른 영상 센서 디바이스(100)의 상면뷰이다. 도시된 실시예에서, 영상 센서 디바이스는 배면 조명된(BSI) 영상 센서 디바이스이다. 영상 센서 디바이스(100)는 화소들의 어레이(110)를 포함한다. 각각의 화소(110)는 컬럼(예를 들어, C1 내지 Cx) 및 로우(예를 들어, R1 내지 Ry)로 배열된다. 용어 "화소"는 특징들(예를 들어, 포토검출기 및 전자기 광선(electromagnetic radiation)을 전기 신호로 변환하기 위한 다양한 반도체 디바이스들을 포함할 수 있는 다양한 회로)을 포함하는 유닛 셀을 지칭한다. 화소들(110)은 포토다이오드들, 상보적-금속-산화물-반도체(complementary metal-oxide-semiconductor; CMOS) 영상 센서들, 대전된 커플링 디바이스(charged coupling device; CCD) 센서들, 능동 센서들, 수동 센서들, 다른 센서들, 또는 미래에 개발되는 영상 감지 디바이스들을 포함할 수 있다. 화소들(110)은 다양한 센서 타입들을 갖게 설계될 수 있다. 예를 들어, 화소들(110)의 일 그룹은 CMOS 영상 센서들일 수 있고, 화소들(110)의 다른 그룹은 수동 센서들일 수 있다. 또한, 화소들(110)은 컬러 영상 센서들 및/또는 단색 영상 센서들을 포함할 수 있다. 일 예에서, 각각의 화소(110)는 상보적 금속-산화물-반도체(CMOS) 영상 센서와 같은 능동 화소 센서이다. 도시된 실시예에서, 각각의 화소(110)는 광(광선)의 세기 또는 밝기를 레코딩하기 위해 포토게이트-타입 포토검출기와 같은 포토검출기를 포함할 수 있다. 각각의 화소(110)는 전달 트랜지스터, 리셋 트랜지스터, 소스-팔로워 트랜지스터, 선택 트랜지스터, 다른 적합한 트랜지스터 또는 이들의 조합들을 포함하는 다양한 트랜지스터들과 같은 다양한 반도체 디바이스들을 또한 포함할 수 있다. 부가적인 회로, 입력 및/또는 출력은 화소들(110)에 대한 동작 환경을 제공하기 위해 그리고 화소들(110)과의 외부 통신들을 지원하기 위해 화소 어레이에 결합될 수 있다. 예를 들어, 화소 어레이는 판독 회로 및/또는 제어 회로에 결합될 수 있다. 단순함을 위해, 단일의 화소를 포함하는 영상 센서 디바이스들이 본 개시에서 기술되지만, 통상적으로 이러한 화소들의 어레이가 도 1에서 예시되는 영상 센서 디바이스(100)를 형성한다.
도 2는 본 개시의 다양한 양상들에 따른 집적 회로 디바이스(200)의 개략적 측면 단면뷰이다. 도시된 실시예에서, 집적 회로 디바이스(200)는 배면측 조명(BSI) 영상 센서 디바이스를 포함한다. 집적 회로 디바이스(200)는 집적 회로(IC) 칩, 시스템 온 칩(system on chip; SoC), 또는 레지스터들, 커패시턴스들, 인덕터들, 다이오드들, 금속-산화물-반도체 전계 트랜지스터(metal-oxide-semiconductor field effect transistor; MOSFET), 상보적 MOS(CMOS) 트랜지스터들, 바이폴라 접합 트랜지스터들(bipolar junction transistor; BJT), 측방향 확산 MOS(laterally diffused MOS; LDMOS) 트랜지스터, 고전력 MOS 트랜지스터들, 핀-유형 전계 효과 트랜지스터(fin-like field effect transistor; FinFET), 다른 적합한 컴포넌트들 또는 이들의 조합과 같은 다양한 수동 및 능동 마이크로전자 컴포넌트들을 포함하는 이들의 임의의 조합일 수 있다. 도 2는 본 개시의 진보성 있는 개념들을 더 잘 이해하도록 명확성을 위해 단순화된다. 부가적인 특징들이 집적 회로 디바이스(200)에 부가될 수 있으며, 아래에 기술되는 특징들 중 일부는 집적 회로 디바이스(200)의 다른 실시예들에서 대체되거나 제거될 수 있다.
도 2에서 집적 회로 디바이스(200)는 전면 표면(204) 및 배면 표면(206)을 갖는 기판(202)을 포함한다. 도시된 실시예에서, 기판(202)은 실리콘을 포함하는 반도체 기판이다. 대안적으로 또는 부가적으로 기판(202)은 게르마늄 및/또는 다이아몬드와 같은 다른 원소 반도체; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합들을 포함한다. 하나 이상의 실시예들에 따라, 기판(202)은 절연체 상의 반도체(semiconductor on insulator; SOI)이다. 기판(202)은 도핑된 epi 층, 그라디언트(gradient) 반도체 층, 및/또는 실리콘 게르마늄 층 상의 실리콘 층과 같이 다른 타입의 다른 반도체 층 위에 있는 반도체 층을 포함한다. 도시된 실시예에서, 기판(202)은 p-타입 기판이다. 기판(202)이 도핑되는 p-타입 도펀트들은 붕소, 갈륨, 인듐, 다른 적합한 p-타입 도펀트들 또는 이들의 조합들을 포함한다. 도시된 집적 회로 디바이스(200)가 p-타입 도핑 기판을 포함하기 때문에, 아래에서 기술되는 도핑 구성들은 p-타입 도핑된 기판과 일치한다. 하나 이상의 실시예들에서, 기판(202)은 n-타입 도핑된 기판이고, 이 경우, 아래에서 기술되는 도핑 구성들은 n-타입 도핑된 기판과 일치한다(예를 들어, 도핑 구성들은 반대의 도전성을 가짐). n-타입 도핑된 기판은 인, 비소, 다른 적합한 n-타입 도펀트들, 또는 이들의 조합들을 포함하는 n타입 도펀트들을 포함한다. 하나 이상의 실시예들에 따라, 기판(202)은 기판 도핑 타입과 무관하게 다양한 p-타입 도핑된 영역 및/또는 n-타입 도핑된 영역들을 포함한다. 도핑은 다양한 단계들 및 기법들에서 이온 주입 또는 확산과 같은 프로세스를 이용하여 구현될 수 있다.
기판(202)은 기판(202) 내에 또는 그 상에 형성된 다양한 영역들 및/또는 디바이스들을 분리(또는 격리)하기 위해 실리콘의 로컬 산화물(oxidation of silicon; LOCOS) 및/또는 얕은 트랜치 격리(shallow trench isolation; STI)와 같은 격리 특징들(240)을 포함한다. 예를 들어, 격리 특징들(240)은 가까운 센서 엘리먼트들로부터 센서 엘리먼트(210)를 격리한다. 도시된 실시예에서, 격리 특징들(240)은 STI들이다. 격리 특징들(240)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 다른 절연 물질 또는 이들의 조합들과 같은 절연 물질 주위에 음으로-대전된 층 라이너(208)를 포함한다. 격리 특징들(240)은 먼저 얇은 음으로-대전된 라이너(208)를 증착 또는 형성하고 이어서 임의의 적합한 프로세스들에 의한 절연 물질의 증착이 이어진다. 일 예로서, STI를 형성하는 것은 포토리소그라피 프로세스, 기판에 트랜치를 에칭하는 것(이를 테면, 건식 에칭, 습식 에칭 또는 이들의 조합들을 이용함으로써), 트랜치에 얇은 음으로-대전된 층(208)을 형성하는 것, 하나 이상의 유전체 물질들로 트랜치를 충진하는 것(예를 들어, 화학 기상 증착 프로세스를 이용함으로써)을 포함한다. 몇몇 예들에서, 충진된 트랜치는 절연성 물질과 음으로-대전된 라이너(208) 간의 열적 산화물층(도시되지 않음)과 같은 부가적인 층들을 가질 수 있다. STI 형성은 부가적으로 에칭(etch back) 및 평탄화하기 위해 화학 기계적 폴리싱(chemical mechanical polishing; CMP) 프로세싱을 이용하는 것을 포함한다.
위에서 언급된 바와 같이, 집적 회로 디바이스(200)는 센서 엘리먼트(또는 센서 화소)(210)를 포함한다. 센서 엘리먼트(210)는 기판(202)의 배면 표면(206)을 향해 지향되는 입사 광선(광)(212)과 같은 광선의 세기(밝기)를 검출한다. 입사 광선은 가시광이다. 대안적으로 광선(212)은 적외선(IR), 자외선(UV), x-레이, 마이크로파, 다른 적합한 광선 타입 또는 이들의 조합들이다. 센서 엘리먼트(210)는 적색, 녹색 또는 청색 광 파장과 같이 특유의 광 파장에 대응하도록 구성된다. 즉, 센서 엘리먼트(210)는 특정한 광 파장의 세기(밝기)를 검출하도록 구성된다. 도시된 실시예에서, 센서 엘리먼트(210)는 도 1에서 예시된 화소 어레이와 같은 화소 어레이에 포함된 화소이다. 도시된 실시예에서, 센서 엘리먼트(210)는 광-감지 영역(또는 포토-감지 영역)(214) 및 피닝된 층(pinned layer)(216)을 포함하는 포토다이오드와 같은 포토검출기이다. 광-감지 영역(또는 포토-감지 영역)(214)은 특히 기판(202)의 전면 표면(204)을 따라, 기판(202)에 형성되는 n-타입 및/또는 p-타입 도펀트들을 갖는 도핑된 영역이다. 도시된 실시예에서, 광 감지 영역(214)은 n-타입 도핑된 영역이다. 광-감지 영역(214)은 확산 및/또는 이온 주입과 같은 방법에 의해 형성된다. 피닝된 층(216)은 기판(202)의 전면 표면(204)에 배치되는 도핑된 층이다. 예를 들어, 도시된 실시예에서, 피닝된 층(216)은 p-타입 주입된 층이다.
센서 엘리먼트(210)는 전달 게이트(220)와 연관되는 전달 트랜지스터, 리셋 게이트(222)와 연관되는 리셋 트랜지스터, 소스-팔로워 트랜지스터(예시되지 않음), 선택 트랜지스터(예시되지 않음), 다른 적합한 트랜지스터들, 또는 이들의 조합과 같은 다양한 트랜지스터들을 추가로 포함한다. 광-감지 영역(214) 및 다양한 트랜지스터들(집합적으로 화소 회로로서 지칭될 수 있음)은 센서 엘리먼트(210)가 특정한 광 파장의 세기를 검출하도록 허용한다. 부가적인 회로, 입력, 및/또는 출력들은 센서 엘리먼트(210)에 대한 동작 환경을 제공하고 및/또는 센서 엘리먼트(210)와의 통신을 지원하도록 센서 엘리먼트(210)에 제공될 수 있다.
전달 게이트(220) 및 리셋 게이트(222)를 포함하는 화소 회로의 다양한 트랜지스터 게이트들은 기판(202)의 전면 표면(204) 위에 배치된다. 전달 게이트(220)는 기판(202)의 소스/드레인 영역(224)과 광 감지 영역(214) 사이에 개재되어서(interpose), 소스/드레인 영역(224)과 광-감지 영역(214) 사이에 채널이 정의된다. 리셋 게이트(222)는 기판(202)의 소스/드레인 영역들(224) 사이에 개재되어서 채널이 2개의 소스/드레인 영역들(224) 사이에 정의된다. 도시된 실시예에서, 소스/드레인 영역들(224)은 N+ 소스/드레인 확산 영역들이다. 소스/드레인 영역들(224)은 플로팅 확산 영역들로서 지칭될 수 있다. 전달 게이트(220) 및 리셋 게이트(222)는 게이트 유전체 층 및 게이트 전극을 갖는 게이트 스택을 포함한다. 게이트 유전체 층은 실리콘 산화물, 하이-k 유전체 물질, 다른 유전체 물질 또는 이들의 조합들과 같은 유전체 물질을 포함한다. 하이-k 유전체 물질의 예들은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 다른 하이-k 유전체 물질 또는 이들의 조합들을 포함한다. 게이트 전극은 폴리실리콘 및/또는 Al, Cu, Ti, Ta, W, Mo, TaN, NiSi, CoSi, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 다른 전도성 물질 또는 이들의 조합들을 포함하는 금속을 포함한다. 전달 게이트(220) 및 리셋 게이트(222)는 게이트 스택들의 측벽들 상에 배치된 스페이서 구조들을 포함한다. 스페이서 구조들은 게이트 오프셋 스페이서 및/또는 게이트 측벽 스페이서(엘리먼트(244)로서 함께 도시됨) 및 측벽 스페이서(246)를 포함한다. 게이트 오프셋 스페이서는 게이트에 최근접층이며, 이용되는 경우 게이트 측벽 스페이서가 이어진다. 하나 이상의 실시예들에 따라, 스페이서 구조(244)(즉, 게이트 오프셋 스페이서 및 게이트 측벽 스페이서)는 음으로-대전된 층이다. 스페이서 구조(244)는 상이한 산화물들일 수 있다. 측벽 스페이서(246)는 실리콘 질화물, 실리콘 산질화물, 다른 적합한 물질, 또는 다중-층 구조로 된 이들의 조합들일 수 있다. 전달 게이트(220) 및 리셋 게이트(222)는 증착, 리소그라피 패터닝 및 에칭 프로세스들을 포함하는 적합한 프로세스에 의해 형성된다.
하나 이상의 실시예들에 따라, 살리사이드-차단층은 살리사이드들이 디바이스의 다른 부분에 형성될 때 반도체 프로세싱 동안 살리사이드들이 형성하는 것을 차단하기 위해 포토다이오드 및 화소 회로의 트랜지스터들의 부분들 위에 있다. 몇몇 실시예들에서, 금속 실리사이드들은 양자 효율의 감소가 발생할 수 있기 때문에 포토 다이오드 주위에서 바람직하지 않다. 따라서, 절연 물질의 살리사이드-차단층(248)은 트랜지스터들의 부분들(예를 들어, 전달 트랜지스터는 전달 게이트(222)를 갖고 리셋 트랜지스터는 리셋 게이트(222)를 가짐) 및 포토다이오드들 위에 형성되어 전이 금속(transition metal)이 금속 실리사이드 형성 프로세스 동안 노출된 실리콘에 접촉하는 것을 방지한다. 금속이 절연 물질과 반응하지 않기 때문에, 살리사이드 형성이 차단된다. 금속은 이어서 에칭 프로세스에서 제거된다. 살리사이드-차단층(248)은 음으로-대전된 층이거나, 살리사이드-차단 층(248) 아래의 버퍼층으로서 음으로-대전된 층을 포함한다. 몇몇 실시예들에서, 살리사이드-차단층(248)은 게이트들(222 및 220)과 같은 트랜지스터 게이트들 위에서가 아닌 포토다이오드 주위에서만 이용된다. 몇몇 실시예들에서, 살리사이드-차단 층(248)은 리셋 게이트(222) 위에서가 아니라, 전달 게이트(220)와 같은 포토다이오드 부근의 트랜지스터 게이트들 위에서 이용된다.
집적 회로 디바이스(200)는 센서 엘리먼트(210) 위 를 포함하여 기판(202)의 전면 표면(204) 위에 배치되는 다중층 상호연결부(multilayer interconnect; MLI))(230)를 추가로 포함한다. MLI(230)는 센서 엘리먼트(210)와 같은 BSI 영상 센서 디바이스의 다양한 컴포넌트들에 결합되어서, BSI 영상 센서 디바이스의 다양한 컴포넌트들은 조명된 광(영상화 광선(imaging radiation))에 적절히 응답하도록 동작 가능하게 된다. MLI(230)는 접촉들(232) 및/또는 비아들(234)과 같은 수직 상호연결부들 및/또는 라인(236)과 같은 수평 상호연결부들일 수 있는 다양한 전도성 특징들을 포함한다. 다양한 전도성 특징들(232, 234 및 236)은 금속과 같은 전도성 물질들을 포함한다. 일 예에서, 알루미늄, 알루미늄/실리콘/구리 합금, 티타늄, 티타늄 질화물, 텅스텐, 폴리실리콘, 금속 실리사이드, 또는 이들의 조합들을 포함하는 금속들이 이용될 수 있고, 다양한 전도성 특징들(232, 234 및 236)은 알루미늄 상호연결부들로서 지칭될 수 있다. 알루미늄 상호연결부들은 물리 기상 증착(PVD), 화학 기상 증착(CVD), 또는 이들의 조합들을 포함하는 프로세스에 의해 형성될 수 있다. 다양한 전도성 특징들(232, 234 및 236)을 형성하기 위한 다른 제조 기법들은 수직 및 수평 연결들을 형성하도록 전도성 물질들을 패터닝하기 위해 포토리소그라피 프로세싱 및 에칭을 포함할 수 있다. 또 다른 제조 프로세스들은 금속 실리사이드들을 형성하기 위한 열적 어닐링(thermal annealing)과 같이, MLI(230)를 형성하도록 구현될 수 있다. 다중층 상호연결부들에서 이용되는 금속 실리사이드는 니켈, 실리사이드, 코발트 실리사이드, 텅스텐 실리사이드, 탄탈륨 실리사이드, 티타늄 실리사이드, 백금 실리사이드, 에르븀 실리사이드, 팔라듐 실리사이드 또는 이들의 조합을 포함할 수 있다. 대안적으로, 다양한 전도성 특징들(232, 234 및 236)은 구리, 구리 합금, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 텅스텐, 폴리실리콘, 금속 실리사이드, 또는 이들의 조합들을 포함하는 구리 다중층 상호연결들일 수 있다. 구리 상호연결들은 PVD, CVD, 또는 이들의 조합들을 포함하는 프로세스에 의해 형성될 수 있다. MLI(230)는 도시된 전도성 특징들(232, 234, 236)의 수, 물질, 크기 및/또는 치수에 의해 제한되지 않으며, 이에 따라 MLI(230)는 집적 회로 디바이스(200)의 설계 요건들에 의존하여 전도성 특징들의 임의의 수, 물질, 크기 및/또는 치수를 포함할 수 있다.
MLI(230)의 다양한 전도성 특징들(232, 234 및 236)은 층간(또는 레벨간) 유전체(ILD) 층(242)에 배치된다. ILD 층(242)은 실리콘 이산화물, 실리콘 질화물, 실리콘 산질화물, TEOS 산화물, PSG(phosphosilicate glass), BPSG(borophosphosilicate glass), FSG(fluorinated silica glas), 탄소 도핑된 실리콘 산화물, 블랙 다이아몬드®(캘리포니아, 산타클라라 소재의 Applied Materials), 에어로젤(Aerogel), 비정질 플루오르화된 탄소(amorphous fluorinated carbon), 파릴렌(Parylene), BCB(bisbenzocyclobutenes), SiLK(미시간, 미드랜드 소재의 Dow Chemical), 폴리이미드, 다른 적합한 물질 또는 이들의 조합들을 포함할 수 있다. ILD 층(242)은 다중층 구조를 가질 수 있다. ILD 층(242)은 스핀-온 코팅, CVD, 스퍼터링, 또는 다른 적합한 프로세스를 포함하는 기법에 의해 형성될 수 있다. 일 예에서, MLI(230) 및 ILD(242)는 이중 다마신 프로세스(dual damascene process) 또는 단일 다마신 프로세스와 같은 다마신 프로세스를 포함하는 통합된 프로세스에서 형성될 수 있다.
캐리어 웨이퍼(250)는 기판(202)의 전면 표면(204) 위에 배치된다. 도시된 실시예에서, 캐리어 웨이퍼(250)는 MLI(230)에 본딩된다. 캐리어 웨이퍼(250)는 실리콘을 포함한다. 대안적으로, 캐리어 웨이퍼(250)는 유리와 같은 다른 적합한 물질을 포함한다. 캐리어 웨이퍼(250)는 기판(202)의 전면 표면(204) 상에 형성된 다양한 특징들(센서 엘리먼트(210)와 같은)에 대한 보호를 제공할 수 있고, 기판(202)의 배면 표면(206)을 프로세싱하기 위해 기계적 세기 및 지지부를 또한 제공할 수 있다.
배면측 처리층(260)은 기판(202)의 배면 표면(206)에 배치된다. 하나 이상의 실시예들에 따라, 배면측 처리층(260)은 음으로-대전된 층이고 주입 프로세스, 확산 프로세스, 어닐링 프로세스, 다른 프로세스, 또는 이들의 조합들에 의해 형성된 도핑된 층을 또한 포함할 수 있다. 도핑된 층은 붕소와 같은 p-타입 도펀트들을 포함하고 p+ 도핑된 층일 수 있다. 도핑된 층은 갈륨, 인듐, 다른 p-타입 도펀트들, 또는 이들의 조합들과 같은 다른 p-타입 도펀트들을 포함할 수 있다.
집적 회로 디바이스(200)는 추가로 기판(202)의 배면 표면(206) 위에 배치되는 특징들을 포함한다. 예를 들어, 반사-방지층(270), 컬러 필터(290) 및 렌즈(295)는 기판(202)의 배면 표면(206) 위에 배치된다. 도시된 실시예에서, 반사-방지층(270)은 기판(202)의 배면 표면(206)과 컬러 필터(290) 사이에 배치된다. 반사 방지층(270)은 실리콘 질화물, 실리콘 산질화물 또는 하이-k 금속 산화물들과 같은 유전체 물질을 포함한다.
컬러 필터(290)는 기판(202)의 배면 표면(206) 위에, 특히 반사-방지층(270) 위에 배치되고, 센서 엘리먼트(210)의 광-감지 영역(214)과 정렬된다. 컬러 필터(290)는 미리 결정된 파장의 광을 통과시키도록(filter through) 구성된다. 예를 들어, 컬러 필터(290)는 적색 파장, 녹색 파장 또는 청색 파장의 가시광을 센서 엘리먼트(210)로 통과시킨다. 컬러 필터(290)는 임의의 적합한 물질을 포함한다. 일 예에서, 컬러 필터(290)는 특유의 주파수 대역(예를 들어, 원하는 파장의 광)을 필터링(filtering out)하기 위해 염료-기반(dye-based)(또는 안료-기반) 폴리머를 포함한다. 대안적으로, 컬러 필터(290)는 합성수지 또는 컬러 안료들을 갖는 다른 유기체-기반 물질들을 포함한다.
렌즈(295)는 기판(202)의 배면 표면(206) 위에, 특히 컬러 필터(290) 위에 배치되고 센서 엘리먼트(210)의 광-감지 영역(214)과 또한 정렬된다. 렌즈(295)는 센서 엘리먼트(210) 및 컬러 필터(290)와의 다양한 위치 배열들로 이루어질 수 있어서, 렌즈(295)는 센서 엘리먼트(210)의 광-감지 영역(214) 상에 입사 광선(212)을 포커싱한다. 렌즈(295)는 적합한 물질을 포함하고 렌즈와 센서 엘리먼트(210) 간의 거리 및/또는 렌즈에 대해 이용되는 물질의 굴절률에 의존하여 다양한 형상들 및 크기들을 가질 수 있다. 대안적으로, 컬러 필터(290) 및 렌즈(295)의 위치는 렌즈(295)가 반사-방지 층(270)과 컬러 필터(290) 사이에 배치되도록 역전될 수 있다. 본 개시는 또한 렌즈 층들 사이에 배치되는 컬러 필터층을 갖는 집적 회로 디바이스(200)를 또한 기도한다.
동작에서, 집적 회로 디바이스(200)는 기판(202)의 배면 표면(206)을 향해 이동하는 광선(212)을 수신하도록 설계된다. 렌즈(295)는 입사 광선(212)을 컬러 필터(290)에 지향시킨다. 광은 이어서 반사-방지층(270)을 통해 컬러 필터(290)로부터 기판(202) 및 대응하는 센서 엘리먼트(210)에, 특히 광-감지 영역(214)에 전달된다. 컬러 필터(290) 및 센서 엘리먼트(210)를 통과하는 광은, 이 광이 기판(202)의 전면 표면(204) 위에 놓이는 다양한 디바이스 특징들(예를 들어, 게이트들 전극들) 및/또는 금속 특징들(예를 들어, MLI(230)의 전도성 특징들(232, 234 및 236))에 의해 차폐되지 않기 때문에 최대화될 수 있다. 원하는 파장의 광(예를 들어, 적색, 녹색 및 청색 광)이 센서 엘리먼트(210)의 광-감지 영역(214)으로 전달되도록 허용된다. 광에 노출되면, 센서 엘리먼트(210)의 광-감지 영역(214)은 전달 게이트(220)와 연관되는 전달 트랜지스터가 "오프" 상태에 있는 한 전자들을 생성 및 누적(수집)한다. 전달 게이트가 "온" 상태에 있을 때, 누적된 전자들(전하)은 소스/드레인 영역(플로팅 확산 영역)(224)에 전달될 수 있다. 소스-팔로워 트랜지스터(예시되지 않음)는 전하를 전압 신호들로 변환할 수 있다. 하나 이상의 실시예들에 따라, 전하 전달 이전에, 소스/드레인 영역들(224)은 리셋 게이트(222)와 연관되는 리셋 트랜지스터를 턴 온시킴으로써 미리 결정된 전압으로 세팅된다. 일 예에서, 피닝된 층(216) 및 도핑된 층(260)은 기판(202)의 전위와 같은 동일 전위를 가져서, 광-감지 영역(214)은 피닝 전압(VPIN)에서 완전히 고갈되고, 광-감지 영역(214)이 완전히 고갈될 때 센서 엘리먼트(210)의 전위는 상수값(VPIN)으로 피닝된다.
도 3은 본 개시의 다양한 양상들에 따라 영상 센서 디바이스를 포함하는 집적 회로 디바이스를 제조하기 위한 방법의 흐름도이다. 도 3에서, 방법(300)은 기판이 전면 표면 및 배면 표면, 또는 제 1 표면 및 제 2 표면이 제공되는 블록(301)에서 시작한다. 기판은 실리콘을 포함하는 반도체 기판이고, 도핑된 epi 층, 그라디언트 반도체 층 및/또는 실리콘 게르마늄 층 상의 실리콘 층과 같이 상이한 타입의 다른 반도체 층 위에 놓이는 반도체 층을 포함할 수 있다. 몇몇 실시예들에서, 기판은 붕소, 갈륨, 인듐, 다른 적합한 p-타입 도펀트들 또는 이들의 조합으로 도핑된 p-타입 기판이다.
블록(303)에서, 광-감지 영역은 기판의 전면 표면들에 형성된다. 광-감지 영역은 포토다이오드와 같은 포토검출기를 포함한다. 광-감지 영역(또는 포토-감지 영역)은 기판에 형성된 n-타입 및/또는 p-타입 영역들을 갖는 도핑 영역이다. 광-감지 영역은 확산 및/또는 이온 주입과 같은 방법에 의해 형성된다.
블록(305)에서, 하나 이상의 음으로-대전된 층들이 기판의 전면 표면 상에 형성된다. 음으로-대전된 층이 있는 장소에 의존하여 이 층은 광-감지 영역 이전에 또는 그 이후에 형성된다. 몇몇 실시예들에서, 음으로-대전된 층은 포토다이오드 주입 이전에 형성되는 얕은 트랜치 격리(STI) 라이너이다. 트랜치들은 기판에서 에칭되고 음으로-대전된 라이너는 트랜치의 하부 측들을 커버하도록 트랜치들에 증착된다. STI는 이어서 실리콘 산화물로 충진된다. 기판은 광 감지 영역들을 생성하기 위해 주입 또는 확산 동작 이전에 화학 기계적 폴리싱(CMP) 프로세스를 이용하여 평탄화된다.
하나 이상의 음으로-대전된 층들은 광 감지 영역 이후에 형성될 수 있다. 하나 이상의 트랜지스터 게이트들은 우선 게이트 유전체를 증착하고 이어서 폴리실리콘을 성장시키거나 게이트 스택을 증착함으로써 광-감지 영역 주위에 형성될 수 있다. 게이트들은 원치않는 부분들을 에칭 또는 제거함으로써 형성된다. 몇몇 실시예들에서, 음으로-대전된 층의 박막은 게이트 주변 상의 측벽 스페이서 또는 오프셋으로서 게이트들 위에 증착될 수 있다. 오프셋 스페이서는 게이트 벽들로부터 떨어진 오프셋 스페이서 두께와 동일한 거리를 두고 트랜지스터 형성을 위한 후속 이온 주입 및/또는 포토다이오드 주입을 정렬시킨다. 음으로-대전된 층의 다른 막이 이 음으로-대전된 층 위에 증착되고 에칭되는 게이트 스페이서를 라이닝하도록 오프셋 스페이서 옆에 증착될 수 있다. 이어서 게이트 스페이서에 대해 주입되는 영역을 정렬시키는 다른 이온 주입이 일어난다.
몇몇 실시예들에서, 하나 이상의 음으로-대전된 층들은 살리사이드-차단 층 아래의 버퍼층을 포함한다. 위에서 언급된 바와 같이, 살리사이드-차단층은 포토다이오드 주위에서 또는 그 위에서 금속 실리사이드화(metal silicidation)를 방지하는데 이용된다. 몇몇 실시예들에서, 음으로-대전된 층은 살리사이드-차단층이다. 음으로-대전된 층이 버퍼층인 다른 실시예들에서, 살리사이드-차단층이 증착된다.
블록(307)에서, 다양한 주입된 도펀트들을 활성화하기 위해 기판 상에서 어닐링이 수행된다. 어닐링 프로세스는 불활성 분위기에서 약 섭씨 800도보다 높은 온도로 기판을 가열한다. 몇몇 실시예들에서, 어닐링은 몇분 동안 일어난다. 특정한 실시예들에서, 어닐링은 30분을 초과하는 동안 또는 1시간을 초과하는 동안 일어난다. 일 실시예에서, 어닐링은 섭씨 1100도씨에서 2시간 동안 일어난다. 어닐링은 하나 이상의 음으로-대전된 층들에서 누적된 음전하를 감소시킬 수 있다. 다양한 실시예들에 따라 누적된 음전하는 어닐링 동작 이후에 유지된다. 어닐링 이후의 총 음전하는 약 1E10/cm2보다 크거나 약 4E11/cm2보다 크거나, 또는 약 5E11/cm2이다.
도 4는 하나의 종류의 음으로-대전된 층 및 STI들에서 라이너 산화물로서 통상적으로 이용되는 종래의 실리콘 산화물에 대한 총 전하의 그래프이다. 3개의 막들이 비교되었고 섭씨 1100도에서 2시간 동안 노 어닐링되었다. 샘플 1 및 2는 산소 라디컬 산화와 더불어 저온 플라즈마를 이용하여 증착된 산소-농후 실리콘 산화물 막이다. 증착되면, 샘플들은 -150E10/cm2(양자의 데이터 지점들(401 및 402)을 참조)보다 큰 총 전하를 갖는다. 샘플 1은 데이터 지점(401)에서 약 -200E10/cm2보다 큰 전하를 갖는다. 노 어닐링 이후에, 총 전하는 점선 화살표에 의해 도시되는 바와 같이 약 -50E10/cm2(데이터 지점들(411 및 412))로 보다 양으로 된다. 노 어닐링은 현수(dangling) 또는 분해된 본드들, 또는 장내 산소(intestinal oxygen)의 촉진된 이탈(promoted escaping)을 복구할 수 있으며, 이들 둘 다는 음으로-대전된 층이 음전하를 손실하게 할 것이다. 샘플 3은 STI 특징들에 대한 라이너로서 통상적으로 이용되는 실리콘 산화물 막이다. 증착되면, 샘플은 데이터 지점(403)에서 50E10/cm2보다 큰 총 양전하를 갖는다. 어닐링 이후, 샘플 3은, 음으로-대전된 층에 비견될 만큼 많이는 아니지만, 데이터 지점(413)에서 약간 음으로 된다.
음전하 보유는 도펀트 활성화 어닐링이 디바이스 형성을 위해 필수적이기 때문에 기판의 전면측 상에서 이용되는 음으로-대전된 층들에 대해 중요하다. 도 4의 샘플 1 및 2에 의해 제안된 바와 같이, 음으로-대전된 층의 보다 큰 음전하는 어닐링 프로세스가 음으로-대전된 층 증착 이전에 수행될 수 있는 경우 유지될 수 있다. 따라서, 몇몇 실시예들에서, 음으로-대전된 층을 포함하는 살리사이드-차단층은 어닐링 이후에 증착될 수 있다.
도 3을 다시 참조하면, 블록(309)에서, 기판은 영상 센서 디바이스 형성 이후에 배면 표면으로부터 박판화된다. 영상 센서 디바이스는 상호연결부 구조들 및 패시베이션(passivation)을 형성하는 것을 포함해서 라인 프로세스들의 배면 단부를 형성한 이후 완료된다. 캐리어 웨이퍼는 기판의 전면 표면에 부착되고 이어서 배면 단부가 박판화된다. 다중-단계 프로세스, 예를 들어, 그린딩(grinding), 폴리싱 및 에칭(건식 에칭, 습식 에칭 또는 이들의 조합)을 포함하는 다중-단계 프로세스가 이용될 수 있다.
블록(311)에서, 음으로-대전된 층은 p-타입 도핑된 층 대신에 또는 그에 부가하여 박판화된 기판의 표면 상에 형성될 수 있다. 배면 표면 상의 음으로-대전된 층은 양 10 내지 약 100 옹스트롬 사이이며 반사방지 층과 포토다이오드들(예를 들어, 감지 엘리먼트) 사이에 위치될 수 있다.
본 개시는 방법들 및 디바이스의 다수의 상이한 실시예들을 제공한다. 예를 들어, 반도체 영상 센서 디바이스는 p-타입 도펀트를 포함하는 p-타입 영역을 갖는 반도체 기판, 반도체 기판의 전면측 부근의 p-타입 영역의 다수의 광선 감지 영역들, 및 복수의 광선-감지 영역들 부근의 p-타입 영역에 접하는 음으로-대전된 층을 포함한다. 다른 예에서, 영상 센서 디바이스를 형성하는 방법은 전면 표면 및 배면 표면을 갖는 기판을 제공하는 것, 기판의 전면 표면에 광 감지 영역을 형성하는 것, 기판의 전면 표면 상에 음으로-대전된 층을 형성하는 것 및 기판 상에서 어닐링 프로세스를 수행하는 것을 포함한다. 몇몇 실시예들에서, 방법은 또한 배면 표면으로부터 기판을 박판화 하는 것 및 얇아진 기판의 배면 표면 위에 음으로-대전된 층을 증착하는 것을 포함한다. 음으로-대전된 층은 약 1E10/cm2보다 큰 총 음전하를 갖는다.
위에서는 당업자들이 본 개시의 양상들을 더 잘 이해할 수 있도록 몇 개의 실시예들의 특징들을 약술하였다. 당업자들은 이들이 여기서 소개된 실시예들과 동일한 이점들을 달성하고 및/또는 동일한 목적들을 수행하기 위한 다른 프로세스들 및 구조들을 설계 또는 수정하기 위한 토대로서 본 개시를 쉽게 이용할 수 있다는 것을 인지해야 한다. 당업자들은 또한 이러한 등가의 구성물들이 본 개시의 사상 및 범위로부터 벗어나지 않고 이들이 본 개시의 사상 또는 범위로부터 벗어남 없이 여기서 다양한 변경들, 교체들 및 변형들이 행해질 수 있다는 것을 인식해야 한다.
Claims (10)
- 반도체 영상 센서 디바이스에 있어서,
p-타입 도펀트를 포함하는 p-타입 영역을 갖는 반도체 기판;
상기 반도체 기판의 전면측 부근의 상기 p-타입 영역 내에 있는 복수의 광선 감지 영역들(radiation-sensing regions); 및
상기 복수의 광선-감지 영역들 부근의 상기 p-타입 영역에 인접하는 음으로-대전된 층(negatively-charged layer)을 포함하고,
상기 음으로-대전된 층은 1E10/cm2보다 큰 총 음전하를 갖고,
상기 음으로-대전된 층은, 광선-감지 영역들 사이에 배치된 얕은 트랜치 격리 특징부(shallow trench isolation feature) 내의 라이너(liner), 상기 반도체 기판의 p-타입 영역 위의 트랜지스터 게이트의 측벽 스페이서, 상기 반도체 기판의 p-타입 영역과 살리사이드-차단층(salicide-block layer) 사이의 버퍼층, 살리사이드-차단 층, 또는 트랜지스터 게이트 스페이서 위의 오프셋 스페이서 중 적어도 하나이고, 상기 음으로-대전된 층은 플라즈마 산화에 의해 잔여(surplus) 산소를 갖는 산소-농후(oxygen-rich) 실리콘 산화물로 형성되는 것인, 반도체 영상 센서 디바이스. - 삭제
- 삭제
- 제1항에 있어서, 상기 음으로-대전된 층은 50E10/cm2의 총 음전하를 갖는 것인, 반도체 영상 센서 디바이스.
- 제1항에 있어서, 상기 음으로-대전된 층은,
알루미늄 산화물, 마그네슘 산화물, 칼슘 산화물, 하프늄 산화물, 지르코늄 산화물, 이트륨 산화물, 탄탈륨 산화물, 스트론튬 산화물, 티타늄 산화물, 란탄 산화물, 및 바륨 산화물로 구성된 그룹으로부터 선택되는 것인, 반도체 영상 센서 디바이스. - 전면 표면 및 배면 표면을 갖는 기판을 제공하는 단계;
상기 기판의 전면 표면에 광 감지 영역을 형성하는 단계;
상기 기판의 전면 표면 상에 음으로-대전된 층을 형성하는 단계;
상기 기판 상에 어닐링 프로세스(annealing process)를 수행하는 단계로서, 어닐링 이후, 상기 음으로-대전된 층은 1E10/cm2보다 큰 총 음전하를 갖는 것인, 상기 어닐링 프로세스를 수행하는 단계;
상기 배면 표면으로부터 상기 기판을 박판화하는(thinning) 단계; 및
상기 박판화된 기판의 배면 표면 위에 음으로-대전된 층을 성막하는 단계를 포함하고,
상기 음으로-대전된 층을 형성하는 단계는,
저온 플라즈마 보조 라디컬 산화 프로세스(low temperature plasma assisted radical oxidation process)를 이용하여 산소-농후 실리콘 산화물을 성막하는 단계;
원자층 증착 프로세스를 이용하여 하이-k 금속 산화물을 성막하는 단계; 및
플라즈마-보조 질화 프로세스(plasma-assisted nitridation process)를 이용하여 실리콘 질화물을 성막하는 단계 중 하나를 포함하는 것인, 방법. - 전면 표면 및 배면 표면을 갖는 기판을 제공하는 단계;
상기 기판의 전면 표면에 광 감지 영역을 형성하는 단계;
상기 기판의 전면 표면 상에 음으로-대전된 층을 형성하는 단계; 및
상기 기판 상에 어닐링 프로세스(annealing process)를 수행하는 단계를 포함하고,
어닐링 이후, 상기 음으로-대전된 층은 1E10/cm2보다 큰 총 음전하를 갖고,
상기 음으로-대전된 층을 형성하는 단계는,
저온 플라즈마 보조 라디컬 산화 프로세스(low temperature plasma assisted radical oxidation process)를 이용하여 산소-농후 실리콘 산화물을 성막하는 단계;
원자층 증착 프로세스를 이용하여 하이-k 금속 산화물을 성막하는 단계; 및
플라즈마-보조 질화 프로세스(plasma-assisted nitridation process)를 이용하여 실리콘 질화물을 성막하는 단계 중 하나를 포함하는 것인, 방법. - 삭제
- 전면 표면 및 배면 표면을 갖는 기판을 제공하는 단계;
상기 기판의 전면 표면에 광 감지 영역을 형성하는 단계;
상기 기판의 전면 표면 상에 음으로-대전된 층을 형성하는 단계; 및
상기 기판 상에 어닐링 프로세스(annealing process)를 수행하는 단계를 포함하고,
어닐링 이후, 상기 음으로-대전된 층은 1E10/cm2보다 큰 총 음전하를 갖고,
상기 어닐링을 수행하는 단계는 불활성 분위기(environment)의 노(furnace) 안에서 30분 초과 동안 섭씨 800도보다 높은 온도로 상기 기판을 가열하는 단계를 포함하는 것인 방법. - 전면 표면 및 배면 표면을 갖는 기판 - 상기 기판은 p-타입 도펀트를 포함하는 p-타입 영역을 가짐 - 을 제공하는 단계;
상기 기판의 전면 표면에 광 감지 영역을 형성하는 단계;
상기 배면 표면으로부터 상기 기판을 박판화하는 단계; 및
상기 광 감지 영역 부근의 상기 p-타입 영역과 인접하도록 음으로-대전된 층을 형성하는 단계를 포함하고,
상기 음으로-대전된 층은 1E10/cm2보다 큰 총 음전하를 갖고,
상기 음으로-대전된 층은, 광 감지 영역들 사이에 배치된 얕은 트랜치 격리 특징부 내의 라이너, 상기 기판의 p-타입 영역 위의 트랜지스터 게이트의 측벽 스페이서, 상기 기판의 p-타입 영역과 살리사이드-차단층 사이의 버퍼층, 살리사이드-차단층, 또는 트랜지스터 게이트 스페이서 위의 오프셋 스페이서 중 적어도 하나이고, 상기 음으로-대전된 층은 플라즈마 산화에 의해 잔여 산소를 갖는 산소-농후 실리콘 산화물로 형성되는 것인, 방법.
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