JP5717744B2 - キャリア基板上の部品を伴う配列の製造方法、配列および半製品の製造方法、並びに、半製品 - Google Patents

キャリア基板上の部品を伴う配列の製造方法、配列および半製品の製造方法、並びに、半製品 Download PDF

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Description

発明の詳細な説明
本発明はキャリア基板上の部品を伴う配列の製造方法、配列および半製品の製造方法、並びに、半製品に関する。
〔背景技術〕
特に電子部品に関する周知技術として、例えば半導体のような、キャリア基板に適用される電子部品の配列がある。カプセル化（encapsulation or capsulation）と称する、空洞に部品が配置された配列について、様々な提案がなされている。
US6,932,519B2には、光学部品がキャリア基板上の凹部あるいは窪みに配置されている配列が開示されている。キャリア基板の被覆表面上の凹部から横に配列されたスペーサー素子は、空洞を形成するために、キャリア基板から被覆基板を離して間隔をあけるために使用されている。このキャリア基板の凹部は斜めの端面を形成する。
US6,969,639B2には、電子部品が、キャリア基板の被覆表面上、および、スペーサー素子と被覆基板によって形成された空洞内に、配置された配列が開示されている。この電子部品の電気接点は空洞から導かれる。
DE10 2007 039 291 A1には、光電子半導体モジュールおよびその製造方法について開示されている。光電子半導体モジュールは、チップキャリアと、当該チップキャリアに搭載された発光半導体チップと、チップキャリアから離れて対向する半導体チップの側面に配置された、フレーム部を示す被覆素子とを有する。当該被覆素子では、フレーム部は半導体の側面を覆う。フレーム部は、粘着層を結合することなくカバープレートに接続され、カバープレートから離れた側でチップキャリアに接続される。フレーム部は、部品を適用するための空洞と接するスペーサーを形成する。フレーム部は、片面構造のマスク層を有する、いわゆるフレームウエハを導入することで製作される。そして、開口部は、フレームウエハをエッチングすることにより、そこに生成される。マスク層は続いて除去され、フレーム部はカバープレートウエハに用いられ、それによって部品を適用するための空洞が形成される。
これら公知の方法は、薄いスペーサーの製造や大量生産を目的とする場合には不利である。公知の方法によって要求される薄いフレームウエハは脆く、カバープレートウエハに適用される場合、破損するリスクが大きい。それに加えて、フレームウエハは連続的に開口しており、工業において一般的に用いられる真空操作を伴うあらゆる自動操作を妨げる。この問題を回避するために、一時的にキャリアウエハを接続する応用法もいくつかあるが、余計な材料用法と手順とが必要で、その結果コストが増加する。
DE10 2004 025 735 A1には、空洞に配置された光学受信部のハウジングが開示されている。
DE10 2004 025 775 A1には、集積された光学素子および集積されたアライメントポスト（alignment post）を有する表面発光レーザーのハウジングが開示されている。
EP1 729 350 A2には、いわゆるＬＥＤパッケージが開示されている。
US 2002/0018911 A1は、部品がカプセル化された光電子素子に関するものでもある。
EP 0 305 112 B1には、光電子デバイスに光学フィルターを連結するためのデバイスが記述されている。
DE 199 63 550 A1には、片面接続の自己包括した（self-bundling）半導体部からなる両極性光源が開示されている。
E 10 2004 045 947 A1には、空洞に配置された発光ダイオードの配列が開示されている。
EP 0 731 509 A1には、レンズシステムを有するスペーサーが底板に配置された光電子変換器およびその製造方法が開示されている。
US 2009/0001405 A1は、フレーム部が部品用の受入スペースを形成する発光部品に関するものである。
〔発明の要約〕
本発明の目的は、キャリア基板上の部品、特に電子部品の配列のための改良技術を提供することである。その技術は、カプセル化された部品に関して、可能な適用を最適化し、費用対効果を高めることを可能にする。カプセル化は、特に周囲の湿度に関して、密封、あるいは準密封で閉じられていることが望ましい。
この目的は、独立請求項１に係るキャリア基板上の部品を伴う配列の製造方法だけではなく、独立請求項１３に係る配列によっても達成される。また、請求項１５に係るカプセル化された部品を伴う部品配列のための半製品の製造方法だけではなく、独立請求項１６に係る部品配列のための半製品を提供する。本発明の有用な実施例は従属項の主題である。
本発明の或る形態は、スペーサー素子が被覆基板の背面に製作されている、キャリア基板上の部品を伴う配列の製造方法を提供する。この方法は、基板を供給するステップと、選択された基板表面の領域内に１つ以上の凹部（窪み）を製作するステップと、選択された基板表面上に被覆基板を配置して少なくとも１つの凹状の空洞を形成するステップと、選択された表面の反対の基板表面から基板を背面薄層化して少なくとも１つの凹状の空洞を開口するステップとを含む。これにより、被覆基板と共に、上記反対の基板表面の領域で開口する少なくとも１つの空洞の境をなす、分離されたスペーサー素子が形成される。さらに、部品がキャリア基板の被覆表面上に配置されること、および、少なくとも１つの空洞内に部品を配置し、その後に閉口するために、被覆基板上に形成されたスペーサー素子がキャリア基板上に配置されることを提供する。
本発明の別の形態は、上述した方法に基づいて製造された配列の提供すると共に、以下の特徴を含む。すなわち、キャリア基板と、空洞内でキャリア基板の被覆表面上に位置するカプセル化部品と、当該部品の電気接点とを含み、空洞はキャリア基板の被覆表面上に配置されたスペーサー素子とスペーサー素子上に搭載された被覆基板とから成り、スペーサー素子は高さが約１０μｍから約３００μｍであり、好ましくは約３０μｍから３００μｍの高さであり、さらに好ましくは約３０μｍから約１００μｍの高さである。驚くべきことに、上述の方法は、設計の高さを比較的低くしたとしても、信頼性があり、再現可能なスペーサー素子の製造を可能にすることがわかる。
本発明の他の形態は、部品配列、特にカプセル化部品を伴う部品配列の半製品の製造方法である。その方法は、被覆基板を供給するステップと、スペーサー素子と被覆基板の背面側にスペーサー素子との間に形成された受容空間とを製作するステップとを含み、受容空間は、キャリア基板上に被覆基板を配置する間に少なくとも１つの部品のカプセル化された受容が形成される。スペーサー素子の製造は、基板を供給するステップと、選択された基板表面の領域内に１つ以上の凹部（窪み）を製作するステップと、選択された基板表面に被覆基板を配置して少なくとも１つの凹状の空洞を形成するステップと、選択された表面の反対の基板表面から基板を背面薄層化して少なくとも１つの凹状の空洞を開口するステップとを含む。これにより、被覆基板と共に、上記反対の基板表面の領域で開口する受容空間の境をなす、分離されたスペーサー素子が形成される。
本発明の或る形態は、さらに、前述の方法に基づいて製造された部品配列の半製品を提供する。この半製品では、背面に構築されたスペーサー素子が被覆基板上に形成され、少なくとも１つの凹状の空洞が、部品を受け入れる、構築されたスペーサー素子との間に形成される。スペーサー素子は、高さが約１０μｍから約３００μｍであり、好ましくは約３０μｍから約３００μｍの高さであり、さらに好ましくは約３０μｍから約１００μｍの高さである。
この提示した方法では、最初は、キャリア基板、および、この時点で配置された部品、特に電気部品あるいは電子部品を含む部品とは関係なく、被覆基板の背面側に構造化された形状（構造化されたスペーサー素子）におけるスペーサー素子を製造する機会を提供する。それから、２つの半製品を使用する配列を製造する、具体的には、片側にこの時点で配置された部品を有するキャリア基板、反対側の背面に形成されたスペーサー素子を有する被覆基板を使用する配列を製造する。結果として、被覆基板およびスペーサー素子が処理されるだけなので、製造ステップにおいてキャリア基板または部品に生じる可能性のある影響を考慮することなく、スペーサー素子を被覆基板の背面側に形成することができる。同様に、部品は、スペーサー素子とは独立して、キャリア基板の被覆表面上に配置される。背面薄層化は特に、所望の高さのスペーサー素子を製造することを可能にする。状況に応じて、適用における要求を反映した高さが生成され、特に、周知の配列と比べて設計の高さを低くしたスペーサーを形成することも可能である。
本発明の有用な実施形態では、被覆基板上に形成されるスペーサー素子を配置するステップが、他の部品を有する他の空洞あるいは他の受容空間を生成するステップを含むことを提供することができる。それゆえ、前述あるいは後述の空洞に関する説明は、追加の空洞あるいは受容空間について適用される。
例えば、基板は、Ｓｉなどの半導体基板を含む。１つ以上の凹部は、例えば、ドライエッチングまたはウエットエッチングによって製作される。被覆基板が基板表面上に配置される前または後において、任意の形状の金属コーティングまたは誘電層が製作されることが可能である。この実施形態あるいは他の実施形態において、金属コーティングは、アルミニウム（ＵＶを含む広いスペクトル範囲の反射材であることが好ましい）、または、銀（可視光のスペクトル範囲の反射材であることが好ましい）で構成することが可能である。一実施形態は、粘着性の接着された被覆基板を含む、例えば非構造化されたガラスウエハーを含んでいてよい。基板の薄層化は、例えば、エッチングおよび／または機械加工によって達成される。
薄層化の前における、基板と被覆基板との接着は、粘着性接着（粘着性結合）によって生じる。シリコンスペーサーとアルカリ性ガラスで作られた被覆基板との場合、陽極性接着剤によって結合してもよい。基板間の境界層は陽極接着剤によって完全に密封されるが、一般的な粘着性接着剤の場合、準密封にとどまる。シリコンのスペーサー素子と被覆基板との結合の後に、無アルカリガラス（alkaline evaporated glass）から成る構造化された層は、もう一度陽極接着剤によって、シリコンで作られた被覆基板に適用されてもよい。構造化されたスペーサー素子と被覆基板とは、直接接着することにより結合してもよい（両方の磨かれた表面を結合する。付加的に、プラズマによる前処理または熱による後処理を用いてもよい。）。
スペーサー素子および被覆基板の表面上への、対応する金属コーティングの適用においても、いわゆる共晶接着剤によって、対応する温度での結合が可能である。例えば、銅および錫を金属コーティングパートナーとして、使用してもよい。はんだによる接合も使用してもよい。これは、はんだを再溶解または融解した後に、例えばスクリーン印刷によって、はんだペースト、または、はんだ付けガラスを構造化して適用することを含む。
エッチング処理は、スペーサー素子を製作するために使用してもよい。シリコンはアルカリ性のＫＯＨ溶液を用いて、１００の配向（100-orientation）でウエットエッチングしてもよい。これは、５４．７度の典型的な角度を伴う１１１の配向（111-orientation）に沿ったエッチング結合面をもたらす。それゆえ、他の表面配向が与えられた場合は、異なるフランク角が実現される。ドライエッチング処理は、製造、および、フランク角からはずして、意図したフランク角の調整を許可する。例えば、適用に応じて、明らかに浅い角度（例えば３０度から４５度）、または、明らかに急な角度（例えば６０度から９０度）を生ずることが可能である。調整された入射角あるいは出射角は特定の適用に対して好ましい。ほぼ垂直な壁もまた、ドライエッチング処理（ボッシュ処理）でエッチングできる。同様に、ドライエッチング処理は、非単調な、すなわち、エッチングフランク（the etching flanks）による湾曲した表面の構造を一定の処理で可能にする。例えば、これがマイクロパラボラ反射鏡（micro-parabolic reflectors）に適用されていることがわかるであろう。
本発明の好ましいさらなる改良では、他の凹部が既存する凹部に随意に形成され、１つ以上の凹部が多段階な処理で形成される。或る構成では、凹部または窪みは、凹部に効果的に導入される。例えば、追加の凹部は、先に作成された凹部の底に形成されてもよく、結果、全体としてより深くなる。或る実施形態では、多段階の処理はマスキングによって行われる。このマスキングでは、既に形成済みの最初の凹部の一部をマスキングして、既存の凹部に追加の凹部を形成することを可能にする。可能なマスキング技術の例として、蒸着させて（分離された）金属マスクを使用するもの、および／または、基板上にフォトレジストマスクを適用するものがある。多段階の処理を発展させて、既存の凹部に追加の凹部を製造するための代替あるいは補助として、いくつかの一連の処理ステップにおいて、領域が変動する凹部または窪みを生成することも可能である。シャドーマスク技術はまた、この処理の最後に使用され、個々の処理ステップにおいて領域に影をつけることを可能にする。
本発明の好都合な実施形態では、断面積、断面形状、断面高さといった凹部パラメータの１つ以上に関して、それぞれ異なるいくつかの凹部を形成してもよい。この実施形態あるいは他の実施形態では、複数の段階、すなわち、いくつかの一連の処理ステップにおいて、背面薄層化を行ってもよい。これに関連して、シャドーマスク技術は、或る実施形態において、背面薄層化ステップ中に使用して、他の処理ステップで薄層化された領域または薄層化されていない領域に対して影をつけてもよい。
本発明における有用な実施形態では、基板の背面薄層化処理において、基板の或る部分を、基板の他の部分に比べて、より背面薄層化してもよい。これは、例えば、基板の部分に影をつけることにより、あるいは、選択的に研磨機械加工を施すことにより、行われてもよい。より背面薄層化される部分は、一貫して形成されたあるいは個々に形成された、複数の部分的な部分を含んでいてもよい。
本発明のさらなる改良では、好ましくは、空洞に面するスペーサーの輪郭は、１つ以上の凹部の形成時および基板の背面薄層化時の両方において、部分的に輪郭を生成することによって形成される。この実施形態において、スペーサーの輪郭は、凹部の製作時および基板の背面薄層化時の両方において、空洞に面する側に形成される。このように、任意の輪郭が製造されてもよく、例えば、輪郭は、真直な壁部と傾斜した壁部との間で、段差または変化を含んでいてもよい。
本発明の好ましいさらなる改良では、スペーサー素子の製造処理は、被覆基板に面するスペーサー素子の片側にアンダーカットを施すステップを含む。本発明の好都合な構成では、スペーサー素子が１つ以上の斜面を有するように形成してもよい。或る実施形態では、斜面はアンダーカット領域に形成される。構造化されたスペーサー素子上の内側および／または外側に生成される斜面は、配列構造における垂直軸に対して傾斜を示すように製作される。或る構成では、傾斜が本質的にスペーサー素子の高さ全体にわたって、つまり、キャリア基板から被覆基板まで伸長する。連続的で一様な斜面がここに生成される。代替例として、斜面部に製作された複数の相互のオフセットがあってもよく、そのオフセットは、或る構成では異なる傾斜を随意的に示す。一実施形態では、例えば、交互の部分屈折率（alternating fraction indices）を有する誘電層を適用した誘電反射器を実現するために、コーティングは斜面上の１つ以上の誘電層に与えられてもよい。例えば、誘電層をプラズマ強化電子ビーム蒸着（plasma-enhanced electron beam evaporation）の補助として利用してもよい。代替的に、あるいは付加的に、斜面は曲面に生成されてもよく、凸状あるいは凹状のデザインが使用されてもよい。連続的な曲線が斜面一面に形成されてもよい。代替として、当該曲線は、スペーサー素子の側斜面の一部領域上にのみ伸長する。側斜面の一部領域は異なる曲線を示してもよく、特に異なる角度の曲率によって特徴づけられてもよい。曲線を含む構成は、傾斜していないスペーサー素子の側面と共に与えられてもよい。
本発明の有用な実施形態では、スペーサー素子の製造処理は、金属コーティングおよび／または光学的反射面の形式でスペーサー素子のコーティングを形成するステップを含む。或る実施形態では、金属コーティングは空洞に対向したスペーサー素子の表面部に形成される。これらの面は金属コーティングによって完全にあるいは部分的に覆われる。或る実施形態では、反対側あるいは表面が金属コーティングされる。金属コーティングは極小構造であってよい。
本発明のさらなる改良では、スペーサー素子の製造処理は、スペーサー素子の光学的機能層を生成するステップを含むことが好ましい。ここで示された「光学的機能」という言葉は、特に光における、電磁放射線の特定の性質に影響を及ぼすことに関連する。光学的機能層は、光学反射器もしくは反射防止面（antireflective surface）、誘電反射器、反射防止層（an antireflection layer）、フィルター層、吸収層、回折光学素子および／または格子構造を生成するために使用されてもよい。例えば、光学的反射面は、反射面上の光反射を増大するために使用されてもよい。一実施形態では、金属コーティングが反射面の一部分になされる。また、反射面は金属コーティングの補助を伴う場合にのみ製作されてもよい。光学的反射面は、構造化されたスペーサー素子の内表面、すなわち、空洞に対向する表面領域に形成されることが好ましい。この表面領域、あるいは他の表面領域は、光学的反射面に部分的に、あるいは全体的に与えられてもよい。
本発明の好ましいさらなる改良では、１つ以上のコネクタが部品に電気的に接触するように製作される。好ましくは電気部品あるいは電子部品である部品の電気的な接触は、スペーサー素子とキャリア基板との間の領域を通って、空洞と外部との間の電気接続の実施によって製造されてもよい。他の実施形態では、電気的な接触は、キャリア基板へのいわゆるビアを設置することを含む。そのため、電気的な接触は、キャリア基板の背面側、すなわち、空洞と対向する、離れた面に設置されてもよい。例えば、はんだ接触は、その後に部品アセンブリのためにそこに製作されてもよい。導線経路もまた、空洞に封入された部品に電気的な接触を付与するために、斜面を越えて上方向に経路を定められてもよい。
本発明の好都合な構成では、被覆基板上に配置されたスペーサー素子は、ウエハレベルでのカプセル化として、キャリア基板の被覆表面上に位置される。この構成では、部品は、ウエハ上に配置され、その後、１つ以上の構造化されたスペーサー素子および被覆基板を有する、すなわち空洞に設置された個片化されていない（non-singulated）半製品と共にカプセル化される。半製品は、個片化されていないデバイスウエハ上に直接接着された（ウエハレベルキャッピング（wafer-level-capping））、構造化されたスペーサー素子および被覆基板から成っていてもよい。この実施形態では、１つあるいは複数のカプセル化された部品はデバイスウエハに形成される。
本発明の有用な実施形態では、光電子部品が部品としてキャリア基板の被覆表面上に配置される。光電子部品は、発光あるいは受光部品であってよい。例えば、発光部品は発光ダイオードであり、有機のものでも無機のものでもよい。光感応部品の一例としては光電セルがあり、これもまた有機あるいは無機で設計されてもよい。
本発明のさらなる改良では、配列はＳＭＤ（surface mounted device）技術に基づいて製作されることが好ましい。一実施形態では、これは特に、カプセル化された部品がはんだペースト等の従来のいわゆる「ピックアンドプレース（pick-and-place）」技術によってさらに処理されることを意味する。この技術、あるいは他の技術を用いるとき、キャリア基板は以下に示す材料群の中から、少なくとも１つの材料が選択されて構成される。材料群は、例えばシリコンである半導体、セラミック、ガラス、金属基板、および、例えばプリント回路基板もしくはフレックス基板であるプラスチックであり、対応するプリント導線構造に備え付けられる、および／または、接点（ビア）を介して備え付けられることが好ましい。特別なケースでは、キャリア基板は、デバイスウエハそのものであってもよい。ウエハレベル処理に代わるものとして、単一化前の（pre-singulated）キャップは、プリント回路基板に直接粘着して接着されてもよい。単一化前のキャップはまた、単一化されたチップに直接粘着して接着されてもよい。被覆基板は、例えばホウケイ酸ガラス、石英ガラス、サファイアガラスであるガラス、シリコン、セラミック、金属またはプラスチックからなっていてよい。
本発明の有用な実施形態では、少なくとも被覆基板の背面部は、少なくともスペーサー素子によって被覆されていない領域において、基板コーティング（a substrate coating）を備え付けられてもよい。背面側の基板コーティングはまた、内部コーティングとして設計されてもよい。代替的にあるいは付加的に、コーティングは、被覆基板の前面に形成されてもよく、また外部コーティングと称してもよい。コーティングは１つ以上の層からなっていてもよい。被覆基板の前面および／または背面上の基板コーティングは、構造化されたコーティングとして、すなわち、非連続的なあるいは部分的に中断されたコーティングとして、あるいは平坦な連続的コーティングとして設計されてもよい。空洞中の部品が光電子部品の場合、コーティングは、空洞の外部であろうと内部であろうと、例えば吸収および／または光変換といった、被覆基板を通過する光に影響を及ぼすために生成および使用されてもよい。例えば、或る実施形態では、燐光性材料（「リン」）は、前面および／または背面上のコーティングに組み込まれ、１つ以上の波長の光を吸収し、そして１つ以上の他の波長の光を再び放出する。或る構成では、この背面コーティングは、いわゆるリン層として製作される。燐光性材料は、ＬＥＤ（light-emitting diode）への応用のためにキャップとして使用する場合、白色光に変換するためにキャップに組み込まれてもよい。これは、スペーサー素子と被覆基板とを結合した後で、燐光性材料と共に混合されるシリコンまたはエポキシドをキャップに導入することによって可能となる。接着剤が固化した後で、続いて、この半製品は、粘着接着剤により部品キャリアへ接着される。燐光性材料はまた、写真平板的に構造化され被覆基板に適用されたフォトレジストに導入されてもよい。そして、スペーサー素子および被覆基板はまた、半製品および部品キャリアと同様に粘着接着剤によって結合される。
燐光性材料はまた、接着剤に組み込まれて、スピンコーティング（spin coating）により被覆基板に適用されてもよい。そして、接着層は、一方で燐光性材料基質（a phosphorescent material matrix）として働き、他方で構造化されたスペーサー素子と被覆基板とを結合する接着層として働く。代替として、燐光性材料は、被覆基板上にラミネートされた金属薄片の接着層に埋め込まれてもよい。いわゆるソル‐ゲル法はまた、被覆基板上に燐光性材料を適用するために使用されてもよい。このために、燐光性材料は対応するソル‐ゲル抽出物の混合物に組み込まれる。対応する温度処理の後に、燐光性材料を含んだガラス質の層が形成される。例えば、ＷＯ２００８／０５８６１９Ａ１には燐光性材料の選択が開示されている。
誘電コーティングは、蒸着層として被覆基板の前面および／または背面に製作されることが好ましく、この目的には、プラズマ強化熱蒸着、特にプラズマ強化電子ビーム蒸着が利用される。しかしながら、他の層の蒸着処理もまた、この適用に応じて使用されてもよい。コーティングは、被覆基板の背面上に構造化されたスペーサー素子を製作する前、あるいは製作した後に、被覆基板の前面および／または背面上に形成されてもよい。一実施形態では、コーティングは、部分的な反射防止面あるいは部分的な反射面を生成するために使用されてもよい。
被覆基板の前面および／または背面上のコーティングは、構造化された、あるいは構造化されていない金属層として構成されてもよい。例えば、構造化された金属層は、部品チップ上の特定領域に光学的に影をつけるために役立ってもよいし、あるいはアパーチャとして活性ビーム経路内に直接位置するために役立ってもよい。
一実施形態では、前面および／または背面上のコーティングは、反射防止層とは別の光学機能を実行してもよい。配列は、光学回折素子、フィルターまたは吸収層を生成するために作られてもよい。
光学的応用として、凸状、凹状、あるいは回折構造の構成において、被覆基板の前面および／または背面上にレンズを統合するための特別有用な点がある。レンズは、対応するフォトレジスト構造を適用することにより、ガラス被覆基板上に実現されてもよい。例えば、放射状のフォトレジスト構造は、フォトレジストレンズ内に再溶融された後で、構造化されてもよい。そのレンズ構造は、再活性化イオンエッチングによりガラス内に組み込まれてもよい。レンズはまた、対応するマスターツール（master tools）での成形／複製（replication）により、またはイオン交換により、ポリマー内に直接製作されてもよい。
このように、複数のレンズ部品は、例えば、レンズが導入された被覆基板と結合される、いくつかのスペーサー素子と接合することにより組み立てられてもよい。例えば、いくつかの被覆基板といくつかのスペーサー素子とを有する堆積素子は、この方法で生成され、被覆基板はスペーサー素子によって互いに離される。
好都合な実施形態では、スペーサー素子は、約１０μｍから約３００μｍの高さで、好ましくは約３０μｍから約３００μｍの高さで、より好ましくは約３０μｍから約１００μｍの高さで製作される。
本発明の好ましい実施形態では、スペーサー素子は、ガラス、セラミックおよびプラスチックから選択された材料で製造される。ここに含まれるものは、半導体材料、特にシリコンに代わるものとして使われる材料である。
添付の上記方法の実施形態に関連して与えられた説明は、配列の有利な構成について適宜適用する。
異なる実施形態では、スペーサー素子は、部品と共に組み立て済みのキャリア上にオプションとして接着されてもよく、それから背面薄層化により開口されてもよい。そして、被覆基板は、最後の処理ステップにおいて組み立てられる。この実施形態では、１つ以上の窪みがまず、スペーサーのために基板に導入される。基板はそれから、組み立て済みのキャリア上に接着され、部品が窪みの中に配置されるようになる。窪みは、背面薄層化により開口され、最終的に被覆基板を適用する。代替的には、開口処理後に部品が導入されてもよい。つまりそれらはまだ組み立て済みではないということである。
部品配列のための半製品、および、カプセル化された部品を有する部品配列のための半製品の製造方法に関連して、上記の関連する有利な構成を与える説明は、例えば、側斜面を有するまたは有さないスペーサー素子の構成に関して、適宜適用する。
〔本発明の好ましい実施形態の説明〕
本発明について、図面を参照して、好ましい例示の実施形態に基づいて、以下により詳細に説明する。
図１は、スペーサー素子の製造に関連するいくつかの処理ステップを説明する概略図である。
図２は、部品がキャリア基板上の空洞内にそれぞれ配置された配列の概略図である。
図３は、窪みが異なる構成で製作された別の実施形態に係る、スペーサー素子の製造に関連するいくつかの処理ステップを説明する概略図である。
図４は、マスキング技術によって背面薄層化が実行される他の実施形態に係る、スペーサー素子の製造に関連するいくつかの処理ステップを説明する概略図である。
図５は、スペーサー素子が空洞領域に側斜面を示し、部品が空洞内のキャリア基板上に配置されている配列の概略図である。
図６は、スペーサー素子が平行の側壁を示し、部品が空洞内のキャリア基板上に配置されている配列の概略図である。
図７は、キャリア基板上、および、空洞内に配置された部品が、キャリア基板を通る貫通接点によってキャリア基板上の背面接点と接続されている配列の概略図である。
図８は、スペーサー素子が平行の側壁を示し、キャリア基板上、および、空洞内に配置された部品が、まさに図７のように、キャリア基板上の背面接点と接続されている別の配列の概略図である。
図９は、スペーサー素子の側斜壁が、図７と比較して反対に傾いて設計されており、キャリア基板上、および、空洞内に配置された部品が、まさに図７のように、キャリア基板上の背面接点と接続されている別の配列の概略図である。
図１は、被覆基板３の背面２上に構造化された形状でスペーサー素子１を生成する、いくつかのステップａ）からｄ）を含む方法を説明する概略図を示す。図１のステップａ）では、窪みあるいはピット５は、まず、例えばエッチングにより、例えば半導体ウエハである基板４に導入される。シリコン基板は、一実施形態では、この目的のために機械加工される。示される例示した実施形態では、凹部５の側斜面６は、その後ステップｂ）において、例えばアルミニウムまたは銀で作られた金属コーティング７を少なくとも部分的に備え付けられる。例えば構造化されていないガラスウエハである被覆基板３は、続いて、図１のステップｃ）において、基板の被覆表面８に適用される。例えば、被覆基板３は、接着剤により付着される。基板４は、図１の次のステップｄ）において、特にエッチングおよび／または機械加工により背面薄層化され、これによって開口凹部９がスペーサー素子１によって境をなされる。
図２に基づくと、この方法で製造された図１の配列は、その後、被覆基板３の背面上に配置されたスペーサー素子１と共に、キャリア基板２０上、具体的には、部品２２が既に設置されたキャリア基板２０の被覆表面２１上に適用される。この方法では、部品２２は空洞２３内に配列され、カプセル化される。
例えば、図２に係る配列は、部品２２が発光あるいは受光する光電子部品として設計された、いわゆる光学パッケージを含んでいてよい。或る構成では、金属コーティング７は、ここでは、光反射面あるいは反射防止面の一種として役目を果たす。構造化されたスペーサー素子１の側壁は、キャリア基板２２と被覆基板３との間で傾斜する。
図１と同様に、図３は、被覆基板３の背面２上に構造化された形状でスペーサー素子１を製造する多段階の処理を示す。図１に係る実施形態とは対照的に、凹部あるいはピット５は、ステップａ）の間の複数の段階で、基板４内に製作される。第１の凹部５ａが製造された後に、追加の凹部５ｂは、次のステップで、既存の凹部５ａ内に導入される。構成が変化する凹部あるいは窪み５は、このように生成される。追加のステップｂ）およびｃ）は、図１のステップｃ）およびｄ）に対応し、被覆基板３を適用して、その後、凹部５が被覆基板３と対向する、離れた面上で開口することにより空洞が形成されるまで基板４２を背面薄層化することを含む。
図４は、別の実施形態において、被覆基板３の背面２上にスペーサー素子１を製造することを含むいくつかの処理ステップを説明する概略図を示す。図４のステップａ）およびｂ）は、図１のステップａ）およびｃ）に対応する。図１の実施形態とは対照的に、背面薄層化は、図４の複数の段階のその時に発生し、背面薄層化は、ステップｃ）では、基板４の描かれた表面全体にわたり発生する。マスク１０（シャドーマスク技術）は、続くステップｄ）で適用され、ステップｅ）において、マスク１０によって被覆されていない基板４の表面をさらに背面薄層化し、被覆基板３に対向する、離れた面上の凹部５が開口される。
背面薄層化は、側面１１の輪郭に関してさらに形成する、側面１１をさらなる構造化によって同時に行われる。側面１１の下部１２が容易に垂直になる傾向があるのに対して、被覆基板の隣に形成される側面１１の上部１３は、設計で傾けられる。側面１１の下部１２および上部１３は、異なるコーティングおよび／または表面構造を備えていてもよい。例えば、上部１３は、カラーフィルター、反射器、吸収器、拡散器、レンズ、格子、導線経路または接着面を製作するために使用されるコーティングを有する。このグループから選択された下部１２は、全体的にあるいは部分的に異なる方法で被覆されてもよい。
追加の実施形態について、図５から９を参照して以下に説明する。ここでは、図１から４と同じ参照番号は、同じ特徴に対して使用される。
図５は、図２の配列と同様に、部品２２が側斜壁を形成する空洞２３に設置されている配列の概略図を示す。キャリア基板２０は、追加基板３１に適用される。電気接点３２はコネクタ３３と部品２２とを接続する。
図６は、スペーサー素子１が、平行側面すなわち壁面４０で、特に空洞２３に面した内側表面上でも形成されている配列の概略図を示す。例えば、スペーサー素子１の真直な側壁４０は、例えばシリコンを用いた場合のボッシュ処理におけるドライエッチング方法によって実現されてもよい。その点を除いて、図６の配列構成は図５の実施形態に匹敵する。
図７は、２つの部品２２が隣接する空洞２３内に設置されており、貫通接点５０が部品２２と背面はんだ接点５１とを接続する配列の概略図を示す。背面はんだ接点５１は、導体線（リディストリビューション（redistribution））５２によって貫通接点５０と接続されており、ファンインあるいはファンアウトの構成を有する。図５の実施形態は、いわゆるＳＭＤ（service mounted device）技術に対応する。ＳＭＤ技術は、例えばプリント回路基板上の、部品の直接組み立てを可能にする。例えば、はんだ接触または電気的導電粘着によって接触される。図７の配列はまた、図８に示すように、平行側壁４０を示す構造化されたスペーサー素子を伴って、製造されてもよい。
図９は、まさに図７のように、キャリア基板上および空洞２３内に設置された部品２２が、貫通接点５０によりキャリア基板２０上の背面はんだ接点５１と接続する別の配列の概略図を示す。図７とは対照的に、側斜壁６は内部で逆の斜面を示す。被覆基板３の表面は、ミクロ構造レンズ７０を備える。一実施形態では、スペーサー素子１の側斜面６は、プラズマ前処理またはサンドブラストにより、事前に粗くされる。ここでは、レンズ／アパーチャの構造設計に関して、散乱光がキャップ内で破壊的な影響が発揮されることを防ぐことができるという利点がある。
上記した方法以外にも、別の製造処理をこの実施形態で使用してもよい。例えば、ＫＯＨエッチングにより製作されたシリコンスペーサー素子１は、まず、部品キャリア上に粘着接着される。続いて、被覆基板３に接続される。それから、スペーサー素子１の狭い開口部は、被覆基板３と接触し、光学アパーチャを生成する。
代わりとして、被覆基板上で傾斜を有し、続いて、部品を配置したキャリアと接続するスペーサー素子であって、完全に構造化された１つ以上のスペーサー素子から成る半製品を製作することも可能である。このタイプの製造処理では、１または複数のスペーサー素子が背面薄層化の処理ステップを踏まずに生成される。
上記明細書、特許請求の範囲、図面に開示された本発明の特徴は、種々の実施形態において本発明を実現するために、個別にまたは所望の任意の組み合わせの両方が重要になり得る。
スペーサー素子の製造に関連するいくつかの処理ステップを説明する概略図である。 部品がキャリア基板上の空洞内にそれぞれ配置された配列の概略図である。 窪みが異なる構成で製作された別の実施形態に係る、スペーサー素子の製造に関連するいくつかの処理ステップを説明する概略図である。 マスキング技術によって背面薄層化が実行される他の実施形態に係る、スペーサー素子の製造に関連するいくつかの処理ステップを説明する概略図である。 スペーサー素子が空洞領域に側斜面を示し、部品が空洞内のキャリア基板上に配置されている配列の概略図である。 スペーサー素子が平行の側壁を示し、部品が空洞内のキャリア基板上に配置されている配列の概略図である。 キャリア基板上、および、空洞内に配置された部品が、キャリア基板を通る貫通接点によってキャリア基板上の背面接点と接続されている配列の概略図である。 スペーサー素子が平行の側壁を示し、キャリア基板上、および、空洞内に配置された部品が、まさに図７のように、キャリア基板上の背面接点と接続されている別の配列の概略図である。 スペーサー素子の側斜壁が、図７と比較して反対に傾いて設計されており、キャリア基板上、および、空洞内に配置された部品が、まさに図７のように、キャリア基板上の背面接点と接続されている別の配列の概略図である。

Claims (14)

  1. キャリア基板上に部品を伴う配列の製造方法であって、
    被覆基板の背面上にスペーサー素子を製造するステップであって、基板を供給し、選択された基板表面の領域に１つ以上の凹部を製作し、上記選択された基板表面上に上記被覆基板を設置して少なくとも１つの凹状の空洞を形成し、上記選択された表面とは反対の基板表面から上記基板を背面薄層化して上記少なくとも１つの凹状の空洞を開口し、それにより、上記被覆基板と共に、上記反対の基板表面の領域で開口している少なくとも１つの空洞の境をなす、分離されたスペーサー素子を形成するステップと、
    キャリア基板の被覆表面上に部品を配置するステップと、
    その後、少なくとも１つの空洞に部品を設置して、当該空洞を閉口するために、キャリア基板上の被覆基板上に形成されたスペーサー素子を配置するステップと、
    上記スペーサー素子を製造する上記処理は、金属コーティングおよび／または光学反射面の形式で上記スペーサー素子上にコーティングを生成するステップと、を含み、
    少なくとも上記被覆基板の上記背面の部分は、少なくとも上記スペーサー素子によって被覆されていない領域に基板コーティングを備え、
    上記基板コーティングと、上記スペーサー素子上の上記コーティングとは、異なる材料によるコーティングであることを特徴とするキャリア基板上に部品を伴う配列の製造方法。
  2. 上記１つ以上の凹部が複数段階の処理において形成され、別の凹部が既存の凹部内に随意に形成されることを特徴とする請求項１に記載のキャリア基板上に部品を伴う配列の製造方法。
  3. いくつかの凹部は、断面の大きさ、断面形状および断面高さのうちの１つ以上の凹部パラメータについて互いに異なるように形成されることを特徴とする請求項１に記載のキャリア基板上に部品を伴う配列の製造方法。
  4. 上記基板を背面薄層化する上記処理において、上記基板の或る部分が、上記基板の別の部分より広く背面薄層化されることを特徴とする請求項１に記載のキャリア基板上に部品を伴う配列の製造方法。
  5. 空洞に対向する上記スペーサー素子の輪郭は、上記１つ以上の凹部を形成すると共に上記基板を背面薄層化する間に、部分的な輪郭を生成することによって生成されることを特徴とする請求項１に記載のキャリア基板上に部品を伴う配列の製造方法。
  6. １つ以上のコネクタが、上記部品と電気的に接続されるように製作されることを特徴とする請求項１に記載のキャリア基板上に部品を伴う配列の製造方法。
  7. 上記被覆基板上で配置された上記スペーサー素子は、ウエハーレベルのカプセル化として、上記キャリア基板の上記被覆表面上に設置されることを特徴とする請求項１に記載のキャリア基板上に部品を伴う配列の製造方法。
  8. 光電子部品が、上記部品として、上記キャリア基板の上記被覆表面上に配置されることを特徴とする請求項１に記載のキャリア基板上に部品を伴う配列の製造方法。
  9. 上記配列は、ＳＭＤ（surface mounted device）技術を使用することにより、製作されることを特徴とする請求項１に記載のキャリア基板上に部品を伴う配列の製造方法。
  10. スペーサー素子は、１０μｍから３００μｍの高さで製作されることを特徴とする請求項１に記載のキャリア基板上に部品を伴う配列の製造方法。
  11. 請求項１〜１０の何れか１項に記載の製造方法を用いて製造された配列であって、
    キャリア基板と、
    空洞内であって、上記キャリア基板の被覆表面上に設置された、カプセル化された部品と、
    上記部品との電気接点と、を備え、
    上記空洞は、上記キャリア基板の上記被覆表面上に配置されたスペーサー素子と、上記スペーサー素子に搭載された被覆基板とから成り、
    上記スペーサー素子は、１０μｍから３００μｍの高さを示すことを特徴とする配列。
  12. 上記部品は光電子部品であることを特徴とする請求項１１に記載の配列。
  13. カプセル化された部品を伴う部品配列のための半製品の製造方法であって、
    被覆基板を供給するステップと、
    スペーサー素子と、上記被覆基板の背面上であって上記スペーサー素子との間の受容空間であって、キャリア基板上に上記被覆基板を配置する間における少なくとも１つの部品のカプセル化された受容が形成された受容空間とを製作するステップとを含み、
    上記スペーサー素子を製造するステップは、
    基板を供給するステップと、
    選択された基板表面の領域に１つ以上の凹部を製作するステップと、
    上記選択された基板表面上に上記被覆基板を設置して、少なくとも１つの凹状の空洞を形成するステップと、
    上記選択された表面とは反対の基板表面から上記基板を背面薄層化して、上記少なくとも１つの凹状の空洞を開口し、それにより、上記被覆基板と共に、上記反対の基板表面の上記領域で開口している上記受容空間の境をなす、分離されたスペーサー素子を形成するステップと、を含み、
    上記スペーサー素子を製造する上記処理は、金属コーティングおよび／または光学反射面の形式で上記スペーサー素子上にコーティングを生成するステップを含み、
    少なくとも上記被覆基板の上記背面の部分は、少なくとも上記スペーサー素子によって被覆されていない領域に基板コーティングを備え、
    上記基板コーティングと、上記スペーサー素子上の上記コーティングとは、異なる材料によるコーティングであることを特徴とする部品配列のための半製品の製造方法。
  14. 請求項１３に記載の製造方法を用いて製造された、部品配列のための半製品であって、
    スペーサー素子は、上記背面上であって被覆基板上に形成され、
    部品の受容が形成された受容空洞は、１０μｍから３００μｍの高さを示す上記スペーサー素子との間に形成されることを特徴とする部品配列のための半製品。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102011113483B4 (de) * 2011-09-13 2023-10-19 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zum Herstellen einer Mehrzahl von optoelektronischen Bauelementen und optoelektronisches Bauelement
DE102012110774A1 (de) * 2012-11-09 2014-05-15 Osram Opto Semiconductors Gmbh Optoelektronisches Halbleiterbauteil
US20150029681A1 (en) 2013-07-29 2015-01-29 Evonik Industries Ag Flexible composite, production thereof and use thereof
US9627590B2 (en) 2013-07-30 2017-04-18 Osram Opto Semiconductors Gmbh Optoelectronic device
US9343443B2 (en) 2014-02-05 2016-05-17 Cooledge Lighting, Inc. Light-emitting dies incorporating wavelength-conversion materials and related methods
GB2523841A (en) * 2014-03-07 2015-09-09 Melexis Technologies Nv Infrared sensor module
JP6190746B2 (ja) * 2014-03-25 2017-08-30 エムテックスマツムラ株式会社 半導体素子実装用中空パッケージ
JP6786860B2 (ja) * 2015-12-14 2020-11-18 凸版印刷株式会社 ガラス配線基板及び半導体装置
TWI699005B (zh) * 2016-11-02 2020-07-11 原相科技股份有限公司 光學元件封裝結構
US10347806B2 (en) 2017-04-12 2019-07-09 Luminus, Inc. Packaged UV-LED device with anodic bonded silica lens and no UV-degradable adhesive
KR102385940B1 (ko) * 2017-09-01 2022-04-13 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 발광소자 패키지 및 광원 장치
DE102018102961A1 (de) 2018-02-09 2019-08-14 Msg Lithoglas Gmbh Bauteilanordnung, Package und Package-Anordnung sowie Verfahren zum Herstellen
CN112368823A (zh) * 2018-06-29 2021-02-12 京瓷株式会社 电子部件搭载用封装件以及电子模块
DE102019118797B4 (de) 2019-06-24 2023-01-12 Msg Lithoglas Gmbh Verfahren zum Herstellen einer Bauteilanordnung für ein Package, Verfahren zum Herstellen eines Packages mit einer Bauteilanordnung, Bauteilanordnung und Package
WO2022020257A1 (en) * 2020-07-20 2022-01-27 Apple Inc. Photonic integrated circuits with controlled collapse chip connections
CN111952427B (zh) * 2020-08-24 2022-05-06 深圳雷曼光电科技股份有限公司 封装方法
DE102021100530A1 (de) 2021-01-13 2022-07-14 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Optoelektronisches halbleiterbauelement und verfahren zur herstellung eines optoelektronischen halbleiterbauelements
US12111210B2 (en) 2021-07-08 2024-10-08 Apple Inc. Light source modules for noise mitigation
US12111207B2 (en) 2022-09-23 2024-10-08 Apple Inc. Despeckling in optical measurement systems

Family Cites Families (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4826272A (en) 1987-08-27 1989-05-02 American Telephone And Telegraph Company At&T Bell Laboratories Means for coupling an optical fiber to an opto-electronic device
DE68911420T2 (de) * 1988-08-18 1994-05-11 Seiko Epson Corp Festkörper-Bildaufnahmevorrichtung.
US7041871B1 (en) 1995-10-10 2006-05-09 Genpharm International, Inc. Transgenic non-human animals capable of producing heterologous antibodies
US5323051A (en) 1991-12-16 1994-06-21 Motorola, Inc. Semiconductor wafer level package
US5293511A (en) * 1993-03-16 1994-03-08 Texas Instruments Incorporated Package for a semiconductor device
US5467252A (en) * 1993-10-18 1995-11-14 Motorola, Inc. Method for plating using nested plating buses and semiconductor device having the same
DE19508222C1 (de) 1995-03-08 1996-06-05 Siemens Ag Optoelektronischer Wandler und Herstellverfahren
JP3264147B2 (ja) * 1995-07-18 2002-03-11 日立電線株式会社 半導体装置、半導体装置用インターポーザ及びその製造方法
US5607160A (en) 1996-01-11 1997-03-04 Stevens; Arthur J. Three talent boardgame
US5604160A (en) * 1996-07-29 1997-02-18 Motorola, Inc. Method for packaging semiconductor devices
US5798557A (en) 1996-08-29 1998-08-25 Harris Corporation Lid wafer bond packaging and micromachining
DE19700734B4 (de) * 1997-01-11 2006-06-01 Robert Bosch Gmbh Verfahren zur Herstellung von Sensoren sowie nicht-vereinzelter Waferstapel
US5976952A (en) * 1997-03-05 1999-11-02 Advanced Micro Devices, Inc. Implanted isolation structure formation for high density CMOS integrated circuits
US6117705A (en) * 1997-04-18 2000-09-12 Amkor Technology, Inc. Method of making integrated circuit package having adhesive bead supporting planar lid above planar substrate
US5962810A (en) * 1997-09-09 1999-10-05 Amkor Technology, Inc. Integrated circuit package employing a transparent encapsulant
JP3085278B2 (ja) 1998-05-01 2000-09-04 日本電気株式会社 半導体装置の製造方法および半導体製造装置
US6303986B1 (en) 1998-07-29 2001-10-16 Silicon Light Machines Method of and apparatus for sealing an hermetic lid to a semiconductor die
US6566745B1 (en) * 1999-03-29 2003-05-20 Imec Vzw Image sensor ball grid array package and the fabrication thereof
US6383664B2 (en) 1999-05-11 2002-05-07 The Dow Chemical Company Electroluminescent or photocell device having protective packaging
JP4420538B2 (ja) 1999-07-23 2010-02-24 アバゴ・テクノロジーズ・ワイヤレス・アイピー（シンガポール）プライベート・リミテッド ウェーハパッケージの製造方法
US6228675B1 (en) 1999-07-23 2001-05-08 Agilent Technologies, Inc. Microcap wafer-level package with vias
DE19963550B4 (de) 1999-12-22 2004-05-06 Epigap Optoelektronik Gmbh Bipolare Beleuchtungsquelle aus einem einseitig kontaktierten, selbstbündelnden Halbleiterkörper
US6932519B2 (en) 2000-11-16 2005-08-23 Shipley Company, L.L.C. Optical device package
AUPR245601A0 (en) 2001-01-10 2001-02-01 Silverbrook Research Pty Ltd An apparatus (WSM09)
KR100396551B1 (ko) 2001-02-03 2003-09-03 삼성전자주식회사 웨이퍼 레벨 허메틱 실링 방법
US7224856B2 (en) * 2001-10-23 2007-05-29 Digital Optics Corporation Wafer based optical chassis and associated methods
US6787897B2 (en) 2001-12-20 2004-09-07 Agilent Technologies, Inc. Wafer-level package with silicon gasket
US7074638B2 (en) * 2002-04-22 2006-07-11 Fuji Photo Film Co., Ltd. Solid-state imaging device and method of manufacturing said solid-state imaging device
WO2004068665A2 (en) * 2003-01-24 2004-08-12 The Board Of Trustees Of The University Of Arkansas Research And Sponsored Programs Wafer scale packaging technique for sealed optical elements and sealed packages produced thereby
DE10310617B4 (de) 2003-03-10 2006-09-21 Infineon Technologies Ag Elektronisches Bauteil mit Hohlraum und ein Verfahren zur Herstellung desselben
US6876008B2 (en) 2003-07-31 2005-04-05 Lumileds Lighting U.S., Llc Mount for semiconductor light emitting device
US6900509B2 (en) 2003-09-19 2005-05-31 Agilent Technologies, Inc. Optical receiver package
US6998691B2 (en) 2003-09-19 2006-02-14 Agilent Technologies, Inc. Optoelectronic device packaging with hermetically sealed cavity and integrated optical element
US6982437B2 (en) 2003-09-19 2006-01-03 Agilent Technologies, Inc. Surface emitting laser package having integrated optical element and alignment post
DE102004045947A1 (de) 2004-06-30 2006-01-19 Osram Opto Semiconductors Gmbh Leuchtdiodenanordnung
US20070148807A1 (en) * 2005-08-22 2007-06-28 Salman Akram Microelectronic imagers with integrated optical devices and methods for manufacturing such microelectronic imagers
KR100649641B1 (ko) 2005-05-31 2006-11-27 삼성전기주식회사 Ｌｅｄ 패키지
WO2006129278A1 (en) * 2005-06-02 2006-12-07 Philips Intellectual Property & Standards Gmbh Silicon deflector on a silicon submount for light emitting diodes
CN101326641A (zh) * 2005-12-14 2008-12-17 富士胶片株式会社 固态成像器件及其制作方法
JP2007188909A (ja) * 2005-12-14 2007-07-26 Fujifilm Corp 固体撮像装置及びその製造方法
US7936062B2 (en) * 2006-01-23 2011-05-03 Tessera Technologies Ireland Limited Wafer level chip packaging
JP2008114209A (ja) * 2006-11-08 2008-05-22 Hitachi Plant Technologies Ltd 汚泥の処理方法
DE102006054330A1 (de) 2006-11-17 2008-05-21 Merck Patent Gmbh Leuchtstoffplättchen für LEDs aus strukturierten Folien
KR101360732B1 (ko) * 2007-06-27 2014-02-07 엘지이노텍 주식회사 발광 다이오드 패키지
JP2009010261A (ja) 2007-06-29 2009-01-15 Fujikura Ltd 半導体パッケージおよびその製造方法
DE102007039291A1 (de) * 2007-08-20 2009-02-26 Osram Opto Semiconductors Gmbh Optoelektronisches Halbleitermodul und Verfahren zur Herstellung eines solchen
JP2009267049A (ja) 2008-04-24 2009-11-12 Olympus Corp 光学装置および光学装置の製造方法
JP5047077B2 (ja) * 2008-06-30 2012-10-10 富士フイルム株式会社 固体撮像装置の製造方法
US20100108133A1 (en) * 2008-11-03 2010-05-06 Venkata Adiseshaiah Bhagavatula Thin Film Semiconductor Photovoltaic Device
US8513062B2 (en) * 2010-02-16 2013-08-20 Infineon Technologies Ag Method of manufacturing a semiconductor device with a carrier having a cavity and semiconductor device

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