JP5704631B2 - 演算制御装置、演算制御装置制御方法およびその制御用プログラム - Google Patents

Description

本発明は、演算制御装置に関し、特に複数のレジスタの値を比較し、レジスタの値が全て一致したか否かの全比較判定、および基準となるレジスタの値に対してぞれぞれのレジスタの値が一致したか否かの個別比較判定を行う演算制御装置に関する。

ＬＳＩ（Large Scale Integration：大規模集積回路）は、演算機能やメモリ機能等の様々な機能を機能ブロックとして１つのチップ上に搭載したものであって、近年、製造技術の進歩によってより多くの機能ブロックが搭載されて高集積化が進んでいる。

これまでは、ＬＳＩの規模がそれほど大きくなかった為、前述の所定の機能を実現する機能ブロックの搭載数が少なく、この各機能ブロックを制御するためにレジスタに保持されている値を、ＣＰＵ（Central Processing Unit：中央演算処理装置）がリードする際の確認処理に、それほど多くの処理時間を占めることはなかった。

しかし、ＬＳＩの規模が大きくなるにつれて搭載する機能ブロック数が増加し、これに伴い機能ブロックを制御するレジスタの数が増えた為、レジスタをリードする際にレジスタの値を確認する時間が増える場合が多くなった。このため、ＣＰＵの処理時間が増加し、コンピュータの処理能力を示すスループットが低下してしまうという問題があった。

これに対して、従来より具体的に知られている上記技術分野の内容としては、特許文献１乃至特許文献２がある。

特許文献１に開示された技術は、複数のレジスタの値が全て一致しているか否かを比較回路で比較し、この比較結果とＣＰＵがリードするレジスタの値とを連結し、この連結したデータをリードデータとしてＣＰＵがリードすることで、ＣＰＵが任意のレジスタの値をリード時に他のレジスタを値が一致しているか否かを判定し、各レジスタの値を個別に確認せず全てにレジスタの値を確認することのできる技術である。

また、 特許文献２に開示された技術は、ＲＡＭ（Random Access Memory：随時アクセスメモリ）の全ての領域および比較用レジスタのそれぞれに同一のテストデータを記憶させ、ＲＡＭの先頭領域から順次記憶内容をリードし、このリードした値と比較レジスタの値とを比較回路で比較し、一致しているか否かを判定することでＲＡＭの不良ビットを検出することのできる技術である。

特開２００９−２８９０７１ 特開２００３−２９７１００

しかしながら、特許文献１乃至２に開示された技術は、レジスタの値またはＲＡＭの値が全て一致または全て不一致の２通りの判定結果しか保持していないため、具体的に値の一致していないレジスタまたはＲＡＭの領域を直ちに特定することが困難であるという不都合があった。

〔発明の目的〕
本発明は、上記関連技術の有する不都合を改善し、ＣＰＵがレジスタの値をリードする際に、複数のレジスタの値が全て一致したか否か全比較結果も同時にリードすることができ、さらに前述の比較結果で不一致であった場合に各レジスタの個別比較結果もリードすることを可能とした演算制御装置を提供することを、その目的とする。

上記目的を達成するため、本発明の演算制御装置は、種々の機能を実現する複数の機能ブロックと、前記機能ブロックに対して動作制御に係る指令情報を個別に送信するＣＰＵと、前記各機能ブロックに対応し且つ前記指令情報を一時的に保持する複数のレジスタとを備えた演算制御装置において、前記ＣＰＵは、前記各レジスタに対してテストデータとして同一データを保持させる同一データ保持指令機能と、前記各レジスタに保持させた前記テストデータの保持状態を当該レジスタに共通に併設されたリードデータ比較回路の出力に基づいて確認する保持状態確認機能とを有すると共に、前記リードデータ比較回路は、前記各レジスタに保持されているテストデータが相互に一致するか否か比較判定し当該比較判定結果を前記保持状態確認機能用として前記ＣＰＵに送信する個別比較機能と、前記個別比較機能のそれぞれの結果が全て一致するか否か比較判定し当該比較判定結果を前記保持状態確認機能用として前記ＣＰＵに送信する全比較機能とを有し、前記保持状態確認機能が、前記全比較機能による比較判定結果が全て一致しないことを示した場合に、前記各個別比較機能による出力結果を確認して前記各レジスタの前記テストデータのうちのいずれの保持状態が正しくないかを特定することを特徴とする。

また、本発明に係る演算制御装置制御方法は、種々の機能を実現する複数の機能ブロックと、前記機能ブロックに対して動作制御に係る指令情報を個別に送信するＣＰＵと、前記各機能ブロックに対応し且つ前記指令情報を一時的に保持する複数のレジスタとを備えた演算制御装置にあって、前記ＣＰＵが前記各レジスタに対してテストデータとして同一データを保持させ、前記ＣＰＵによって特定された前記各レジスタの内のいずれか一つのレジスタから前記各レジスタに共通に併設されたリードデータ比較回路内のデータ選択部が前記テストデータをリードデータとして選択し、前記リードデータと前記各レジスタのテストデータとが相互に一致するか否か前記リードデータ比較回路内の比較判定部が個別比較判定し、前記個別比較結果は全て一致するか否か前記比較判定部が全比較判定し、前記リードデータと前記全比較結果とを前記リードデータ比較回路内のビット連結部が連結し、前記複数の個別比較結果を前記リードデータ比較回路内の個別比較結果レジスタが保持し、前記ビット連結部によって連結されたデータを前記ＣＰＵが確認し、前記全比較結果が不一致であった場合に前記ＣＰＵが前記個別比較結果レジスタの保持する内容を確認して前記各レジスタの前記テストデータのうちのいずれの保持状態が正しくないかを特定する構成としたことを特徴とする。

更に、本発明に係る演算制御装置制御用プログラムは、種々の機能を実現する複数の機能ブロックと、前記機能ブロックに対して動作制御に係る指令情報を個別に送信するＣＰＵと、前記各機能ブロックに対応し且つ前記指令情報を一時的に保持する複数のレジスタとを備えた演算制御装置にあって、前記演算制御装置が、前記各レジスタに保持されているテストデータが相互に一致するか否か比較判定し当該比較判定結果を前記保持状態確認機能用として前記ＣＰＵに送信する個別比較機能と、前記個別比較機能のそれぞれの結果が全て一致するか否か比較判定し当該比較判定結果を前記保持状態確認機能用として前記ＣＰＵに送信する全比較機能とを有するリードデータ比較回路を併設するものであると共に、前記各レジスタに対してテストデータとして同一データを保持させる同一データ保持指令機能、前記各レジスタの内のいずれか一つのレジスタから前記テストデータをリードデータとして選択して前記リードデータ比較回路に対して出力させるデータ選択機能、および前記全比較機能による比較判定結果が全て一致しないことを示した場合に、前記各個別比較機能による出力結果を確認して前記各レジスタの前記テストデータのうちのいずれの保持状態が正しくないかを特定する保持状態確認機能を前記ＣＰＵに実現させるようにしたことを特徴とする。

本発明は上述したように構成したので、これによると、各レジスタに保持されている値を比較し、全レジスタが一致しているか否かを比較した全比較結果と、リードデータとを連結することにより、ＣＰＵがデータリード時に全てのレジスタの値を個別にリードすることなく、リードするレジスタの値と一致しているか否かを確認することができる。さらに、それぞれのレジスタの値を個別に比較した個別比較結果を個別比較結果レジスタに保持することにより、リードするレジスタの値と他の全てのレジスタの値とが不一致であった場合に、不一致であるレジスタも特定することができ、ＣＰＵがレジスタの値を個々にリードする際にかかる処理時間を短縮することが可能という優れた演算制御装置、演算制御装置制御方法および演算制御装置制御用プログラムを提供することができる。

本発明に係る演算制御装置の第１実施形態を示すブロック図である。 図１に開示したブロック図における動作を示すタイミング図である。 図１に開示したブロック図におけるＣＰＵ７０の動作を示すフローチャートである。 図１に開示したブロック図における比較判定部４０の構成を示すブロック図である。 本発明に係る演算制御装置のその他の実施形態を示すブロック図である。

〔実施形態〕
以下、本発明に係る演算制御装置の一実施形態を、図１および図３乃至図４に基づいて説明する。

まず、図１に示す実施形態の演算制御装置は、種々の機能を実現する複数の機能ブロック８１乃至８ｎ（ｎ≧３）と、この機能ブロックに対して動作制御に係る指令情報を個別に送信するＣＰＵ７０と、前述の各機能ブロックに対応し且つ前述の指令情報を一時的に保持する複数のレジスタ２１乃至２ｎとを備えている。

ここで、前述のＣＰＵ７０は、レジスタ２１乃至２ｎに対してテストデータとして同一のデータを保持させる同一データ保持指令機能と当該レジスタ２１乃至２ｎに保持させたテストデータの保持状態を確認する保持状態確認機能とを有している。

このレジスタ２１乃至２ｎに保持されているテストデータが相互に一致するか否か比較判定し当該比較判定結果を前述の保持状態確認機能用としてＣＰＵ７０にそれぞれ送信する個別比較機能と、この個別比較機能のそれぞれの結果が全て一致するか否か比較判定し当該比較判定結果を前述の保持状態確認機能用としてＣＰＵ７０に送信する全比較機能とを有するリードデータ比較回路９０が当該レジスタ２１乃至２ｎに共通に併設されている。

また、レジスタ２１乃至２ｎは、それぞれ図示しない形で接続されているリセット信号線を介してＣＰＵ７０から送信されるリセット信号によってレジスタ２１乃至２ｎは初期値としてテストデータを保持する。

さらに、前述の演算制御装置は、ＣＰＵ７０によって特定されたレジスタ２１乃至２ｎの内のいずれか一つのレジスタから前述のテストデータをリードデータＮとして選択するデータ選択部３０と、前述のリードデータＮとレジスタ２１乃至２ｎに保持されているテストデータとが一致するか否か個々に比較判定し当該比較判定結果を個別比較結果Ｊ乃至Ｍとしてそれぞれ出力すると共に当該個別比較結果Ｊ乃至Ｍが全て一致するか否か比較判定し当該比較判定結果を全比較判定結果Ｉとして出力する比較判定部４０と、前述のリードデータＮと全比較結果Ｉとを連結して前述の保持状態確認機能用としてＣＰＵ７０に送信するビット連結部５０と、個別比較結果Ｊ乃至Ｍを前述の保持状態確認機能用に保持する個別比較結果レジスタ６０とを備えている。

このデータ選択部３０、比較判定部４０、ビット連結部５０、および個別比較結果レジスタ６０とによって、前述のリードデータ比較回路９０の有する個別比較機能と全比較機能とを実現できる。

前述の比較判定部４０は、前述のアドレスパスＢで指定されたレジスタ２１乃至２ｎの内のいずれか一つのレジスタの保持するテストデータを比較データＨとして選択する選択回路４２と、この比較データＨとレジスタ２１乃至２ｎのテストデータとが一致するか否か個々に比較判定し当該判定結果を個別比較結果Ｊ乃至Ｍとしてそれぞれ出力する比較回路４１Ａ乃至４１ｎと、この個別比較結果Ｊ乃至Ｍに対して論理積演算を行い当該演算結果を全比較結果Ｉとして出力する論理積回路４３とを備えている。

ここで、アドレスパスＢはレジスタ２１乃至２ｎに対応して割り振られるものとし、本実施形態ではアドレスパスＢが００であった場合にはレジスタ２１、アドレスパスＢが０１であった場合にはレジスタ２２、アドレスパスがｎであった場合にはレジスタ２ｎ＋１のことを示すものとする。

また、前述の全比較結果Ｉを算出するために論理積回路４３を用いたが、レジスタ２１乃至２ｎの保持するテストデータが全て一致したか否かを比較するものならば、これに限定するものではないとする。

これにより、ＣＰＵ７０が出力したアドレスパスＢが示すレジスタの保持するテストデータを選択回路４２がリードし、このリードしたテストデータとレジスタ２１乃至２ｎに保持されているテストデータとを比較器４１Ａ乃至４１ｎがそれぞれ比較して個別比較結果Ｊ乃至Ｍとして出力し、この個別比較結果Ｊ乃至Ｍに対して論理積回路４３が論理積演算を行い、演算結果を全比較結果Ｉとして出力することができる。

また、前述のＣＰＵ７０は、データをライトする制御信号であるライト信号Ａ、データのライト先およびリード先を指定するアドレスパスＢ、データをリードするための制御信号であるリード信号Ｃ、およびライトするデータの内容であるライトデータＤを出力する。

さらに、前述のライト信号ＡおよびアドレスパスＢに基づいてレジスタ２１乃至２ｎのいずれか一つを書き込み可能な状態に遷移させるチップセレクト信号Ｇを出力するレジスタ選択部１０を備えている。

これによって、ＣＰＵ７０から出力されるライトデータＤと、レジスタ選択部１０から出力されるチップセレクト信号Ｇとによってレジスタ２１乃至２ｎにデータを書き込むことができる。また、レジスタ２１乃至２ｎは、機能ブロック８１乃至８ｎと制御信号等で接続されていると共に、アドレスパスＢによって指定されたレジスタの値をリード信号Ｃにより読み出し、リードデータＮとして出力する。

また、ＣＰＵ７０がアドレスパスＢで指定したレジスタのデータをリードする際に、データ選択部３０はアドレスパスＢ選択されたレジスタの値をリードデータＮとして出力し、このリードデータＮと比較判定部４０から出力された全比較結果Ｉとをビット連結部５０によって連結してリードデータ＋全比較結果Ｆとして出力し、このリードデータ＋全比較結果ＦをＣＰＵ７０がリードすることができる。

さらに、ＣＰＵ７０がレジスタの保持するテストデータをリードする際にリードデータ＋全比較結果Ｆをリードするので、リードするレジスタと他のレジスタが全て一致しているか否か確認することができる。また、不一致の場合は、ＣＰＵ７０が、個別比較結果レジスタ６０のから個別比較結果Ｅをリードすることにより、不一致となっているレジスタを特定することができる。

〔全体的な動作〕
次に、演算制御装置の全体的な動作について図１乃至図２に基づいて説明する。
なお、ここで、図１に示したｎの値を４としてレジスタ２１乃至２４を４ｂｉｔレジスタ、前述のライトデータＤおよびリードデータＮを共に５ｂｉｔ、レジスタ２１乃至２４にリセット信号として図示しない形でリセット信号２１Ａ乃至２４Ａが接続される例として説明する。

また、前述のリセット信号２１Ａ乃至２４Ａは、Ｌｏｗレベルで有効なリセット信号であり、リセット状態から開始している。さらに、ライト信号Ａおよびリード信号Ｃについても、Ｌｏｗレベルで有効な信号となり、Ｌｏｗレベルの場合にそれぞれライトまたはリードすることができる。

ここで、本実施形態では、前述のリセット信号２１Ａ乃至２４Ａによってレジスタ２１乃至２４がリセット状態となり、各レジスタにテストデータとして初期値１が保持されている場合を示すが、ＣＰＵ７０がレジスタ２１乃至２４に対して特定の同一データをライトした場合（同一データ保持指令工程）もレジスタ２１乃至２４に保持されている値を初期値１から前述の特定の値に変更することで同様の動作がなされる。

図２において、まず最初に、前述のＬｏｗレベルのリセット信号２１Ａ乃至２４Ａがレジスタ２１乃至２４にそれぞれ入力され、リセット状態となり、それぞれテストデータとして初期値１が保持されている。

次に、時刻Ｔ１で前述のリセット信号２１Ａ乃至２４ＡをＣＰＵ７０がＨｉｇｈレベルに変更し、レジスタ２１乃至２４に対するリセット状態を解除する。続いて、時刻Ｔ２でＣＰＵ７０がアドレスパスＢを００に変更すると共に、リード信号ＣをＬｏｗレベルに変更する。

前述のＣＰＵ７０によるアドレスパスＢの内容およびリード信号Ｃの内容の変更を受けて、データ選択部３０は、アドレスパス００に対応するレジスタであるレジスタ２１に保持されているテストデータをリードする（データ選択工程）。

ここで、比較判定部４０の動作を図４に基づいて説明する。
レジスタ２１乃至２ｎのデータが比較判定部４０に入力され、ＣＰＵ７０のアドレスパスＢで指定されたレジスタを選択回路４２で選択してリードし、比較データＨを生成する。この比較データＨと、レジスタ２１乃至２ｎの値を比較回路４１Ａ乃至４１ｎで比較を行い、一致している場合は１を、不一致である場合は０を、個別比較結果Ｊ乃至Ｍの信号としてそれぞれ出力する。また、個別比較結果Ｊ乃至Ｍが全て一致した場合に１になるような回路（例えば論理積回路）を経て全比較結果Ｉを出力する。

上述の比較判定部４０の動作を具体的に説明すると以下のように動作する。比較判定部４０の選択回路４２は、図示しない形で接続されたアドレスパスＢの値が００であるので、このアドレスパスに対応するレジスタであるレジスタ２１から入力されるテストデータを選択し、この選択したデータを選択データＨ（値は１）として比較回路４１Ａ乃至４１Ｄにそれぞれ出力する。

比較器４１Ａは、前述の比較データＨの値である１とレジスタ２１に保持され当該レジスタ２１から出力されるテストデータの値である１とが一致するか否か比較判定し、一致したことを示す１を個別比較結果Ｊとして出力する（個別比較工程）。同様に、比較回路４１Ｂは、前述の比較データＨである１とレジスタ２２のテストデータである１とが一致するか否か比較し、一致したことを示す１を個別比較結果Ｋとして出力する。比較回路４１Ｃ、比較回路４１Ｄについても、比較データＨとレジスタ２３乃至２４に保持されているテストデータとが一致するか否か比較し、比較結果として個別比較結果Ｌ、Ｍ共に１を出力する。

前述の個別比較結果Ｊを最下位のビット、個別比較結果Ｋを最下位から１ビット上位のビット、個別比較結果Ｌを最下位から２ビット上位のビット、個別比較結果Ｍを最下位から３ビット上位のビットに配置すると、個別比較結果Ｊ乃至Ｍは１１１１ｂ（ＦＨ（Ｆ）_１６＝（１１１１）_２）となる。

一方、論理積回路４３は、前述の比較回路４１Ａ乃至４１Ｄから出力される個別比較結果Ｊ乃至Ｍ（値は１１１１）に対して論理積演算（１ＡＮＤ１ＡＮＤ１ＡＮＤ１）を行い、この論旨積演算の結果１が算出され、全比較結果Ｉとして１を出力する（全比較工程）。

続いて、ビット連結部５０は、前述のデータ選択部３０で選択されたレジスタ２１に保持されているテストデータの値である１を最下位ビットとして配置し、前述の比較判定部４０の論理積回路４３から出力された全比較結果Ｉの値である１を最下位から１ビット上位のビットに配置し、この２つのビットを連結し（ビット連結工程）、リードデータ＋全比較結果Ｆとして１１を出力する。

このため、ＣＰＵ７０は、リードデータ＋全比較結果Ｆの値である１１をリードし、最上位ビット（全比較結果）の値である１を参照することで、レジスタ２１乃至２４が全て１で一致していることを確認することができる。これにより、ＣＰＵ７０は、レジスタ２１乃至２４を個別にリードしてリードデータＮとレジスタ２１乃至２４とが一致しているか否か判定する必要がなくなる。

続いて、時刻Ｔ３でアドレスパス００に対しての個別比較結果Ｊ乃至Ｍとして前述の１１１ｂを個別比較結果レジスタ６０にラッチする（個別比較結果保持工程）。また、ＣＰＵ７０が、アドレスパスＢを０１、ライト信号ＡをＬｏｗレベル、リード信号ＣをＨｉｇｈレベル、ライトデータＤをＦｈに変更し、アドレス０１に対してライトデータＤとしてＦｈをライトすると、ライト信号ＡがＬｏｗ区間内でクロック信号の立ち上がりエッジでレジスタ２２に対してライトデータＤであるＦｈがライトされ、レジスタ２２の保持するデータがテストデータである１からＦｈに変更される。

時刻Ｔ４で、ＣＰＵ７０が、アドレスパスＢを００、リード信号ＣをＬｏｗレベルにして、レジスタ２１をリードする。比較判定部４０は、アドレスパス００であるレジスタ２１の値とレジスタ２１乃至２４の値とを比較判定する。この時、前述の時刻Ｔ３でレジスタ２１に値がＦｈとなったので、比較回路４１Ｂは、レジスタ２２の値であるＦｈと比較データＨの値である１とを比較し、一致していないので不一致であることを示す０を個別比較結果Ｋとして出力する。

一方、比較回路４１Ａは、比較回路４１Ｃおよび４１Ｄは、レジスタ２１、レジスタ２３乃至２４の値が１のままであり、比較データＨも１であるので、個別比較結果Ｊ、個別比較結果ＬおよびＭは共に１を出力する。

このため、個別比較結果Ｊが１、個別比較結果Ｌが０、個別比較結果Ｍが１、個別比較結果Ｎが１となるため、個別比較結果Ｊ乃至Ｍに対して論理積演算を行うと全比較結果Ｉとして０が出力される

この全比較結果Ｉの値である０とアドレスパス００（レジスタ２１）の選択データである１とをビット連結部５０でビット連結し、ＣＰＵ７０はリードデータ＋全比較結果Ｆとして０１をリードし、最上位ビット（全比較結果）の値が０であるので、全比較結果レジスタ２１の値と当該レジスタ２１以外の値が一致していないことが確認できる。

時刻Ｔ５で、個別比較結果Ｊ乃至Ｍが個別比較結果レジスタ６０にラッチされ、この個別比較結果レジスタ６０の保持する値は１１０１となる。ここで、ＣＰＵ７０は、不一致アドレスを確認する為に、アドレスパスＢをＸＸ（任意のアドレス）にしてリード信号ＣをＬｏｗレベルにして、個別比較結果レジスタ６０から、個別比較結果をリードする。時刻Ｔ３で、レジスタ２２のデータがＦｈに書き換わったため、レジスタ２１と、レジスタ２１乃至レジスタ２４の値を比較したデータ０Ｄｈがリードできる。レジスタ２１の比較ビットが一致の１であるので、レジスタ２２のみ不一致と特定でき、時刻Ｔ６で、アドレスパスを０１にして、リード信号ＣをＬｏｗレベルにして、レジスタ２２をリードして、詳細を確認する。

以降、時刻Ｔ７で、アドレスパスＢを０１にして、ライトデータＤを０１にしてライトを行うと、レジスタ２２が１になり、全てのレジスタが１となる。

時刻Ｔ８では、アドレスパスＢを０３にしてリード信号ＣをＬｏｗレベルにして、レジスタ２４をリードすると、ＣＰＵ７０は、リードデータ＋全比較結果Ｆとして１１をリードする。ここで、リードデータ＋全比較結果Ｆの最上位ビットである全比較結果が１なので、ＣＰＵ７０は、レジスタ２１乃至レジスタ２４まで全て１であると判定しレジスタ２１乃至レジスタ２４を個別にリードする必要がなくなる。

次に、ＣＰＵ７０の動作を、図３に基づいて説明する。

まず最初に、ＣＰＵ７０は、機能ブロック８１乃至８４が当該機能ブロック８１乃至８４に対応するレジスタであるレジスタ２１乃至２４に対して行うレジスタ処理を確認すると、レジスタの先頭アドレスに格納されたデータをリードする（図３：ステップＳ１０１）。

続いて、ＣＰＵ７０は、このＣＰＵ７０が算出したテストデータの確認用の期待値と前述のレジスタからリードしたデータとが一致するか否か判定を行う（図３：ステップＳ１０２）と共に、同時にリードした全比較ビット（全比較結果）を参照し、全比較ビットが１（一致）であるか否か判定する（図３：ステップＳ１０３）。この判定の結果、１であった場合はレジスタ群であるレジスタ２１乃至２４に保持されている全てのテストデータが前述の確認用の期待値と一致するため、ＣＰＵ７０はレジスタ群の全データが異常無し（ＯＫ）と処理し（図３：ステップＳ１０４）、正常終了する（図３：ステップＳ１０５）。

一方、前述のリードデータが前述の確認用の期待値との判定（図３：ステップＳ１０２）の結果、一致した場合には、同時にリードした全比較ビットを参照する（図３：ステップＳ１０３）。この全比較ビットが０（不一致）であった場合はレジスタ群の全てが確認用の期待値と一致しないため、個別比較結果レジスタ６０から個別比較結果をリードし（図３：ステップＳ１０６）し、不一致となっているレジスタを特定して（図３：ステップＳ１０７）、異常終了系へ移行する（図３：ステップＳ１０８）。

また、前述のリードデータが前述の確認用の期待値との判定（図３：ステップＳ１０２）の結果、不一致であった場合は、同時にリードした全比較ビットを参照し（図３：ステップＳ１０９）、全比較ビットが１（一致）であれば、レジスタ群が全て確認用の期待値と一致しないため、ＮＧと判定され（図３：ステップＳ１１０）異常終了系へ移行する（図３：ステップＳ１０８）。

さらに、前述のリードデータを確認用の期待値との判定（図３：ステップＳ１０２）の結果、不一致の場合は、同時にリードした全比較ビットを参照し（図３：ステップＳ１０９）、この全比較ビットが０（不一致）である場合は、個別比較レジスタ６０から個別比較結果をリードし（図３：ステップＳ１１１）、個別比較ビットが１（比較器４１Ａ乃至４１Ｄの比較結果で一致）となっているレジスタはＮＧレジスタとなる（図３：ステップＳ１１４）。また、比較器４１Ａ乃至４１Ｄの比較結果で不一致であることを示す個別比較ビットが０となっているレジスタは、その数の分だけ該当するレジスタをリードし（図３：ステップＳ１１６）、レジスタのテストデータと確認用の期待値とが一致するか否か判定し（図３：ステップＳ１１７）、一致した場合にはＯＫレジスタとして判定し（図３：ステップＳ１１２）、不一致である場合にはＮＧレジスタと判定して（図３：ステップＳ１１３）、異常終了系へ移行する（図３：ステップＳ１０８）。

このようにすることで、機能ブロックが多数搭載される場合にＣＰＵ７０の比較処理を軽減させることができる。例えば、ある機能を有する機能ブロックを、１００チャネル（ｎ＝１００）搭載する時、この機能ブロックを制御するレジスタは２１乃至レジスタ２１００まで１００個持つこととなる。これらのレジスタに対して初期値確認時や、同じデータをレジスタ２１乃至２１００にライトし当該ライトされたレジスタのデータをリードバックして確認する場合、これまでは、１００個のレジスタに対してそれぞれの初期値、あるいはライトした特定の値と一致しているか否か確認しなければならなかった。しかし、本実施形態では１００個のレジスタの内の１個のレジスタをリードし、レジスタの全比較結果を参照し、全一致の場合はそれぞれの初期値、あるいはライトした特定の値と一致しているか確認するだけでよい。また、全一致でない場合には、リードしたレジスタの値と、その他の全てのレジスタの値とを比較しているので、個別比較結果レジスタ６０から不一致となったレジスタを特定することができ、ＣＰＵ７０が通常行っている全てのレジスタをリードし、比較する処理が削減されるため、ＣＰＵ７０の処理時間を短縮することができる。

ここで、上述した第１実施形態における動作にあって、上記工程で実行される各実行内容をプログラム化し、これをコンピュータに機能させるように構成してもよい。

（実施形態の効果）
以上のように、本実施形態では、ＣＰＵ７０によって指定されたアドレスパスＢに対応するレジスタの値と、このレジスタ以外の各レジスタとが一致するか否かを比較判定部４０内の比較回路４１Ａ乃至４１ｎがそれぞれ比較し、各比較結果を個別比較結果Ｊ乃至Ｍとして出力する。この個別比較結果Ｊ乃至Ｍに対して論理積演算回路４３が論理積演算を行い当該演算結果を全比較結果Ｉとして出力し、この全比較結果Ｉと前述のアドレスパスＢに対応するレジスタからデータ選択部３０が入力したレジスタの値とをビット連結部５０が連結し、リードデータ＋全比較結果ＦとしてＣＰＵ７０がリードする。このため、レジスタの値をリードする際に全比較結果Ｉをすることができ、リードデータとリードデータ以外のレジスタの値とが一致したか否か比較することができる。さらに、全比較結果Ｉとリードデータとが不一致であった場合に、個別比較レジスタ６０から個別比較結果Ｊ乃至Ｍをリードすることにより、リードデータと不一致であるレジスタを特定することができる。このため、ＣＰＵ７０が個々のレジスタに対してリードデータと一致したか否か比較する必要がなくなり、不一致の場合であっても、ＣＰＵ７０が個別比較レジスタ６０を参照することにより、リードデータと不一致であるレジスタを特定することが可能となり、ＣＰＵ７０の処理時間を低減することができる。

〔その他の実施形態〕
上述したように、一実施形態では、図１のようにＣＰＵ７０がレジスタ２１乃至２ｎの内のいずれか一つのレジスタの保持するテストデータをリードする際に、このリード対象となるレジスタの保持するテストデータの期待値を確認用としてＣＰＵ７０が算出し当該算出した確認用期待値と、リード対象となるレジスタに保持されている実際のテストデータとの比較をＣＰＵ７０が行う場合を例示した。これに対し、図５に示すように、ＣＰＵ７０がアドレスマッピングにより、期待値レジスタ９０を併設し、この期待値レジスタ９０に前述のリード対象となるレジスタの保持するテストデータの確認用期待値を保持させ、比較判定部４０がレジスタ２１乃至２ｎと前述の確認用期待値とが一致したか否かを個々に比較判定し当該比較判定結果を個別比較結果Ｊ乃至Ｍとしてぞれぞれ出力すると共にこの個別比較結果Ｊ乃至Ｍが全て一致するか否か比較判定し当該比較判定結果を全比較結果Ｉとして出力することで、ＣＰＵ７０が期待値レジスタをリードする場合に、レジスタ２１乃至２ｎが確認用期待値と一致したか否かを全比較結果Ｉを参照することで確認でき、さらに、個別比較保持レジスタ６０を参照することで、どのレジスタが確認用期待値と一致したか否かを確認することができるため、ＣＰＵ７０自身が期待値とレジスタ２１乃至２ｎのテストデータとを比較する処理を省くことが可能となる。
このようにしても、前述した一実施形態と同等の作用効果を備えたエラー状況表示システムを得ることができる。

上述した実施形態については、その新規な技術的内容の要点をまとめると、以下の付記のようになる。
尚、上記実施形態の一部又は全部は、新規な技術として以下のようにまとめられるが、本発明は必ずしもこれに限定されるものではない。

（付記１）種々の機能を実現する複数の機能ブロックと、前記機能ブロックに対して動作制御に係る指令情報を個別に送信するＣＰＵと、前記各機能ブロックに対応し且つ前記指令情報を一時的に保持する複数のレジスタとを備えた演算制御装置において、
前記ＣＰＵは、前記各レジスタに対してテストデータとして同一データを保持させる同一データ保持指令機能と、前記各レジスタに保持させた前記テストデータの保持状態を当該レジスタに共通に併設されたリードデータ比較回路の出力に基づいて確認する保持状態確認機能とを有すると共に、
前記リードデータ比較回路は、前記各レジスタに保持されているテストデータが相互に一致するか否か比較判定し当該比較判定結果を前記保持状態確認機能用として前記ＣＰＵに送信する個別比較機能と、前記個別比較機能のそれぞれの結果が全て一致するか否か比較判定し当該比較判定結果を前記保持状態確認機能用として前記ＣＰＵに送信する全比較機能とを有することを特徴とする演算制御装置。

（付記２）付記１に記載の演算制御装置において、
前記リードデータ比較回路が、前記ＣＰＵによって特定された前記各レジスタの内のいずれか一つのレジスタから前記テストデータをリードデータとして選択するデータ選択部と、
前記リードデータと前記各レジスタのテストデータとが相互に一致するか否か個別比較判定すると共に前記個別比較結果が全て一致するか否か全比較判定する比較判定部と、
前記リードデータと前記全比較結果とを連結して前記保持状態確認機能用として前記ＣＰＵに出力するビット連結部と、
前記複数の個別比較結果を前記保持状態確認機能用に保持する個別比較結果レジスタとを備えていることを特徴とする演算制御装置。

（付記３）付記２に記載の演算制御装置において、
前記比較判定部は、前記リードデータを比較データとして選択する選択回路と、前記比較データと前記各レジスタのテストデータとが相互に一致するか否か個別比較判定する比較回路と、前記複数の個別比較結果に対して論理積演算を行う論理積回路とを備えていることを特徴とする演算制御装置。

（付記４）付記２乃至３に記載の演算制御装置において、
前記ＣＰＵは、前記各レジスタの内のいずれか一つのレジスタを特定した際に当該レジスタの保持するテストデータの確認用の期待値を算出し出力する機能を有すると共に、
前記確認用期待値を保持する期待値レジスタを前記各レジスタに共通に併設し、
前記比較判定部は、前記期待値レジスタに保持された前記確認用期待値と前記各レジスタのテストデータとが相互に一致するか否か個別比較判定し当該比較判定結果を前記個別比較結果レジスタにそれぞれ送信すると共に、前記個別比較結果が全て一致するか否か比較判定し当該比較判定結果を前記ビット連結部に送信することを特徴とする演算制御装置。

（付記５）種々の機能を実現する複数の機能ブロックと、前記機能ブロックに対して動作制御に係る指令情報を個別に送信するＣＰＵと、前記各機能ブロックに対応し且つ前記指令情報を一時的に保持する複数のレジスタとを備えた演算制御装置にあって、
前記ＣＰＵが前記各レジスタに対してテストデータとして同一データを保持させ、
前記ＣＰＵによって特定された前記各レジスタの内のいずれか一つのレジスタから前記各レジスタに共通に併設されたリードデータ比較回路内のデータ選択部が前記テストデータをリードデータとして選択し、
前記リードデータと前記各レジスタのテストデータとが相互に一致するか否か前記リードデータ比較回路内の比較判定部が個別比較判定し、
前記個別比較結果は全て一致するか否か前記比較判定部が全比較判定し、
前記リードデータと前記全比較結果とを前記リードデータ比較回路内のビット連結部が連結し、
前記複数の個別比較結果を前記リードデータ比較回路内の個別比較結果レジスタが保持し、
前記ビット連結部によって連結されたデータを前記ＣＰＵが確認し、
前記全比較結果が不一致であった場合に前記ＣＰＵが前記個別比較結果レジスタの保持する内容を確認する構成としたことを特徴とする演算制御装置制御方法。

（付記６）種々の機能を実現する複数の機能ブロックと、前記機能ブロックに対して動作制御に係る指令情報を個別に送信するＣＰＵと、前記各機能ブロックに対応し且つ前記指令情報を一時的に保持する複数のレジスタとを備えた演算制御装置にあって、
前記各レジスタに対してテストデータとして同一データを保持させる同一データ保持指令機能、
前記ＣＰＵによって特定された前記各レジスタの内のいずれか一つのレジスタから前記テストデータをリードデータとして選択するデータ選択機能、
前記リードデータと前記各レジスタのテストデータとが相互に一致するか否か個別比較判定する個別比較機能、
前記個別比較結果は全て一致するか否か全比較判定する全比較機能、
前記リードデータと前記全比較結果とを連結するビット連結機能、
前記複数の個別比較結果を保持する個別比較結果保持機能、
前記ビット連結部によって連結されたデータを確認すると共に前記全比較結果が不一致であった場合に前記個別比較結果レジスタの保持する内容を確認する保持状態確認機能、
をコンピュータに実現させるようにしたことを特徴とする演算制御装置制御用プログラム。

本発明は、ＣＰＵがレジスタの値をリードする際に、比較部がＣＰＵリードデータとＣＰＵがリードした以外の各レジスタの値とをそれぞれ比較し、各比較結果を個別比較結果として出力する。さらに比較判定部は、ＣＰＵがリードした以外のレジスタが全て一致したか否か比較し、比較結果を全比較結果として出力する。この全比較結果とＣＰＵリードデータとをビット連結し、ＣＰＵがリードすることにより、ＣＰＵがデータリード時にリード対象のレジスタの値とリード対象以外のレジスタが一致しているか否か確認することができる。さらに全比較結果が不一致の場合であっても、ＣＰＵが個別比較結果を参照することにより不一致であるレジスタを確認することができる。このため、ＣＰＵが個々のレジスタに対してリードデータと一致したか否か確認する処理が不要となり、ＣＰＵの処理時間を短縮することが可能となる。

２ｎ レジスタ（ｎ＝１，２，３…）
３０ データ選択部
４０ 比較判定部
４１ｎ 比較回路（ｎ＝Ａ，Ｂ，Ｃ…）
４２ 選択回路
４３ 論理積回路
５０ ビット連結部
６０ 個別比較レジスタ
７０ ＣＰＵ
８ｎ 機能ブロック（ｎ＝１，２，３…）

Claims (6)

1. 種々の機能を実現する複数の機能ブロックと、前記機能ブロックに対して動作制御に係る指令情報を個別に送信するＣＰＵと、前記各機能ブロックに対応し且つ前記指令情報を一時的に保持する複数のレジスタとを備えた演算制御装置において、
   前記ＣＰＵは、前記各レジスタに対してテストデータとして同一データを保持させる同一データ保持指令機能と、前記各レジスタに保持させた前記テストデータの保持状態を当該レジスタに共通に併設されたリードデータ比較回路の出力に基づいて確認する保持状態確認機能とを有すると共に、
   前記リードデータ比較回路は、前記各レジスタに保持されているテストデータが相互に一致するか否か比較判定し当該比較判定結果を前記保持状態確認機能用として前記ＣＰＵに送信する個別比較機能と、前記個別比較機能のそれぞれの結果が全て一致するか否か比較判定し当該比較判定結果を前記保持状態確認機能用として前記ＣＰＵに送信する全比較機能とを有し、
   前記保持状態確認機能が、前記全比較機能による比較判定結果が全て一致しないことを示した場合に、前記各個別比較機能による出力結果を確認して前記各レジスタの前記テストデータのうちのいずれの保持状態が正しくないかを特定することを特徴とする演算制御装置。
2. 請求項１に記載の演算制御装置において、
   前記リードデータ比較回路が、前記ＣＰＵによって特定された前記各レジスタの内のいずれか一つのレジスタから前記テストデータをリードデータとして選択するデータ選択部と、
   前記リードデータと前記各レジスタのテストデータとが相互に一致するか否か個別比較判定すると共に前記個別比較結果が全て一致するか否か全比較判定する比較判定部と、
   前記リードデータと前記全比較結果とを連結して前記保持状態確認機能用として前記ＣＰＵに出力するビット連結部と、
   前記複数の個別比較結果を前記保持状態確認機能用に保持する個別比較結果レジスタとを備えていることを特徴とする演算制御装置。
3. 請求項２に記載の演算制御装置において、
   前記比較判定部は、前記リードデータを比較データとして選択する選択回路と、前記比較データと前記各レジスタのテストデータとが相互に一致するか否か個別比較判定する比較回路と、前記複数の個別比較結果に対して論理積演算を行う論理積回路とを備えていることを特徴とする演算制御装置。
4. 請求項２乃至３に記載の演算制御装置において、
   前記ＣＰＵは、前記各レジスタの内のいずれか一つのレジスタを特定した際に当該レジスタの保持するテストデータの確認用の期待値を算出し出力する機能を有すると共に、
   前記確認用期待値を保持する期待値レジスタを前記各レジスタに共通に併設し、
   前記比較判定部は、前記期待値レジスタに保持された前記確認用期待値と前記各レジスタのテストデータとが相互に一致するか否か個別比較判定し当該比較判定結果を前記個別比較結果レジスタにそれぞれ送信すると共に、前記個別比較結果が全て一致するか否か比較判定し当該比較判定結果を前記ビット連結部に送信することを特徴とする演算制御装置。
5. 種々の機能を実現する複数の機能ブロックと、前記機能ブロックに対して動作制御に係る指令情報を個別に送信するＣＰＵと、前記各機能ブロックに対応し且つ前記指令情報を一時的に保持する複数のレジスタとを備えた演算制御装置にあって、
   前記ＣＰＵが前記各レジスタに対してテストデータとして同一データを保持させ、
   前記ＣＰＵによって特定された前記各レジスタの内のいずれか一つのレジスタから前記各レジスタに共通に併設されたリードデータ比較回路内のデータ選択部が前記テストデータをリードデータとして選択し、
   前記リードデータと前記各レジスタのテストデータとが相互に一致するか否か前記リードデータ比較回路内の比較判定部が個別比較判定し、
   前記個別比較結果は全て一致するか否か前記比較判定部が全比較判定し、
   前記リードデータと前記全比較結果とを前記リードデータ比較回路内のビット連結部が連結し、
   前記複数の個別比較結果を前記リードデータ比較回路内の個別比較結果レジスタが保持し、
   前記ビット連結部によって連結されたデータを前記ＣＰＵが確認し、
   前記全比較結果が不一致であった場合に前記ＣＰＵが前記個別比較結果レジスタの保持する内容を確認して前記各レジスタの前記テストデータのうちのいずれの保持状態が正しくないかを特定する構成としたことを特徴とする演算制御装置制御方法。
6. 種々の機能を実現する複数の機能ブロックと、前記機能ブロックに対して動作制御に係る指令情報を個別に送信するＣＰＵと、前記各機能ブロックに対応し且つ前記指令情報を一時的に保持する複数のレジスタとを備えた演算制御装置にあって、
   前記演算制御装置が、前記各レジスタに保持されているテストデータが相互に一致するか否か比較判定し当該比較判定結果を前記保持状態確認機能用として前記ＣＰＵに送信する個別比較機能と、前記個別比較機能のそれぞれの結果が全て一致するか否か比較判定し当該比較判定結果を前記保持状態確認機能用として前記ＣＰＵに送信する全比較機能とを有するリードデータ比較回路を併設するものであると共に、
   前記各レジスタに対してテストデータとして同一データを保持させる同一データ保持指令機能、
   前記各レジスタの内のいずれか一つのレジスタから前記テストデータをリードデータとして選択して前記リードデータ比較回路に対して出力させるデータ選択機能、
   および前記全比較機能による比較判定結果が全て一致しないことを示した場合に、前記各個別比較機能による出力結果を確認して前記各レジスタの前記テストデータのうちのいずれの保持状態が正しくないかを特定する保持状態確認機能
   を前記ＣＰＵに実現させるようにしたことを特徴とする演算制御装置制御用プログラム。

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