JP5702227B2 - 選択トランジスタ、選択トランジスタの作成方法、メモリ装置及びメモリ装置の製造方法 - Google Patents
選択トランジスタ、選択トランジスタの作成方法、メモリ装置及びメモリ装置の製造方法 Download PDFInfo
- Publication number
- JP5702227B2 JP5702227B2 JP2011119591A JP2011119591A JP5702227B2 JP 5702227 B2 JP5702227 B2 JP 5702227B2 JP 2011119591 A JP2011119591 A JP 2011119591A JP 2011119591 A JP2011119591 A JP 2011119591A JP 5702227 B2 JP5702227 B2 JP 5702227B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- memory device
- insulating layer
- selection transistor
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 34
- 238000004519 manufacturing process Methods 0.000 title claims description 23
- 230000000903 blocking effect Effects 0.000 claims description 23
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 22
- 239000004065 semiconductor Substances 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 16
- 239000007789 gas Substances 0.000 claims description 14
- 238000003860 storage Methods 0.000 claims description 14
- 229910052786 argon Inorganic materials 0.000 claims description 11
- 238000010884 ion-beam technique Methods 0.000 claims description 3
- 230000001678 irradiating effect Effects 0.000 claims description 3
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 102
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 22
- 230000008569 process Effects 0.000 description 18
- 229910004298 SiO 2 Inorganic materials 0.000 description 12
- 229920002120 photoresistant polymer Polymers 0.000 description 12
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 11
- 230000000052 comparative effect Effects 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 238000002955 isolation Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000000231 atomic layer deposition Methods 0.000 description 3
- 238000001451 molecular beam epitaxy Methods 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- FGUUSXIOTUKUDN-IBGZPJMESA-N C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 Chemical compound C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 FGUUSXIOTUKUDN-IBGZPJMESA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- LPQOADBMXVRBNX-UHFFFAOYSA-N ac1ldcw0 Chemical compound Cl.C1CN(C)CCN1C1=C(F)C=C2C(=O)C(C(O)=O)=CN3CCSC1=C32 LPQOADBMXVRBNX-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- SIWVEOZUMHYXCS-UHFFFAOYSA-N oxo(oxoyttriooxy)yttrium Chemical compound O=[Y]O[Y]=O SIWVEOZUMHYXCS-UHFFFAOYSA-N 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
本発明は、選択トランジスタ、選択トランジスタの作成方法、メモリ装置及びメモリ装置の製造方法に関する。
従来のメモリ装置、例えば、ＮＡＮＤフラッシュメモリ（ＮＡＮＤ ｆｌａｓｈ ｍｅｍｏｒｙ）は、集積化のために、複数個のメモリセルトランジスタ（ｍｅｍｏｒｙ ｃｅｌｌ ｔｒａｎｓｉｓｔｏｒ）（以下、メモリトランジスタと称する）を直列接続し、この直列接続した複数のメモリトランジスタの両端にセレクトトランジスタ（ｓｅｌｅｃｔ ｔｒａｎｓｉｓｔｏｒ）（以下、選択トランジスタと称する）を設けた構成となっている。メモリトランジスタは、電荷の蓄積の有無により情報を記憶するため、トンネル絶縁層、電荷蓄積層、ブロッキング絶縁層及びゲート電極が同順に積層された構造を有する。一方、選択トランジスタは、電荷を蓄積する必要がないため、トンネル絶縁層及び電荷蓄積層を必要としない。このため、選択トランジスタは、ゲート絶縁層及びゲート電極を同順に積層した構造を有する。
このようにメモリトランジスタと選択トランジスタでは、それぞれ構造が異なる。このため、従来の製造プロセスでは、メモリトランジスタを形成する工程と、選択トランジスタを形成する工程とをそれぞれ分けてメモリトランジスタ及び選択トランジスタを形成している。しかしながら、メモリトランジスタを形成する工程と選択トランジスタを形成する工程とを分けると、メモリ装置の製造工程が増えるため、製造コストやＴＡＴ（ｔｕｒｎ ａｒｏｕｎｄ ｔｉｍｅ）が増加する。
そこで、選択トランジスタをトンネル絶縁層、ブロッキング絶縁層及びゲート電極が同順に積層された構造とし、メモリトランジスタと選択トランジスタの構造をできるだけ共通化してメモリ装置の製造に必要な工程数を削減した製造方法が提案されている（例えば、特許文献１参照）。
この提案方法では、選択トランジスタのトンネル絶縁層及びブロッキング絶縁層との界面における電荷トラップに起因するＶｆｂ（フラットバンド電圧）の変動を抑制するために、ブロッキング絶縁層としての酸化アルミニウム（Ａｌ２Ｏ３）層中にシリコン（Ｓｉ）を含有させている。Ａｌ２Ｏ３層中にシリコンを含有することで、トンネル絶縁層及びブロッキング絶縁層との界面にトラップされる電荷量（電荷密度）が減少し、Ｖｆｂのシフト（変動）が抑制される。
しかしながら、上記提案方法では、Ｖｆｂのシフトは小さくできるものの、電荷トラップによるＶｆｂの変動自体を防止することはできない。また、メモリトランジスタと選択トランジスタの構造は、全く同じではなく、半導体基板上にトンネル絶縁層及び電荷蓄積層を形成した後、選択トランジスタが形成される領域から電荷蓄積層を除去する工程が必要となる。
本発明は、上記の事情に対処してなされたもので、少ない工程数で製造でき、フラットバンド電圧のシフトを抑制できる選択トランジスタ、選択トランジスタの作成方法、メモリ装置及びメモリ装置の製造方法を提供することを目的とする。
本発明は、上記の事情に対処してなされたもので、少ない工程数で製造でき、フラットバンド電圧のシフトを抑制できる選択トランジスタ、選択トランジスタの作成方法、メモリ装置及びメモリ装置の製造方法を提供することを目的とする。
本発明のメモリ装置の製造方法の一態様は、直列接続された複数のメモリトランジスタ及び直列接続された複数のメモリトランジスタの両端に設けられた選択トランジスタを備えたメモリ装置の製造方法であって、半導体基板上にトンネル絶縁層を形成する工程と、トンネル絶縁層上に電荷蓄積層を形成する工程と、電荷蓄積層上にブロッキング絶縁層を形成する工程と、選択トランジスタが形成される領域のブロッキング絶縁層へアルゴンをソースガスとするガスクラスタイオンビームを選択的に照射する工程と、ブロッキング絶縁層上にゲート電極を形成する工程と、積層されたトンネル絶縁層からゲート電極をパターニングする工程と、パターニングされたゲート電極の両側の半導体基板中にソース／ドレイン領域を形成する工程と、を具備することを特徴とする。
本発明によれば、少ない工程数で製造でき、フラットバンド電圧のシフトを抑制できる選択トランジスタ、選択トランジスタの作成方法、メモリ装置及びメモリ装置の製造方法を提供できる。
以下、本発明の詳細を、図面を参照して説明する。
図１は、本発明の一実施形態に係るメモリ装置１の概略構成及び等価回路を示した図である。図２は、図１の線分Ａ−Ａでの断面図である。以下、図１，図２を参照して、本実施形態に係るメモリ装置１の構成について説明する。なお、本実施形態では、メモリ装置１として、ＭＯＮＯＳ型のＮＡＮＤフラッシュメモリについて説明する。
図１は、本発明の一実施形態に係るメモリ装置１の概略構成及び等価回路を示した図である。図２は、図１の線分Ａ−Ａでの断面図である。以下、図１，図２を参照して、本実施形態に係るメモリ装置１の構成について説明する。なお、本実施形態では、メモリ装置１として、ＭＯＮＯＳ型のＮＡＮＤフラッシュメモリについて説明する。
メモリ装置１は、半導体基板１００上に形成されたメモリトランジスタＭＴ１〜ＭＴｍ及び選択トランジスタＳＴＤ，ＳＴＳを備える。メモリトランジスタＭＴ１〜ＭＴｍは、直列に接続されている。選択トランジスタＳＴＤ，ＳＴＳは、直列接続されたメモリトランジスタＭＴ１〜ＭＴｍの両端に各々形成されている。なお、ｍは、２ｎを満たす数字である（ｎ：通常は４〜５の値をとる）。
メモリトランジスタＭＴ１〜ＭＴｍは、トンネル絶縁層１０１、電荷蓄積層１０２、ブロッキング絶縁層１０３Ａ及びゲート電極１０４が同順に積層された構造を有する。また、選択トランジスタＳＴＤ，ＳＴＳは、トンネル絶縁層１０１、電荷蓄積層１０２、ブロッキング絶縁層１０３Ｂ及びゲート電極１０４が同順に積層された構造を有する。
このように、メモリトランジスタＭＴ１〜ＭＴｍ及び選択トランジスタＳＴＤ，ＳＴＳは、略同一の構造を有するが、選択トランジスタＳＴＤ，ＳＴＳのブロッキング絶縁層１０３Ｂは、アルゴン（Ａｒ）をソースガスとするＧＣＩＢ（ｇａｓ ｃｌｕｓｔｅｒ ｉｏｎ ｂｅａｍ）が照射されて改質されている点が、メモリトランジスタＭＴ１〜ＭＴｍのブロッキング絶縁層１０３Ａと異なる。
本実施形態では、トンネル絶縁層１０１、電荷蓄積層１０２及びブロッキング絶縁層１０３Ａ，１０３Ｂは、それぞれ酸化シリコン層（以下、ＳｉＯ２層と称する）、窒化シリコン層（以下、Ｓｉ３Ｎ４層と称する）及び酸化アルミニウム層（以下、Ａｌ２Ｏ３層と称する）から形成されている。また、ゲート電極１０４は、窒化チタン層（以下、ＴｉＮ層と称する）／タングステン層（以下、Ｗ層と称する）／窒化チタン層（以下、ＴｉＮ層と称する）を同順に積層した構造を有する。
図３Ａ〜図３Ｃは、図１のメモリ装置１の製造方法の工程を示すフローチャートである。以下、図３Ａ〜図３Ｃを参照してメモリ装置１の製造方法を説明する。
（工程ａ）
初めに、半導体基板１００上に、ＳｉＯ２層からなる素子分離領域を形成する（図３Ａ（ａ）参照）。この素子分離領域の形成は、公知の方法、例えば、Ｓｉ３Ｎ４層をマスクとして選択的に半導体基板を酸化し、素子間にＳｉＯ２層を形成するＬＯＣＯＳ法（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）や、半導体基板の分離領域にドライエッチングにより浅い溝を形成し、ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）によりＳｉＯ２層を堆積した後、溝以外の部分に堆積したＳｉＯ２層をＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）により除去するＳＴＩ法（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）などを用いることができる。なお、図３Ａ（ａ）では、素子分離領域の図示を省略している。
初めに、半導体基板１００上に、ＳｉＯ２層からなる素子分離領域を形成する（図３Ａ（ａ）参照）。この素子分離領域の形成は、公知の方法、例えば、Ｓｉ３Ｎ４層をマスクとして選択的に半導体基板を酸化し、素子間にＳｉＯ２層を形成するＬＯＣＯＳ法（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）や、半導体基板の分離領域にドライエッチングにより浅い溝を形成し、ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）によりＳｉＯ２層を堆積した後、溝以外の部分に堆積したＳｉＯ２層をＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）により除去するＳＴＩ法（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）などを用いることができる。なお、図３Ａ（ａ）では、素子分離領域の図示を省略している。
（工程ｂ）
素子分離領域を形成した半導体基板１００上にトンネル絶縁層１０１としてＳｉＯ２層を形成する（図３Ａ（ｂ）参照）。ＳｉＯ２層は、半導体基板１００を熱酸化させて形成してもよいし、ＣＶＤでＳｉＯ２を堆積させて形成してもよい。
素子分離領域を形成した半導体基板１００上にトンネル絶縁層１０１としてＳｉＯ２層を形成する（図３Ａ（ｂ）参照）。ＳｉＯ２層は、半導体基板１００を熱酸化させて形成してもよいし、ＣＶＤでＳｉＯ２を堆積させて形成してもよい。
（工程ｃ）
工程ｂで形成したＳｉＯ２層上に電荷蓄積層１０２としてのＳｉ３Ｎ４層を形成する（図３Ａ（ｃ）参照）。Ｓｉ３Ｎ４層は、ＣＶＤでＳｉ３Ｎ４を堆積させて形成する。
工程ｂで形成したＳｉＯ２層上に電荷蓄積層１０２としてのＳｉ３Ｎ４層を形成する（図３Ａ（ｃ）参照）。Ｓｉ３Ｎ４層は、ＣＶＤでＳｉ３Ｎ４を堆積させて形成する。
（工程ｄ）
工程ｃで形成したＳｉ３Ｎ４層上にブロッキング絶縁層１０３ＡとしてのＡｌ２Ｏ３層を形成する（図３Ｂ（ｄ）参照）。Ａｌ２Ｏ３層は、ＰＶＤ（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、ＣＶＤの他、ＡＬＤ（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）やＭＢＥ（ｍｏｌｅｃｕｌａｒ ｂｅａｍ ｅｐｉｔａｘｙ）等によりＡｌ２Ｏ３を堆積させて形成する。
工程ｃで形成したＳｉ３Ｎ４層上にブロッキング絶縁層１０３ＡとしてのＡｌ２Ｏ３層を形成する（図３Ｂ（ｄ）参照）。Ａｌ２Ｏ３層は、ＰＶＤ（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、ＣＶＤの他、ＡＬＤ（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）やＭＢＥ（ｍｏｌｅｃｕｌａｒ ｂｅａｍ ｅｐｉｔａｘｙ）等によりＡｌ２Ｏ３を堆積させて形成する。
（工程ｅ）
選択トランジスタＳＴＤ，ＳＴＳを形成する領域Ｂに形成されたＡｌ２Ｏ３層に選択的にアルゴン（Ａｒ）をソースガスとするＧＣＩＢを照射する（図３Ｂ（ｅ）参照）。具体的には、工程ｄで形成したＡｌ２Ｏ３層上にフォトレジスト２０２を塗布した後、プリベイクを行い、露光する。ポジ型のフォトレジストを使用する場合、感光した部分が溶解するため、選択トランジスタＳＴＤ，ＳＴＳを形成する領域Ｂのみを露光する。また、ネガ型のフォトレジストを使用する場合、感光した部分が残るため、メモリトランジスタＭＴ１〜ＭＴｍを形成する領域Ａを露光する。露光後、フォトレジスト２０２を現像して選択トランジスタＳＴＤ，ＳＴＳを形成する領域Ｂのフォトレジストを剥離する。なお、フォトレジスト２０２は、スピンコーター又は吹き付けで塗布し、露光は、ステッパー又はスキャナーで行う。
選択トランジスタＳＴＤ，ＳＴＳを形成する領域Ｂに形成されたＡｌ２Ｏ３層に選択的にアルゴン（Ａｒ）をソースガスとするＧＣＩＢを照射する（図３Ｂ（ｅ）参照）。具体的には、工程ｄで形成したＡｌ２Ｏ３層上にフォトレジスト２０２を塗布した後、プリベイクを行い、露光する。ポジ型のフォトレジストを使用する場合、感光した部分が溶解するため、選択トランジスタＳＴＤ，ＳＴＳを形成する領域Ｂのみを露光する。また、ネガ型のフォトレジストを使用する場合、感光した部分が残るため、メモリトランジスタＭＴ１〜ＭＴｍを形成する領域Ａを露光する。露光後、フォトレジスト２０２を現像して選択トランジスタＳＴＤ，ＳＴＳを形成する領域Ｂのフォトレジストを剥離する。なお、フォトレジスト２０２は、スピンコーター又は吹き付けで塗布し、露光は、ステッパー又はスキャナーで行う。
次に、アルゴン（Ａｒ）をソースガスとするＧＣＩＢを照射する。フォトレジスト２０２により、選択トランジスタＳＴＤ，ＳＴＳを形成する領域Ｂに形成されたＡｌ２Ｏ３層に選択的にアルゴン（Ａｒ）をソースガスとするＧＣＩＢが照射される。なお、ＧＣＩＢを用いると、数個から数千個のＡｒ原子が結合したクラスタとして照射されるため、深さ方向への侵入距離は短い。フォトレジスト２０２は、通常、数百ｎｍの厚みがあるので、フォトレジスト２０２が存在する領域（メモリトランジスタＭＴ１〜ＭＴｍを形成する領域Ｂ）のＡｌ２Ｏ３層へのアルゴン（Ａｒ）をソースガスとするＧＣＩＢの照射は問題とはならない。この工程ｅで、選択トランジスタＳＴＤ，ＳＴＳを形成する領域ＢのＡｌ２Ｏ３層が改質されてブロッキング絶縁層１０３Ｂとなる。
（工程ｆ）
フォトレジスト２０２を剥離する（図３Ｂ（ｆ）参照）。フォトレジスト２０２は、通常アッシャーを用いたドライプロセスで剥離するが、ウェットプロセスにより剥離してもよい。
フォトレジスト２０２を剥離する（図３Ｂ（ｆ）参照）。フォトレジスト２０２は、通常アッシャーを用いたドライプロセスで剥離するが、ウェットプロセスにより剥離してもよい。
（工程ｇ）
Ａｌ２Ｏ３層上に、ゲート電極１０４としてのＴｉＮ層／Ｗ層／ＴｉＮ層を同順に積層する（図３Ｃ（ｇ）参照）。ＴｉＮ層及びＷ層は、ＰＶＤ、ＣＶＤの他、ＡＬＤやＭＢＥ等により形成する。
Ａｌ２Ｏ３層上に、ゲート電極１０４としてのＴｉＮ層／Ｗ層／ＴｉＮ層を同順に積層する（図３Ｃ（ｇ）参照）。ＴｉＮ層及びＷ層は、ＰＶＤ、ＣＶＤの他、ＡＬＤやＭＢＥ等により形成する。
（工程ｈ）
ゲート電極１０４となるＴｉＮ層／Ｗ層／ＴｉＮ層を積層後、公知のリソグラフィー技術及びエッチング技術により、工程ａ〜工程ｇで積層された層を所望の構造にパターニングする（図３Ｃ（ｈ）参照）。
ゲート電極１０４となるＴｉＮ層／Ｗ層／ＴｉＮ層を積層後、公知のリソグラフィー技術及びエッチング技術により、工程ａ〜工程ｇで積層された層を所望の構造にパターニングする（図３Ｃ（ｈ）参照）。
（工程ｉ）
パターニング後、半導体基板１００がｐ型であればヒ素（Ａｓ）等のｎ型ドーパントを、半導体基板１００がｎ型であればホウ素（Ｂ）等のｎ型ドーパントをそれぞれイオン注入した後、熱処理を施し、メモリトランジスタＭＴ１〜ＭＴｍ及び選択トランジスタＳＴＤ，ＳＴＳの両側に各々ソース／ドレイン領域を形成する（図３Ｃ（ｉ）参照）。その後、周知の方法で配線等を形成して本実施形態のメモリ装置１が形成される。
パターニング後、半導体基板１００がｐ型であればヒ素（Ａｓ）等のｎ型ドーパントを、半導体基板１００がｎ型であればホウ素（Ｂ）等のｎ型ドーパントをそれぞれイオン注入した後、熱処理を施し、メモリトランジスタＭＴ１〜ＭＴｍ及び選択トランジスタＳＴＤ，ＳＴＳの両側に各々ソース／ドレイン領域を形成する（図３Ｃ（ｉ）参照）。その後、周知の方法で配線等を形成して本実施形態のメモリ装置１が形成される。
トンネル絶縁層１０１として、ＳｉＯ２以外にもＳｉＯＮ（酸化窒化シリコン）、Ａｌ２Ｏ３、ＨｆＯ２（酸化ハフニウム）、ＺｒＯ２（酸化ジルコニウム）、Ｔａ２Ｏ５（酸化タンタル）、Ｙ２Ｏ３（酸化イットリウム）等の高誘電率膜を使用できる。電荷蓄積層１０２として、Ｓｉ３Ｎ４以外にもＡｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、Ｔａ２Ｏ５、Ｙ２Ｏ３等の高誘電率膜を使用できる。ゲート電極１０４として、ＴｉＮ／Ｗ／ＴｉＮの積層構造以外にもＰｏｌｙ−Ｓｉ（ポリシリコン）膜、ＴａＮ（窒化タンタル）膜、金属膜（Ｗ，Ｐｔ等）等の単一層または積層構造としてもよい。
次に、実施例１、比較例１〜３の作成手順及びその評価結果について記載する。
（実施例１）
実施形態の工程ａ〜工程ｃと同様にして、Ｐ型半導体基板上にＳｉＯ２層、Ｓｉ３Ｎ４層及びＡｌ２Ｏ３層をそれぞれ４ｎｍ、７ｎｍ及び１５ｎｍ形成した。
（実施例１）
実施形態の工程ａ〜工程ｃと同様にして、Ｐ型半導体基板上にＳｉＯ２層、Ｓｉ３Ｎ４層及びＡｌ２Ｏ３層をそれぞれ４ｎｍ、７ｎｍ及び１５ｎｍ形成した。
次に、実施形態の工程ｄ〜工程ｆと同様にして、選択トランジスタＳＴＤ，ＳＴＳを形成する領域のＡｌ２Ｏ３層へアルゴン（Ａｒ）をソースガスとするＧＣＩＢを照射した。ＧＣＩＢは、実質的な加速電圧が３ｋＶ程度となるようにＡｌ２Ｏ３層へ照射した。また、Ａｒのドーズ（ｄｏｓｅ）量は、１Ｅ１４（ａｔｏｍｓ／ｃｍ２）である。
次に、実施形態の工程ｇ〜工程ｉと同様にして、Ａｌ２Ｏ３層上に、ゲート電極となるＴｉＮ層／Ｗ層／ＴｉＮ層を同順に積層して形成した後、パターニングを行い、ゲート電極の両側の半導体基板１００中にヒ素（Ａｓ）をイオン注入した後、熱処理を施し、メモリトランジスタＭＴ１〜ＭＴｍ及び選択トランジスタＳＴＤ，ＳＴＳの両側に各々ソース／ドレイン領域を形成した。最後に、ゲート電極及びソース／ドレイン領域への配線を形成して実施例１のメモリ装置を形成した。
（比較例１）
比較例１では、選択トランジスタＳＴＤ，ＳＴＳを形成する領域のＡｌ２Ｏ３層へ酸素（Ｏ）をソースガスとするＧＣＩＢを照射して、酸素（Ｏ）をドープした点が実施例１と異なる。その他の構成は、実施例１と同じである。
比較例１では、選択トランジスタＳＴＤ，ＳＴＳを形成する領域のＡｌ２Ｏ３層へ酸素（Ｏ）をソースガスとするＧＣＩＢを照射して、酸素（Ｏ）をドープした点が実施例１と異なる。その他の構成は、実施例１と同じである。
（比較例２）
比較例２では、選択トランジスタＳＴＤ，ＳＴＳを形成する領域のＡｌ２Ｏ３層へアルゴン（Ａｒ）を、ＧＣＩＢを使用せずにイオン注入した点が実施例１と異なる。その他の構成は、実施例１と同じである。
比較例２では、選択トランジスタＳＴＤ，ＳＴＳを形成する領域のＡｌ２Ｏ３層へアルゴン（Ａｒ）を、ＧＣＩＢを使用せずにイオン注入した点が実施例１と異なる。その他の構成は、実施例１と同じである。
（比較例３）
比較例３では、選択トランジスタＳＴＤ，ＳＴＳを形成する領域のＡｌ２Ｏ３層へのドープを行わずに、ゲート電極を形成した点が実施例１と異なる。その他の構成は、実施例１と同じである。
比較例３では、選択トランジスタＳＴＤ，ＳＴＳを形成する領域のＡｌ２Ｏ３層へのドープを行わずに、ゲート電極を形成した点が実施例１と異なる。その他の構成は、実施例１と同じである。
図４は、上記のようにして形成したメモリ装置における選択トランジスタＳＴＤのフラットバンド電圧（Ｖｆｂ）の変化を調べた結果である。図４の縦軸及び横軸は、それぞれフラットバンド電圧（Ｖｆｂ）及び書込み電圧（Ｖｐｒｇｍ）である。図４から明らかなように、比較例１〜３に係る選択トランジスタは、書込み電圧（Ｖｐｒｇｍ）の上昇と共に、フラットバンド電圧（Ｖｆｂ）が上昇しているのがわかる。一方、実施例１に係る選択トランジスタは、書込み電圧（Ｖｐｒｇｍ）が上昇してもＶｆｂが略ゼロのまま一定であることがわかる。これは、アルゴン（Ａｒ）をソースガスとするＧＣＩＢを照射することにより、Ａｌ２Ｏ３層が改質されるためと考えられる。
以上のように、実施例のメモリ装置によれば、アルゴン（Ａｒ）をソースガスとするＧＣＩＢをブロッキング絶縁層に照射することで、選択トランジスタのフラットバンド電圧の変動を抑制できるので、メモリトランジスタと選択トランジスタの構造を略同じにすることができる。このため、メモリ装置の製造工程数及びＴＡＴ（ｔｕｒｎ ａｒｏｕｎｄ ｔｉｍｅ）の増加を抑制できる。
以上、本発明を各実施形態について説明したが、本発明は、上述した各実施形態に限定
されるものではなく、各種の変形が可能であることは勿論である。例えば、上述の実施形態では、ブロッキング絶縁層へＡｒをドープする際にフォトレジストをマスクとして使用したが、他の材料で形成した膜（Ｓｉ３Ｎ４膜やＳｉＯ２膜等）をマスクとしてもよい。
されるものではなく、各種の変形が可能であることは勿論である。例えば、上述の実施形態では、ブロッキング絶縁層へＡｒをドープする際にフォトレジストをマスクとして使用したが、他の材料で形成した膜（Ｓｉ３Ｎ４膜やＳｉＯ２膜等）をマスクとしてもよい。
１…メモリ装置、１００…半導体基板、１０１…トンネル絶縁層、１０２…電荷蓄積層、１０３Ａ…改質前のブロッキング絶縁層、１０３Ｂ…改質後のブロッキング絶縁層、１０４…ゲート電極。
Claims (2)
- 直列接続された複数のメモリトランジスタ及び前記直列接続された複数のメモリトランジスタの両端に設けられた選択トランジスタを備えたメモリ装置の製造方法であって、
半導体基板上にトンネル絶縁層を形成する工程と、
前記トンネル絶縁層上に電荷蓄積層を形成する工程と、
前記電荷蓄積層上にブロッキング絶縁層を形成する工程と、
前記選択トランジスタが形成される領域の前記ブロッキング絶縁層へアルゴンをソースガスとするガスクラスタイオンビームを選択的に照射する工程と、
前記ブロッキング絶縁層上にゲート電極を形成する工程と、
積層された前記トンネル絶縁層から前記ゲート電極をパターニングする工程と、
前記パターニングされた前記ゲート電極の両側の前記半導体基板中にソース／ドレイン領域を形成する工程と、
を具備することを特徴とするメモリ装置の製造方法。 - 前記ブロッキング絶縁層は、酸化アルミニウムからなることを特徴とする請求項１記載のメモリ装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011119591A JP5702227B2 (ja) | 2011-05-27 | 2011-05-27 | 選択トランジスタ、選択トランジスタの作成方法、メモリ装置及びメモリ装置の製造方法 |
| TW101117130A TWI469327B (zh) | 2011-05-27 | 2012-05-14 | A method of manufacturing a transistor, a method of manufacturing a transistor, a memory device, and a method of manufacturing the memory device |
| US13/478,573 US8785334B2 (en) | 2011-05-27 | 2012-05-23 | Select transistor, method for making select transistor, memory device, and method for manufacturing memory device |
| KR1020120055926A KR101429706B1 (ko) | 2011-05-27 | 2012-05-25 | 메모리 장치의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011119591A JP5702227B2 (ja) | 2011-05-27 | 2011-05-27 | 選択トランジスタ、選択トランジスタの作成方法、メモリ装置及びメモリ装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2012248701A JP2012248701A (ja) | 2012-12-13 |
| JP5702227B2 true JP5702227B2 (ja) | 2015-04-15 |
Family
ID=47218661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011119591A Expired - Fee Related JP5702227B2 (ja) | 2011-05-27 | 2011-05-27 | 選択トランジスタ、選択トランジスタの作成方法、メモリ装置及びメモリ装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US8785334B2 (ja) |
| JP (1) | JP5702227B2 (ja) |
| KR (1) | KR101429706B1 (ja) |
| TW (1) | TWI469327B (ja) |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6853029B2 (en) * | 2001-05-28 | 2005-02-08 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device with multi-layer gate structure |
| US7646630B2 (en) | 2004-11-08 | 2010-01-12 | Ovonyx, Inc. | Programmable matrix array with chalcogenide material |
| KR100843550B1 (ko) * | 2006-11-06 | 2008-07-04 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그 제조방법 |
| KR20080103242A (ko) * | 2007-05-23 | 2008-11-27 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자의 제조방법 |
| JP5295606B2 (ja) | 2008-03-28 | 2013-09-18 | 株式会社東芝 | Ｎａｎｄ型不揮発性半導体メモリ装置 |
| JP5558695B2 (ja) | 2008-11-18 | 2014-07-23 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US7947582B2 (en) * | 2009-02-27 | 2011-05-24 | Tel Epion Inc. | Material infusion in a trap layer structure using gas cluster ion beam processing |
| JP2010219099A (ja) * | 2009-03-13 | 2010-09-30 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
-
2011
- 2011-05-27 JP JP2011119591A patent/JP5702227B2/ja not_active Expired - Fee Related
-
2012
- 2012-05-14 TW TW101117130A patent/TWI469327B/zh not_active IP Right Cessation
- 2012-05-23 US US13/478,573 patent/US8785334B2/en not_active Expired - Fee Related
- 2012-05-25 KR KR1020120055926A patent/KR101429706B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20120132412A (ko) | 2012-12-05 |
| US8785334B2 (en) | 2014-07-22 |
| TWI469327B (zh) | 2015-01-11 |
| US20120299085A1 (en) | 2012-11-29 |
| JP2012248701A (ja) | 2012-12-13 |
| KR101429706B1 (ko) | 2014-08-12 |
| TW201306239A (zh) | 2013-02-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102402105B1 (ko) | 반도체 소자 | |
| US8722484B2 (en) | High-K dielectric stack and method of fabricating same | |
| TWI396238B (zh) | 形成奈米叢集電荷儲存裝置之方法 | |
| JP2009212218A (ja) | 半導体記憶装置及びその製造方法 | |
| US9142670B2 (en) | Methods of forming dual gate structures | |
| TWI517222B (zh) | 製造電晶體閘極之方法及包含電晶體閘極之半導體裝置 | |
| US20140312408A1 (en) | Charge-trap nor with silicon-rich nitride as a charge trap layer | |
| TWI306670B (en) | Memory device | |
| US7928500B2 (en) | Semiconductor device | |
| JP5702227B2 (ja) | 選択トランジスタ、選択トランジスタの作成方法、メモリ装置及びメモリ装置の製造方法 | |
| CN110473877B (zh) | 三维存储器的制备方法、三维存储器及电子设备 | |
| US20100200907A1 (en) | Semiconductor Integrated Circuit Device and Method of Fabricating the Same | |
| US9123579B2 (en) | 3D memory process and structures | |
| JP2006253622A (ja) | フラッシュメモリ素子の製造方法 | |
| US20240114688A1 (en) | Memory structure and manufacturing method thereof | |
| TWI422016B (zh) | 位元線植入 | |
| KR20110001585A (ko) | 반도체 소자의 게이트 패턴 및 그 형성방법 | |
| JP2005093816A (ja) | 半導体装置の製造方法および半導体装置 | |
| TWI578497B (zh) | 具有改善字元線電阻與減少矽化物橋接之形成的製造方法 | |
| TW202431545A (zh) | 半導體裝置及其製造方法 | |
| KR101127339B1 (ko) | 반도체 소자 및 그 형성방법 | |
| TW202203461A (zh) | 半導體元件及其製造方法 | |
| JP2009212216A (ja) | 半導体装置及びその製造方法 | |
| KR20070001738A (ko) | 이중 스페이서막을 갖는 반도체소자 및 그 제조방법 | |
| JP2008300703A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140317 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20141024 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20141104 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20141225 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20150120 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20150219 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5702227 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |