KR20120132412A - 선택 트랜지스터, 선택 트랜지스터의 작성 방법, 메모리 장치 및 메모리 장치의 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 28
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 22
- 230000000903 blocking effect Effects 0.000 claims abstract description 46
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims abstract description 38
- 239000007789 gas Substances 0.000 claims abstract description 29
- 239000004065 semiconductor Substances 0.000 claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 229910052786 argon Inorganic materials 0.000 claims abstract description 19
- 238000010884 ion-beam technique Methods 0.000 claims abstract description 10
- 230000001678 irradiating effect Effects 0.000 claims abstract description 7
- 238000009825 accumulation Methods 0.000 claims description 23
- 238000009413 insulation Methods 0.000 claims description 23
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 122
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 22
- 229920002120 photoresistant polymer Polymers 0.000 description 13
- 229910004298 SiO 2 Inorganic materials 0.000 description 12
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 11
- 230000000052 comparative effect Effects 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 238000002955 isolation Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000003860 storage Methods 0.000 description 4
- 238000000231 atomic layer deposition Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000001451 molecular beam epitaxy Methods 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- LPQOADBMXVRBNX-UHFFFAOYSA-N ac1ldcw0 Chemical compound Cl.C1CN(C)CCN1C1=C(F)C=C2C(=O)C(C(O)=O)=CN3CCSC1=C32 LPQOADBMXVRBNX-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- SIWVEOZUMHYXCS-UHFFFAOYSA-N oxo(oxoyttriooxy)yttrium Chemical compound O=[Y]O[Y]=O SIWVEOZUMHYXCS-UHFFFAOYSA-N 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
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- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
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Abstract
적은 공정 수로 제조할 수 있고, 플랫 밴드 전압의 시프트를 억제할 수 있는 선택 트랜지스터, 선택 트랜지스터의 작성 방법, 메모리 장치 및 메모리 장치의 제조 방법을 제공하는 것. 직렬 접속된 복수의 메모리 트랜지스터를 구비한 메모리 장치로 사용되는 선택 트랜지스터이며, 반도체 기판 상에 형성된 터널 절연층과, 터널 절연층 상에 형성된 전하 축적층과, 전하 축적층 상에 형성되고, 아르곤을 소스 가스로 하는 가스 클러스터 이온 빔이 조사된 블로킹 절연층과, 블로킹 절연층 상에 형성된 게이트 전극과, 게이트 전극의 양측의 반도체 기판 중에 형성된 소스/드레인 영역을 구비한다.
Description
본 발명은, 선택 트랜지스터, 선택 트랜지스터의 작성 방법, 메모리 장치 및 메모리 장치의 제조 방법에 관한 것이다.
종래의 메모리 장치, 예를 들어, NAND 플래시 메모리(NAND flash memory)는, 집적화를 위하여, 복수 개의 메모리 셀 트랜지스터(memory cell transistor)(이하, 메모리 트랜지스터라고 칭함)를 직렬 접속하고, 이 직렬 접속된 복수의 메모리 트랜지스터의 양단부에 셀렉트 트랜지스터(select transistor)(이하, 선택 트랜지스터라고 칭함)를 설치한 구성으로 되어 있다. 메모리 트랜지스터는, 전하의 축적의 유무에 의해 정보를 기억하기 때문에, 터널 절연층, 전하 축적층, 블로킹 절연층 및 게이트 전극이 동 순서로 적층된 구조를 갖는다. 한편, 선택 트랜지스터는, 전하를 축적할 필요가 없기 때문에, 터널 절연층 및 전하 축적층을 필요로 하지 않는다. 이로 인해, 선택 트랜지스터는, 게이트 절연층 및 게이트 전극을 동 순서로 적층한 구조를 갖는다.
이렇게 메모리 트랜지스터와 선택 트랜지스터에서는, 각각 구조가 상이하다. 이로 인해, 종래의 제조 프로세스에서는, 메모리 트랜지스터를 형성하는 공정과, 선택 트랜지스터를 형성하는 공정을 각각 나누어서 메모리 트랜지스터 및 선택 트랜지스터를 형성하고 있다. 그러나, 메모리 트랜지스터를 형성하는 공정과 선택 트랜지스터를 형성하는 공정을 나누면, 메모리 장치의 제조 공정이 증가하기 때문에, 제조 비용이나 TAT(turn around time)가 증가한다.
따라서, 선택 트랜지스터를 터널 절연층, 블로킹 절연층 및 게이트 전극이 동 순서로 적층된 구조로 하고, 메모리 트랜지스터와 선택 트랜지스터의 구조를 가능한 한 공통화해서 메모리 장치의 제조에 필요한 공정 수를 삭감한 제조 방법이 제안되어 있다(예를 들어, 특허 문헌 1 참조).
이 제안 방법에서는, 선택 트랜지스터의 터널 절연층 및 블로킹 절연층과의 계면에 있어서의 전하 트랩에 기인하는 Vfb(플랫 밴드 전압)의 변동을 억제하기 위해서, 블로킹 절연층으로서의 산화알루미늄(Al2O3)층 중에 실리콘(Si)을 함유시키고 있다. Al2O3층 중에 실리콘을 함유시킴으로써, 터널 절연층 및 블로킹 절연층과의 계면에 트랩되는 전하량(전하 밀도)이 감소하여, Vfb의 시프트(변동)가 억제된다.
그러나, 상기 제안 방법에서는, Vfb의 시프트는 작게 할 수 있지만, 전하 트랩에 의한 Vfb의 변동 자체를 방지할 수는 없다. 또한, 메모리 트랜지스터와 선택 트랜지스터의 구조는, 완전히 동일하지 않아, 반도체 기판 상에 터널 절연층 및 전하 축적층을 형성한 후, 선택 트랜지스터가 형성되는 영역으로부터 전하 축적층을 제거하는 공정이 필요해진다.
본 발명은, 상기의 사정에 대처해서 이루어진 것으로, 적은 공정 수로 제조할 수 있고, 플랫 밴드 전압의 시프트를 억제할 수 있는 선택 트랜지스터, 선택 트랜지스터의 작성 방법, 메모리 장치 및 메모리 장치의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 선택 트랜지스터의 일 형태는, 직렬 접속된 복수의 메모리 트랜지스터를 구비한 메모리 장치에서 사용되는 선택 트랜지스터이며, 반도체 기판 상에 형성된 터널 절연층과, 터널 절연층 상에 형성된 전하 축적층과, 전하 축적층 상에 형성되어, 아르곤을 소스 가스로 하는 가스 클러스터 이온 빔이 조사된 블로킹 절연층과, 블로킹 절연층 상에 형성된 게이트 전극과, 게이트 전극의 양측의 반도체 기판 중에 형성된 소스/드레인 영역을 구비하는 것을 특징으로 한다.
본 발명의 선택 트랜지스터의 작성 방법의 일 형태는, 직렬 접속된 복수의 메모리 트랜지스터를 구비한 메모리 장치에서 사용되는 선택 트랜지스터의 작성 방법이며, 반도체 기판 상에 터널 절연층을 형성하는 공정과, 터널 절연층 상에 전하 축적층을 형성하는 공정과, 전하 축적층 상에 블로킹 절연층을 형성하는 공정과, 아르곤을 소스 가스로 하는 가스 클러스터 이온 빔을 블로킹 절연층에 조사하는 공정과, 블로킹 절연층 상에 게이트 전극을 형성하는 공정과, 게이트 전극의 양측의 반도체 기판 중에 소스/드레인 영역을 형성하는 공정을 구비하는 것을 특징으로 한다.
본 발명의 메모리 장치의 일 형태는, 직렬 접속된 복수의 메모리 트랜지스터 및 직렬 접속된 복수의 메모리 트랜지스터의 양단부에 설치된 선택 트랜지스터를 구비한 메모리 장치이며, 메모리 트랜지스터 및 선택 트랜지스터는, 반도체 기판 상에 형성된 터널 절연층과, 터널 절연층 상에 형성된 전하 축적층과, 전하 축적층 상에 형성된 블로킹 절연층과, 블로킹 절연층 상에 형성된 게이트 전극과, 게이트 전극의 양측의 반도체 기판 중에 형성된 소스/드레인 영역을 각각 구비하고, 선택 트랜지스터가 구비하는 블로킹 절연층에는, 아르곤을 소스 가스로 하는 가스 클러스터 이온 빔이 조사되어 있는 것을 특징으로 한다.
본 발명의 메모리 장치의 제조 방법의 일 형태는, 직렬 접속된 복수의 메모리 트랜지스터 및 직렬 접속된 복수의 메모리 트랜지스터의 양단부에 설치된 선택 트랜지스터를 구비한 메모리 장치의 제조 방법이며, 반도체 기판 상에 터널 절연층을 형성하는 공정과, 터널 절연층 상에 전하 축적층을 형성하는 공정과, 전하 축적층 상에 블로킹 절연층을 형성하는 공정과, 선택 트랜지스터가 형성되는 영역의 블로킹 절연층에 아르곤을 소스 가스로 하는 가스 클러스터 이온 빔을 선택적으로 조사하는 공정과, 블로킹 절연층 상에 게이트 전극을 형성하는 공정과, 적층된 터널 절연층으로부터 게이트 전극을 패터닝하는 공정과, 패터닝된 게이트 전극의 양측의 반도체 기판 중에 소스/드레인 영역을 형성하는 공정을 구비하는 것을 특징으로 한다.
본 발명에 따르면, 적은 공정 수로 제조할 수 있고, 플랫 밴드 전압의 시프트를 억제할 수 있는 선택 트랜지스터, 선택 트랜지스터의 작성 방법, 메모리 장치 및 메모리 장치의 제조 방법을 제공할 수 있다.
도 1은 본 발명의 메모리 장치의 회로도.
도 2는 도 1의 메모리 장치의 단면도.
도 3a는 도 1의 메모리 장치의 제조 방법의 공정을 도시하는 흐름도.
도 3b는 도 1의 메모리 장치의 제조 방법의 공정을 도시하는 흐름도.
도 3c는 도1의 메모리 장치의 제조 방법의 공정을 도시하는 흐름도.
도 4는 플랫 밴드 전압의 변화 특성을 도시하는 도면.
도 2는 도 1의 메모리 장치의 단면도.
도 3a는 도 1의 메모리 장치의 제조 방법의 공정을 도시하는 흐름도.
도 3b는 도 1의 메모리 장치의 제조 방법의 공정을 도시하는 흐름도.
도 3c는 도1의 메모리 장치의 제조 방법의 공정을 도시하는 흐름도.
도 4는 플랫 밴드 전압의 변화 특성을 도시하는 도면.
이하, 본 발명의 상세를, 도면을 참조해서 설명한다.
도 1은, 본 발명의 일 실시 형태에 따른 메모리 장치(1)의 개략 구성 및 등가 회로를 도시한 도면이다. 도 2는, 도 1의 선분 A-A에서의 단면도이다. 이하, 도 1, 도 2를 참조하여, 본 실시 형태에 따른 메모리 장치(1)의 구성에 대해서 설명한다. 또한, 본 실시 형태에서는, 메모리 장치(1)로서, MONOS형의 NAND 플래시 메모리에 대해서 설명한다.
메모리 장치(1)는, 반도체 기판(100) 상에 형성된 메모리 트랜지스터 MT1 내지 MTm 및 선택 트랜지스터 STD, STS를 구비한다. 메모리 트랜지스터 MT1 내지 MTm은, 직렬로 접속되어 있다. 선택 트랜지스터 STD, STS는, 직렬 접속된 메모리 트랜지스터 MT1 내지 MTm의 양단부에 각각 형성되어 있다. 또한, m은, 2n을 만족하는 숫자이다(n: 통상은 4 내지 5의 값을 취함).
메모리 트랜지스터 MT1 내지 MTm은, 터널 절연층(101), 전하 축적층(102), 블로킹 절연층(103A) 및 게이트 전극(104)이 동 순서로 적층된 구조를 갖는다. 또한, 선택 트랜지스터 STD, STS는, 터널 절연층(101), 전하 축적층(102), 블로킹 절연층(103B) 및 게이트 전극(104)이 동 순서로 적층된 구조를 갖는다.
이와 같이, 메모리 트랜지스터 MT1 내지 MTm 및 선택 트랜지스터 STD, STS는, 대략 동일한 구조를 갖지만, 선택 트랜지스터 STD, STS의 블로킹 절연층(103B)은, 아르곤(Ar)을 소스 가스로 하는 GCIB(gas cluster ion beam)가 조사되어 개질되어 있는 점이, 메모리 트랜지스터 MT1 내지 MTm의 블로킹 절연층(103A)과 상이하다.
본 실시 형태에서는, 터널 절연층(101), 전하 축적층(102) 및 블로킹 절연층(103A, 103B)은, 각각 산화 실리콘층(이하, SiO2층이라고 칭함), 질화 실리콘층(이하, Si3N4층이라고 칭함) 및 산화알루미늄층(이하, Al2O3층이라고 칭함)으로 형성되어 있다. 또한, 게이트 전극(104)은, 질화 티탄층(이하, TiN층이라고 칭함)/텅스텐층(이하, W층이라고 칭함)/질화 티탄층(이하, TiN층이라고 칭함)을 동 순서로 적층한 구조를 갖는다.
도 3a 내지 도 3c는, 도 1의 메모리 장치(1)의 제조 방법의 공정을 도시하는 흐름도이다. 이하, 도 3a 내지 도 3c를 참조해서 메모리 장치(1)의 제조 방법을 설명한다.
(공정 a)
처음에, 반도체 기판(100) 상에 SiO2층로 이루어지는 소자 분리 영역을 형성한다[도 3a의 (a) 참조]. 이 소자 분리 영역의 형성은, 공지의 방법, 예를 들어, Si3N4 층을 마스크로하여 선택적으로 반도체 기판을 산화하고, 소자 간에 SiO2 층을 형성하는 LOCOS법(local oxidation of silicon)이나, 반도체 기판의 분리 영역에 드라이에칭에 의해 얕은 홈을 형성하고, CVD(chemical vapor deposition)에 의해 SiO2층을 퇴적한 후, 홈 이외의 부분에 퇴적한 SiO2층을 CMP(chemical mechanical polishing)에 의해 제거하는 STI법(shallow trench isolation)등을 사용할 수 있다. 또한, 도 3a의 (a)에서는, 소자 분리 영역의 도시를 생략하고 있다.
(공정 b)
소자 분리 영역을 형성한 반도체 기판(100) 상에 터널 절연층(101)으로서 SiO2층을 형성한다(도 3a의 (b) 참조). SiO2층은, 반도체 기판(100)을 열산화시켜서 형성해도 좋고, CVD로 SiO2을 퇴적시켜서 형성해도 된다.
(공정 c)
공정 b에서 형성한 SiO2층 상에 전하 축적층(102)으로서의 Si3N4층을 형성한다[도 3a의 (c) 참조]. Si3N4층은, CVD로 Si3N4을 퇴적시켜서 형성한다.
(공정 d)
공정 c에서 형성한 Si3N4층 상에 블로킹 절연층(103A)으로서의 Al2O3층을 형성한다(도 3b의 (d) 참조). Al2O3층은, PVD(physical vapor deposition), CVD 이외에, ALD(atomic layer deposition)나 MBE(molecular beam epitaxy) 등에 의해 Al2O3을 퇴적시켜 형성한다.
(공정 e)
선택 트랜지스터 STD, STS를 형성하는 영역 B에 형성된 Al2O3층에 선택적으로 아르곤(Ar)을 소스 가스로 하는 GCIB를 조사한다[도 3b의 (e) 참조]. 구체적으로는, 공정 d에서 형성한 Al2O3층 상에 포토레지스트(202)를 도포한 후, 프리 베이크를 행하여, 노광한다. 포지티브형의 포토레지스트를 사용하는 경우, 감광한 부분이 용해하기 때문에, 선택 트랜지스터 STD, STS를 형성하는 영역 B만을 노광한다. 또한, 네거티브형의 포토레지스트를 사용할 경우, 감광한 부분이 남기 때문에, 메모리 트랜지스터 MT1 내지 MTm을 형성하는 영역 A를 노광한다. 노광 후, 포토레지스트(202)를 현상해서 선택 트랜지스터 STD, STS를 형성하는 영역 B의 포토레지스트를 박리한다. 또한, 포토레지스트(202)는, 스핀 코터 또는 분사에 의해 도포하고, 노광은, 스텝퍼(stepper) 또는 스캐너로 행한다.
다음에, 아르곤(Ar)을 소스 가스로 하는 GCIB를 조사한다. 포토레지스트(202)에 의해, 선택 트랜지스터 STD, STS를 형성하는 영역 B에 형성된 Al2O3층에 선택적으로 아르곤(Ar)을 소스 가스로 하는 GCIB가 조사된다. 또한, GCIB를 사용하면, 수 개로부터 수 천개의 Ar 원자가 결합한 클러스터로서 조사되기 때문에, 깊이 방향으로의 침입 거리는 짧다. 포토레지스트(202)는, 통상적으로, 수 백㎚의 두께가 있기 때문에, 포토레지스트(202)가 존재하는 영역(메모리 트랜지스터 MT1 내지 MTm을 형성하는 영역 A)의 Al2O3층으로의 아르곤(Ar)을 소스 가스로 하는 GCIB의 조사는 문제가 되지 않는다. 이 공정 e에서, 선택 트랜지스터 STD, STS를 형성하는 영역 B의 Al2O3층이 개질되어 블로킹 절연층(103B)이 된다.
(공정 f)
포토레지스트(202)를 박리한다(도 3b의 (f) 참조). 포토레지스트(202)는, 통상 애셔를 사용한 드라이 프로세스에 의해 박리하지만, 웨트 프로세스에 의해 박리해도 좋다.
(공정 g)
Al2O3층 상에 게이트 전극(104)으로서의 TiN층/W층/TiN층을 동 순서로 적층한다(도 3c의 (g) 참조). TiN층 및 W층은, PVD, CVD 이외에, ALD나 MBE 등에 의해 형성한다.
(공정 h)
게이트 전극(104)이 되는 TiN층/W층/TiN층을 적층한 후, 공지의 리소그래피 기술 및 에칭 기술에 의해, 공정 a 내지 공정 g에서 적층된 층을 원하는 구조로 패터닝 한다(도 3c의 (h) 참조).
(공정 i)
패터닝 후, 반도체 기판(100)이 p형이면 비소(As) 등의 n형 불순물을, 반도체 기판(100)이 n형이면 붕소(B) 등의 n형 불순물을 각각 이온 주입한 후, 열처리를 실시하여, 메모리 트랜지스터 MT1 내지 MTm 및 선택 트랜지스터 STD, STS의 양측에 각각 소스/드레인 영역을 형성한다(도 3c의 (i) 참조). 그 후, 주지의 방법으로 배선 등을 형성해서 본 실시 형태의 메모리 장치(1)가 형성된다.
터널 절연층(101)으로서, SiO2 이외에도 SiON(산화질화 실리콘), Al2O3, HfO2(산화하프늄), ZrO2(산화지르코늄), Ta2O5(산화탄탈), Y2O3(산화이트륨) 등의 고 유전율막을 사용할 수 있다. 전하 축적층(102)으로서, Si3N4 이외에도 Al2O3, HfO2, ZrO2, Ta2O5, Y2O3 등의 고유전율막을 사용할 수 있다. 게이트 전극(104)으로서, TiN/W/TiN의 적층 구조 이외에도 Poly-Si(폴리 실리콘)막, TaN(질화 탄탈)막, 금속막(W, Pt 등) 등의 단일층 또는 적층 구조로 해도 좋다.
[실시예]
다음에, 제1 실시예, 제1 비교예 내지 제3 비교예의 작성 수순 및 그 평가 결과에 대해서 기재한다.
(제1 실시예)
실시 형태의 공정 a 내지 공정 c와 동일하게 하여, P형 반도체 기판 상에 SiO2층, Si3N4층 및 Al2O3층을 각각 4㎚, 7㎚ 및 15㎚ 형성했다.
다음에, 실시 형태의 공정 d 내지 공정 f와 동일하게 하여, 선택 트랜지스터 STD, STS를 형성하는 영역의 Al2O3층에 아르곤(Ar)을 소스 가스로 하는 GCIB를 조사했다. GCIB는, 실질적인 가속 전압이 3kV 정도가 되도록 Al2O3층에 조사했다. 또한, Ar의 도즈(dose)량은, 1E14(atoms/㎠)이다.
다음에, 실시 형태의 공정 g 내지 공정 i와 동일하게 하여, Al2O3층 상에 게이트 전극이 되는 TiN층/W층/TiN층을 동 순서로 적층해서 형성한 후, 패터닝을 행하고, 게이트 전극의 양측의 반도체 기판(100) 중에 비소(As)를 이온 주입한 후, 열처리를 실시하여, 메모리 트랜지스터 MT1 내지 MTm 및 선택 트랜지스터 STD, STS의 양측에 각각 소스/드레인 영역을 형성했다. 최후에, 게이트 전극 및 소스/드레인 영역에의 배선을 형성해서 제1 실시예의 메모리 장치를 형성했다.
(제1 비교예)
제1 비교예에서는, 선택 트랜지스터 STD, STS를 형성하는 영역의 Al2O3층에 산소(O)를 소스 가스로 하는 GCIB를 조사하여, 산소(O)를 도프한 점이 제1 실시예와 상이하다. 그 밖의 구성은, 제1 실시예와 같다.
(제2 비교예)
제2 비교예에서는, 선택 트랜지스터 STD, STS를 형성하는 영역의 Al2O3층에 아르곤(Ar)을, GCIB를 사용하지 않고 이온 주입한 점이 제1 실시예와 상이하다. 그 밖의 구성은, 제1 실시예와 같다.
(제3 비교예)
제3 비교예에서는, 선택 트랜지스터 STD, STS를 형성하는 영역인 Al2O3층에의 도프를 행하지 않고, 게이트 전극을 형성한 점이 제1 실시예와 상이하다. 그 밖의 구성은, 제1 실시예와 같다.
도 4는, 상기와 같이해서 형성한 메모리 장치에 있어서의 선택 트랜지스터 STD의 플랫 밴드 전압(Vfb)의 변화를 조사한 결과이다. 도 4의 종축 및 횡축은, 각각 플랫 밴드 전압(Vfb) 및 기입 전압(Vprgm)이다. 도 4로부터 명백해진 바와 같이, 제1 비교예 내지 제3 비교예에 관한 선택 트랜지스터는, 기입 전압(Vprgm)의 상승과 함께, 플랫 밴드 전압(Vfb)이 상승하고 있는 것을 알 수 있다. 한편, 제1 실시예에 관한 선택 트랜지스터는, 기입 전압(Vprgm)이 상승해도 Vfb가 대략 제로인 채로 일정한 것을 알 수 있다. 이것은, 아르곤(Ar)을 소스 가스로 하는 GCIB를 조사함으로써, Al2O3층이 개질되기 때문이라고 생각된다.
이상과 같이, 실시예의 메모리 장치에 따르면, 아르곤(Ar)을 소스 가스로 하는 GCIB를 블로킹 절연층에 조사함으로써, 선택 트랜지스터의 플랫 밴드 전압의 변동을 억제할 수 있으므로, 메모리 트랜지스터와 선택 트랜지스터의 구조를 대략 동일하게 할 수 있다. 이로 인해, 메모리 장치의 제조 공정 수 및 TAT(turn around time)의 증가를 억제할 수 있다.
이상, 본 발명을 각 실시 형태에 대해서 설명했지만, 본 발명은, 상술한 각 실시 형태로 한정되는 것이 아니며, 각종 변형이 가능한 것은 물론이다. 예를 들어, 상술한 실시 형태에서는, 블로킹 절연층에 Ar을 도프할 때에 포토레지스트를 마스크로서 사용했지만, 다른 재료로 형성한 막(Si3N4막이나 SiO2막 등)을 마스크로 해도 좋다.
1 : 메모리 장치,
100 : 반도체 기판
101 : 터널 절연층
102 : 전하 축적층
103A : 개질전의 블로킹 절연층
103B : 개질후의 블로킹 절연층
104 : 게이트 전극
100 : 반도체 기판
101 : 터널 절연층
102 : 전하 축적층
103A : 개질전의 블로킹 절연층
103B : 개질후의 블로킹 절연층
104 : 게이트 전극
Claims (8)
- 직렬 접속된 복수의 메모리 트랜지스터를 구비한 메모리 장치에서 사용되는 선택 트랜지스터이며,
반도체 기판 상에 형성된 터널 절연층과,
상기 터널 절연층 상에 형성된 전하 축적층과,
상기 전하 축적층 상에 형성되어, 아르곤을 소스 가스로 하는 가스 클러스터 이온 빔이 조사된 블로킹 절연층과,
상기 블로킹 절연층 상에 형성된 게이트 전극과,
상기 게이트 전극의 양측의 상기 반도체 기판 중에 형성된 소스/드레인 영역을 구비하는 것을 특징으로 하는, 선택 트랜지스터. - 제1항에 있어서, 상기 블로킹 절연층은, 산화알루미늄으로 이루어지는 것을 특징으로 하는, 선택 트랜지스터.
- 직렬 접속된 복수의 메모리 트랜지스터를 구비한 메모리 장치에서 사용되는 선택 트랜지스터의 작성 방법이며,
반도체 기판 상에 터널 절연층을 형성하는 공정과,
상기 터널 절연층 상에 전하 축적층을 형성하는 공정과,
상기 전하 축적층 상에 블로킹 절연층을 형성하는 공정과,
아르곤을 소스 가스로 하는 가스 클러스터 이온 빔을 상기 블로킹 절연층에 조사하는 공정과,
상기 블로킹 절연층 상에 게이트 전극을 형성하는 공정과,
상기 게이트 전극의 양측의 상기 반도체 기판 중에 소스/드레인 영역을 형성하는 공정을 구비하는 것을 특징으로 하는, 선택 트랜지스터의 작성 방법. - 제3항에 있어서, 상기 블로킹 절연층은, 산화알루미늄으로 이루어지는 것을 특징으로 하는, 선택 트랜지스터의 작성 방법.
- 직렬 접속된 복수의 메모리 트랜지스터 및 상기 직렬 접속된 복수의 메모리 트랜지스터의 양단부에 설치된 선택 트랜지스터를 구비한 메모리 장치이며,
상기 메모리 트랜지스터 및 상기 선택 트랜지스터는,
반도체 기판 상에 형성된 터널 절연층과,
상기 터널 절연층 상에 형성된 전하 축적층과,
상기 전하 축적층 상에 형성된 블로킹 절연층과,
상기 블로킹 절연층 상에 형성된 게이트 전극과,
상기 게이트 전극의 양측의 반도체 기판 중에 형성된 소스/드레인 영역을 각각 구비하고,
상기 선택 트랜지스터가 구비하는 상기 블로킹 절연층에는, 아르곤을 소스 가스로 하는 가스 클러스터 이온 빔이 조사되어 있는 것을 특징으로 하는, 메모리 장치. - 제5항에 있어서, 상기 블로킹 절연층은, 산화알루미늄으로 이루어지는 것을 특징으로 하는, 메모리 장치.
- 직렬 접속된 복수의 메모리 트랜지스터 및 상기 직렬 접속된 복수의 메모리 트랜지스터의 양단부에 설치된 선택 트랜지스터를 구비한 메모리 장치의 제조 방법이며,
반도체 기판 상에 터널 절연층을 형성하는 공정과,
상기 터널 절연층 상에 전하 축적층을 형성하는 공정과,
상기 전하 축적층 상에 블로킹 절연층을 형성하는 공정과,
상기 선택 트랜지스터가 형성되는 영역의 상기 블로킹 절연층에 아르곤을 소스 가스로 하는 가스 클러스터 이온 빔을 선택적으로 조사하는 공정과,
상기 블로킹 절연층 상에 게이트 전극을 형성하는 공정과,
적층된 상기 터널 절연층으로부터 상기 게이트 전극을 패터닝하는 공정과,
상기 패터닝된 상기 게이트 전극의 양측의 상기 반도체 기판 중에 소스/드레인 영역을 형성하는 공정을 구비하는 것을 특징으로 하는, 메모리 장치의 제조 방법. - 제7항에 있어서, 상기 블로킹 절연층은, 산화알루미늄으로 이루어지는 것을 특징으로 하는, 메모리 장치의 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011119591A JP5702227B2 (ja) | 2011-05-27 | 2011-05-27 | 選択トランジスタ、選択トランジスタの作成方法、メモリ装置及びメモリ装置の製造方法 |
| JPJP-P-2011-119591 | 2011-05-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20120132412A true KR20120132412A (ko) | 2012-12-05 |
| KR101429706B1 KR101429706B1 (ko) | 2014-08-12 |
Family
ID=47218661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020120055926A KR101429706B1 (ko) | 2011-05-27 | 2012-05-25 | 메모리 장치의 제조 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US8785334B2 (ko) |
| JP (1) | JP5702227B2 (ko) |
| KR (1) | KR101429706B1 (ko) |
| TW (1) | TWI469327B (ko) |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6853029B2 (en) * | 2001-05-28 | 2005-02-08 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device with multi-layer gate structure |
| US7646630B2 (en) | 2004-11-08 | 2010-01-12 | Ovonyx, Inc. | Programmable matrix array with chalcogenide material |
| KR100843550B1 (ko) * | 2006-11-06 | 2008-07-04 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그 제조방법 |
| KR20080103242A (ko) * | 2007-05-23 | 2008-11-27 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자의 제조방법 |
| JP5295606B2 (ja) | 2008-03-28 | 2013-09-18 | 株式会社東芝 | Ｎａｎｄ型不揮発性半導体メモリ装置 |
| JP5558695B2 (ja) | 2008-11-18 | 2014-07-23 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US7947582B2 (en) * | 2009-02-27 | 2011-05-24 | Tel Epion Inc. | Material infusion in a trap layer structure using gas cluster ion beam processing |
| JP2010219099A (ja) * | 2009-03-13 | 2010-09-30 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
-
2011
- 2011-05-27 JP JP2011119591A patent/JP5702227B2/ja not_active Expired - Fee Related
-
2012
- 2012-05-14 TW TW101117130A patent/TWI469327B/zh not_active IP Right Cessation
- 2012-05-23 US US13/478,573 patent/US8785334B2/en not_active Expired - Fee Related
- 2012-05-25 KR KR1020120055926A patent/KR101429706B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US8785334B2 (en) | 2014-07-22 |
| TWI469327B (zh) | 2015-01-11 |
| JP5702227B2 (ja) | 2015-04-15 |
| US20120299085A1 (en) | 2012-11-29 |
| JP2012248701A (ja) | 2012-12-13 |
| KR101429706B1 (ko) | 2014-08-12 |
| TW201306239A (zh) | 2013-02-01 |
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Legal Events
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
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| X701 | Decision to grant (after re-examination) | ||
| GRNT | Written decision to grant | ||
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