JP5698732B2 - スレショルド電圧を有する電界効果トランジスタ、及びその製造方法 - Google Patents

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Description

本発明は、一般に半導体デバイスに関し、具体的には、ゲート誘電体スタックの改良を介して相異なるスレショルド電圧を有する電界効果トランジスタとその製造方法とに関する。
最新の半導体チップは、相異なる、スレショルド電圧、単位幅あたりのオン電流、および単位長あたりのオフ電流を有する多種の電界効果トランジスタを用いている。高いスレショルド電圧を有する電界効果トランジスタは、一般に「低出力」デバイスと呼ばれ、低いオン電流および低いオフ電流を有する。低いスレショルド電圧を有する電界効果トランジスタは「高性能」デバイスと呼ばれ、高いオン電流および高いオフ電流を有する。低出力および高性能デバイスの混成を用いることによって、半導体チップは、最適な電力消費レベルで最適なパフォーマンスを提供することができる。
相異なるスレショルド電圧を有するデバイスは、スレショルド電圧の各値に対する電界効果トランジスタ本体がその中に形成される、ドープ半導体ウエルのドーパント濃度を変化させることによって得ることができる。しかして、高性能デバイスは低いドーパント濃度を有するドープ半導体ウエルを用い、低出力デバイスは高いドーパント濃度を有する別のドープ半導体ウエルを用いる。各々のウエル・ドーピングの設定に対し、ドープ半導体ウエルの形成のための対応イオン注入ステップの過程で専用の注入マスクが用いられ、これによって工程の複雑さと製造のコストとが増大する。
処理コストの増加に加え、高いドーパント濃度を有するドープ半導体ウエルを用いる低出力デバイスは接合漏れ電流の増大も被る。一般に、低出力デバイスは、高性能デバイスの対応する値よりも何桁も高い、順方向接合漏れ電流に対する逆接合漏れ電流比の値を示す。合計漏れ電流の過半が接合漏れ電流なので、ドープ半導体ウエルのドーパント濃度を増加させることによって低出力デバイスを得る方法はますます難しくなっている。さらに、かかるＦＥＴがＳＯＩ ＦＥＴであっていわゆるフローティング・ボディを有する場合、低出力デバイスの接合漏れ電流の増加がフローティング・ボディの順方向バイアス電圧を増大する傾向があり、これにより、Ｖｔを低下させ、低い漏れ電流による望ましい効果を妨害する。
要するに、トランジスタの本体を包含するドープ半導体ウエル中の高いドーパント濃度は、高い接合漏れ電流をもたらす。接合漏れ電流の増加に起因して、ウエルのドーピングを調節して低漏洩の電界効果トランジスタを形成する方法は、高いスレショルド電圧にもかかわらず、合計漏れ電流を抑制するのに効果的でなくなっている。
本発明では、相異なるスレショルド電圧を提供するために、相異なるゲート誘電体スタックを有する複数の電界効果トランジスタが用いられる。
本発明では、ドープ半導体ウエルの上に複数の型のゲート・スタックが形成される。高誘電率（ｈｉｇｈ−ｋ）ゲート誘電体がドープ半導体ウエル上に形成される。金属ゲート層が一つのデバイス領域に形成され、他のデバイス領域ではｈｉｇｈ−ｋゲート誘電体は露出される。該他のデバイス領域中に、相異なる厚さを有するスレショルド電圧調整酸化物層が形成される。スレショルド電圧調整酸化物層を覆って導電性ゲート材料層が形成される。電界効果トランジスタの一つの型は、ｈｉｇｈ−ｋゲート誘電体部分を包含するゲート誘電体を含む。電界効果トランジスタの他の型は、ｈｉｇｈ−ｋゲート誘電体部分と、相異なる厚さを有する第一スレショルド電圧調整酸化物部分とを包含するゲート誘電体を含む。相異なるスレショルド電圧を有する電界効果トランジスタが、相異なるゲート誘電体スタックと、同一のドーパント濃度を有するドープ半導体ウエルとを用いて提供される。
本発明のある態様によれば、ある半導体構造体が提供され、該半導体構造体は、第一ゲート・スタックを含む第一電界効果トランジスタであって、第一ゲート・スタックは、底部から最上部に向かって順に、４．０より大きな誘電率を有する第一高誘電率（ｈｉｇｈ−ｋ）ゲート誘電体、金属ゲート部分、少なくとも一つの金属部分、および第一導電性ゲート材料部分を包含する、第一電界効果トランジスタと、第二ゲート・スタックを含む第二電界効果トランジスタであって、第二ゲート・スタックは、底部から最上部に向かって順に、４．０より大きな誘電率を有する第二ｈｉｇｈ−ｋゲート誘電体、少なくとも一つの誘電体金属酸化物部分、および第二導電性ゲート材料部分を包含する、第二電界効果トランジスタと、を含み、第一電界効果トランジスタと第二電界効果トランジスタとは相異なるスレショルド電圧を有する。
本発明の別の態様によれば、別の半導体構造体が提供され、該半導体構造体は、第一ゲート・スタックを含む第一電界効果トランジスタであって、第一ゲート・スタックは、底部から最上部に向かって順に、第一高誘電率（ｈｉｇｈ−ｋ）ゲート誘電体、少なくとも一つの第一誘電体金属酸化物部分、および第一導電性ゲート材料部分を包含する、第一電界効果トランジスタと、第二ゲート・スタックを含む第二電界効果トランジスタであって、第二ゲート・スタックは、底部から最上部に向かって順に、第二ｈｉｇｈ−ｋゲート誘電体、少なくとも一つの第二誘電体金属酸化物部分、および第二導電性ゲート材料部分を包含する、第二電界効果トランジスタと、を含み、第一電界効果トランジスタと第二電界効果トランジスタとは相異なるスレショルド電圧を有する。
本発明のさらに別の態様によれば、半導体構造体を形成する方法が提供され、該方法は、半導体サブストレート上に４．０より大きな誘電率を有する誘電体材料を包含する高誘電率（ｈｉｇｈ−ｋ）ゲート誘電体層を形成するステップと、ｈｉｇｈ−ｋゲート誘電体層の第一部分の直接上に金属ゲート層を形成するステップと、金属ゲート層、およびｈｉｇｈ−ｋゲート誘電体層の第二部分の直接上に少なくとも一つの金属層を堆積するステップであって、少なくとも一つの誘電体金属酸化物層が、少なくとも一つの金属層の一部の酸化を介してｈｉｇｈ−ｋ誘電体層の第二部分の直接上に形成される、堆積するステップと、少なくとも一つの金属層および少なくとも一つの誘電体金属酸化物部分の直接上に導電性ゲート材料層を形成するステップと、を含む。
本発明のまださらなる別の態様によれば、半導体構造体を形成する別の方法が提供され、該方法は、半導体サブストレート上に４．０より大きな誘電率を有する誘電体材料を包含する高誘電率（ｈｉｇｈ−ｋ）ゲート誘電体層を形成するステップと、ｈｉｇｈ−ｋゲート誘電体層の直接上に少なくとも一つの金属層を堆積するステップであって、少なくとも一つの誘電体金属酸化物層が、少なくとも一つの金属層の酸化を介してｈｉｇｈ−ｋ誘電体層の直接上に形成される、堆積するステップと、少なくとも一つの誘電体金属酸化物層の少なくとも一つの一部を除去するステップであって、相異なる厚さを有する、少なくとも一つの第一誘電体金属酸化物層および少なくとも一つの第二誘電体金属酸化物層が形成される、除去するステップと、少なくとも一つの金属層および少なくとも一つの誘電体金属酸化物部分の直接上に導電性ゲート材料層を形成するステップと、を含む。
ｎドープ半導体ウエルおよびｐドープ半導体ウエルの形成後のステップに対応する第一例示半導体構造体の垂直断面図である。 高誘電率（ｈｉｇｈ−ｋ）ゲート誘電体層および金属ゲート層の形成後のステップに対応する第一例示半導体構造体の垂直断面図である。 金属ゲート層のパターン形成後のステップに対応する第一例示半導体構造体の垂直断面図である。 第一金属層の堆積後のステップに対応する第一例示半導体構造体の垂直断面図である。 第一誘電体金属酸化物層のパターン形成後のステップに対応する第一例示半導体構造体の垂直断面図である。 第二金属層の堆積後のステップに対応する第一例示半導体構造体の垂直断面図である。 導電性ゲート材料層の形成後のステップに対応する第一例示半導体構造体の垂直断面図である。 さまざまなゲート・スタックのパターン形成後のステップに対応する第一例示半導体構造体の垂直断面図である。 さまざまな電界効果トランジスタの形成後のステップに対応する第一例示半導体構造体の垂直断面図である。 金属層の形成後のステップに対応する第二例示半導体構造体の垂直断面図である。 金属層の部分の薄層化後のステップに対応する第二例示半導体構造体の垂直断面図である。 さまざまな電界効果トランジスタの形成後のステップに対応する第二例示半導体構造体の垂直断面図である。
前述のように、本発明は、ゲート誘電体スタックの改良を介して相異なるスレショルド電圧を有する電界効果トランジスタと、該トランジスタを製造する方法とに関し、これらの詳細を、添付図面を使って以下に説明する。同一および類似のエレメントは同一の参照番号によって参照される。添付図面中の各種エレメントの比率は一定縮尺では描かれていない。
図１を参照すると、本発明の第一実施形態による第一例示半導体構造体は半導体サブストレート８を含む。半導体サブストレート８は、半導体材料を包含する半導体領域１０を含む。該半導体材料は、以下に限らないが、シリコン、ゲルマニウム、シリコンゲルマニウム合金、シリコン炭素合金、シリコンゲルマニウム炭素合金、ガリウムヒ素、ヒ化インジウム、リン化インジウム、ＩＩＩ〜Ｖ族化合物半導体材料、ＩＩ〜ＶＩ族化合物半導体材料、有機半導体材料、および他の化合物の半導体材料から選択することができる。望ましくは、半導体領域１０は単結晶である。すなわち同じ一連の結晶方位を有するもの、または「エピタキシャル」である。
半導体サブストレート８は、シャロウ・トレンチ分離構造２０をさらに含み、該構造は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはこれらの組み合わせなどの誘電体材料を包含する。半導体サブストレート８は、バルク・サブストレート、半導体オンインシュレータ（ＳＯＩ：ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｏｎ−ｉｎｓｕｌａｔｏｒ）・サブストレート、またはバルク部分とＳＯＩ部分とを有するハイブリッド・サブストレートとすることができる。バルク・サブストレートを使って第一実施形態を説明するが、ＳＯＩサブストレートまたはハイブリッド・サブストレートを用いた実施形態も明確に本明細書の意図範囲である。
第一導電型のドーパントが、イオン注入または他のドーピング方法によって半導体領域１０の第一上部部分に導入され、第一ドープ半導体ウエル２２が形成される。例えば、半導体領域の第一上部部分は、第一デバイス領域１００、第二デバイス領域２００、および第五デバイス領域５００を含む領域に配置することができる。第一導電型はｎ型にすることもｐ型にすることもできる。第一導電型がｎ型の場合、第一ドープ半導体ウエル２２はｎドープ半導体ウエルである。第一導電型がｐ型の場合、第一ドープ半導体ウエル２２はｐドープ半導体ウエルである。第一ドープ半導体ウエル２２は、全体にわたってほぼ同一のドーパント濃度の第一導電型ドーピングを有する。第一ドープ半導体ウエル２２のドーパント濃度は、１．０×１０１６原子数／ｃｍ３〜３．０×１０１９原子数／ｃｍ３の値、典型的には、１．０×１０１７原子数／ｃｍ３〜１．０×１０１９原子数／ｃｍ３の値とすることができる。
第二導電型のドーパントが、イオン注入または他のドーピング方法によって半導体領域１０の第二上部部分に導入され、第二ドープ半導体ウエル２４が形成される。例えば、半導体領域の第二上部部分は、第三デバイス領域３００、第四デバイス領域４００、および第六デバイス領域６００を含む領域に配置することができる。第二導電型は第一導電型の反対型である。第一導電型がｎ型の場合、第二導電型はｐ型であり、逆もまた同様である。第二導電型がｐ型の場合、第二ドープ半導体ウエル２４はｐドープ半導体ウエルである。第二導電型がｎ型の場合、第二ドープ半導体ウエル２４はｎドープ半導体ウエルである。第二ドープ半導体ウエル２４は、全体にわたってほぼ同一のドーパント濃度の第二導電型ドーピングを有する。第二ドープ半導体ウエル２４のドーパント濃度は、１．０×１０１６原子数／ｃｍ３〜３．０×１０１９原子数／ｃｍ３の値、典型的には、１．０×１０１７原子数／ｃｍ３〜１．０×１０１９原子数／ｃｍ３の値とすることができる。
望ましくは、第一ドープ半導体ウエル２２、第二ドープ半導体ウエル２４、および半導体領域１０の全体が単結晶である。半導体領域１０は、ほぼドープなしでも、ｐドープされていても、またはｎドープされていてもよい。
図２を参照すると、高誘電率（ｈｉｇｈ−ｋ）ゲート誘電体層３０Ｌが、第一ドープ半導体ウエル２２および第二ドープ半導体ウエル２４の上面に形成されている。随意的に、第一および第二ドープ半導体ウエル（２２、２４）とｈｉｇｈ−ｋゲート誘電体層３０Ｌとの間に、誘電体界面層（図示せず）を形成することができる。誘電体界面層には、半導体酸化物、半導体酸窒化物、または半導体窒化物を含めることができる。例えば、誘電体界面層は、第一および第二ドープ半導体ウエル（２２、２４）の上面の化学剤処理によって形成される「化学酸化物」とすることができる。誘電体界面層を配置する場合、その厚さは０．１ｎｍ〜０．８ｎｍとすることができるが、これより薄いものも厚いものも本明細書の意図範囲である。配置しない場合、第一および第二ドープ半導体ウエル（２２、２４）の直接上に、ｈｉｇｈ−ｋ誘電体材料層３０Ｌを形成することができる。
高誘電率（ｈｉｇｈ−ｋ）ゲート誘電体層３０Ｌは、例えば、化学気相堆積（ＣＶＤ：ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、物理気相堆積（ＰＶＤ：ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、分子線堆積（ＭＢＤ：ｍｏｌｅｃｕｌａｒ ｂｅａｍ ｄｅｐｏｓｉｔｉｏｎ）、パルス・レーザー堆積（ＰＬＤ：ｐｕｌｓｅｄ ｌａｓｅｒ ｄｅｐｏｓｉｔｉｏｎ）、液体ミスト化学堆積（ＬＳＭＣＤ：ｌｉｑｕｉｄ ｓｏｕｒｃｅ ｍｉｓｔｅｄ ｃｈｅｍｉｃａｌ ｄｅｐｏｓｉｔｉｏｎ）、原子層堆積（ＡＬＤ：ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）などを含め、当技術分野で周知の方法によって、第一および第二ドープ半導体ウエル（２２、２４）上に形成される。ｈｉｇｈ−ｋゲート誘電体層３０Ｌは、酸化ケイ素の誘電率３．９より大きな誘電率を有する誘電体金属酸化物を含む。典型的には、ｈｉｇｈ−ｋゲート誘電体層３０Ｌは４．０より大きな誘電率を有する。望ましくは、ｈｉｇｈ−ｋゲート誘電体層３０Ｌは８．０より大きな誘電率を有する。誘電体金属酸化物は金属および酸素を含有するｈｉｇｈ−ｋ材料であり、当技術分野ではｈｉｇｈ−ｋゲート誘電体材料としてよく知られている。代表的なｈｉｇｈ−ｋ誘電体材料には、ＨｆＯ２、ＺｒＯ２、Ｌａ２Ｏ３、Ａｌ２Ｏ３、ＴｉＯ２、ＳｒＴｉＯ３、ＬａＡｌＯ３、Ｙ２Ｏ３、ＨｆＯｘＮｙ、ＺｒＯｘＮｙ、Ｌａ２ＯｘＮｙ、Ａｌ２ＯｘＮｙ、ＴｉＯｘＮｙ、ＳｒＴｉＯｘＮｙ、ＬａＡｌＯｘＮｙ、Ｙ２ＯｘＮｙ、これらのケイ酸塩、およびこれらの合金が含まれる。ｘの各値は独立して０．５〜３であり、ｙの各値は独立して０〜２である。ｈｉｇｈ−ｋゲート誘電体層３０Ｌの厚さは、０．９ｎｍ〜６ｎｍ、望ましくは１．２ｎｍ〜３ｎｍとすることができる。ｈｉｇｈ−ｋゲート誘電体層３０Ｌには、約１ｎｍまたはそれ以下の有効酸化物厚さを持たせることができる。
金属ゲート層４２Ｌは、ｈｉｇｈ−ｋゲート誘電体層３０Ｌの直接上に形成される。金属ゲート層４２Ｌは、第一および第二ドープ半導体ウエル（２２、２４）の半導体材料の価電子バンド端と伝導バンド端との間の仕事関数を有する金属または導電性金属合金を含む。金属ゲート層４２Ｌには、Ｗ、Ｔａ、ＴｉＮ、ＺｒＮ、ＨｆＮ、ＶＮ、ＮｂＮ、ＴａＮ、ＷＮ、ＴｉＡｌＮ、ＴａＣ、ＴａＭｇＣ、ＴａＣＮ、他の導電性高融点金属窒化物、あるいはこれらの組み合わせまたは合金を含めることができる。金属ゲート層４２Ｌは、化学気相堆積（ＣＶＤ）、物理気相堆積（ＰＶＤ）、原子層堆積（ＡＬＤ）、真空蒸着などによって形成することができる。金属ゲート層４２Ｌには、元素周期律表のＩＶＢ族またはＶＢ族からの金属、または他の遷移金属を含めることができる。金属ゲート層４２Ｌの厚さは、５ｎｍ〜１００ｎｍ、典型的には１０ｎｍ〜５０ｎｍとすることができるが、これより薄いものも厚いものも本明細書の意図範囲である。
図３を参照すると、金属ゲート層４２Ｌの上に第一フォトレジスト４７が塗布され、リソグラフィでパターン形成されて、第一デバイス領域１００および第三デバイス領域３００中の金属ゲート層４２Ｌを覆っている。第二デバイス領域２００、第四デバイス領域４００、第五デバイス領域５００、および第六デバイス領域６００では金属ゲート層４２Ｌの上面は露出される。金属ゲート層４２Ｌの露出された部分は、第一フォトレジスト４７をエッチング・マスクとして用い、エッチングによって除去される。このエッチングは、ドライ・エッチングでもウエット・エッチングでもよい。望ましくは、エッチングは、ｈｉｇｈ−ｋゲート誘電体層３０Ｌの材料に対して選択的である、すなわち、いかなる実質的な仕方であってもｈｉｇｈ−ｋゲート誘電体層３０Ｌを除去することはない。しかして、エッチング後、第二、第四、第五、および第六デバイス領域（２００、４００、５００、６００）中のｈｉｇｈ−ｋゲート誘電体層３０Ｌの上面は露出されることになる。次いで第一フォトレジスト４７が除去される。
図４を参照すると、第一金属層５２Ｌが、金属ゲート層４２Ｌの露出面、およびｈｉｇｈ−ｋゲート誘電体層３０Ｌの露出面上に堆積されている。第一金属層５２Ｌは、ＩＩＡ／ＩＩＩＢ族元素の層である、すなわち、元素周期律表中のＩＩＡ族またはＩＩＩＢ族の元素を含む。第一金属層５２Ｌは、例えば、ＣＶＤ、ＰＶＤ、ＭＢＤ、ＰＬＤ、ＬＳＭＣＤ、ＡＬＤなど、当技術分野で周知の方法によって、ｈｉｇｈ−ｋゲート誘電体層３０Ｌおよび金属ゲート層４２Ｌの直接上に形成することができる。第一金属層５２Ｌは、ＩＩＡ族元素およびＩＩＩＢ族元素の一つを含む。具体的には、第一金属層５２Ｌには、Ｂｅ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ｒａ、Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、およびＬｕの一つを含めることができる。第一金属層５２Ｌの厚さは、０．１ｎｍ〜０．８ｎｍとすることができるが、これより薄いものも厚いものも明確に意図範囲である。
ＩＩＡ族元素およびＩＩＩＢ族元素は酸素と反応して誘電体金属酸化物を形成する傾向を有する。しかして、第一金属層５２Ｌの、ｈｉｇｈ−ｋゲート誘電体層３０Ｌの直接上に堆積された部分は、下に位置するｈｉｇｈ−ｋゲート誘電体層３０Ｌから酸素を獲得する。第一金属層５２Ｌの、ｈｉｇｈ−ｋゲート誘電体層３０Ｌの直接上にある部分は、酸素と化合することによって、第一誘電体金属酸化物層５０Ｌに変換される。第一誘電体金属酸化物層５０Ｌは、第一金属層５２Ｌの金属の酸化物を包含する。金属ゲート層４２Ｌは酸素を一切供給しないので、第一金属層５２Ｌは、金属ゲート層４２Ｌの上面および側壁面上では変換されない。第一デバイス領域１００および第三デバイス領域３００では、ＩＩＡ族元素またはＩＩＩＢ族元素を包含する第一金属層５２Ｌが、金属ゲート層４２Ｌの上面および側壁の直接上に形成される。第二、第四、第五、および第六デバイス領域（２００、４００、５００、６００）においては、第一誘電体金属酸化物層５０Ｌが、ｈｉｇｈ−ｋゲート誘電体層３０Ｌの直接上に形成される。
図５を参照すると、第二フォトレジスト５７が、第一誘電体金属酸化物層５０Ｌおよび第一金属層５２Ｌ上にわたって塗布され、リソグラフィでパターン形成され、第二デバイス領域２００および第四デバイス領域４００中にある第一誘電体金属酸化物層５０Ｌの部分を覆っている。一つの実施形態において、第一および第三デバイス領域（１００、３００）中の第一金属層５２Ｌは第二フォトレジスト５７で覆われている。別の実施形態では、第一および第三デバイス領域（１００、３００）中の第一金属層５２Ｌを露出する、すなわち、第二フォトレジスト５７で覆わずにおくことができる。第五デバイス領域５００および第六デバイス領域６００では、第一誘電体金属酸化物層５０Ｌの上面は露出される。第一誘電体金属酸化物層５０Ｌの露出された部分は、第二フォトレジスト５７をエッチング・マスクとして用い、エッチングによって除去される。このエッチングは、ドライ・エッチングでもウエット・エッチングでもよい。望ましくは、エッチングは、ｈｉｇｈ−ｋゲート誘電体層３０Ｌの材料に対して選択的である、すなわち、いかなる実質的な仕方であってもｈｉｇｈ−ｋゲート誘電体層３０Ｌを除去することはない。しかして、エッチング後、第五および第六デバイス領域（５００、６００）では、ｈｉｇｈ−ｋゲート誘電体層３０Ｌの上面が露出される。次いで第二フォトレジスト５７が除去される。
図６を参照すると、第二金属層６２Ｌが、第一金属層５２Ｌと、第一誘電体金属酸化物層５０Ｌの表面と、ｈｉｇｈ−ｋゲート誘電体層３０Ｌの露出面とに堆積される。第二金属層６２Ｌは、元素周期律表中のＩＩＡ族またはＩＩＩＢ族中の一つの元素を含む。第二金属層６２Ｌの材料は、第一金属層５２Ｌの材料と同じであっても異なっていてもよい。第二金属層６２Ｌは、第一金属層５２Ｌの形成と同じやり方で形成することができる。第二金属層６２Ｌには、Ｂｅ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ｒａ、Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、およびＬｕの一つを含めることができる。第二金属層６２Ｌの厚さは、０．１ｎｍ〜０．８ｎｍとすることができるが、これより薄いものも厚いものも明確に意図範囲である。
第二金属層６２Ｌの、ｈｉｇｈ−ｋゲート誘電体層３０Ｌまたは第一誘電体金属酸化物層５０Ｌの直接上に堆積された部分は、下に位置するｈｉｇｈ−ｋゲート誘電体層３０Ｌから酸素を獲得する。下に位置するｈｉｇｈ−ｋゲート誘電体層３０Ｌからの酸素は、直接接触によってまたは第一誘電体金属酸化物層５０Ｌを介して、その上を覆っている第二金属層６２Ｌの部分の中に供給されることになる。第二金属層６２Ｌの、ｈｉｇｈ−ｋゲート誘電体層３０Ｌの直接上または第一誘電体金属酸化物層５０Ｌの直接上の部分は、酸素と化合することによって、第二誘電体金属酸化物層６０Ｌに変換される。第二金属層６２Ｌの厚さは、ｈｉｇｈ−ｋゲート誘電体層３０Ｌの直接上または第一誘電体金属酸化物層５０Ｌの直接上の第二金属層６２Ｌの全体が、第二誘電体金属酸化物層６０Ｌに変換されるように選択される。
第二誘電体金属酸化物層６０Ｌは、第二金属層６２Ｌの金属の酸化物を包含する。金属ゲート層４２Ｌまたは第一金属層５２Ｌは酸素を一切供給しないので、第二金属層６２Ｌは、第一金属層５２Ｌの上面および側壁面上では変換されない。第一デバイス領域１００および第三デバイス領域３００では、ＩＩＡ族元素またはＩＩＩＢ族元素を包含する第二金属層６２Ｌが、第一金属層５２Ｌの上面および側壁の直接上に形成される。第二および第四デバイス領域（２００、４００）においては、第二誘電体金属酸化物層６０Ｌが、第一誘電体金属酸化物層５０Ｌの直接上に形成される。また、第五および第六デバイス領域（５００、６００）では、第二誘電体金属酸化物層６０Ｌが、ｈｉｇｈ−ｋゲート誘電体層３０Ｌの直接上に形成される。
図７を参照すると、導電性ゲート材料層７２Ｌが、第二誘電体金属酸化物層６０Ｌおよび第二金属層６２Ｌの直接上に形成される。導電性ゲート材料層７２Ｌは導電性材料を含み、該材料はドープ半導体材料または金属材料とすることができる。導電性ゲート材料層７２Ｌの厚さは、１０ｎｍ〜１２０ｎｍとすることができるが、これより薄いものも厚いものも明確に本明細書の意図範囲である。
導電性ゲート材料層７２Ｌがドープ半導体材料を包含する場合、ドープ半導体材料を多結晶またはアモルファス半導体材料とすることができる。ドープ半導体材料は、シリコン、ゲルマニウム、シリコンゲルマニウム合金、シリコン炭素合金、シリコンゲルマニウム炭素合金、ガリウムヒ素、ヒ化インジウム、リン化インジウム、ＩＩＩ〜Ｖ族化合物半導体材料、ＩＩ〜ＶＩ族化合物半導体材料、有機半導体材料、および他の化合物の半導体材料の少なくとも一つを含む。ドープ半導体材料は、インシチュ・ドーピングによって、ドープされた半導体材料層として堆積することができるし、あるいは、ドープされていない半導体材料層として堆積し、その後イオン注入によってドープすることもできる。
導電性ゲート材料層７２Ｌが金属材料を包含する場合、導電性ゲート材料層７２Ｌには、上記で説明した金属ゲート層４２Ｌに用いることの可能な任意の材料を含めることができる。導電性ゲート材料層７２Ｌには、金属ゲート層４２Ｌの材料と同一の材料またはこれと異なる材料を含めることができる。
図８を参照すると、半導体サブストレート８の上面の上に、材料層（４２Ｌ、５２Ｌ、５０Ｌ、６２Ｌ、６０Ｌ、７２Ｌ）のスタックが、リソグラフィでパターン形成されて、さまざまなゲート・スタックを形づくっている。具体的には、第一〜第六デバイス領域（１００、２００、３００、４００、５００、６００）に、それぞれ第一〜第六ゲート・スタックが形成されている。第一デバイス領域１００中の第一ゲート・スタックは、底部から最上部に向かって順に、第一高誘電率（ｈｉｇｈ−ｋ）ゲート誘電体３０Ａ、第一金属ゲート部分４２Ａ、第一デバイス第一金属部分５２Ａ、第一デバイス第二金属部分６２Ａ、および第一導電性ゲート材料部分７２Ａを包含する。第二デバイス領域２００中の第二ゲート・スタックは、底部から最上部に向かって順に、第二ｈｉｇｈ−ｋゲート誘電体３０Ｂ、第二デバイス第一誘電体金属酸化物部分５０Ｂ、第二デバイス第二誘電体金属酸化物部分６０Ｂ、および第二導電性ゲート材料部分７２Ｂを包含する。第三デバイス領域３００中の第三ゲート・スタックは、底部から最上部に向かって順に、第三ｈｉｇｈ−ｋゲート誘電体３０Ｃ、第二金属ゲート部分４２Ｃ、第三デバイス第一金属部分５２Ｃ、第三デバイス第二金属部分６２Ｃ、および第三導電性ゲート材料部分７２Ｃを包含する。第四デバイス領域４００中の第四ゲート・スタックは、底部から最上部に向かって順に、第四ｈｉｇｈ−ｋゲート誘電体３０Ｄ、第四デバイス第一誘電体金属酸化物部分５０Ｄ、第四デバイス第二誘電体金属酸化物部分６０Ｄ、および第四導電性ゲート材料部分７２Ｄを包含する。第五デバイス領域５００中の第五ゲート・スタックは、底部から最上部に向かって順に、第五ｈｉｇｈ−ｋゲート誘電体３０Ｅ、第五デバイス誘電体金属酸化物部分６０Ｅ、および第五導電性ゲート材料部分７２Ｅを包含する。第六デバイス領域６００中の第六ゲート・スタックは、底部から最上部に向かって順に、第六ｈｉｇｈ−ｋゲート誘電体３０Ｆ、第六デバイス誘電体金属酸化物部分６０Ｆ、および第六導電性ゲート材料部分７２Ｆを包含する。
第一ｈｉｇｈ−ｋゲート誘電体３０Ａ、第二ｈｉｇｈ−ｋゲート誘電体３０Ｂ、第三ｈｉｇｈ−ｋゲート誘電体３０Ｃ、第四ｈｉｇｈ−ｋゲート誘電体３０Ｄ、第五ｈｉｇｈ−ｋゲート誘電体３０Ｅ、および第六ｈｉｇｈ−ｋゲート誘電体３０Ｆは、ゲート・スタックのパターン形成後の、ｈｉｇｈ−ｋゲート誘電体層３０Ｌの残存部分である。第一金属ゲート部分４２Ａおよび第二金属ゲート部分４２Ｃは、ゲート・スタックのパターン形成後の、金属ゲート層４２Ｌの残存部分である。第一デバイス第一金属部分５２Ａおよび第三デバイス第一金属部分５２Ｃは、第一金属層５２Ｌの残存部分である。第一デバイス第二金属部分６２Ａおよび第三デバイス第二金属部分６２Ｃは、第二金属層６２Ｌの残存部分である。第二デバイス第一誘電体金属酸化物部分５０Ｂおよび第四デバイス第一誘電体金属酸化物部分５０Ｄは、第一誘電体金属酸化物層５０Ｌの残存部分である。第二デバイス第二誘電体金属酸化物部分６０Ｂ、第四デバイス第二誘電体金属酸化物部分６０Ｄ、第五デバイス誘電体金属酸化物部分６０Ｅ、および第六デバイス誘電体金属酸化物部分６０Ｆは、第二誘電体金属酸化物層６０Ｌの残存部分である。第一〜第六導電性ゲート材料部分（７２Ａ〜７２Ｆ）は、導電性ゲート材料層７２Ｌの残存部分である。第一〜第六ゲート・スタックの各部分は、該部分が由来する層と同一の組成および厚さを有する。
図９を参照すると、必要に応じソースおよびドレイン拡張注入が行われる。第二ドープ半導体ウエル２４に第一パターン形成マスキング層（図示せず）でマスクをしておいて、第一導電型のドーピングを有する第一ドープ半導体ウエル２２の上部部分中に、第二導電型のドーパントを注入することができる。第一ドープ半導体ウエル２２中に、第二導電型のドーピングを有する第一ソースおよびドレイン拡張領域（図示せず）を形成することができる。第一ドープ半導体ウエル２２に第二パターン形成マスキング層（図示せず）でマスクをしておいて、第二導電型のドーピングを有する第二ドープ半導体ウエル２４の上部部分中に、第一導電型のドーパントを注入することができる。第二ドープ半導体ウエル２４中に、第一導電型のドーピングを有する第二ソースおよびドレイン拡張領域（図示せず）を形成することができる。必要に応じ、ハロ注入を行うことができる。
第一〜第六ゲート・スタックの側壁に誘電体ゲート・スペーサ８０が形成される。例えば、誘電体ゲート・スペーサ８０は、誘電体材料層を堆積した後、異方性エッチングで誘電体材料層の水平部分を除去することによって形成することができる。第一〜第六ゲート・スタックの側壁上の誘電体材料層の残った垂直部分が、誘電体ゲート・スペーサを構成する。
第二導電型のドーパントを注入することによって、第一ドープ半導体ウエル２２の上部部分に、第二導電型のドーピングを有する第一ソースおよびドレイン領域９２が形成される。第一、第二、および第五デバイス領域（１００、２００、５００）を通して、第一ソースおよびドレイン領域９２には同じ濃度の第二導電型ドーパントを持たせることができる。第一ソースおよびドレイン領域９２中の第二導電型ドーパントのドーパント濃度は、３．０×１０１９原子数／ｃｍ３〜３．０×１０２１原子数／ｃｍ３とすることができ、典型的には、１．０×１０２０原子数／ｃｍ３〜１．０×１０２１原子数／ｃｍ３である。第一ソースおよびドレイン領域９２が形成される間、第三、第四、および第六デバイス領域（３００、４００、６００）は、パターン形成されたマスキング層で覆われ、マスキング層は、イオン注入の間、第二導電型のドーパントに対する遮蔽マスクとして機能する。
第一導電型のドーパントを注入することによって、第二ドープ半導体ウエル２４の上部部分に、第一導電型のドーピングを有する第二ソースおよびドレイン領域９４が形成される。第三、第四、および第六デバイス領域（３００、４００、６００）を通して、第二ソースおよびドレイン領域９４には同じ濃度の第一導電型ドーパントを持たせることができる。第二ソースおよびドレイン領域９４中の第一導電型ドーパントのドーパント濃度は、３．０×１０１９原子数／ｃｍ３〜３．０×１０２１原子数／ｃｍ３とすることができ、典型的には、１．０×１０２０原子数／ｃｍ３〜１．０×１０２１原子数／ｃｍ３である。第二ソースおよびドレイン領域９４が形成される間、第一、第二、および第五デバイス領域（１００、２００、５００）は、別のパターン形成されたマスキング層で覆われ、マスキング層は、イオン注入の間、第一導電型のドーパントに対する遮蔽マスクとして機能する。
第一半導体構造体は、第二導電型の電界効果トランジスタおよび第一導電型の電界効果トランジスタを含む。具体的には、第一、第二、および第五デバイス領域（１００、２００、５００）中の電界効果トランジスタは、第二導電型の電界効果トランジスタである。第三、第四、および第六デバイス領域（３００、４００、６００）中の電界効果トランジスタは、第一導電型の電界効果トランジスタである。第一ドープ半導体ウエル２２がｎドープ半導体ウエルであり、第二ドープ半導体ウエル２４がｐドープ半導体ウエルである場合、第一、第二、および第五デバイス領域（１００、２００、５００）中の電界効果トランジスタはｐ型電界効果トランジスタであり、第三、第四、および第六デバイス領域（３００、４００、６００）中の電界効果トランジスタはｎ型電界効果トランジスタとなる。逆に、第一ドープ半導体ウエル２２がｐドープ半導体ウエルであり、第二ドープ半導体ウエル２４がｎドープ半導体ウエルである場合、第一、第二、および第五デバイス領域（１００、２００、５００）中の電界効果トランジスタはｎ型電界効果トランジスタであり、第三、第四、および第六デバイス領域（３００、４００、６００）中の電界効果トランジスタはｐ型電界効果トランジスタとなる。
第一、第二、および第五デバイス領域（１００、２００、５００）中の電界効果トランジスタは、全体を通して同じドーパント濃度を有する同一の第一ドープ半導体ウエル２２中に形成されているので、これらのトランジスタは、当該トランジスタの間で単位幅あたりほぼ同一のソース・トゥ本体（ｓｏｕｒｃｅ−ｔｏ−ｂｏｄｙ）接合電流を有するほか、当該トランジスタの間で単位幅あたりほぼ同一のドレイン・トゥ本体（ｄｒａｉｎ−ｔｏ−ｂｏｄｙ）接合電流を有する。同様に、第三、第四、および第六デバイス領域（３００、４００、６００）中の電界効果トランジスタは、全体を通して同じドーパント濃度を有する同一の第二ドープ半導体ウエル２４中に形成されているので、これらのトランジスタは、当該トランジスタの間で単位幅あたりほぼ同一のソース・トゥ本体接合電流を有するほか、当該トランジスタの間で単位幅あたりほぼ同一のドレイン・トゥ本体接合電流を有する。上記のトランジスタの幅とは、電流の流れ方向に垂直な方向にチャネルとゲート誘電体との間の界面の平面内で測定された、電界効果トランジスタのチャネルの幅をいう。ソース・トゥ本体接合電流は、ソースとトランジスタの本体との間の漏れ電流である。ドレイン・トゥ本体接合電流は、ドレインとトランジスタの本体との間の漏れ電流である。ドレイン・トゥ・ソース電流は漏れ電流でなく、本体は関与しないので、ドレイン・トゥ・ソース電流は、ソース・トゥ本体接合電流およびドレイン・トゥ本体接合電流から除外される。第一〜第六デバイス領域（１００、２００、３００、４００、５００、６００）中の電界効果トランジスタは、バルク電界効果トランジスタとすることも、あるいはＳＯＩ電界効果トランジスタとすることもできる。
第一、第二、および第五デバイス領域（１００、２００、５００）中の電界効果トランジスタ群の電界効果トランジスタの各々は、他の２つの電界効果トランジスタとは異なるスレショルド電圧を有する。かかるスレショルド電圧の差異化は、第一ドープ半導体ウエル２２中のドーパント濃度の変更によって得られたものではない。第一ドープ半導体ウエル２２は、第一、第二、および第五デバイス領域（１００、２００、５００）において同じドーパント濃度を有する。その代わり、第一、第二、および第五デバイス領域（１００、２００、５００）中の３つの電界効果トランジスタの間のスレショルド電圧の差異化は、これらのゲート・スタックの構造の差によって得られるのである。
具体的には、第一デバイス領域１００中の第一電界効果トランジスタのスレショルド電圧は、第一ｈｉｇｈ−ｋゲート誘電体３０Ａの材質および厚さと、第一金属ゲート部分４２Ａの仕事関数とによって決まる。第二デバイス領域２００中の第二電界効果トランジスタのスレショルド電圧は、第二ｈｉｇｈ−ｋゲート誘電体３０Ｂ、第二デバイス第一誘電体金属酸化物部分５０Ｂ、および第二デバイス第二誘電体金属酸化物部分６０Ｂの材質および厚さと、第二導電性ゲート材料部分７２Ｂの仕事関数とによって決まる。第五デバイス領域５００中の第五電界効果トランジスタのスレショルド電圧は、第五ｈｉｇｈ−ｋゲート誘電体３０Ｅおよび第五デバイス誘電体金属酸化物部分６０Ｅの材質および厚さと、第五導電性ゲート材料部分７２Ｅの仕事関数とによって決まる。
第三、第四、および第六デバイス領域（３００、４００、６００）中の電界効果トランジスタ群の電界効果トランジスタの各々は、他の２つの電界効果トランジスタとは異なるスレショルド電圧を有する。かかるスレショルド電圧の差異化は、第二ドープ半導体ウエル２４中のドーパント濃度の変更によって得られたものではない。第二ドープ半導体ウエル２４は、第三、第四、および第六デバイス領域（３００、４００、６００）において同じドーパント濃度を有する。その代わり、第三、第四、および第六デバイス領域（３００、４００、６００）中の３つの電界効果トランジスタの間のスレショルド電圧の差異化は、これらのゲート・スタックの構造の差によって得られるのである。
具体的には、第三デバイス領域３００中の第三電界効果トランジスタのスレショルド電圧は、第三ｈｉｇｈ−ｋゲート誘電体３０Ｃの材質および厚さと、第二金属ゲート部分４２Ｃの仕事関数とによって決まる。第四デバイス領域４００中の第四電界効果トランジスタのスレショルド電圧は、第四ｈｉｇｈ−ｋゲート誘電体３０Ｄ、第四デバイス第一誘電体金属酸化物部分５０Ｄ、および第四デバイス第二誘電体金属酸化物部分６０Ｄの材質および厚さと、第四導電性ゲート材料部分７２Ｄの仕事関数とによって決まる。第六デバイス領域６００中の第六電界効果トランジスタのスレショルド電圧は、第六ｈｉｇｈ−ｋゲート誘電体３０Ｆおよび第六デバイス誘電体金属酸化物部分６０Ｆの材質および厚さと、第六導電性ゲート材料部分７２Ｆの仕事関数とによって決まる。
図１０を参照すると、図３の第一例示半導体構造体から第一フォトレジスト４７を取り除き、金属ゲート層４２Ｌの露出面およびｈｉｇｈ−ｋゲート誘電体層３０Ｌの露出面上に金属層１５２Ｌを堆積することによって、本発明の第二実施形態による第二例示半導体構造体が得られている。金属層１５２Ｌは、ＩＩＡ／ＩＩＩＢ族元素の層であり、すなわち、元素周期律表のＩＩＡ族またはＩＩＩＢ族元素を含む。金属層１５２Ｌは、第一実施形態における第一金属層５２Ｌの形成に使用可能な方法と同じ方法を用いて、ｈｉｇｈ−ｋゲート誘電体層３０Ｌおよび金属ゲート層４２Ｌの直接上に形成することができる。金属層１５２Ｌには、第一実施形態におけるものと同じ金属を含めることができる。金属層１５２Ｌの厚さは、０．１ｎｍ〜１．６ｎｍ、典型的には０．１ｎｍ〜０．８ｎｍとすることができるが、これより薄いものも厚いものも明確に意図範囲である。
金属層１５２Ｌの、ｈｉｇｈ−ｋゲート誘電体層３０Ｌの直接上に堆積された部分は、下に位置するｈｉｇｈ−ｋゲート誘電体層３０Ｌから酸素を獲得する。金属層１５２Ｌの、ｈｉｇｈ−ｋゲート誘電体層３０Ｌの直接上の部分は、酸素と化合することによって、誘電体金属酸化物層１５０Ｌに変換される。誘電体金属酸化物層１５０Ｌは、金属層１５２Ｌの金属の酸化物を包含する。金属ゲート層４２Ｌは酸素を一切供給しないので、金属層１５２Ｌは、金属ゲート層４２Ｌの上面および側壁面上では変換されない。第一デバイス領域１００および第三デバイス領域３００では、ＩＩＡ族元素またはＩＩＩＢ族元素を包含する金属層１５２Ｌが、金属ゲート層４２Ｌの上面および側壁の直接上に形成される。第二、第四、第五、および第六デバイス領域（２００、４００、５００、６００）においては、誘電体金属酸化物層１５０Ｌが、ｈｉｇｈ−ｋゲート誘電体層３０Ｌの直接上に形成される。
図１１を参照すると、フォトレジスト１５７が、誘電体金属酸化物層１５０Ｌおよび金属層１５２Ｌ上にわたって塗布され、リソグラフィでパターン形成され、第二デバイス領域２００および第四デバイス領域４００中にある誘電体金属酸化物層１５０Ｌの部分を覆っている。一つの実施形態において、第一および第三デバイス領域（１００、３００）中の金属層１５２Ｌはフォトレジスト１５７で覆われている。別の実施形態では、第一および第三デバイス領域（１００、３００）中の金属層１５２Ｌを露出しておく、すなわち、フォトレジスト１５７で覆わずにおくことができる。第五デバイス領域５００および第六デバイス領域６００では、誘電体金属酸化物層１５０Ｌの上面は露出される。誘電体金属酸化物層１５０Ｌの露出された部分は、フォトレジスト１５７をエッチング・マスクとして用い、エッチングによって除去される。このエッチングは、ドライ・エッチングでもウエット・エッチングでもよい。エッチングは、誘電体金属酸化物層１５０Ｌの露出された部分を削減する。誘電体金属酸化物層１５０Ｌの、フォトレジスト１５７の下に位置する部分は元の厚さを維持し、本明細書ではこれを第一厚さ誘電体金属酸化物層１５３Ｌと呼ぶことにする。誘電体金属酸化物層１５０Ｌの、エッチングによって削減された厚さを有する部分を、本明細書では第二厚さ誘電体金属酸化物層１５１Ｌと呼ぶことにする。第一厚さ誘電体金属酸化物層１５３Ｌの厚さを第一厚さとし、第二厚さ誘電体金属酸化物層１５１Ｌの厚さを第二厚さとする。第二厚さは第一厚さよりも小さい。第二厚さ誘電体金属酸化物層１５１Ｌと第一厚さ誘電体金属酸化物層１５３Ｌとは、全体として統一された構造体、すなわち一体である。次いで、フォトレジスト１５７が除去される。
図１２を参照すると、第二例示半導体構造体に対し、第一実施形態の図７〜９に相当する処理ステップが実施され、第二導電型の電界効果トランジスタおよび第一導電型の電界効果トランジスタが形成されている。具体的には、第一、第二、および第五デバイス領域（１００、２００、５００）中の電界効果トランジスタは第二導電型の電界効果トランジスタである。第三、第四、および第六デバイス領域（３００、４００、６００）中の電界効果トランジスタは第一導電型の電界効果トランジスタである。
第一デバイス領域１００中の第一ゲート・スタックは、底部から最上部に向かって順に、第一高誘電率（ｈｉｇｈ−ｋ）ゲート誘電体３０Ａ、第一金属ゲート部分４２Ａ、第一金属部分１５２Ａ、および第一導電性ゲート材料部分７２Ａを包含する。第二デバイス領域２００中の第二ゲート・スタックは、底部から最上部に向かって順に、第二ｈｉｇｈ−ｋゲート誘電体３０Ｂ、第一厚さ誘電体金属酸化物第一部分１５０Ｂ、および第二導電性ゲート材料部分７２Ｂを包含する。第三デバイス領域３００中の第三ゲート・スタックは、底部から最上部に向かって順に、第三ｈｉｇｈ−ｋゲート誘電体３０Ｃ、第二金属ゲート部分４２Ｃ、第二金属部分１５２Ｃ、および第三導電性ゲート材料部分７２Ｃを包含する。第四デバイス領域４００中の第四ゲート・スタックは、底部から最上部に向かって順に、第四ｈｉｇｈ−ｋゲート誘電体３０Ｄ、第一厚さ誘電体金属酸化物第二部分１５０Ｄ、および第四導電性ゲート材料部分７２Ｄを包含する。第五デバイス領域５００中の第五ゲート・スタックは、底部から最上部に向かって順に、第五ｈｉｇｈ−ｋゲート誘電体３０Ｅ、第二厚さ誘電体金属酸化物第一部分１５０Ｅ、および第五導電性ゲート材料部分７２Ｅを包含する。第六デバイス領域６００中の第六ゲート・スタックは、底部から最上部に向かって順に、第六ｈｉｇｈ−ｋゲート誘電体３０Ｆ、第二厚さ誘電体金属酸化物第二部分１５０Ｆ、および第六導電性ゲート材料部分７２Ｆを包含する。
第一ｈｉｇｈ−ｋゲート誘電体３０Ａ、第二ｈｉｇｈ−ｋゲート誘電体３０Ｂ、第三ｈｉｇｈ−ｋゲート誘電体３０Ｃ、第四ｈｉｇｈ−ｋゲート誘電体３０Ｄ、第五ｈｉｇｈ−ｋゲート誘電体３０Ｅ、および第六ｈｉｇｈ−ｋゲート誘電体３０Ｆは、ゲート・スタックのパターン形成後の、ｈｉｇｈ−ｋゲート誘電体層３０Ｌの残存部分である。第一金属ゲート部分４２Ａおよび第二金属ゲート部分４２Ｃは、ゲート・スタックのパターン形成後の、金属ゲート層４２Ｌの残存部分である。第一金属部分１５２Ａおよび第二金属部分１５２Ｃは、ゲート・スタックのパターン形成後の、金属層１５２Ｌの残存部分である。第一厚さ誘電体金属酸化物第一部分１５０Ｂおよび第一厚さ誘電体金属酸化物第二部分１５０Ｄは、第一厚さ誘電体金属酸化物層１５３Ｌの残存部分である。第二厚さ誘電体金属酸化物第一部分１５０Ｅおよび第二厚さ誘電体金属酸化物第二部分１５０Ｆは、第二厚さ誘電体金属酸化物層１５１Ｌの残存部分である。第一〜第六導電性ゲート材料部分（７２Ａ〜７２Ｆ）は、導電性ゲート材料層７２Ｌの残存部分である。第一〜第六ゲート・スタックの各部分は、該部分が由来する層と同一の組成および厚さを有する。
第一ドープ半導体ウエル２２がｎドープ半導体ウエルであり、第二ドープ半導体ウエル２４がｐドープ半導体ウエルである場合、第一、第二、および第五デバイス領域（１００、２００、５００）中の電界効果トランジスタはｐ型電界効果トランジスタであり、第三、第四、および第六デバイス領域（３００、４００、６００）中の電界効果トランジスタはｎ型電界効果トランジスタとなる。逆に、第一ドープ半導体ウエル２２がｐドープ半導体ウエルであり、第二ドープ半導体ウエル２４がｎドープ半導体ウエルである場合、第一、第二、および第五デバイス領域（１００、２００、５００）中の電界効果トランジスタはｎ型電界効果トランジスタであり、第三、第四、および第六デバイス領域（３００、４００、６００）中の電界効果トランジスタはｐ型電界効果トランジスタとなる。
第一、第二、および第五デバイス領域（１００、２００、５００）中の電界効果トランジスタ群の電界効果トランジスタの各々は、他の２つの電界効果トランジスタとは異なるスレショルド電圧を有する。第一、第二、および第五デバイス領域（１００、２００、５００）中の３つの電界効果トランジスタの間のスレショルド電圧の差異化は、これらのゲート・スタックの構造の差によって得られたものである。具体的には、第一デバイス領域１００中の第一電界効果トランジスタのスレショルド電圧は、第一ｈｉｇｈ−ｋゲート誘電体３０Ａの材質および厚さと、第一金属ゲート部分４２Ａの仕事関数とによって決まる。第二デバイス領域２００中の第二電界効果トランジスタのスレショルド電圧は、第二ｈｉｇｈ−ｋゲート誘電体３０Ｂおよび第一厚さ誘電体金属酸化物第一部分１５０Ｂの材質および厚さと、第二導電性ゲート材料部分７２Ｂの仕事関数とによって決まる。第五デバイス領域５００中の第五電界効果トランジスタのスレショルド電圧は、第五ｈｉｇｈ−ｋゲート誘電体３０Ｅおよび第二厚さ誘電体金属酸化物第一部分１５０Ｅの材質および厚さと、第五導電性ゲート材料部分７２Ｅの仕事関数とによって決まる。
第三、第四、および第六デバイス領域（３００、４００、６００）中の電界効果トランジスタ群の電界効果トランジスタの各々は、他の２つの電界効果トランジスタとは異なるスレショルド電圧を有する。第三、第四、および第六デバイス領域（３００、４００、６００）中の３つの電界効果トランジスタの間のスレショルド電圧の差異化は、これらのゲート・スタックの構造の差によって得られたものである。
具体的には、第三デバイス領域３００中の第三電界効果トランジスタのスレショルド電圧は、第三ｈｉｇｈ−ｋゲート誘電体３０Ｃの材質および厚さと、第二金属ゲート部分４２Ｃの仕事関数とによって決まる。第四デバイス領域４００中の第四電界効果トランジスタのスレショルド電圧は、第四ｈｉｇｈ−ｋゲート誘電体３０Ｄおよび第一厚さ誘電体金属酸化物第二部分１５０Ｄの材質および厚さと、第四導電性ゲート材料部分７２Ｄの仕事関数とによって決まる。第六デバイス領域６００中の第六電界効果トランジスタのスレショルド電圧は、第六ｈｉｇｈ−ｋゲート誘電体３０Ｆおよび第二厚さ誘電体金属酸化物第二部分１５０Ｆの材質および厚さと、第六導電性ゲート材料部分７２Ｆの仕事関数とによって決まる。
特定の実施形態に関連させて本発明を説明してきたが、当業者にとって、前述の説明を考慮すれば数多くの代替、変更、および変形が自明であろうことは明らかである。従って、本発明は、本発明の範囲および精神並びに添付の請求項の範囲内に包含される、こういった全ての代替、変更、および変形を網羅することを意図している。
本発明は、幅広い電子および電気装置に用いられる集積回路チップに適した半導体ｈｉｇｈ−ｋゲート・デバイスの設計および作製に関し産業上の利用性があり、特に、コンピュータおよび通信分野に有用である。

Claims (21)

  1. 第一ゲート・スタック１００を包含する第一電界効果トランジスタであって、前記第一ゲート・スタックは、底部から最上部に向かって順に、４．０より大きな誘電率を有する第一高誘電率（ｈｉｇｈ−ｋ）ゲート誘電体３０Ａ、金属ゲート部分４２Ａ、一つの金属部分５２Ａ、および第一導電性ゲート材料部分７２Ａを包含する、前記第一電界効果トランジスタと、
    第二ゲート・スタック２００を包含する第二電界効果トランジスタであって、前記第二ゲート・スタックは、底部から最上部に向かって順に、４．０より大きな誘電率を有する第二ｈｉｇｈ−ｋゲート誘電体３０Ｂ、一つの誘電体金属酸化物部分５０Ｂ、および第二導電性ゲート材料部分７２Ｂを包含する、前記第二電界効果トランジスタと、
    を含む、半導体構造体であって、
    前記第一電界効果トランジスタと前記第二電界効果トランジスタとは相異なるスレショルド電圧を有する、
    半導体構造体であって、
    前記第一ｈｉｇｈ−ｋゲート誘電体と前記第二ｈｉｇｈ−ｋゲート誘電体とが同一材料、同一厚さを有し, 前記一つの誘電体金属酸化物部分の各々は、ＩＩＡ族元素またはＩＩＩＡ族元素を含む
    半導体構造体。
  2. 前記第一導電性ゲート材料部分と前記第二導電性ゲート材料部分とは、同一材料を有し同一厚さを有し、前記一つの誘電体金属酸化物部分の各々は、０．１ｎｍ〜１．０ｎｍの厚さを有する、請求項１に記載の半導体構造体。
  3. 別のゲート・スタックを包含する別の電界効果トランジスタをさらに含み、前記別のゲート・スタックは、底部から最上部に向かって順に、４．０より大きな誘電率を有する別のｈｉｇｈ−ｋゲート誘電体、別の誘電体金属酸化物部分、および別の導電性ゲート材料部分を包含し、前記別の電界効果トランジスタは、前記第一電界効果トランジスタおよび前記第二電界効果トランジスタのスレショルド電圧とは異なるスレショルド電圧を有する、請求項１に記載の半導体構造体。
  4. 前記一つの金属部分は、第一金属部分および第二金属部分を包含し、前記一つの誘電体金属酸化物部分は、第一誘電体金属酸化物部分および第二誘電体金属酸化物部分を包含し、前記第一誘電体金属酸化物部分は、前記第一金属部分の材料の酸化物を含み、前記第二誘電体金属酸化物部分および前記別の誘電体金属酸化物部分は、前記第二金属部分の材料の酸化物を含む、請求項３に記載の半導体構造体。
  5. 半導体サブストレート中に所在するドープ半導体ウエルをさらに含み、前記第一ｈｉｇｈ−ｋゲート誘電体および前記第二ｈｉｇｈ−ｋゲート誘電体は、前記ドープ半導体ウエルの直接上に配置され、前記第一ｈｉｇｈ−ｋゲート誘電体に隣接する前記ドープ半導体ウエルの第一部分と、前記第二ｈｉｇｈ−ｋゲート誘電体に隣接する前記ドープ半導体ウエルの第二部分とは、同一のドーパント濃度およびドーピング型を有する、請求項１に記載の半導体構造体。
  6. 第三ゲート・スタック３００を包含する第三電界効果トランジスタであって、前記第三ゲート・スタックは、底部から最上部に向かって順に、４．０より大きな誘電率を有する第三ｈｉｇｈ−ｋゲート誘電体３０Ｃ、別の金属ゲート部分４２Ｃ、もう一つ別の金属部分５２Ｃ、および第三導電性ゲート材料部分７２Ｃを包含する、前記第三電界効果トランジスタと、
    第四ゲート・スタック４００を包含する第四電界効果トランジスタであって、前記第四ゲート・スタックは、底部から最上部に向かって順に、４．０より大きな誘電率を有する第四ｈｉｇｈ−ｋゲート誘電体３０Ｄ、もう一つ別の誘電体金属酸化物部分５０Ｄ、および第四導電性ゲート材料部分７２Ｄを包含する、前記第四電界効果トランジスタと、
    をさらに含み、
    前記第三電界効果トランジスタと前記第四電界効果トランジスタとは相異なるスレショルド電圧を有し、前記第一および第二電界効果トランジスタはｐ型電界効果トランジスタであり、前記第三および第四電界効果トランジスタはｎ型電界効果トランジスタである、請求項１に記載の半導体構造体。
  7. 半導体サブストレート中に所在するｎドープ半導体ウエルであって、前記第一ｈｉｇｈ−ｋゲート誘電体および前記第二ｈｉｇｈ−ｋゲート誘電体は、前記ｎドープ半導体ウエルの直接上に配置され、前記第一ｈｉｇｈ−ｋゲート誘電体に隣接する、前記ｎドープ半導体ウエルの第一部分と、前記第二ｈｉｇｈ−ｋゲート誘電体に隣接する、前記ｎドープ半導体ウエルの第二部分とは、同一のドーパント濃度を有する、前記ｎドープ半導体ウエルと、
    前記半導体サブストレート中に所在するｐドープ半導体ウエルであって、前記第三ｈｉｇｈ−ｋゲート誘電体および前記第四ｈｉｇｈ−ｋゲート誘電体は、前記ｐドープ半導体ウエルの直接上に配置され、前記第三ｈｉｇｈ−ｋゲート誘電体に隣接する、前記ｐドープ半導体ウエルの第一部分と、前記第四ｈｉｇｈ−ｋゲート誘電体に隣接する、前記ｐドープ半導体ウエルの第二部分とは、同一のドーパント濃度を有する、前記ｐドープ半導体ウエルと、
    をさらに含む、請求項６に記載の半導体構造体。
  8. 前記第一電界効果トランジスタと第二電界効果トランジスタとの間で、単位長あたりのソース・トゥ本体接合電流が同一で、前記両電界効果トランジスタは埋め込み絶縁体層上に配置された半導体オンインシュレータ（ＳＯＩ）電界効果トランジスタであり、前記第一電界効果トランジスタと第二電界効果トランジスタとの間で、ドレイン・トゥ本体接合電流が同一で、前記両電界効果トランジスタは埋め込み絶縁体層上に配置された半導体オンインシュレータ（ＳＯＩ）電界効果トランジスタである、請求項１に記載の半導体構造体。
  9. 第一ゲート・スタック１００を包含する第一電界効果トランジスタであって、前記第一ゲート・スタックは、底部から最上部に向かって順に、第一高誘電率（ｈｉｇｈ−ｋ）ゲート誘電体３０Ａ、一つの第一誘電体金属酸化物部分４２Ａ、および第一導電性ゲート材料部分７２Ａを包含する、前記第一電界効果トランジスタと、
    第二ゲート・スタック２００を包含する第二電界効果トランジスタであって、前記第二ゲート・スタックは、底部から最上部に向かって順に、第二ｈｉｇｈ−ｋゲート誘電体３０Ｂ、一つの第二誘電体金属酸化物部分５０Ｂ、および第二導電性ゲート材料部分７２Ｂを包含する、前記第二電界効果トランジスタと、
    を含む、半導体構造体であって、
    前記第一電界効果トランジスタと前記第二電界効果トランジスタとは相異なるスレショルド電圧を有する、
    前記半導体構造体であって、
    前記第一ｈｉｇｈ−ｋゲート誘電体と前記第二ｈｉｇｈ−ｋゲート誘電体とは、同一材料を含み同一厚さを有し、前記一つの第一誘電体金属酸化物部分は、前記一つの第二誘電体金属酸化物部分とは異なる厚さを有し、
    前記一つの第一誘電体金属酸化物部分は、ＩＩＡ族元素またはＩＩＩＡ族元素を含み、前記一つの第二誘電体金属酸化物部分は、ＩＩＡ族元素またはＩＩＩＡ族元素を含む
    前記半導体構造体。
  10. 前記一つの第一誘電体金属酸化物部分の各々は、０．１ｎｍ〜１．０ｎｍの厚さを有し、前記一つの第二誘電体金属酸化物部分の各々は、０．１ｎｍ〜１．０ｎｍの厚さを有する、請求項９に記載の半導体構造体。
  11. 前記一つの第一誘電体金属酸化物部分は、第一上部誘電体金属酸化物部分および第一下部誘電体金属酸化物部分を含み、前記一つの第二誘電体金属酸化物部分の全体が、前記第一上部誘電体金属酸化物部分と同一の組成および同一の厚さを有する、請求項９に記載の半導体構造体。
  12. 前記一つの第一誘電体金属酸化物部分の全体は、前記一つの第二誘電体金属酸化物部分の全体と同一の組成を有する、請求項９に記載の半導体構造体。
  13. 別のゲート・スタックを包含する別の電界効果トランジスタをさらに含み、前記別のゲート・スタックは、底部から最上部に向かって順に、４．０より大きな誘電率を有する別のｈｉｇｈ−ｋゲート誘電体、金属ゲート部分、一つの金属部分、および別の導電性ゲート材料部分を包含し、前記別の電界効果トランジスタは、前記第一電界効果トランジスタおよび前記第二電界効果トランジスタのスレショルド電圧とは異なるスレショルド電圧を有する、請求項９に記載の半導体構造体。
  14. 前記一つの第一誘電体金属酸化物部分および前記一つの第二誘電体金属酸化物部分の各々は、前記一つの金属部分の一つの材料の酸化物を含む、請求項１３に記載の半導体構造体。
  15. 半導体サブストレート中に所在するドープ半導体ウエル２２をさらに含み、前記第一ｈｉｇｈ−ｋゲート誘電体および前記第二ｈｉｇｈ−ｋゲート誘電体は、前記ドープ半導体ウエルの直接上に配置され、前記第一ｈｉｇｈ−ｋゲート誘電体に隣接する、前記ドープ半導体ウエルの第一部分と、前記第二ｈｉｇｈ−ｋゲート誘電体に隣接する、前記ドープ半導体ウエルの第二部分とは、同一のドーパント濃度およびドーピング型を有する、請求項９に記載の半導体構造体。
  16. 第三ゲート・スタックを包含する第三電界効果トランジスタであって、前記第三ゲート・スタックは、底部から最上部に向かって順に、第三ｈｉｇｈ−ｋゲート誘電体、一つの第三誘電体金属酸化物部分、および第三導電性ゲート材料部分を包含する、前記第三電界効果トランジスタと、
    第四ゲート・スタックを包含する第四電界効果トランジスタであって、前記第四ゲート・スタックは、底部から最上部に向かって順に、第四ｈｉｇｈ−ｋゲート誘電体、一つの第四誘電体金属酸化物部分、および第四導電性ゲート材料部分を包含する、前記第四電界効果トランジスタと、
    をさらに含み
    前記第三電界効果トランジスタと前記第四電界効果トランジスタとは相異なるスレショルド電圧を有し、前記第一および第二電界効果トランジスタはｐ型電界効果トランジスタであり、前記第三および第四電界効果トランジスタはｎ型電界効果トランジスタである、請求項９に記載の半導体構造体。
  17. 半導体サブストレート中に所在するｎドープ半導体ウエルであって、前記第一ｈｉｇｈ−ｋゲート誘電体および前記第二ｈｉｇｈ−ｋゲート誘電体は、前記ｎドープ半導体ウエルの直接上に配置され、前記第一ｈｉｇｈ−ｋゲート誘電体に隣接する、前記ｎドープ半導体ウエルの第一部分と、前記第二ｈｉｇｈ−ｋゲート誘電体に隣接する、前記ｎドープ半導体ウエルの第二部分とは、同一のドーパント濃度を有する、前記ｎドープ半導体ウエルと、
    前記半導体サブストレート中に所在するｐドープ半導体ウエルであって、前記第三ｈｉｇｈ−ｋゲート誘電体および前記第四ｈｉｇｈ−ｋゲート誘電体は、前記ｐドープ半導体ウエルの直接上に配置され、前記第三ｈｉｇｈ−ｋゲート誘電体に隣接する、前記ｐドープ半導体ウエルの第一部分と、前記第四ｈｉｇｈ−ｋゲート誘電体に隣接する、前記ｐドープ半導体ウエルの第二部分とは、同一のドーパント濃度を有する、前記ｐドープ半導体ウエルと、
    をさらに含む、請求項１６に記載の半導体構造体。
  18. 半導体構造体を形成する方法であって、
    半導体サブストレート上に、４．０より大きな誘電率を有する誘電体材料を含む高誘電率（ｈｉｇｈ−ｋ）ゲート誘電体層３０Ａを形成するステップと、
    前記ｈｉｇｈ−ｋゲート誘電体層の第一部分の直接上に金属ゲート層４２Ａを形成するステップと、
    前記金属ゲート層、および前記ｈｉｇｈ−ｋゲート誘電体層の第二部分の直接上に一つの金属層５２Ａを堆積するステップであって、前記一つの金属層の一部の酸化を介して前記ｈｉｇｈ−ｋ誘電体層の前記第二部分の直接上に一つの誘電体金属酸化物層が形成される、前記堆積するステップと、
    前記一つの金属層および前記一つの誘電体金属酸化物部分の直接上に、導電性ゲート材料層７２Ａを形成するステップと、
    を含む、方法であって、
    第一ゲート・スタックを包含する第一電界効果トランジスタを形成するステップであって、前記第一ゲート・スタックは、底部から最上部に向かって順に、前記誘電体材料を含む第一高誘電率（ｈｉｇｈ−ｋ）ゲート誘電体、前記金属ゲート層と同じ材料を含む金属ゲート部分、前記一つの金属層と同じ材料を含む一つの金属部分、および第一導電性ゲート材料部分を包含する、前記第一電界効果トランジスタを形成するステップと、
    第二ゲート・スタックを含む第二電界効果トランジスタを形成するステップであって、前記第二ゲート・スタックは、底部から最上部に向かって順に、前記誘電体材料を含む第二ｈｉｇｈ−ｋゲート誘電体、前記一つの誘電体金属酸化物層と同じ材料を含む一つの誘電体金属酸化物部分、および第二導電性ゲート材料部分を包含する、前記第二電界効果トランジスタを形成するステップと、
    をさらに含み、
    前記第一電界効果トランジスタと前記第二電界効果トランジスタとは相異なるスレショルド電圧を有し、
    前記第一ｈｉｇｈ−ｋゲート誘電体と前記第二ｈｉｇｈ−ｋゲート誘電体とが同一材料、同一厚さを有し, 前記一つの誘電体金属酸化物部分の各々は、ＩＩＡ族元素またはＩＩＩＡ族元素を含む
    方法。
  19. 前記一つの誘電体金属酸化物部分の各々は、０．１ｎｍ〜１．０ｎｍの厚さを有する、請求項１８に記載の方法。
  20. 半導体構造体を形成する方法であって、
    半導体サブストレート上に、４．０より大きな誘電率を有する誘電体材料を含む高誘電率（ｈｉｇｈ−ｋ）ゲート誘電体層を形成するステップと、
    前記ｈｉｇｈ−ｋゲート誘電体層の直接上に一つの金属層を堆積するステップであって、前記一つの金属層の酸化を介して前記ｈｉｇｈ−ｋ誘電体層の直接上に一つの誘電体金属酸化物層が形成される、前記堆積するステップと、
    前記一つの誘電体金属酸化物層の一つの層の一部を除去するステップであって、相異なる厚さを有する一つの第一誘電体金属酸化物層と一つの第二誘電体金属酸化物層とが形成される、前記除去するステップと、
    前記一つの金属層および前記一つの誘電体金属酸化物部分の直接上に導電性ゲート材料層を形成するステップと、
    を含む、方法であって、
    第一ゲート・スタックを包含する第一電界効果トランジスタを形成するステップであって、前記第一ゲート・スタックは、底部から最上部に向かって順に、前記誘電体材料を含む第一高誘電率（ｈｉｇｈ−ｋ）ゲート誘電体、前記一つの第一誘電体金属酸化物層と同じ材料を含む一つの第一誘電体金属酸化物部分、および第一導電性ゲート材料部分を包含する、前記第一電界効果トランジスタを形成するステップと、
    第二ゲート・スタックを包含する第二電界効果トランジスタを形成するステップであって、前記第二ゲート・スタックは、底部から最上部に向かって順に、前記誘電体材料を含む第二ｈｉｇｈ−ｋゲート誘電体、前記一つの第二誘電体金属酸化物層と同じ材料を含む一つの第二誘電体金属酸化物部分、および第二導電性ゲート材料部分を包含する、前記第二電界効果トランジスタを形成するステップと、
    をさらに含み、
    前記第一電界効果トランジスタと前記第二電界効果トランジスタとは相異なるスレショルド電圧を有し、
    前記第一ｈｉｇｈ−ｋゲート誘電体と前記第二ｈｉｇｈ−ｋゲート誘電体とは、同一材料を含み同一厚さを有し、前記一つの第一誘電体金属酸化物部分は、前記一つの第二誘電体金属酸化物部分とは異なる厚さを有し、
    前記一つの第一誘電体金属酸化物部分は、ＩＩＡ族元素またはＩＩＩＡ族元素を含み、前記一つの第二誘電体金属酸化物部分は、ＩＩＡ族元素またはＩＩＩＡ族元素を含む
    方法 。
  21. 前記一つの第一誘電体金属酸化物部分の各々は、０．１ｎｍ〜１．０ｎｍの厚さを有しＩ、前記一つの第二誘電体金属酸化物部分の各々は、０．１ｎｍ〜１．０ｎｍの厚さを有する、請求項２０に記載の方法。
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