JP5687655B2 - 試料表面検査方法及び装置 - Google Patents

Description

本発明は、例えば試料表面の欠陥や微小異物を検査する方法及び装置に関する。

半導体ウェーハの検査技術に関する文献として、例えば特許文献１がある。特許文献１の要約には、「半導体ウェーハのような試料から発せられるビームからの（例えば散乱された光、反射された光、または二次電子）比較的大きなダイナミックレンジの強度値を検出するメカニズムを提供する。」と記載されている。

特表２００５−５２６２３９号公報

特許文献１には、半導体ウェーハの表面にビームを照射し、その表面上にある異物により発生する散乱光の強度を比較的大きなダイナミックレンジで検出する仕組みが開示されている。しかし、特許文献１に記載の装置では、例えば異物径に応じて散乱光強度が微小になった場合、センサ素子から出力される検出信号に占めるセンサ素子自身の暗ノイズの割合が大きくなり、微小な異物の検出が困難となる。また、レーザ光源はパルス発振している。このため、センサ素子から出力される検出信号にもレーザ光源のパルス成分が重畳し、高精度な異物検査が困難となる。

特に、パルス発振するレーザ光源の発振周期は一般に低速である。このため、光学的にパルスを分割して単位時間当たりのパルス数を増加させ、そのレーザ光を用いて半導体ウェーハを検査することが考えられる。このとき、レーザ光のパルス間隔は不等間隔となる。

一般に、異物検出信号のサンプリングには、数１０ＭＨｚ以上の速度で動作可能なＡ／Ｄ変換回路が使用される。ただし、この種のＡ／Ｄ変換回路では、与えられる動作クロックのデューティ比が５０％近傍である必要があり、異物検出信号が不等間隔になると、検査精度が劣化するという技術的課題がある。

そこで、本発明は、センサ素子の暗ノイズの影響と、１周期内に複数のパルス光が不等間隔で出現するレーザパルス光を用いる場合の影響とを低減することが可能な、異物の検査方法及び検査装置を提供する。

上記課題を解決するために、例えば特許請求の範囲に記載の構成を採用する。
本明細書は、上記課題を解決する発明を複数含んでいる。その一例には、１周期内に複数のパルス光が不等間隔で出現するレーザパルス光を試料表面に照射する処理と、試料表面から発生する散乱光を検出して検出信号を生成する処理と、前記複数のパルス光に同期した複数の再生クロック信号を生成する処理と、前記複数の再生クロック信号により、前記検出信号をそれぞれサンプリングする処理と、複数のサンプリング結果に基づいて、前記試料表面を検査する処理とを有する試料表面の検査方法がある。

本発明によれば、センサ素子の暗ノイズの影響と、１周期内に複数のパルス光が不等間隔で出現するレーザパルス光を用いる場合の影響とを低減して、試料表面を検出することができる。前述した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。

実施例１に係る異物検査装置の構成図。 実施例１に係るクロック検出部の構成及びクロック再生動作を説明する図。 異物検査装置による異物検出動作を説明する図。 実施例２に係るクロック検出回路の構成図を示す図。 実施例２に係るクロック検出回路によるクロック再生動作を説明する図。

以下、図面に基づいて、本発明の実施の形態を説明する。なお、本発明の実施の態様は、後述する実施例に限定されるものではなく、その技術思想の範囲において、種々の変形が可能である。

〔実施例１〕
［装置構成］
本実施例では、半導体ウェーハの表面を、レーザ光を用いて検査する異物検査装置について説明する。
図１は、本実施例に係る異物検査装置１００の構成図である。異物検査装置１００は、レーザ光源２、パルス分割光学系１７、反射板３、レンズ４，５、センサ素子６、Ｉ／Ｖ変換回路７、Ａ／Ｄ変換回路８ａ，８ｂ、データ処理部９、ＣＰＵ１０、マップ出力部１１、ステージ制御部１２、回転ステージ１３、並進ステージ１４、クロック検出部２０、遅延調整部２４ａ，２４ｂを有している。

この実施例の場合、並進ステージ１４上に回転ステージ１３が載置され、その回転ステージ上に半導体ウェーハ１が設置される。並進ステージ１４はＸＹ平面内で並進可能であり、回転ステージ１３はＺ軸の周りに回転可能である。

レーザ光源２から出力されたレーザ光は、パルス分割光学系１７、反射板３、レンズ４を介して半導体ウェーハ１の表面を照射する。ここで、半導体ウェーハ１の表面の検査には、レーザ光源２から出力されたレーザ光を光学的に分割することで生成される、１周期内に複数のパルス光が不等間隔に出現するレーザパルス光を使用する。

この実施例の場合、レーザパルス光の照射光路は固定である。一方、半導体ウェーハ１は、レーザパルス光に対して相対移動される。ＣＰＵ１０は、ステージ制御部１２を通じて、回転ステージ１３の回転動作と並進ステージ１４の直線動作を制御し、半導体ウェーハ１の相対移動を制御する。具体的には、ＣＰＵ１０は、レーザパルス光の照射に同期して、回転ステージ１３を回転駆動させ、同時に、並進ステージ１４を直線駆動させる。この駆動制御により、レーザパルス光の照射位置は、半導体ウェーハ１の中心から外周方向へとらせん状に相対移動する。この際の回転速度と直線移動速度は、レーザパルス光が半導体ウェーハ１の全表面を照射できるように最適化される。異物検査装置１００は、このレーザパルス光と半導体ウェーハとの相対移動により、半導体ウェーハ１の全表面を検査する。

レーザ光源２から出力されたレーザ光は、パルス分割光学系１７において、１周期内に複数のパルス光が不等間隔に出現するレーザパルス光に変換される。パルス分割光学系１７は、偏光ビームスプリッタ１６ａ，１６ｂ、ミラー１５ａ，１５ｂを有している。レーザ光源２からパルス発振されたレーザ光は、その偏光面に応じ、偏光ビームスプリッタ１６ｂにおいて２方向に分割される。偏光ビームスプリッタ１６ｂを透過した一方のレーザ光は、偏光ビームスプリッタ１６ａにそのまま直進する。偏光ビームスプリッタ１６ｂで反射された他方のレーザ光は、ミラー１５ａ、１５ｂによって更に反射され、偏光ビームスプリッタ１６ａに戻される。偏光ビームスプリッタ１６ａは、２つに分割されたレーザ光を重畳的に合成し、１周期内に２つのパルス光が出現するレーザパルス光を生成する。以下の説明では、生成されたレーザパルス光を、パルス分割レーザ光という。なお、合成されるパルス光の出現間隔は、重畳される２つのレーザ光の光路長差に応じて定まる。前述したように、このパルス間隔は不等間隔となる。

クロック検出部２０は、パルス分割レーザ光に同期した２つのクロック信号を再生する回路である。クロック検出部２０は、センサ素子２１、Ｉ／Ｖ変換回路２２、クロック再生回路２３を有している。クロック検出部２０は、パルス分割レーザ光を半導体ウェーハ１の方向に反射する反射板３を透過したレーザ光を入力光とする。この実施例の場合、センサ素子２１は、受光したパルス分割レーザ光の強度に応じた電流信号を出力する。Ｉ／Ｖ変換回路２２は、入力した電流信号を電圧信号に変換する。クロック再生回路２３は、入力した検出信号に基づいて、パルス分割レーザ光の１周期内に出現する２つのパルスに対応する２つのクロック信号を再生する。再生された２つのクロック信号は、遅延調整部２４ａ、２４ｂを通じてＡ／Ｄ（analog to digital）変換回路８ａ、８ｂ及びデータ処理部９に与えられる。

パルス分割レーザ光が照射した半導体ウェーハ１の表面からは散乱光が発生される。散乱光はレンズ５を介してセンサ素子６に集光される。センサ素子６は、受光した散乱光の強度に応じた電流信号を出力する。このセンサ素子６が散乱光の検出部として機能する。センサ素子６から出力される電流信号は、検出信号としてＩ／Ｖ変換回路７に与えられる。Ｉ／Ｖ変換回路７は、入力した電流信号を電圧信号に変換し、Ａ／Ｄ変換回路８ａ、８ｂに出力する。ここで、Ａ／Ｄ変換回路８ａ、８ｂの個数は、パルス分割レーザ光の１周期内に出現するパルス数と同数に設定されている。

Ａ／Ｄ変換回路８ａ、８ｂは、クロック再生回路２３で再生された２つのクロック信号をサンプリングクロックに使用して検出信号をサンプリングする。ここでのサンプリングクロックは、パルス分割レーザ光の１周期内に出現する２つのパルス光の発光タイミングにそれぞれ同期している。

データ処理部９には、これらＡ／Ｄ変換回路８ａ、８ｂのサンプリング出力とサンプリングクロックが入力される。データ処理部９は、これら２つのサンプリング出力を統合し、統合後のサンプリング出力に対応する検査位置（パルス分割レーザ光の照射位置）について、欠陥（微小異物を含む）の有無を判定する。欠陥判定の処理自体は周知であるため、本明細書での説明は省略する。欠陥有無の判定結果は、データ処理部９からＣＰＵ１０を介してマップ出力部１１に与えられる。マップ出力部１１は、パルス分割レーザ光の照射位置と欠陥有無の判定結果とを対応付け、マップ形式で出力する。マップ出力部１１は、例えばディスプレイ、プリンタ等で構成される。なお、マップ出力部１１は、外部装置への出力インタフェースでもよい。

［クロック検出部の構成及びクロック再生動作］
続いて、１周期内に２つのパルス光が不等間隔で出現するレーザパルス光に同期したクロック信号を再生するクロック検出部２０の構成とそのクロック再生動作を説明する。

図２は、クロック検出部２０の構成及びクロック再生動作を説明する図である。クロック検出部２０は、前述したように、センサ素子２１、Ｉ／Ｖ変換回路２２、クロック再生回路２３を有している。この実施例の場合、クロック再生回路２３は、比較回路２６、第１分周回路２７ａ、第２分周回路２７ｂ、第１ＰＬＬ（Phase Locked Loop）回路２８ａ、反転回路３０、第３分周回路２７ｃ、第２ＰＬＬ回路２８ｂを有する。

前述したように、クロック検出部２０は、反射板３を透過したパルス分割レーザ光をセンサ素子２１で受光する。センサ素子２１により受光されたパルス分割レーザ光の強度に応じた検出信号は、Ｉ／Ｖ変換回路２２を通じて比較回路２６に与えられる。比較回路２６は、検出信号と比較電圧２５を比較し、パルス形状のコンパレータ出力７１（図２（ｂ１））を出力する。この実施例の場合、コンパレータ出力７１には、パルス光の出現位置にパルス波形が出現する。コンパレータ出力７１は第１分周回路２７ａで２分周され、レーザ発振周波数の２分の１の周波数である第１分周回路出力７２（図２（ｂ２））に変換される。

第１分周回路出力７２は２つに分岐され、一方は第２分周回路２７ｂに与えられる。第２分周回路２７ｂは、第１分周回路出力７２を２分周し、レーザ発振周波数の４分の１の周波数である第２分周回路出力７４ａ（図２（ｂ３））に変換する。この後、第２分周回路出力７４ａは、第１ＰＬＬ回路２８ａに与えられる。第１ＰＬＬ回路２８ａは、第２分周回路出力７４ａのパルスエッジに同期した第１再生クロック７５ａ（図２（ｂ４））を生成する。この第１再生クロック７５ａは、第２分周回路出力７４ａの２倍の周波数を有している。

分岐された他方の第１分周回路出力７２は、反転回路３０に与えられる。反転回路３０は、入力された第１分周回路出力７２を反転し、反転回路出力７３（図２（ｂ５））を生成する。反転回路出力７３は第３分周回路２７ｃに与えられる。第３分周回路２７ｃは、反転回路出力７３を２分周し、レーザ発振周波数の２分の１の周波数である第３分周回路出力７４ｂ（図２（ｂ６））に変換する。この後、第３分周回路出力７４ｂは、第２ＰＬＬ回路２８ｂに与えられる。第２ＰＬＬ回路２８ｂは、第３分周回路出力７４ｂのパルスエッジに同期した第２再生クロック７５ｂ（図２（ｂ７））を生成する。この第２再生クロック７５ｂは、第３分周回路出力７４ｂの２倍の周波数を有している。

ここで、第１再生クロック７５ａは、コンパレータ出力７１の立ち上がりエッジの奇数番目に対応した、デューティ比が５０％のクロック信号となる。また、第２再生クロック７５ｂは、コンパレータ出力７１の立ち上がりエッジの偶数番目に対応した、デューティ比が５０％のクロック信号となる。なお、いずれの再生クロックの周波数も、レーザ発振周波数の２分の１である。即ち、第１ＰＬＬ回路２８ａおよび第２ＰＬＬ回路２８ｂにより、コンパレータ出力７１における奇数番目および偶数番目の立ち上がりエッジに同期し、且つデューティ比５０％である再生クロック信号７５ａ及び７５ｂを再生することが可能となるため、これらの再生クロック信号７５ａ及び７５ｂを用いて、Ａ／Ｄ変換回路８ａ及び８ｂをコンパレータ出力７１（さらにはパルス分割レーザ光５１）に同期してサンプリング動作することが可能となる。これらの再生クロック７５ａ及び７５ｂが、遅延調整部２４ａ及び２４ｂを介して、Ａ／Ｄ変換回路８ａ、８ｂ及びデータ処理部９に供給される。ここで、パルス分割レーザ光５１により発生した散乱光がセンサ素子６、Ｉ／Ｖ変換回路７を介してＡ／Ｄ変換回路８ａ及び８ｂに入力される検出信号と、パルス分割レーザ光５１によりクロック検出部２０を介して再生した再生クロック信号７５ａ及び７５ｂとは、信号経路および通過する回路が異なるため、それぞれがＡ／Ｄ変換回路８ａ及び８ｂに到達する時間が異なる。このため、遅延調整部２４ａ及び２４ｂを配設することで、再生クロック信号７５ａ及び７５ｂのタイミングを調整することが可能となり、Ａ／Ｄ変換回路８ａ及び８ｂにてパルス分割レーザ光５１に同期し、且つ発光タイミングにあわせて検出信号をサンプリングすることができる。

なお、本実施例では、分周回路２７ａ、２７ｂ、２７ｃの分周比をいずれも２分の１とし、ＰＬＬ回路２８ａ、２８ｂの逓倍比を２倍としたが、これらは一例である。不等間隔に出現するパルス分割レーザ光に同期したサンプリング動作をＡ／Ｄ変換回路８ａ及び８ｂが実行できるのであれば、分周比と逓倍比はこの比率に限らない。

また、クロック再生回路２３は、第２分周回路２７ｂ、第３分周回路２７ｃ、第１ＰＬＬ回路２８ａ、第２ＰＬＬ回路２８ｂを統合したＰＬＬ回路を使用してもよい。また、遅延回路を用いることにより、デューティ比が約５０％に近い再生クロック信号を生成してもよい。

［検出動作の概要］
図３に、異物検出動作時に、異物検査装置１００に出現する波形を示す。半導体ウェーハ１上に異物又は欠陥が存在する場合、これらをパルス分割レーザ光が照射すると、散乱光が発生される。前述したように、パルス分割レーザ光５１（図３（ａ））は、レーザ光源２から射出されたレーザ光をパルス分割光学系１７を通過させることにより発生される。

この散乱光を、レンズ５を介してセンサ素子６で検出する。センサ素子６から出力されるセンサ出力５２（図３（ｂ））は、Ｉ／Ｖ変換回路７を介してＡ／Ｄ変換回路８ａ及び８ｂに与えられ、サンプリングされる。

なお、パルス分割レーザ光５１は、レーザ光源２から出力されたレーザ光を光学的に分割することにより生成される。すなわち、パルス分割レーザ光５１は、複数のパルス光で構成されている。このため、異物から発生される散乱光を受光するセンサ素子６からのセンサ出力５２もパルス状の信号となる。

従って、センサ出力５２の全てが異物検出に有効な信号ではなく、半導体ウェーハ１にパルス分割レーザ光５１が照射された瞬間に対応するセンサ出力のみが有効な信号となる。すなわち、パルス分割レーザ光５１が半導体ウェーハ１を照射していない期間に対応するセンサ出力は無効な信号となる。因みに、パルス分割レーザ光５１が半導体ウェーハ１を照射していない期間では、センサ素子６自身の暗ノイズが出力される。

本実施例に係る異物検査装置１００では、前述したように、１周期内に２つのパルス光が不等間隔に出現するパルス分割レーザ光５１に同期した２つの再生クロック信号をクロック検出部２０で生成する。そして、生成された２つの再生クロック信号を、遅延調整部２４ａ、２４ｂを介して遅延調整し、Ａ／Ｄ変換回路８ａ及び８ｂに供給する。これにより、Ａ／Ｄ変換回路８ａ及び８ｂは、レーザ光の発光タイミングに発生した散乱光をサンプリングした第１のＡＤＣ出力５３ａ（図３（ｃ））、第２のＡＤＣ出力５３ｂ（図３（ｄ））を得ることができる。

データ処理部９は、これら第１のＡＤＣ出力５３ａ及び第２のＡＤＣ出力５３ｂをデータを統合し、データ統合出力５４（図３（ｅ））を生成する。この際、データ統合出力５４には、センサ素子６の暗ノイズは含まれていない。このため、データ処理部９は、半導体ウェーハ１の表面を照射するパルス分割レーザ光５１の１周期内に２つのパルス光が不等間隔に出現する場合でも、異物判定や欠陥判定を高精度に実行することができる。

［まとめ］
以上説明したように、本実施例に係る異物検査装置１００を用いれば、センサ素子６の暗ノイズの影響と、１周期内に複数のパルス光が不等間隔で出現するパルス分割レーザ光を用いる場合の影響とを共に低減して、微小な異物や欠陥も高精度に検出することができる。

〔実施例２〕
［装置構成］
続いて、半導体ウェーハを、レーザ光を用いて検査する異物検査装置のその他の実施例を説明する。なお、本実施例に係る異物検査装置１００の全体構成は、図１に示した構成と同一である。本実施例に特有の構成要素は、クロック検出部２０である。

図４に、本実施例に係るクロック検出部２０の構成を示す。なお、図４には、図２と対応する構成要素に同一の符号を付して示している。また、同一の符号を付した構成要素の説明は原則として省略する。

図４に示すクロック検出部２０は、半導体ウェーハ１を照射するパルス分割レーザ光の１周期内に３つのパルス光が不等間隔に出現する場合を想定している。すなわち、レーザ光源２から出力されたレーザ光を３相に分割し、パルス分割レーザ光を生成する場合を想定している。

本実施例に係るクロック検出部２０は、比較回路２６と、クロック再生回路２３ａ、２３ｂ、２３ｃとを有している。この実施例の場合、クロック再生回路２３ａ、２３ｂ、２３ｃのそれぞれが、再生クロック７８ａ、７８ｂ、７８ｃの生成に使用される。

クロック再生回路２３ａは、信号入力用のゲート回路（図４では、セット端用のアンド回路と、リセット端用のアンド回路）、フリップフロップ回路２９ａ、分周回路２７ａ、ＰＬＬ回路２８ａで構成される。クロック再生回路２３ｂ及び２３ｃの構成も同様である。

ここで、クロック再生回路２３ａのフリップフロップ回路２９ａに対するセットパルスは、コンパレータ出力７１と、クロック再生回路２３ｃのフリップフロップ出力７６ｃとの論理積として生成される。一方、クロック再生回路２３ａのフリップフロップ回路２９ａに対するリセットパルスは、コンパレータ出力７１と自身のフリップフロップ出力７６ａとの論理積として生成される。

同様に、クロック再生回路２３ｂのフリップフロップ回路２９ｂに対するセットパルスは、コンパレータ出力７１と、クロック再生回路２３ａのフリップフロップ出力７６ａとの論理積として生成される。一方、クロック再生回路２３ｂのフリップフロップ回路２９ｂに対するリセットパルスは、コンパレータ出力７１と自身のフリップフロップ出力７６ｂとの論理積として生成される。

同様に、クロック再生回路２３ｃのフリップフロップ回路２９ｃに対するセットパルスは、コンパレータ出力７１と、クロック再生回路２３ｂのフリップフロップ出力７６ｂとの論理積として生成される。一方、クロック再生回路２３ｃのフリップフロップ回路２９ｃに対するリセットパルスは、コンパレータ出力７１と自身のフリップフロップ出力７６ｃとの論理積として生成される。

［クロック再生動作］
図５に、本実施例に係るクロック検出部２０によるクロック再生動作を示す。図５には、比較回路２６のコンパレータ出力７１（図５（ａ））と、クロック再生回路２３ａの内部波形（図５（ｂ））と、クロック再生回路２３ｂの内部波形（図５（ｃ））と、クロック再生回路２３ｃの内部波形（図５（ｄ））とが示されている。ここで、コンパレータ出力７１に現れるパルス波形は、パルス分割レーザ光におけるパルス光の出現タイミングに一致している。このコンパレータ出力７１が全てのクロック再生回路２３ａ、２３ｂ、２３ｃに対して並列に入力される。図５（ａ）では、コンパレータ出力７１に現われる３つの位相を、ａ、ｂ、ｃで示している。

以下では、クロック再生回路２３ａに着目し、パルス分割レーザ光を構成する３つの周期性を有するパルス光の１つに同期した再生クロックが生成される様子を示す。
クロック再生回路２３ａは、比較回路２６のコンパレータ出力７１をフリップフロップ回路２９ａで３分周し、ＦＦ出力７６ａを生成する。

ここで、フリップフロップ回路２９ｃのＦＦ出力７６ｃがＨレベルのタイミングで、位相ａのコンパレータ出力７１が入力されると、セットパルスがフリップフロップ回路２９ａに入力される。このとき、ＦＦ出力７６ａはＨレベルに立ち上がる。

一方、フリップフロップ回路２９ｃのＦＦ出力７６ｃがＬレベルのタイミングで、位相ｂのコンパレータ出力７１が入力されると、リセットパルスがフリップフロップ回路２９ａに入力される。このとき、ＦＦ出力７６ａはＬレベルに立ち下がる。

フリップフロップ回路２９ａのＦＦ出力７６ａは、分周回路２７ａに入力されて２分周される。これにより、ＦＦ出力７６ａの周波数に対して２分の１の周波数の分周出力７７ａが生成される。この分周出力７７ａはＰＬＬ回路２８ａに入力される。ＰＬＬ回路２８ａは、この分周出力７７ａに位相同期するように再生クロック出力７８ａの位相を制御する。これにより、デューティ比が５０％の再生クロック出力７８ａが生成される。この結果、クロック再生回路２３ａでは、位相ａのコンパレータ出力７１に対応した立ち上がりエッジを有する、デューティ比が５０％の再生クロック出力７８ａが再生される。

同様に、クロック再生回路２３ｂでは、位相ｂのコンパレータ出力７１に対応した立ち上がりエッジを有する、デューティ比が５０％の再生クロック出力７８ｂが再生され、クロック再生回路２３ｃでは、位相ｃのコンパレータ出力７１に対応した立ち上がりエッジを有する、デューティ比が５０％の再生クロック７８ｃが再生される。

本実施例では、パルス分割光学系１７におけるレーザ光の分割数が３の場合について説明したが、勿論、レーザ光の分割数は任意である。分割数がいずれでも、レーザ光の分割数に応じた数のクロック再生回路を設ければ、パルス分割レーザ光において周期性を有する各パルス光に応じた立ち上がりエッジを有し、かつ、デューティ比が５０％の再生クロック出力を得ることができる。

［まとめ］
以上説明したように、本実施例に係る異物検査装置１００を用いれば、センサ素子６の暗ノイズの影響と、１周期内に複数のパルス光が不等間隔で出現するパルス分割レーザ光を照射することの影響とを共に低減して、微小な異物や欠陥も高精度に検出することができる。

〔他の実施例〕
本発明は、上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上述した実施例は、本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備える場合に限定されるものではない。

また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除。置換をすることが可能である。

また、上述した各構成、機能、処理部、処理手段等は、それらの一部又は全部を、例えば集積回路で設計する等によりハードウェアで実現してもよい。また、上述した各構成、機能等は、ＣＰＵがそれぞれの機能を実現するプログラムを解釈し、実行することによりソフトウェアで実現してもよい。

各機能を実現するプログラム、テーブル、ファイル等の情報は、メモリや、ハードディスク、ＳＳＤ（Solid State Drive）等の記録装置、または、ＩＣカード、ＳＤカード、ＤＶＤ等の記録媒体に置くことができる。

また、制御線や情報線は説明上必要と考えられるものを示しており、製品上必ずしも全ての制御線や情報線を示しているとは限らない。実際には殆ど全ての構成が相互に接続されていると考えてもよい。

１…半導体ウェーハ
２…レーザ光源
３…反射板
４、５…レンズ
６…センサ素子
７…Ｉ／Ｖ変換回路
８ａ、８ｂ…Ａ／Ｄ変換回路
９…データ処理部
１０…ＣＰＵ
１１…マップ出力部
１２…ステージ制御部
１３…回転ステージ
１４…並進ステージ
１５ａ、１５ｂ…ミラー
１６ａ、１６ｂ…偏光ビームスプリッタ
１７…パルス分割光学系
２０…クロック検出部
２１…センサ素子
２２…Ｉ／Ｖ変換回路
２３、２３ａ、２３ｂ、２３ｃ…クロック再生回路
２４ａ、２４ｂ…遅延調整部
２５…比較電圧
２６…比較回路
２７ａ、２７ｂ、２７ｃ…分周回路
２８ａ、２８ｂ、２８ｃ…ＰＬＬ回路
２９ａ、２９ｂ、２９ｃ…ＦｌｉｐＦｌｏｐ回路
３０…反転回路
１００…異物検査装置

Claims (9)

1. １周期内に複数のパルス光が不等間隔で出現するレーザパルス光を試料表面に照射する処理と、
   試料表面から発生する散乱光を検出して検出信号を生成する処理と、
   前記複数のパルス光に同期した複数の再生クロック信号を生成する処理と、
   前記複数の再生クロック信号により、前記検出信号をそれぞれサンプリングする処理と、
   複数のサンプリング結果に基づいて、前記試料表面を検査する処理と
   を有する試料表面検査方法。
2. 請求項１に記載の試料表面検査方法において、
   前記レーザパルス光の１周期内に出現するパルス数に応じた個数の再生クロック信号を生成する
   ことを特徴とする試料表面検査方法。
3. 請求項２に記載の試料表面検査方法であって、
   前記レーザパルス光の１周期内に出現するパルス数と、前記レーザパルス光の１周期内に出現する前記複数の再生クロックの相数が等しい
   ことを特徴とする試料表面検査方法。
4. 請求項２に記載の試料表面検査方法であって、
   前記レーザパルス光の１周期内に出現するパルス数と、前記レーザパルス光の１周期内に出現する前記複数の再生クロック信号の立上がり又は立下りエッジの数が等しい
   ことを特徴とする試料表面検査方法。
5. レーザ光を出力するレーザ光源と、
   前記レーザ光を分割後多重し、１周期内に複数のパルス光が不等間隔で出現するレーザパルス光を生成し、試料表面に照射する光学系と、
   前記試料表面から発生する散乱光を検出して検出信号を生成する検出部と、
   前記複数のパルス光に同期した複数の再生クロック信号を生成する再生クロック信号生成部と、
   前記複数の再生クロック信号に対応して設けられ、それぞれが対応する再生クロック信号により前記検出信号をサンプリングする複数のサンプリング部と、
   前記複数のサンプリング部による複数のサンプリング結果に基づいて、前記試料表面を検査するデータ処理部と
   を有する試料表面検査装置。
6. 請求項５に記載の試料表面検査装置において、
   前記再生クロック生成部は、
   前記レーザパルス光を受光する受光部と、
   前記受光部の出力信号をデジタル信号に変換するコンパレータと、
   前記デジタル信号から、前記レーザパルス光の１周期内に出現するパルス数に応じた個数の再生クロック信号を生成するクロック再生回路と
   を有することを特徴とする試料表面検査装置。
7. 請求項６に記載の試料表面検査装置において、
   前記レーザパルス光の１周期内に出現するパルス数と、前記レーザパルス光の１周期内に出現する前記複数の再生クロックの相数が等しい
   ことを特徴とする試料表面検査装置。
8. 請求項６に記載の試料表面検査装置において、
   前記レーザパルス光の１周期内に出現するパルス数と、前記レーザパルス光の１周期内に出現する前記複数の再生クロック信号の立上がり又は立下りエッジの数が等しい
   ことを特徴とする試料表面検査装置。
9. 請求項６に記載の試料表面検査装置において、
   前記再生クロック再生回路の個数は、前記レーザパルス光の１周期内に出現するパルス数に等しい
   ことを特徴とする試料表面検査装置。

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