JP5676740B2 - 複数のモジュールを駆動する方法 - Google Patents

Description

本発明は、複数のモジュール、特に、複数のハードウェアモジュール又はハードウェアユニットを駆動する方法、及び、本方法を実施するための回路構成に関する。

様々に埋め込みされたシステム内で使用されるマイクロコントローラは、例えば、アクチュエータ及びセンサを制御する。アクチュエータは、特定の時点に信号が供給され、かつ、ある機能を果たすために多くの場合に同時に駆動される必要があるということにより特徴付けられる。このような出力信号は、典型的に、極めて複雑なタイミングジェネレータ又はタイマ構造により制御される。その際に、複数の出力信号が、所定のタイムスタンプ、カウンタ値に基づいて、又は、セルの互いのトリガリング（Ｔｒｉｇｇｅｒｕｎｇ）によって出力されうる。

公知のアプローチの場合、昇順で隣リ合うセル、又は、昇順で隣り合うセルのチェーン（Ｋｅｔｔｅ）であって、途中で途切れてはならない上記セルのチェーンのみが、互いにトリガできるという欠点が判明している。時間値に基づいてトリガリングが行われる場合には、従来の構造は、新しい信号の生成のために、対応する時間値をＣＰＵにより再ロードする必要があり、これにより主ＣＰＵに高い割り込み負荷が掛かるという欠点を有する。

このような背景から、請求項１に記載の方法と、請求項６の特徴を備えた回路構成とが提示される。実施形態は、従属請求項、以下の記載、及び図面から明らかとなろう。

提案される方法は、フレキシブルなトリガの仕組み（Ｔｒｉｇｇｅｒｍｅｃｈａｎｉｓｍｕｓ）を提供し、このトリガの仕組みは、タイムベースに応じて機能するだけではなく、信号出力のための複数のハードウェアユニットのトリガリング及び制御も同時に可能にする。その際に、提案されるトリガの仕組みは、隣り合わないモジュールも互いに報知し、作動し、停止し、又は、パラメータ集合の再ロードをトリガしうるほど、フレキシブル（ｆｌｅｘｉｂｅｌ）である。

提案される回路構成は、フレキシブルなトリガの仕組みを実装するモジュールから成る。回路構成では、個別に接続されたモジュールが互いに接続可能であり、様々なトリガの仕組み（時間、ＣＰＵアクセス、他の出力モジュール）が設定されうる。各トリガソースに基づいて、出力ユニットを停止し、作動し、及び／又は、各出力を停止又は作動し、及び／又は、パラメータ集合を並行して再ロードすることが可能である。

提案される解決策は、実行時間の間にトリガの仕組みを再プログラミングしうることにより卓越している。これに対して、公知のアプローチの場合は、使用されるマルチプレクサ内で予め固定的に設定される。提供される内部トリガを介して、各チャネルは、各他のチャネルに影響を与えることが可能である（フィードバック）。

提案されるトリガの仕組みは、車両分野のためのタイマプラットホームの構成要素であってもよい。代替的に、上記の仕組みは、産業分野でも使用されうる。

一実施形態において、少なくとも２つのモジュールのためのフレキシブルなトリガの仕組みについての回路構成が提供され、この少なくとも２つのモジュールは、共同のトリガリングのために、トポロジー的な（ｔｏｐｏｌｏｇｉｓｃｈ）特性を有する必要はなく、共同のトリガリングは、大域的なタイムベースに基づいて行われる必要はない。記載されるトリガの仕組みは、時間事象、ＣＰＵトリガ、又は、１つ以上の接続されたハードウェアユニットのトリガ事象により起動されうる。さらに、出力トリガ機構が互いに並行して利用可能であり、その際に、出力トリガ機構は、ハードウェアによっても、ソフトウェアによっても起動されうる。

タイムベースを生成するために、マイクロコントローラのための共通のタイムベースを提供しうるタイムベースユニット（ＴＢＵ：Ｔｉｍｅ Ｂａｓｅ Ｕｎｉｔ）が使用することが可能である。タイムベースユニット又はタイムベースモジュールは、チャネル内で編成され、その際に、チャネル数は装置に依存しない。少なくとも２つのチャネルがＴＢＵ内に実装される。典型的に、各チャネルは、２４ビット長のタイムベースレジスタを有する。しかしながら、１６ビット、３２ビット等のような他の長さも提供されうる。タイムベースチャネルは、互いに独立して駆動されうる。

本発明の更なる別の利点及び実施形態は、以下の記載及び添付の図面から明らかとなろう。

上記の特徴及び以下で解説される特徴は、各示される組み合わせにおいてのみならず他の組み合わせにおいても、又は、単独でも、本発明の範囲を逸脱することなく利用されうる。

提示される回路構成の一実施形態のブロック図を示す。 中央トリガ機構へのハードウェアモジュールの接続のブロック図を示す。

本発明は、図面の実施形態を用いて概略的に示され、以下で図面を参照しながら詳細に解説される。

図１には、中央トリガ機構を実装する回路構成１０のブロック図が示される。図は、目標値ＡＣＴ＿ＴＢが格納されたレジスタ１２と、第１のＡＮＤゲート１４と、タイムベースＴＢＵ＿ＴＳ２ １８、ＴＢＵ＿ＴＳ１ ２０、及び、ＴＢＵ＿ＴＳ０ ２２の入力のためのマルチプレクサ１６と、バスインタフェースを介して入力される外部トリガＨｏｓｔ＿Ｔｒｉｇの記録のためのレジスタ２４と、第２のＡＮＤゲート２６と、比較器（＝＜）２８と、ハードウェアトリガのマスクのための更なる別のレジスタ２９と、任意の符号器３０と、８つの更なる別のＡＮＤゲート３２と、外部ハードウェアユニットの信号の入力のためのインタフェース３３と、更なるＯＲゲート（＞＝１）３４と、信号ＣＴＲＬ＿ＴＲＩＧ、即ちトリガ信号を出力する更に別のＯＲゲート（＞＝１）３６と、値ＦＵＰＤ＿ＣＴＲＬのための更なる別のレジスタ３８と、値ＯＵＴＥＮ＿ＣＴＲＬのためのレジスタ４０と、値ＥＮＤＩＳ＿ＣＴＲＬのための更なる別のレジスタ４２と、更なる別の任意の符号器４４と、別のマルチプレクサ４６と、更に別のマルチプレクサ４８と、値ＯＵＴＥＮ＿ＳＴＡＴのためのレジスタ５０と、値ＥＮＤＩＳ＿ＳＴＡＴのためのレジスタ５２と、信号ＯＵＴＥＮを出力する任意の符号器５４と、信号ＥＮＤＩＳを出力する任意の符号器５６と、信号ＦＵＰＤがその出力口で出力される８つのＡＮＤゲート５８と、を示す。

目標値ＡＣＴ＿ＴＢは、タイムベース１０又は２０又は２２により与えられる入力信号と比較され、この比較に基づいてトリガが起動される。

図１には、中央トリガ機構が示され、この中央トリガ機構は、入力信号として、１つ以上のタイムベース、及び／又は、他のモジュールのトリガ信号を提供し、及び／又は、中央演算ユニット又はＣＰＵによる設定のためのバスインタフェースを含む。ここに到着する信号は、提案される構造によりフレキシブルに互いに接続され、出力口での対応するアクションを行うことが可能である。

図２では、ハードウェアモジュールＴＯＭ１００が示され、ハードウェアモジュールＴＯＭ１００は、この場合はタイミングジェネレータ出力モジュールとして設けられ、中央トリガ機構に接続されている。

図は、第１のトリガチャネルＴＧＣ０ １０２と、第２のトリガチャネルＴＧＣ１ １０４と、を示す。トリガチャネルＴＧＣ０ １０２は、８つのモジュールチャネルＴＯＭ＿ＣＨ０ １０６〜ＴＯＭ＿ＣＨ７ １０８に接続される。トリガチャネルＴＧＣ１ １０４は、８つのモジュールチャネルＴＯＭ＿ＣＨ８ １１０〜ＴＯＭ＿ＣＨ１５ １１２に接続される。更に、マイクロコントローラバスのためのインタフェース１１４が設けられる。

２つのトリガチャネル１０２及び１０４内には、入力信号として、タイムベースＴＢＵ＿ＴＳ０ １２０、ＴＢＵ＿ＴＳ１ １２２、及びＴＢＵ＿ＴＳ２ １２４の値が入力される。２つのトリガチャネル１０２及び１０４の出力は、信号ＯＵＴＥＮ１３０と、ＥＮＤＩＳ１３２と、ＦＵＰＤ１３４と、ＵＰＥＮ１３６である。更に、トリガ信号ＴＲＩＧ１３８が設けられる。このトリガ信号１３８は、ＴＲＩＧ＿０ １４０〜ＴＲＩＧ＿７ １４２と、ＴＲＩＧ＿８ １４４〜ＴＲＩＧ＿１５ １４６と、に分けられる。

更なる別の入力信号は、ＴＯＭ＿ＴＲＩＧ＿［ｉ−１]１５０と、ＣＭＵ＿ＦＸＣＬＫ１５２と、ＳＰＥ０＿ＯＵＴ１５４と、ＳＰＥ７＿ＯＵＴ１５６（ＳＰＥ：Ｓｅｎｓｏｒ Ｐａｔｔｅｒｎ Ｅｖａｌｕａｔｉｏｎ、センサパターン評価）である。その際に、ＳＰＥは、センサ、例えばホールセンサの入力を評価するモジュールである。出力信号は、ＴＯＭ＿ＣＨ０１６０と、ＴＯＭ＿ＣＨ０＿ＳＯＵＲ１６２と、ＴＯＭ＿ＣＨ８＿ＯＵＴ１６４と、ＴＯＭ＿ＣＨ１５＿ＯＵＴ１６６と、ＴＯＭ＿ＴＲＩＧ＿［ｉ]１６８である。

図１では、制御すべきハードウェアモジュールがフレキシブルなトリガ機構と如何に接続されるのかが示されている。構造の１の構成要素が、タイムベース（ＴＢＵ＿ＴＳｘ）を記録し、目標値（ＡＣＴ＿ＴＢ）と比較する役目を果たす。その際に、この目標値は、典型的にＣＰＵによって予め設定される。その後、この構成要素は、対応するトリガを生成する。第２の構成要素は、バスインタフェースを介して書き込み可能であり、トリガ（ＨＯＳＴ＿ＴＲＩＧ）を起動することが可能である。更なる別の構成要素は、ハードウェアユニット（ＴＯＭ）から来うるトリガ（ハードウェアトリガ）を結合して共通のトリガ信号を導出する。その際に、この構成要素は、個々のトリガ線をフレキシブルに互いに組み合わせ、従って、トリガを起動するハードウェアユニットが有するトポロジー的状態は重要ではない。得られるトリガのために有効な入力トリガは、典型的にＣＰＵが書き込むレジスタで特定される（ＩＮＴ＿ＴＲＩＧ）。

さらに、トリガ機構は出力構造を有し、この出力構造は、入力トリガから得られるトリガ全体を処理し、対応した出力トリガと、接続されたハードウェアモジュール（ＴＯＭ）内でのアクションと、を起動する。出力トリガの仕組みとして、例えば、複数のハードウェアユニットの停止又は作動が並行して行われうる（ＥＮＤＩＳ＿ＣＴＲＬ、ＥＮＤＩＳ＿ＳＴＡＴ）。その際に、停止するか又は作動するかについての制御は、レジスタ４２ＥＮＤＩＳ＿ＣＴＲＬにより実現され、このレジスタ４２では、トリガの発生の際に一緒に作動又は停止すべきハードウェアユニットがマーク付けされる。或るユニットが作動されているか又は停止されているかという現在の状態は、レジスタ５２ ＥＮＤＩＳ＿ＳＴＡＴの読み出しにより確認することが出来る。さらに、ＣＰＵは、レジスタ５２ ＥＮＤＩＳ＿ＳＴＡＴに直接書き込むことで、バスインタフェースを介して複数のチャネルを同時に作動又は停止することが可能である。

別の出力の仕組みは、ハードウェアユニット（ＴＯＭ）の出力信号を、並行して接続又は切断することが出来る。その際に、このことを、得られるトリガ（ＯＵＴＥＮ＿ＣＴＲＬ）を介して、又は、ＣＰＵからレジスタ５０ ＯＵＴＥＮ＿ＳＴＡＴを用いて制御することが可能である。

更なる別の出力の仕組みは、接続されたハードウェアモジュール内での、パラメータの同時の強制的な更新である（ＦＵＰＤ＿ＣＴＲＬ）。そこでは、どの接続されたハードウェアユニットがパラメータを同時に更新すべきかが、レジスタ３８に記録される。当然のことながら、出力トリガの仕組みは、個々のハードウェアモジュールに対しても適用することが可能である。

Claims (8)

1. フレキシブルなトリガの仕組みを実装する回路構成（１０）により複数のモジュール（１００）を駆動する方法であって、少なくとも２つのトリガ信号が様々なソースにより引き起こされ、トリガを起動する特定のトリガの仕組みが選択され、
   前記トリガ信号は、接続されたモジュール（１００）により引き起こされ、従って、前記トリガは、接続されたモジュール（１００）のトリガ事象により起動され、
   他の前記トリガ信号は、目標値と比較される少なくとも１つの入力されたタイムベース（１８、２０、２２）により引き起こされ、従って、前記トリガは時間事象により起動される、方法。
2. 前記目標値は中央演算ユニットにより予め設定される、請求項１に記載の方法。
3. トリガ信号を入力するためのバスインタフェースが利用され、従って、前記トリガは中央演算ユニットにより起動される、請求項１又は２に記載の方法。
4. 請求項１〜３のいずれか１項に記載の方法を実施するための、様々なソースの信号を互いに結合しトリガ信号を生成する論理ゲートを備えた、複数のモジュール（１００）を駆動する回路構成。
5. 論理ゲートとしてＯＲゲート（３６）が機能する、請求項４に記載の回路構成。
6. 少なくとも１つのタイムベース（１８、２０、２２）の入力のためのマルチプレクサ（１６）と、目標値のためのレジスタ（１２）と、比較器（２８）と、が設けられる、請求項４又は５に記載の回路構成。
7. バスインタフェースが設けられる、請求項４〜６のいずれか１項に記載の回路構成。
8. 更なる別のモジュールを接続するためのインタフェース（３３）が設けられる、請求項４〜７のいずれか１項に記載の回路構成。

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