CN102812449A - 用于激励多个模块的方法 - Google Patents

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Abstract

描述了一种用于激励多个模块的方法和电路装置（10）。该方法利用实施灵活的触发机制的电路装置（10）来执行。

Description

用于激励多个模块的方法
技术领域
本发明涉及一种用于激励（Ansteuern）多个模块、尤其是多个硬件模块和/或硬件单元的方法，以及涉及一种用于执行该方法的电路装置。
背景技术
在不同的嵌入式系统中采用的微控制器尤其是控制执行器和传感器。执行器的特点在于，所述执行器必须在确定的时刻被供给信号并且在许多情况下也必须同时被激励，以便完成功能。这种输出信号通常利用高度复杂的定时器（Timer）架构来激励。在这种情况下，多个输出信号可以根据预先给定的时间戳、计数器值或通过彼此触发所述单元而被输出。
在公知的方法中，证实为不利的是，仅相邻的单元可以以升序来相互触发，或者单元串可以以升序（所述顺序不允许被中断）来相互触发。如果触发根据时间值来执行，则目前的架构具有如下缺点：所述架构必须通过CPU再加载相对应的时间值来产生新信号，这造成了对主CPU的高中断负荷。
发明内容
在所述背景下，介绍了一种根据权利要求1所述的方法和一种具有权利要求6所述的特征的电路装置。扩展方案由从属权利要求、说明书和附图得到。
所建议的方法提供了一种灵活的触发机制，所述触发机制不仅基于时间来工作，而且也同时允许触发和控制多个硬件单元来输出信号。所建议的触发机制在此是灵活的，使得不相邻的模块也可以相互进行通知、进行接通、进行切断或者触发参数集的再加载。
所建议的电路装置包括实施所述灵活的触发机制的模块。在那，各个所连接的模块可以彼此连接，并且可以设定（einstellen）不同的触发机制（时间、CPU存取、（多个）其他输出模块...）。基于相应的触发源可能的是：切断、接通输出单元，和/或切断或接通相应的输出端和/或并行地再加载参数集。
所介绍的解决方案的特点在于，触发机制在运行时间期间可以被重新编程。而在公知的方法中，这一成不变地在所采用的复用器中被预先给定。通过所提供的内部触发，每个通道都可以影响任何其他通道（反馈）。
所建议的触发机制可以是用于汽车领域的定时器平台的组成部分。但是可替换地，该机制也可以在工业领域中被采用。
在扩展方案中，用于灵活的触发机制的电路装置针对至少两个模块被提供，其中所述至少两个模块为了进行共同触发而不必具有拓扑上的特别之处，并且共同触发不必基于全局时基来进行。所描述的触发机制可以通过时间事件、CPU触发或者触发事件来激活（ausloesen）一个或多个所连接的硬件单元。此外，输出触发机制可以相互并行地被使用，其中输出触发机制不仅可以通过硬件而且可以通过软件来激活。
为了产生一个和/或多个时基，可以采用时基单元（TBU：Time Base Unit），所述时基单元可以为微控制器提供共同的时基。时基单元和/或时基子模块被组织成多个通道，其中通道的数目与设备无关。在TBU之内实施了至少两个通道。通常，通道中的每个都具有长度为24比特的时基寄存器。但是也可以设置诸如16比特、32比特等的其他长度。时基通道可以彼此独立地工作。
本发明的其他优点和扩展方案由说明书和所附的附图得到。
应理解的是，前面所提及的和下面还要阐述的特征不仅可以以分别说明的组合而且可以以其他组合或者可以单独地被使用，而不离开本发明的范围。
附图说明
图1以框图示出了所介绍的电路装置的实施形式。
图2以框图示出了硬件模块到中央触发机制的连接。
具体实施方式
依据附图中的实施形式示意性地示出了本发明，并且随后参照附图详细地描述了本发明。
在图1中以框图示出了电路装置10，所述电路装置10实施中央触发机制。该图示出了：寄存器12，在该寄存器12中保存了期望值ACT_TB；第一“与”门（UND-gatter）14；用于输入时基TBU_TS2 18、TBU_TS1 20和TBU_TS0 22的复用器16；用于接收外部寄存器Host_Trig的寄存器24，所述外部寄存器Host_Trig通过总线接口来输入；第二“与（UND）”构件26；比较器（=<）28；用于硬件触发器的掩码（Maske）的另一寄存器29；可选的编码器30；八个另外的“与”门32；用于输入外部硬件单元的信号的接口33；另一“或”门（>=1）34；还有“或”门（>=1）36，所述“或”门（>=1）36输出信号CTRL_TRIG(触发信号)；用于值FUPD_CTRL的另一寄存器38；用于值OUTEN_CTRL的寄存器40；用于值ENDIS_CTRL的另一寄存器42；另一可选的编码器44；另一复用器46；还有另一复用器48；用于值OUTEN_STAT的寄存器50；还有用于值ENDIS_STAT的寄存器52；可选的编码器54，所述可选的编码器54输出信号OUTEN；还有可选的编码器56，所述可选的编码器56输出信号ENDIS；以及八个“与”门58，在所述“与”门58的输出端上输出信号FUPD。
期望值ACT_TB与通过时基18或者20或者22给出的输入信号进行比较，基于该比较激活触发器。
在图1中示出了中央触发机制，所述中央触发机制将其他模块的一个或多个时基和/或触发信号设置为输入信号，和/或包含用于通过中央计算单元和/或CPU进行配置的总线接口。从那里到达的信号可以通过所建议的架构灵活地彼此连接并且在输出端上执行相对应的动作。
在图2中示出了硬件模块TOM 100，所述硬件模块TOM 100在该情况下被设置为定时器输出模块并且被连接到中央触发机制。
该图示出了第一触发通道TGCO 102和第二触发通道TGC1 104。触发通道TGCO 102被连接到八个模块通道TOM_CH0 106至TOM_CH7 108。触发通道TGC1 104被连接到八个模块通道TOM_CH8 110至TOM_CH15 112。此外，还设置有用于微控制器总线的接口114。
时基TBU_TS0 120、TBU_TS1 122和TBU_TS2 124的值作为输入信号被输入到这两个触发通道102和104中。这两个触发通道102和104的输出是信号OUTEN 130、ENDIS 132、FUPD 134和UPEN 136。此外，还设置有触发信号TRIG 138。该触发信号138要被划分为TRIG_0 140到TRIG_7 142、TRIG_8 144到TRIG_15 146。
其他输入信号是TOM_TRIG_[i-1] 150、CMU_FXCLK 152、SPE0_OUT 154和SPE7_OUT 156（SPE：传感器模式评估（Sensor Pattern Evaluation））。在此，SPE是评估传感器的输入、例如霍尔传感器的输入的模块。输出信号是TOM_CH0 160、TOM_CH0_SOUR 162、TOM_CH8_OUT 164、TOM_CH15_OUT 166和TOM_TRIG_[i] 168。
在图1中示出了，要控制的硬件模块如何与灵活的触发机制互连（verschalten）。结构的一部分负责接收时基（TBU_TSx）的值并且与期望值（ACT_TB）进行比较。期望值在此通常由CPU预先给定。该部分接着生成相对应的触发。第二部分可以通过总线接口来写入并且激活触发器（HOST_TRIG）。另一部分将可以从硬件单元（TOM）而来的触发器（硬件触发器）相组合，并且由此导出共同的触发信号。该部分在此可以将进入的触发线路灵活地彼此组合，使得激活触发器的硬件单元所具有的拓扑情况（Lage）不起作用。对于最终得到的触发有效的输入触发在寄存器中被详细说明（INT_TRIG），该寄存器通常由CPU写入。
此外，该触发机制还具有输出结构，所述输出结构处理由输入触发得到的总触发并且在所连接的硬件模块（TOM）中激活相对应的输出触发以及动作。作为输出触发机制，例如多个硬件单元的切断或接通可以并行地进行（ENDIS_CTRL，ENDIS_STAT）。对是切断还是接通的控制在此利用寄存器42 ENDIS_CTRL来实现，在所述寄存器42 ENDIS_CTRL中标记在出现触发时要共同接通或切断的那个硬件单元。单元是接通还是切断的当前状态可以通过读取寄存器52 ENDIS_STAT来确定。此外，CPU还可以通过总线接口直接同时接通或切断多个通道，其方式是CPU直接写到寄存器52 ENDIS_STAT上。
另一输出机制可以并行接入或断开硬件单元（TOM）的输出信号。在这种情况下，又可能的是，通过最终得到的触发（OUTEN_CTRL）或从CPU出发利用寄存器50 OUTEN_STAT对其进行调节。
还有另一输出机制是，同时强制更新所连接的硬件单元（FUPD_CTRL）中的参数。从那里在寄存器38中记入：在所连接的硬件单元中的哪些硬件单元上要同时更新参数。当然，所述输出触发机制也可以被应用于各个硬件模块上。

Claims (10)

1.一种用于利用电路装置（10）激励多个模块（100）的方法，所述电路装置（10）实施灵活的触发机制，其中至少一个触发信号能够由不同的源引起，其中根据所述源选择确定的激活触发器的触发机制。
2.根据权利要求1所述的方法，其中，触发信号通过至少一个所输入的时基（18，20，22）来引起，所述至少一个所输入的时基（18，20，22）与期望值进行比较，使得触发器通过时间事件来激活。
3.根据权利要求2所述的方法，其中，期望值由中央计算单元来预先给定。
4.根据权利要求1至3之一所述的方法，其中，总线接口被用于输入触发信号，使得触发器通过中央计算单元来激活。
5.根据权利要求1至4之一所述的方法，其中，触发信号由所连接的模块（100）引起，使得触发器通过所连接的模块（100）的触发事件来激活。
6.一种用于激励多个模块（100）、尤其是用于执行根据权利要求1至5之一所述的方法的电路装置，其具有逻辑门，所述逻辑门将不同源的信号彼此组合并且产生触发信号。
7.根据权利要求6所述的电路装置，其中，“或”门（36）用作逻辑门。
8.根据权利要求6或7所述的电路装置，其中，设置有用于输入至少一个时基（18，20，22）的复用器（16）、用于期望值的寄存器（12）和比较器（28）。
9.根据权利要求6至8之一所述的电路装置，其中，设置有总线接口。
10.根据权利要求1至9之一所述的电路装置，其中，设置有用于连接其他模块的接口（33）。
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