JP5673601B2 - 半導体基板の製造方法 - Google Patents

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Description

本発明は、半導体基板にトレンチを形成し、該トレンチ内をエピタキシャル膜で埋める、半導体基板の製造方法に関する。
半導体基板にトレンチを形成し、該トレンチ内を結晶性の高いエピタキシャル膜で埋める半導体基板の製造方法が、例えば、特開２００２−１２４４７４号公報（特許文献１）と特開２００６−１９６１０号公報（特許文献２）に開示されている。これら２つの特許文献は、いずれも、ｐｎコラムからなる所謂スーパージャンクション（ＳＪ）構造部を持った半導体基板の製造を主な目的としており、高耐圧で低オン抵抗が可能な半導体装置の製造に利用される。
特許文献１に開示されている半導体基板の製造方法では、シリコン基板にトレンチを形成し、トレンチ加工に用いたマスク酸化膜を除去した後、非酸化性または非窒化性の減圧雰囲気下にて、９００〜１１００℃の温度で数分〜数１０分程度の熱処理を行う。この熱処理によってトレンチ加工で荒れたトレンチ内面の平滑化を行い、その後にトレンチ内をエピタキシャル膜で埋め込むことで、エピタキシャル膜が成長する際の結晶性を向上するものである。
特許文献２に開示されている半導体基板の製造方法では、シリコン基板にトレンチを形成した後、１０００℃前後のガス炉内においてＨＣｌやＣｌ２等のハロゲンを含むエッチングガスでトレンチ内を数ｎｍ〜１μｍ程度エッチングし、露出面を清浄表面とする。その後にエピタキシャル膜を成長させることで、トレンチ内に空洞を残すことなく、トレンチを結晶品質の高いエピタキシャル膜で埋めるものである。
特開２００２−１２４４７４号公報 特開２００６−１９６１０号公報
上記２つの特許文献が主な製造目的とする半導体基板のｐｎコラム（ＳＪ構造部）は、例えばトレンチゲート用のトレンチに較べて一般的に高いアスペクト比のトレンチが必要であり、その分、ｐｎコラム用のトレンチ形成時において異方性エッチングによる結晶欠陥の発生割合も大きくなる。一方、ｐｎコラムを空乏化させて高い耐圧を確保するためには、リーク電流を誘起させないことが重要であり、トレンチゲート構造のように絶縁膜を形成しないため、ｐｎコラム内においてリーク電流を誘起する欠陥が残留していないことが特に重要となる。しかしながら、上記アスペクト比の高いｐｎコラム用のトレンチにおいて、欠陥を残存させないという高度な要求を確実に満足するには、特許文献１，２に開示されている半導体基板の製造方法はいずれも不十分であり、リーク電流等の不具合を完全に排除することはできなかった。
そこで本発明は、半導体基板に形成されるトレンチ内をエピタキシャル膜で埋める半導体基板の製造方法であって、トレンチ内を結晶性の高いエピタキシャル膜で埋めることができ、特にｐｎコラムの形成に適する半導体基板の製造方法を提供することを目的としている。
本発明に係る半導体基板の製造方法は、ドライエッチングにより半導体基板にトレンチを形成するトレンチ形成工程と、前記トレンチ形成工程の後、ケミカルエッチングにより前記トレンチの表層部を５０ｎｍ以上エッチングして、熱処理では結晶性を回復できない第１ダメージ層を除去する第１ダメージ層除去工程と、前記第１ダメージ層除去工程の後、前記半導体基板を非酸化性かつ非窒化性の雰囲気下において１０５０℃以上で熱処理を行い、前記第１ダメージ層の下層に存在する第２ダメージ層の結晶性を回復する第２ダメージ層回復工程とを有してなることを特徴としている。
上記半導体基板の製造方法は、半導体基板にトレンチを形成し、該トレンチ内をエピタキシャル膜で埋めて用いる半導体基板のための製造方法である。
トレンチ内をエピタキシャル膜で埋めて用いる半導体基板の製造において、該エピタキシャル膜の結晶性は、結晶成長の起点となるトレンチ表面の結晶性に左右される。このため、最終的に製造される半導体基板において欠陥を残留させないために最も重要なことは、トレンチ内をエピタキシャル膜で埋め込む前に、ドライエッチングによって悪化したトレンチ周りの結晶性を十分に回復させておくことである。
発明者らの予備的な検討によれば、ドライエッチングによるトレンチ形成直後の所謂ダメージ層は、高温で欠陥が伸展し、高温の熱処理では結晶性回復ができない高ダメージ欠陥層である表面側の第１ダメージ層、およびその下層で少なくとも１μｍ以上の深部に及ぶ低ダメージ欠陥層で、高温の熱処理で結晶性を回復可能な第２ダメージ層に大別できる。上記半導体基板の製造方法は、トレンチ内に形成するエピタキシャル膜の結晶性を高めるため、低温での上記第１ダメージ層除去工程と高温での上記第２ダメージ層回復工程を組合せた点に第１の特徴がある。また、第１の特徴である該組合せにおいて、トレンチ内をエピタキシャル膜で埋めたときに、リーク電流等の不具合を抑制するための境界条件を設定している点に第２の特徴がある。
上記半導体基板の製造方法において、第１ダメージ層除去工程は、ドライエッチングによるトレンチ形成直後に存在している表面側の第１ダメージ層をエッチング除去するもので、ケミカルエッチングにより、トレンチの表層部を５０ｎｍ以上エッチングする。
尚、第１ダメージ層除去工程におけるトレンチの表層部のエッチング量は、欠陥除去のためには大きいほど好ましいが、あまり大きすぎると、エッチング時間が長くなる。このため、例えば後述するｐｎコラム用のトレンチの場合、トレンチ繰り返しパターンにおいて隣のトレンチとくっつかない範囲で、必要最小限のエッチング量が好ましい。
次に、第１ダメージ層除去工程が終了した半導体基板に対して、再びダメージ（結晶欠陥）が発生する可能性のある工程を途中に入れることなく、第２ダメージ層回復工程を実施する。第２ダメージ層回復工程は、第１ダメージ層が除去されてトレンチの表層部に存在する第２ダメージ層の結晶性を回復するために、半導体基板を非酸化性かつ非窒化性の雰囲気下において１０５０℃以上の高温で熱処理（アニール）するものである。尚、第２ダメージ層回復工程は、第１ダメージ層除去工程と異なり、ダメージ層の除去を伴わないため、トレンチの寸法変化を無視することができる。
以上の２工程によって、トレンチ内をエピタキシャル膜で埋め込む前にトレンチ周りの結晶性を十分に回復させた後、トレンチ内をエピタキシャル膜で埋め込めば、例えばｐｎコラム（ＳＪ構造部）等を有した半導体基板を製造することができる。
上記半導体基板の製造方法によれば、トレンチの表層部だけでなく、トレンチ内に埋め込まれるエピタキシャル膜についても、欠陥を排除して結晶性を高めることが可能である。従って、例えば上記製造方法によるｐｎコラムを有した半導体基板の場合には、リーク電流の発生を抑制してｐｎコラムを完全に空乏化することのできる、高耐圧の半導体装置の製造に供することができる。
上記半導体基板の製造方法において、第１ダメージ層除去工程におけるトレンチの表層部のエッチング量と、第２ダメージ層回復工程の熱処理温度による第２ダメージ層の結晶性の回復状態には、相関がある。第１ダメージ層を確実に除去して第２ダメージ層の結晶性を十分に回復し、前述した電流リークによる不良率を０％とするためには、特に、前記第１ダメージ層除去工程におけるエッチング量をＥ［ｎｍ］とし、前記第２ダメージ層回復工程における熱処理（アニール）温度をＡ［℃］としたとき、Ｅ≧１００，Ａ≧−０．３×Ｅ＋１１００であることが好ましい。
上記半導体基板の製造方法において、前記第１ダメージ層除去工程におけるケミカルエッチングは、例えば、ラジカルを主体としたエッチングとすることができる。また、前記ラジカルを主体としたエッチングとしては、例えば、１２０℃以下で行うケミカルドライエッチング（ＣＤＥ）がある。該ＣＤＥは、新たに熱負荷や加速したイオン等によるダメージを付加することのない処理であり、該処理によって元からある欠陥が伸展したり新たな欠陥が発生したりすることなく、第１ダメージ層をエッチング除去することができる。
また、前記ＣＤＥのエッチャントは、ハロゲン元素のラジカルであることが好ましい。特に、前記ハロゲン元素のラジカルとしては、四フッ化炭素（ＣＦ４）と酸素（Ｏ２）の混合ガスを放電で分解してできるフッ素（Ｆ）のラジカルが好適である。しかしながら、これに限らず、例えば塩化水素（ＨＣｌ）や塩素ガス（Ｃｌ２）を放電で分解してできる塩素（Ｃｌ）のラジカルであってもよい。
ＣＤＥは、純粋な化学反応による等方的なエッチング処理であり、シリコンへのダメージが全くないエッチング方法である。また、上記フッ素（Ｆ）のラジカルによるエッチング処理は、例えば塩化水素（ＨＣｌ）や塩素ガス（Ｃｌ２）を用いた塩素（Ｃｌ）のラジカルによるエッチング処理と較べて、軽元素であるため、深いトレンチ内の表面を低温で均一にエッチング処理することができる。
上記ＣＤＥを用いる場合には、前記ＣＤＥの処理温度が、６０℃以上、１００℃以下であることが、エッチング速度と熱負荷低減の兼ね合いで好ましい。また、前記ＣＤＥの雰囲気圧力が、０．０１Ｔｏｒｒ以上、１０Ｔｏｒｒ以下であることが好ましく、特に、０．１Ｔｏｒｒ以上、１Ｔｏｒｒ以下が好適である。
上記半導体基板の製造方法において、前記第１ダメージ層除去工程におけるケミカルエッチングは、例えば、等方性のウエットエッチングであってもよい。また、前記ウエットエッチングのエッチャントは、例えば請求項１１に記載のように、フッ硝酸（フッ酸と硝酸の混合液）あるいは前記フッ硝酸と酢酸の混合液とすることができる。
ウエットエッチングも、ＣＤＥと同様に、純粋な化学反応による等方的なエッチング処理であり、シリコンへのダメージが全くないエッチング方法である。また、上記フッ硝酸あるいはフッ硝酸と酢酸の混合液からなるエッチャントによるエッチング処理も、深いトレンチ内の表面を均一にエッチング処理することが可能である。
さらに、上記半導体基板の製造方法において、前記第１ダメージ層除去工程におけるケミカルエッチングは、ハロゲン系ガスを用いたベーパ処理によるエッチングであってもよい。また、前記ハロゲン系ガスは、例えば、フッ化水素ガス、塩化水素ガス、または塩素ガスとすることができる。
フッ化水素ガス、塩化水素ガス、または塩素ガス等のハロゲン系ガスを用いたベーパ処理によるエッチングも、純粋な化学反応による等方的なエッチング処理であり、シリコンへのダメージが全くないエッチング方法で、深いトレンチ内の表面を均一にエッチング処理することが可能である。
上記半導体基板の製造方法において、第２ダメージ層回復工程における前記熱処理の温度は、特に、１０８０℃以上、１２００℃以下が好適である。また、前記熱処理の時間は、３分以上で、必要最小限の時間に設定することが好ましい。
前述した電流リークによる不良率を安定的に０％とするためには、１０８０℃以上の熱処理温度が好適であり、熱処理温度が１２００℃より高いと、トレンチ形状の変形が大きくなり、例えばトレンチが逆テーパ（深くなるほど、径が大きくなる）になってしまう。
また、第２ダメージ層の結晶性を回復するためには、１０５０℃以上で３分以上熱処理することが好ましい。尚、熱処理時間の上限は、トレンチの側壁形状が変形しない時間内で、適宜設定することができる。
また、上記半導体基板の製造方法においては、第２ダメージ層回復工程における前記熱処理の雰囲気は、水素（Ｈ２）雰囲気であることが、シリコン酸化物の残渣を除去する上で好ましい。
上記半導体基板の製造方法においては、前記トレンチ形成工程におけるマスクとして、酸化膜または窒化膜が好適あり、前記第２ダメージ層回復工程の前に、ウエットエッチングにより、前記マスクを除去しておくことが好ましい。上記マスクにより、寸法精度の高いトレンチ形成が可能であると共に、第２ダメージ層回復工程の前に該マスクを除去しておくことで、第２ダメージ層回復工程後における該マスクの剥がれやトレンチの開口部付近における結晶性の低下を防止することができる。
また、１０５０℃以上の高温で熱処理を行う上記半導体基板の製造方法においては、トレンチ形状が、逆テーパになり易い。このため、前記トレンチ形成工程で形成される前記トレンチが、順テーパ形状を有してなることが好ましい。これにより、後工程で１０５０℃以上の高温熱処理を行っても、トレンチ形状が逆テーパになるのを防止することができる。
以上のようにして、上記半導体基板の製造方法は、半導体基板に形成されるトレンチ内をエピタキシャル膜で埋める半導体基板の製造方法であって、トレンチ内を結晶性の高いエピタキシャル膜で埋めることができる半導体基板の製造方法となっている。
従って、上記半導体基板の製造方法は、前記第２ダメージ層回復工程の後、前記トレンチ内にエピタキシャル膜を形成して、トレンチをエピタキシャル膜で埋め込むトレンチ埋め込み工程を有してなる半導体基板の製造方法であってよい。
また、上記半導体基板の製造方法においては、前記第２ダメージ層回復工程と前記トレンチ埋め込み工程を、同一炉内で連続実施することが好ましい。これによれば、第２ダメージ層回復工程により結晶性が回復したトレンチに対して直ちにエピタキシャル膜が形成されるため、両工程の間で酸化や異物付着による欠陥発生を防止することができる。
以上のようにして、上記半導体基板の製造方法は、半導体基板に形成されるトレンチ内をエピタキシャル膜で埋める半導体基板の製造方法であって、トレンチ内を結晶性の高いエピタキシャル膜で埋めることができる半導体基板の製造方法となっている。
従って、上記半導体基板の製造方法は、特に、前記半導体基板が、第１導電型のシリコン基板であり、前記トレンチ形成工程において、前記トレンチを、基板面において所定のピッチで繰り返し配置されてなる繰り返しパターンで形成し、前記トレンチ埋め込み工程において、第２導電型のシリコンからなるエピタキシャル膜を形成する、ｐｎコラムの形成に適した半導体基板の製造方法となっている。
また、この場合、例えば、前記繰り返しパターンのピッチ方向におけるトレンチの幅が、０．５μｍ以上、１５μｍ以下であり、前記トレンチの深さが、２０μｍ以上、１００μｍ以下であってよい。
本発明の製造対象である半導体基板の一例を示した図で、（ａ）は、半導体基板１０の模式的な断面図であり、（ｂ）は、（ａ）の半導体基板１０を用いて製造される半導体装置１００の模式的な断面図である。 （ａ）〜（ｃ）は、それぞれ、半導体基板１０の製造方法を示した製造工程別の断面図である。 （ａ）〜（ｃ）は、それぞれ、半導体基板１０の製造方法を示した製造工程別の断面図である。 トレンチＴ１の周りを拡大して示した図で、ドライエッチングによるトレンチＴ１の形成直後の所謂ダメージ層Ｄを模式的に示した図である。 （ａ）は、図３（ａ）の第１ダメージ層除去工程におけるエッチング量Ｅとリーク不良率の関係の一例を示した図であり、（ｂ）は、図３（ｂ）の第２ダメージ層回復工程における熱処理の温度とリーク不良率の関係の一例を示した図である。 第１ダメージ層除去工程における各エッチング量Ｅと第２ダメージ層回復工程における熱処理の各温度について、製造されたｐｎコラムのリーク不良率の評価結果をまとめてプロットした図である。
本発明は、半導体基板にトレンチを形成し、該トレンチ内をエピタキシャル膜で埋める、半導体基板の製造方法に関するもので、ドライエッチングにより半導体基板にトレンチを形成するトレンチ形成工程と、前記トレンチ形成工程の後、ケミカルエッチングにより前記トレンチの表層部を５０ｎｍ以上エッチングして、熱処理では結晶性を回復できない第１ダメージ層を除去する第１ダメージ層除去工程と、前記第１ダメージ層除去工程の後、前記半導体基板を非酸化性かつ非窒化性の雰囲気下において１０５０℃以上で熱処理を行い、前記第１ダメージ層の下層に存在する第２ダメージ層の結晶性を回復する第２ダメージ層回復工程とを有してなることを特徴としている。
以下、本発明を実施するための形態を、図に基づいて説明する。
図１は、本発明の製造対象である半導体基板の一例を示した図で、図１（ａ）は、半導体基板１０の模式的な断面図であり、図１（ｂ）は、図１（ａ）の半導体基板１０を用いて製造される半導体装置１００の模式的な断面図である。
図１（ａ）に示す半導体基板１０においては、図１（ｂ）の半導体装置１００においてドレインとなるｎ導電型（ｎ＋）のシリコン基板１上に、ｎ導電型（ｎ）のエピタキシャル層２が形成されている。そして、エピタキシャル層２の上部においては、ｐ導電型領域３ｐとｎ導電型領域２ｎが、紙面に対して垂直なストライプ状の繰り返しパターンとなっており、ｐｎコラムが形成されている。該ｐｎコラムは、後で詳述するように、ｎ導電型（ｎ）のエピタキシャル層２にトレンチＴ１を形成した後、トレンチＴ１をｐ導電型（ｐ）のエピタキシャル層３で埋め込むことによって形成される。
以上のように、図１（ａ）に示す半導体基板１０は、ｐｎコラムを有してなる半導体基板となっている点に特徴がある。尚、半導体基板にｐｎコラムを形成する場合、ｐ導電型領域３ｐとｎ導電型領域２ｎの繰り返しパターンは、ストライプ状の繰り返しパターンに限らなくてもよい。例えば、ｐ導電型領域３ｐもしくはｎ導電型領域２ｎのいずれか一方が、基板面内において、他方の中に対称的にドット状に配置された繰り返しパターンであってもよい。また、ドットの形状は、特に限定されない。
図１（ｂ）に示す半導体装置１００は、図１（ａ）の半導体基板１０を用いて製造される半導体装置の一例で、ｐｎコラムからなる所謂スーパージャンクション（ＳＪ）構造部を持ったＮチャネルの縦型ＭＯＳＦＥＴである。
図１（ｂ）の半導体装置１００において、半導体基板１０のｐｎコラム上には、チャネル形成層であるｐ導電型（ｐ）のボディ領域４が、エピタキシャルに形成されている。また、ゲート酸化膜６ｂと埋め込み多結晶シリコン６ａからなるトレンチ構造のゲート電極６が、ボディ領域４を貫通してｐｎコラムのｎ導電型領域２ｎに達するように形成されている。さらに、ｎ導電型（ｎ＋）のエミッタ領域５が、トレンチ構造のゲート電極６に隣接してボディ領域４の表層部に配置され、エミッタ電極７が、エミッタ領域５とボディ領域４に接続されている。
ｐｎコラムを有した縦型ＭＯＳＦＥＴの半導体装置１００において、トランジスタのＯＮ時には、ｐｎコラムのｎ導電型領域２ｎが、ボディ領域４を通過したキャリアのドリフト領域となる。また、トランジスタのＯＦＦ時には、ｐｎコラムの全体が空乏化される。
ｐｎコラムを有した上記縦型ＭＯＳＦＥＴの構造によって、図１（ｂ）に示す半導体装置１００は、高耐圧で低オン抵抗が可能な半導体装置となっている。尚、図１（ｂ）の半導体装置１００を例えば６００Ｖ耐圧とする場合には、図１（ａ）に示す半導体基板１０のトレンチＴ１のサイズ、すなわち、ｐ導電型領域３ｐとｎ導電型領域２ｎの幅が５μｍで、深さが５０μｍ程度である。
尚、図１においては、図１（ａ）にｐｎコラムを有した半導体基板１０に対して、図１（ｂ）のＮチャネルの縦型ＭＯＳＦＥＴを形成した半導体装置１００の例を示した。しかしながらこれに限らず、図１の導電型を全て逆にしたＰチャネルの縦型ＭＯＳＦＥＴであっても同様の効果を得ることができる。また、ｐｎコラムを有した半導体基板は、上記した縦型ＭＯＳＦＥＴの製造に適用されるだけでなく、ＩＧＢＴ、バイポーラトランジスタ、ＧＴＯサイリスタおよびダイオード等の製造にも適用可能である。
また、本発明は、半導体基板（ウエハ）の製造方法に係るものであり、この半導体基板（ウエハ）に形成されるデバイスの構造やそれらの製造プロセス等については上記のように任意であり、以下の説明および添付図面では省略する。
次に、図１（ａ）に示す半導体基板１０の製造を例にして、本発明に係る半導体基板の製造方法を説明する。以下の説明では、半導体材料としてシリコンを用い、第１導電型をｎ型、第２導電型をｐ型として説明するが、その他の半導体材料を用いる場合や、導電型を逆にする場合も、以下と同様の製造方法を適用することができる。
図２（ａ）〜（ｃ）と図３（ａ）〜（ｃ）は、それぞれ、半導体基板１０の製造方法を示した製造工程別の断面図である。
図１（ａ）に示した半導体基板１０を製造するにあたっては、最初に、図２（ａ）に示すように、ｎ導電型（ｎ＋）のシリコン基板１上にｎ導電型（ｎ）のエピタキシャル層２が形成されてなる半導体基板１０ａを準備する。
次に、エピタキシャル層２上に、熱酸化法またはＣＶＤ（化学気相成長）法などにより、酸化膜Ｍ２を形成する。酸化膜Ｍ２は、後の図２（ｃ）に示したトレンチ形成工程におけるマスクとなるもので、マスク材としては、酸化膜以外にも、窒化膜などの絶縁膜を用いることもできる。
次に、図２（ｂ）に示すように、フォトリソグラフィとエッチングにより、酸化膜Ｍ２の窓開けを行い、所定の繰り返しパターンの形状に加工する。
次に、図２（ｃ）に示すトレンチ形成工程において、酸化膜Ｍ２をマスクとして、ドライエッチングにより、半導体基板１０ａのエピタキシャル層２に所定の深さのトレンチＴ１を形成する。
該ドライエッチングには、例えば、異方性を有するプラズマエッチングやＲＩＥ（反応性イオンエッチング）を用いることができる。ＲＩＥやプラズマエッチングなどのドライエッチングは、イオンビームやプラズマの指向性によってエッチング方位を決定でき、化学的性質や結晶面方位による規定を受けないので、異方性ウエットエッチングに較べてデバイス設計の自由度が高くなる。
また、図２（ｃ）のトレンチ形成工程におけるマスクとしては、前述したように、酸化膜または窒化膜が好適ある。該マスクにより、寸法精度の高いトレンチＴ１の形成が可能である。
尚、図２と図３に示す半導体基板１０の製造方法においては、後述する図３（ｂ）の第２ダメージ層回復工程において１０５０℃以上の高温熱処理を行うため、トレンチ形状が逆テーパになり易い。このため、図２（ｃ）のトレンチ形成工程では、加工条件を適宜設定して、トレンチＴ１が順テーパ形状を有してなるように形成することが好ましい。これにより、図３（ｂ）の第２ダメージ層回復工程で１０５０℃以上の高温熱処理を行っても、トレンチ形状が逆テーパになるのを防止することができる。
図２（ｃ）のトレンチ形成工程において、エピタキシャル層２に形成したトレンチＴ１の表面及びその近くは、ドライエッチングによるトレンチ加工の処理に伴って結晶性が著しく低下し、所謂ダメージ層Ｄが形成されている。
図４は、トレンチＴ１の周りを拡大して示した図で、発明者らの予備的な検討によって得られた、ドライエッチングによるトレンチＴ１の形成直後の所謂ダメージ層Ｄを模式的に示した図である。尚、図４では、酸化膜Ｍ２の図示を省略している。
図４に示すように、ダメージ層Ｄは、トレンチＴ１の表面側の第１ダメージ層Ｄ１と、その下層にある第２ダメージ層Ｄ２に大別できる。第１ダメージ層Ｄ１は、高ダメージ欠陥層で、高温になると内部応力の増加により容易に欠陥の成長が起きるため、欠陥が伸展して結晶性がさらに悪化し、高温の熱処理では結晶性回復ができない層ある。第２ダメージ層Ｄ２は、微小な欠陥からなる低ダメージ欠陥層で、トレンチＴ１の表面から少なくとも１μｍ以上の深部に及ぶが、高温の熱処理で結晶性を回復可能な層である。
図１（ａ）に示したトレンチＴ１内をエピタキシャル膜３で埋める半導体基板１０の製造において、エピタキシャル膜３の結晶性は、結晶成長の起点となるトレンチＴ１表面の結晶性に左右される。このため、最終的に製造される半導体基板１０において欠陥を残留させないために最も重要なことは、トレンチＴ１内をエピタキシャル膜３で埋め込む前に、ドライエッチングによって悪化したトレンチＴ１周りの結晶性を十分に回復させておくことである。
そこで、再び図２の製造工程に戻って、図２（ｃ）のトレンチ形成工程の後、図３（ａ）に示す第１ダメージ層除去工程において、ケミカルエッチングにより、トレンチの表層部を５０ｎｍ以上エッチングする。
上記第１ダメージ層除去工程におけるケミカルエッチングは、例えば、ラジカルを主体としたエッチングとすることができる。また、前記ラジカルを主体としたエッチングとして、例えば、１２０℃以下で行うケミカルドライエッチング（ＣＤＥ）がある。
前記ＣＤＥのエッチャントは、ハロゲン元素のラジカルであることが好ましい。特に、前記ハロゲン元素のラジカルとしては、四フッ化炭素（ＣＦ４）と酸素（Ｏ２）の混合ガスを放電で分解してできるフッ素（Ｆ）のラジカルが好適である。しかしながらこれに限らず、例えば、塩化水素（ＨＣｌ）や塩素ガス（Ｃｌ２）を放電で分解してできる塩素（Ｃｌ）のラジカルであってもよい。
また、上記第１ダメージ層除去工程におけるケミカルエッチングは、例えば、等方性のウエットエッチングであってもよい。また、前記ウエットエッチングのエッチャントは、例えば、フッ硝酸（フッ酸と硝酸の混合液）あるいは前記フッ硝酸と酢酸の混合液とすることができる。
さらに、上記第１ダメージ層除去工程におけるケミカルエッチングは、ハロゲン系ガスを用いたベーパ処理によるエッチングであってもよい。また、前記ハロゲン系ガスは、例えば、フッ化水素ガス、塩化水素ガス、または塩素ガスとすることができる。
以下では、主として、１２０℃以下の低温で行うケミカルドライエッチング（ＣＤＥ）によりトレンチＴ１の表層部をエッチングして、図４に示した第１ダメージ層Ｄ１を除去する例を示す。
図４には、図３（ａ）の第１ダメージ層除去工程でＣＤＥにより行うエッチングについて、トレンチＴ１周りにおけるエピタキシャル層２のシリコン（Ｓｉ）の除去部分を、エッチング量Ｅの破線で示してある。
図３（ａ）の第１ダメージ層除去工程をＣＤＥで行う場合には、前述したように、四フッ化炭素（ＣＦ４）と酸素（Ｏ２）の混合ガスを放電で分解してできるフッ素（Ｆ）のラジカルにより、図４に示した第１ダメージ層Ｄ１をエッチングすることが好ましい。
ＣＤＥは、純粋な化学反応による等方的なエッチング処理であり、シリコンへのダメージが全くないエッチング方法である。また、上記フッ素（Ｆ）のラジカルによるエッチング処理は、例えば塩化水素（ＨＣｌ）や塩素ガス（Ｃｌ２）を用いた塩素（Ｃｌ）のラジカルによるエッチング処理と較べて、軽元素であるため、深いトレンチＴ１内の表面を低温で均一にエッチング処理することができる。
上記ＣＤＥを用いる場合には、特に、ＣＤＥの処理温度が６０℃以上、１００℃以下であることが、エッチング速度と熱負荷低減の兼ね合いで好ましい。また、ＣＤＥの雰囲気圧力は、０．０１Ｔｏｒｒ以上、１０Ｔｏｒｒ以下であることが好ましく、特に、０．１Ｔｏｒｒ以上、１Ｔｏｒｒ以下が好適である。
図３（ａ）の第１ダメージ層除去工程をウエットエッチングで行う場合には、フッ硝酸（フッ酸と硝酸の混合液）あるいは前記フッ硝酸と酢酸の混合液からなるエッチャントにより、図４に示した第１ダメージ層Ｄ１をエッチングすることが好ましい。
ウエットエッチングも、ＣＤＥと同様に、純粋な化学反応による等方的なエッチング処理であり、シリコンへのダメージが全くないエッチング方法である。また、上記フッ硝酸あるいはフッ硝酸と酢酸の混合液からなるエッチャントによるエッチング処理も、深いトレンチＴ１内の表面を均一にエッチング処理することが可能である。
さらに、図３（ａ）の第１ダメージ層除去工程をハロゲン系ガスを用いたベーパ処理によるエッチングで行う場合には、前記ハロゲン系ガスとして、フッ化水素ガス、塩化水素ガス、または塩素ガス等を用いることができる。フッ化水素ガス、塩化水素ガス、または塩素ガス等のハロゲン系ガスを用いたベーパ処理によるエッチングも、純粋な化学反応による等方的なエッチング処理であり、シリコンへのダメージが全くないエッチング方法で、深いトレンチ内の表面を均一にエッチング処理することが可能である。
尚、図３（ａ）の第１ダメージ層除去工程における図４に示したトレンチＴ１の表層部のエッチング量Ｅは、欠陥除去のためには大きいほど好ましいが、あまり大きすぎると、エッチング時間が長くなる。このため、例えばｐｎコラム用のトレンチの場合、トレンチ繰り返しパターンにおいて隣のトレンチとくっつかない範囲で、必要最小限のエッチング量が好ましい。
次に、図３（ａ）の第１ダメージ層除去工程の後、酸化膜Ｍ２をウエットエッチングにより除去し、図３（ｂ）に示す第２ダメージ層回復工程において、半導体基板１０ａを非酸化性かつ非窒化性の雰囲気下において１０５０℃以上の高温で熱処理を行い、図４の第１ダメージ層Ｄ１の下層に存在する第２ダメージ層Ｄ２の結晶性を回復する。上記非酸化性かつ非窒化性の雰囲気下における高温での熱処理は、例えば水素（Ｈ２）雰囲気中やアルゴン（Ａｒ）雰囲気中での高温アニールであり、特に水素雰囲気であることが、シリコン酸化物の残渣を除去する上で好ましい。また、熱処理の時間は、３分以上で、必要最小限の時間に設定することが好ましい。
上記した製造方法において、図３（ａ）と図４に示した第１ダメージ層除去工程におけるトレンチＴ１の表層部のエッチング量Ｅと、図３（ｂ）と図４に示す第２ダメージ層回復工程の熱処理温度による第２ダメージ層Ｄ２の結晶性の回復状態には、後述する相関がある。第１ダメージ層Ｄ１を確実に除去して第２ダメージ層Ｄ２の結晶性を十分に回復し、前述した電流リークによる不良率を０％とするためには、特に、前記第１ダメージ層除去工程におけるエッチング量をＥ［ｎｍ］とし、前記第２ダメージ層回復工程における熱処理温度をＡ［℃］としたとき、Ｅ≧１００，Ａ≧−０．３×Ｅ＋１１００であることが好ましい。
図３（ｂ）の第２ダメージ層回復工程を実施する前には、上記したように、ウエットエッチングによりマスクとして使用していた酸化膜Ｍ２を除去しておくことが好ましい。第２ダメージ層回復工程の前に該マスクを除去しておくことで、第２ダメージ層回復工程後における該マスクの剥がれやトレンチＴ１の開口部付近における結晶性の低下を防止することができる。また、特に水素（Ｈ２）雰囲気でアニールする場合は、マスク材がエッチングされて一部がトレンチＴ１内に再付着する不具合も防止することができる。
次に、図３（ｂ）の第２ダメージ層回復工程の後、図３（ｃ）に示すトレンチ埋め込み工程において、トレンチＴ１内にエピタキシャル膜３を形成して、トレンチＴ１をエピタキシャル膜３で埋め込む。エピタキシャル膜３の形成には、例えば、成長ガスとしてジクロロシラン（ＳｉＨ２Ｃｌ２）やトリクロロシラン（ＳｉＨＣｌ３）などのシラン系ガス、ドーピングガスとしてジボラン等を用いた、ＣＶＤ法を用いる。
尚、図３（ｂ）の第２ダメージ層回復工程と図３（ｃ）のトレンチ埋め込み工程は、同一炉内で連続実施することが好ましい。これによれば、図３（ｂ）の第２ダメージ層回復工程により結晶性が回復したトレンチＴ１に対して直ちにエピタキシャル膜３が形成されるため、両工程の間で酸化や異物付着による欠陥発生を防止することができる。
最後に、図３（ｃ）の半導体基板１０ａをＣＭＰ（Chemical Mechanical Polishing）やエッチバック等で表面を平坦化して、ｐ導電型領域３ｐとｎ導電型領域２ｎが基板面において繰り返しパターンとなる、ｐｎコラムを形成する。
以上で、図１（ａ）のｐｎコラムを有した半導体基板１０が製造される。
図２と図３で例示した本発明に係る半導体基板の製造方法は、トレンチＴ１内に形成するエピタキシャル膜３の結晶性を高めるため、図３（ａ）に示した低温での第１ダメージ層除去工程と図３（ｂ）に示した高温での第２ダメージ層回復工程を組合せた点に第１の特徴がある。また、後で詳述するが、第１の特徴である上記組合せにおいて、トレンチＴ１内をエピタキシャル膜３で埋めたときに、リーク電流等の不具合を抑制するための境界条件を設定している点に第２の特徴がある。
図３（ａ）に示した第１ダメージ層除去工程は、図２（ｃ）のドライエッチングによるトレンチＴ１の形成直後に存在している図４に示した表面側の第１ダメージ層Ｄ１をエッチング除去するもので、前述したように、１２０℃以下の低温で行うＣＤＥによる。該ＣＤＥやその他のラジカルを主体としたエッチングおよび等方性のウエットエッチングやハロゲン系ガスを用いたベーパ処理によるエッチング等のケミカルエッチングは、新たに熱負荷や加速したイオン等によるダメージを付加することのない処理であり、該処理によって元からある欠陥が伸展したり新たな欠陥が発生したりすることなく、第１ダメージ層Ｄ１をエッチング除去することができる。
次に、図３（ａ）の第１ダメージ層除去工程が終了した半導体基板１０ａに対して、再びダメージ（結晶欠陥）が発生する可能性のある工程を途中に入れることなく、図３（ｂ）の第２ダメージ層回復工程を実施する。第２ダメージ層回復工程は、第１ダメージ層Ｄ１が除去されてトレンチＴ１の表層部に存在する第２ダメージ層Ｄ２の結晶性を回復するために、半導体基板１０ａを非酸化性かつ非窒化性の雰囲気下において１０５０℃以上の高温で熱処理するものである。尚、第２ダメージ層回復工程は、第１ダメージ層除去工程と異なり、ダメージ層の除去を伴わないため、トレンチＴ１の寸法変化を無視することができる。
以上の図３（ａ）と図３（ｂ）の２工程によって、トレンチＴ１内をエピタキシャル膜３で埋め込む前にトレンチＴ１周りの結晶性を十分に回復させた後、トレンチＴ１内をエピタキシャル膜３で埋め込んで、ｐｎコラムを有した半導体基板１０を製造する。
上記した図２と図３に示す半導体基板１０の製造方法によれば、トレンチＴ１の表層部だけでなく、トレンチＴ１内に埋め込まれたエピタキシャル膜３についても、欠陥を排除して結晶性を高めることが可能である。従って、上記製造方法による図１（ａ）のｐｎコラムを有した半導体基板１０は、リーク電流の発生を抑制してｐｎコラムを完全に空乏化することのできる、図１（ｂ）の高耐圧の半導体装置１００の製造に供することができる。
次に、図３（ａ）の第１ダメージ層除去工程における図４に示したエッチング量Ｅと図３（ｂ）の第２ダメージ層回復工程における熱処理温度の詳細について、図１（ｂ）の半導体装置１００を製造してｐｎコラムのリーク不良率を評価した結果を説明する。
図５（ａ）は、図３（ａ）の第１ダメージ層除去工程におけるエッチング量Ｅとリーク不良率の関係の一例を示した図であり、図５（ｂ）は、図３（ｂ）の第２ダメージ層回復工程における熱処理（アニール）温度とリーク不良率の関係の一例を示した図である。尚、図５（ａ）の各サンプルについては、ＣＤＥによるエッチングを行い、第２ダメージ層回復工程における熱処理を、１１７０℃、３分のＨ２アニールとしている。また、図５（ｂ）の各サンプルについては、第１ダメージ層除去工程におけるエッチング量ＥをＣＤＥによる１００ｎｍのエッチングとし、水素（Ｈ２）雰囲気中で熱処理（アニール）している。尚、図５（ｂ）において、各温度での熱処理時間は、いずれも３分である。
また、図６は、第１ダメージ層除去工程における各エッチング量Ｅと第２ダメージ層回復工程における熱処理の各温度について、製造されたｐｎコラムのリーク不良率の評価結果をまとめてプロットした図である。
第１ダメージ層除去工程におけるエッチング量Ｅとリーク不良率の関係については、図５（ａ）と図６に示すように、エッチング量Ｅが３０ｎｍまではリーク不良率が１０％以上あって改善が見られず、図４に示した第１ダメージ層Ｄ１が除去しきれていない。エッチング量Ｅが５０ｎｍになると、リーク不良率が急激に低下して２％程度となる。また、エッチング量Ｅが１００ｎｍになると、０％のリーク不良率が得られるようになる。
以上の結果から、図４に示した第１ダメージ層Ｄ１の厚さは、５０ｎｍから１００ｎｍであると考えられる。従って、図３（ａ）の第１ダメージ層除去工程における図４に示したエッチング量Ｅは、縦の一点鎖線で示した境界より右側で、５０ｎｍ以上であることが好ましい。特に、第１ダメージ層Ｄ１を確実に除去し、前述した電流リークによる不良率を０％とするためには、前記第１ダエッチング量Ｅは、縦の二点鎖線で示した境界より右側で、１００ｎｍ以上とする必要がある。尚、図３（ａ）の第１ダメージ層除去工程におけるエッチング量Ｅは、欠陥除去のためには大きいほど好ましいが、あまり大きすぎると、エッチング時間が長くなるため、ｐｎコラム用のトレンチ繰り返しパターンにおいて隣のトレンチとくっつかない範囲で、必要最小限のエッチング量Ｅが好ましい。
第２ダメージ層回復工程における熱処理の温度とリーク不良率の関係については、図５（ｂ）と図６に示すように、熱処理の温度が１０００℃まではリーク不良率が２０％で、ＣＤＥによる１００ｎｍのエッチングを行って第１ダメージ層Ｄ１を除去しても、改善が見られない。熱処理の温度が１０５０℃になると、リーク不良率が急激に低下して０−７％程度となり、熱処理の温度が１０８０℃になると、０％のリーク不良率が安定的に得られるようになる。
以上の結果から、図４に示した第２ダメージ層Ｄ２は、１０５０℃から１０８０℃の温度での熱処理によって結晶性が回復されると考えられる。特に、図６において、第１ダエッチング量Ｅが縦の二点鎖線で示した境界より右側の１００ｎｍ以上で、第１ダメージ層除去工程におけるエッチング量をＥ［ｎｍ］とし、第２ダメージ層回復工程における熱処理（アニール）温度をＡ［℃］としたとき、斜め二点鎖線で示した境界よりＡ＝−０．３×Ｅ＋１１００より上側では、確実に０％のリーク不良率が得られるようになる。
また、非酸化性かつ非窒化性の雰囲気下における１０５０℃以上での高温熱処理によって、トレンチＴ１の開口部付近を丸めることができ、図３（ｃ）に示したトレンチ埋め込み工程において、トレンチＴ１内をエピタキシャル膜３で埋め込み易くなる。一方、熱処理温度が１２００℃より高いと、トレンチ形状の変形が大きくなり、例えばトレンチが逆テーパ（深くなるほど、径が大きくなる）になってしまう。従って、図３（ｂ）の第２ダメージ層回復工程における熱処理の温度は、特に、１０８０℃以上、１２００℃以下が好適である。これによって、電流リークによる不良率を安定的に０％とすることができる。
以上のようにして、上記半導体基板の製造方法は、半導体基板に形成されるトレンチ内をエピタキシャル膜で埋める半導体基板の製造方法であって、トレンチ内を結晶性の高いエピタキシャル膜で埋めることができる半導体基板の製造方法となっている。
従って、上記半導体基板の製造方法は、特に、前記半導体基板が、第１導電型のシリコン基板であり、前記トレンチ形成工程において、前記トレンチを、基板面において所定のピッチで繰り返し配置されてなる繰り返しパターンで形成し、前記トレンチ埋め込み工程において、第２導電型のシリコンからなるエピタキシャル膜を形成する、ｐｎコラムの形成に適した半導体基板の製造方法となっている。
ｐｎコラムを形成する場合、例えば、前記繰り返しパターンのピッチ方向におけるトレンチの幅が、０．５μｍ以上、１５μｍ以下であり、前記トレンチの深さが、２０μｍ以上、１００μｍ以下であってよい。
１０，１０ａ 半導体基板
２ エピタキシャル層
３ エピタキシャル層
Ｔ１ トレンチ
Ｍ２ 酸化膜
Ｄ１ 第１ダメージ層
Ｄ２ 第２ダメージ層
２ｎ ｎ導電型領域
３ｐ ｐ導電型領域
１００ 半導体装置

Claims (22)

  1. ドライエッチングにより半導体基板にトレンチを形成するトレンチ形成工程と、
    前記トレンチ形成工程の後、ケミカルエッチングにより前記トレンチの表層部を５０ｎｍ以上エッチングして、熱処理では結晶性を回復できない第１ダメージ層を除去する第１ダメージ層除去工程と、
    前記第１ダメージ層除去工程の後、前記半導体基板を非酸化性かつ非窒化性の雰囲気下において１０５０℃以上で熱処理を行い、前記第１ダメージ層の下層に存在する第２ダメージ層の結晶性を回復する第２ダメージ層回復工程とを有してなることを特徴とする半導体基板の製造方法。
  2. 前記第１ダメージ層除去工程におけるエッチング量をＥ［ｎｍ］とし、前記第２ダメージ層回復工程における熱処理温度をＡ［℃］としたとき、
    Ｅ≧１００， Ａ≧−０．３×Ｅ＋１１００
    であることを特徴とする請求項１に記載の半導体基板の製造方法。
  3. 前記第１ダメージ層除去工程におけるケミカルエッチングが、ラジカルを主体としたエッチングであることを特徴とする請求項１または２に記載の半導体基板の製造方法。
  4. 前記ラジカルを主体としたエッチングが、１２０℃以下で行うケミカルドライエッチング（ＣＤＥ）であることを特徴とする請求項３に記載の半導体基板の製造方法。
  5. 前記ＣＤＥのエッチャントが、ハロゲン元素のラジカルであることを特徴とする請求項４に記載の半導体基板の製造方法。
  6. 前記ハロゲン元素が、四フッ化炭素（ＣＦ４）と酸素（Ｏ２）の混合ガスを放電で分解してできるフッ素（Ｆ）のラジカルであることを特徴とする請求項５に記載の半導体基板の製造方法。
  7. 前記ＣＤＥの処理温度が、６０℃以上、１００℃以下であることを特徴とする請求項６に記載の半導体基板の製造方法。
  8. 前記ＣＤＥの雰囲気圧力が、０．０１Ｔｏｒｒ以上、１０Ｔｏｒｒ以下であることを特徴とする請求項６または７
    に記載の半導体基板の製造方法。
  9. 前記ＣＤＥの雰囲気圧力が、０．１Ｔｏｒｒ以上、１Ｔｏｒｒ以下であることを特徴とする請求項８に記載の半導体基板の製造方法。
  10. 前記第１ダメージ層除去工程におけるケミカルエッチングが、等方性のウエットエッチングであることを特徴とする請求項１または２に記載の半導体基板の製造方法。
  11. 前記ウエットエッチングのエッチャントが、フッ硝酸（フッ酸と硝酸の混合液）あるいは前記フッ硝酸と酢酸の混合液であることを特徴とする請求項１０に記載の半導体基板の製造方法。
  12. 前記第１ダメージ層除去工程におけるケミカルエッチングが、ハロゲン系ガスを用いたベーパ処理によるエッチングであることを特徴とする請求項１または２に記載の半導体基板の製造方法。
  13. 前記ハロゲン系ガスが、フッ化水素ガス、塩化水素ガス、または塩素ガスであることを特徴とする請求項１２に記載の半導体基板の製造方法。
  14. 前記熱処理の温度が、１０８０℃以上、１２００℃以下であることを特徴とする請求項１乃至１３のいずれか一項に記載の半導体基板の製造方法。
  15. 前記熱処理の時間が、３分以上であることを特徴とする請求項１乃至１４のいずれか一項に記載の半導体基板の製造方法。
  16. 前記熱処理の雰囲気が、水素（Ｈ２）雰囲気であることを特徴とする請求項１乃至１５のいずれか一項に記載の半導体基板の製造方法。
  17. 前記トレンチ形成工程におけるマスクが、酸化膜または窒化膜であり、
    前記第２ダメージ層回復工程の前に、ウエットエッチングにより、前記マスクを除去しておくことを特徴とする請求項１乃至１６のいずれか一項に記載の半導体基板の製造方法。
  18. 前記トレンチ形成工程で形成される前記トレンチが、順テーパ形状を有してなることを特徴とする請求項１乃至１７のいずれか一項に記載の半導体基板の製造方法。
  19. 前記第２ダメージ層回復工程の後、前記トレンチ内にエピタキシャル膜を形成して、トレンチをエピタキシャル膜で埋め込むトレンチ埋め込み工程を有してなることを特徴とする請求項１乃至１８のいずれか一項に記載の半導体基板の製造方法。
  20. 前記第２ダメージ層回復工程と前記トレンチ埋め込み工程を、同一炉内で連続実施することを特徴とする請求項１９に記載の半導体基板の製造方法。
  21. 前記半導体基板が、第１導電型のシリコン基板であり、
    前記トレンチ形成工程において、前記トレンチを、基板面において所定のピッチで繰り返し配置されてなる繰り返しパターンで形成し、
    前記トレンチ埋め込み工程において、第２導電型のシリコンからなるエピタキシャル膜を形成することを特徴とする請求項１９または２０に記載の半導体基板の製造方法。
  22. 前記繰り返しパターンのピッチ方向におけるトレンチの幅が、０．５μｍ以上、１５μｍ以下であり、
    前記トレンチの深さが、２０μｍ以上、１００μｍ以下であることを特徴とする請求項２１に記載の半導体基板の製造方法。
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