JP5673203B2 - 信号伝送装置、信号伝送方法およびそのためのプログラム - Google Patents

Description

本発明は、表示装置や撮像素子、および、コンピュータ装置との間で画像データを転送する信号伝送装置、信号伝送方法およびそのためのプログラムに関する。

従来、例えばパーソナルコンピュータなどのコンピュータ装置と、例えばＬＣＤなどのデバイスとの間で画像データを伝送する際には、クロック、水平同期信号、垂直同期信号、および、同期シリアル信号を別々の信号線を介する必要があった（例えば特許文献１参照）。

特開平７−３３６６９７号公報

前述したように、複数種類の信号を、別々の信号線を介して送信する形態では、コンピュータ装置側のチップ端子の数が多くなり、この装置側のチップの面積が増えてしまう。この結果、コンピュータ装置の製造コストが増大してしまっていた。

本発明の課題は、信号線の数を増やさなくとも、複数の種類の信号を伝送できるようにすることにある。

請求項１記載の発明は、
画像データを送信部から受信部に伝送する信号伝送装置であって、
前記送信部は、複数の画像データの表示制御に関し、かつ、予め定められたレベルにあるディジタル信号を予め定められた送信時間にわたって送信した後で、予め定められたビット長をもつ制御コマンド信号をさらに送信した後に、該制御コマンド信号が所定の信号である場合に、予め定められたビット長をもつデータ信号をさらに送信する一方、所定の信号でない場合には、さらに信号を送信しない送信手段を備えた、
ことを特徴とする。

請求項２記載の発明は、
前記受信部は、前記送信手段により送信された制御コマンド信号で表される各ビットの配列に応じて、配列により前記複数の画像データの表示制御のうちのどの表示制御に関する信号であるかを判別する判別手段と、
この判別手段により判別した表示制御の種類に応じて異なる種類の信号を出力する出力手段と、
前記送信手段により送信されたデータ信号の各ビットの値をサンプリングするサンプリング手段と、
をさらに備えたことを特徴とする。

請求項３記載の発明は、
複数の画像データの表示制御に関し、かつ、予め定められたレベルにあるディジタル信号を予め定められた送信時間にわたって送信した後で、予め定められたビット長をもつ制御コマンド信号をさらに送信した後に、該制御コマンド信号が所定の信号である場合に、予め定められたビット長をもつデータ信号をさらに送信する一方、所定の信号でない場合には、さらに信号を送信しない送信ステップ、
を有することを特徴とする。

請求項４記載の発明は、
コンピュータに、
複数の画像データの表示制御に関し、かつ、予め定められたレベルにあるディジタル信号を予め定められた送信時間にわたって送信した後で、予め定められたビット長をもつ制御コマンド信号をさらに送信した後に、該制御コマンド信号が所定の信号である場合に、予め定められたビット長をもつデータ信号をさらに送信する一方、所定の信号でない場合には、さらに信号を送信しない送信機能、
を実現させるためのプログラム、であることを特徴とする。

本発明によれば、複数の画像データの表示制御に関し、かつ、予め定められたレベルにあるディジタル信号を予め定められた送信時間にわたって送信した後で送信した制御コマンド信号をデコードすることで制御コマンドの内容を認識し、この認識した制御コマンドの内容に応じて決定した種類の信号を出力するので、一本の信号線を介して、また、長時間にわたる信号伝送を行なわずとも、複数の種類の信号伝送を行なうことができる。
また、送信手段により送信されたディジタル信号のレベルが予め定められたレベルとなってからの経過時間の長さに応じて決定した種類の信号を出力するので、一度の信号伝送により複数の種類の信号伝送を行なうことができる。

本発明の第１の実施形態にしたがった画像データ転送装置の構成の一例を示す図である。 本発明の第１の実施形態にしたがった画像データ転送装置のＬＣＤモジュールの内部構成例を示すブロック図。 本発明の第１の実施形態にしたがった画像データ転送装置のＬＣＤモジュールの立ち下がりエッジ検出部の内部構成例を示すブロック図。 本発明の第１の実施形態にしたがった画像データ転送装置の処理動作の一例を示すフローチャート。 本発明の第１の実施形態にしたがった画像データ転送装置における各種信号波形のタイミングチャート。 本発明の第１の実施形態にしたがった画像データ転送装置のＬＣＤモジュールの内部構成例の変形例を示すブロック図。 本発明の第１の実施形態の変形例におけるコマンドサンプリングユニットの内部構成例を示すブロック図。 本発明の第１の実施形態の変形例におけるデータサンプリングユニットの内部構成例を示すブロック図。 本発明の第１の実施形態にしたがった画像データ転送装置の変形例における各種信号波形のタイミングチャート。 本発明の第２の実施形態にしたがった画像データ転送装置のＬＣＤモジュールの内部構成例を示すブロック図。 本発明の第２の実施形態にしたがった画像データ転送装置の処理動作の一例を示すフローチャート。 本発明の第２の実施形態にしたがった画像データ転送装置における各種信号波形のタイミングチャート。 本発明の第２の実施形態の第１の変形例におけるコマンドサンプリングユニットの内部構成例を示すブロック図。 本発明の第２の実施形態にしたがった画像データ転送装置の第１の変形例における各種信号波形のタイミングチャート。 本発明の第２の実施形態の第２の変形例におけるコマンドサンプリングユニットの内部構成例を示すブロック図。 本発明の第２の実施形態にしたがった画像データ転送装置の第２の変形例における各種信号波形のタイミングチャート。 本発明の第３の実施形態にしたがった画像データ転送装置のＬＣＤモジュールの内部構成例を示すブロック図。 本発明の第３の実施形態にしたがった画像データ転送装置のＬＣＤモジュールの立ち上がりエッジ検出部の内部構成例を示すブロック図。 本発明の第３の実施形態にしたがった画像データ転送装置の処理動作の一例を示すフローチャート。 本発明の第３の実施形態にしたがった画像データ転送装置における各種信号波形のタイミングチャート。 本発明の第３の実施形態の変形例におけるコマンドサンプリングユニットの内部構成例を示すブロック図。 本発明の第３の実施形態にしたがった画像データ転送装置の変形例における各種信号波形のタイミングチャート。 本発明の第１の実施形態にしたがった画像データ転送装置の他の構成例を示す図。

以下、図面により本発明の実施形態について説明する。
（第１の実施形態）
まず、本発明の第１の実施形態について説明する。
図１は、本発明の第１の実施形態にしたがった画像データ転送装置の構成の一例を示す図である。
図１に示した画像データ転送装置は、ＡＳＩＣ（Application Specific Integrated Circuit）１およびＬＣＤ（Liquid Crystal Display：液晶ディスプレイ）モジュール２との間で画像データを伝送する装置である。ＬＣＤモジュール２は、図示しない液晶パネルを搭載する。この画像データ転送装置では、ＡＳＩＣ１からＬＣＤモジュール２に対し、画像データ信号（ＤＡＴＡ）およびクロック信号（ＣＬＫ）を別々の信号線を介して伝送し、また、画像データ信号用の信号線、およびクロック信号用の信号線と異なる１本の信号線を介して、複合同期信号（Ｃ−ＳＹＮＣ）およびコマンド信号（ＣＭＤ）を多重信号として伝送する。複合同期信号は、水平同期信号（Ｈ−ＳＹＮＣ）および垂直同期信号（Ｖ−ＳＹＮＣ）が組み合わされた信号である。多重信号を含む各種の信号は、レベルが“１”と“０”の間で変化するディジタル信号である。

図２は、本発明の第１の実施形態にしたがった画像データ転送装置のＬＣＤモジュール２の内部構成例を示すブロック図である。図２では、ＬＣＤモジュール２における各種制御信号の伝送に関わる回路に関して図示する。図２に示したように、ＬＣＤモジュール２はコマンドサンプリングユニット２１を備える。コマンドサンプリングユニット２１は、カウンタ２２、デコーダ２３、ラッチ回路３０を備える。

カウンタ２２は４ビットのカウンタであり、ＥＮ端子、ＣＬＫ端子、ｂ_０端子、ｂ_１端子、ｂ_２端子、ｂ_３端子、およびＲＢ端子を備える。カウンタ２２のＲＢ端子は負論理の入力端子である。

カウンタ２２のＥＮ端子はＡＳＩＣ１と接続され、このＡＳＩＣ１から出力された多重信号（Ｃ−ＳＹＮＣ＆ＣＭＤ）を入力する。また、カウンタ２２のＣＬＫ端子はＡＳＩＣ１と接続され、このＡＳＩＣ１から出力されたクロック信号（ＣＬＫ）を入力する。

カウンタ２２は、ＥＮ端子から入力した信号のレベルが“１”である状態で、ＣＬＫ端子から入力したクロック信号が立ち上がった場合に、ｂ_０端子、ｂ_１端子、ｂ_２端子、ｂ_３端子から出力する各信号のレベルを必要に応じて“１”と“０”のいずれかに可変することで、４ビットの値を出力する。

カウンタ２２のｂ_０端子から出力された信号のレベルは４ビットのうち最下位ビットの値を、ｂ_１端子から出力された信号のレベルは最下位ビットから２ビット目の値を、ｂ_２端子から出力された信号のレベルは最下位ビットから３ビット目の値を、ｂ_３端子から出力された信号のレベルは最上位ビットの値をそれぞれ示す。

また、カウンタ２２のＲＢ端子への入力信号のレベルが“０”となった状態で、カウンタ２２のＣＬＫ端子から入力したクロック信号が立ち上がった場合には、カウンタ２２のｂ_０端子、ｂ_１端子、ｂ_２端子、ｂ_３端子から出力される信号のレベルが全て“０”となる。

ラッチ回路３０は、セレクタ３１，３２，３３，３４、および、ＦＦ回路（フリップフロップ回路）３５，３６，３７，３８を備える。セレクタ３１〜３４は、３つの入力端子と１つの出力端子を備え、第３の入力端子に入力された信号のレベルが“０”である場合には、第１の入力端子に入力された信号のレベルと同じレベルの信号が出力端子から出力され、第３の入力端子に入力された信号のレベルが“１”である場合には、第２の入力端子に入力された信号のレベルと同じレベルの信号が出力端子から出力される。

ＦＦ回路３５〜３８は、信号入力端子、出力端子、クロック入力端子およびリセット端子を備えるＤ−ＦＦ回路（ディレイフリップフロップ回路）である。ＦＦ回路３５〜３８のリセット端子は負論理の端子である。以後、ＦＦ回路３５〜３８の信号入力端子を単に入力端子と称する。

カウンタ２２のｂ_０端子はラッチ回路３０のセレクタ３１の第２の入力端子と接続され、カウンタ２２のｂ_１端子はセレクタ３２の第２の入力端子と接続され、カウンタ２２のｂ_２端子はセレクタ３３の第２の入力端子と接続され、カウンタ２２のｂ_４端子はセレクタ３４の第２の入力端子と接続される。

ラッチ回路３０内のセレクタ３１の出力端子はＦＦ回路３５の入力端子と接続され、セレクタ３２の出力端子はＦＦ回路３６の入力端子と接続され、セレクタ３３の出力端子はＦＦ回路３７の入力端子と接続され、セレクタ３４の出力端子はＦＦ回路３８の入力端子と接続される。

デコーダ２３は４つの入力端子と３つの出力端子を備える。ラッチ回路３０内のＦＦ回路３５の出力端子はデコーダ２３の第１の入力端子およびセレクタ３１の第１の入力端子と接続され、ＦＦ回路３６の出力端子はデコーダ２３の第２の入力端子およびセレクタ３２の第１の入力端子と接続され、ＦＦ回路３７の出力端子はデコーダ２３の第３の入力端子およびセレクタ３３の第１の入力端子と接続され、ＦＦ回路３８の出力端子はデコーダ２３の第４の入力端子およびセレクタ３４の第１の入力端子と接続される。

コマンドサンプリングユニット２１は、立ち下がりエッジ検出部４１、ＦＦ回路４２、論理和回路４３、および、論理積回路５１，５２，５３を備える。論理和回路４３は、第１の入力端子、第２の入力端子および１つの出力端子を備える。論理和回路４３の第２の入力端子および出力端子は負論理の端子であり、第１の入力端子は正論理の端子である。

論理積回路５１〜５３は、２つの正論理の入力端子と１つの正論理の出力端子を備える。

デコーダ２３の第１の出力端子は論理積回路５１の第１の入力端子と接続され、デコーダ２３の第２の出力端子は論理積回路５２の第１の入力端子と接続され、デコーダ２３の第３の出力端子は論理積回路５３の第１の入力端子と接続される。

デコーダ２３は、ＦＦ回路３５から入力した信号のレベルを４ビットの最下位ビットの値として、ＦＦ回路３６から入力した信号のレベルを最下位ビットから２ビット目の値として、ＦＦ回路３７から入力した信号のレベルを最下位ビットから３ビット目の値として、ＦＦ回路３８から入力した信号のレベルを最上位ビットの値としてそれぞれ認識し、この認識した値に応じて、論理積回路５１に出力する信号、論理積回路５２に出力する信号、論理積回路５３に出力する信号のうち何れかの信号のレベルを“１”とする。

論理積回路５１〜５３の出力端子は、ＬＣＤモジュール２全体の処理動作を司るメイン制御部５４と接続される。

立ち下がりエッジ検出部４１は、信号入力端子、クロック入力端子、およびリセット信号入力端子を備える。立ち下がりエッジ検出部４１の多重信号入力端子およびクロック入力端子はＡＳＩＣ１と接続され、このＡＳＩＣ１から出力された多重信号（Ｃ−ＳＹＮＣ＆ＣＭＤ）およびクロック信号（ＣＬＫ）をそれぞれ入力する。また、立ち下がりエッジ検出部４１のリセット信号入力端子は、図示しない外部機器からのリセット信号（ＲＥＳＥＴＢ）を入力する。リセット信号のレベルは、電源投入時は“０”であり、一定時間経過後は“１”となるものとする。また、リセット信号は、ＬＣＤモジュール２内部に別途設ける回路（図示せず）により生成してもよい。

立ち下がりエッジ検出部４１の出力端子は、ＦＦ回路４２の入力端子、および、セレクタ３１〜３４の第３の入力端子とそれぞれ接続される。

立ち下がりエッジ検出部４１に入力された多重信号のレベルが“１”から“０”に変化した場合には、当該立ち下がりエッジ検出部４１へのクロック信号の入力後に、当該立ち下がりエッジ検出部４１の出力端子から出力される信号のレベルが“１”となる。

ＦＦ回路３５〜３８，４２のクロック入力端子はＡＳＩＣ１と接続され、このＡＳＩＣ１から出力されたクロック信号（ＣＬＫ）を入力する。また、ＦＦ回路４２の出力端子は、論理和回路４３の第１の入力端子、および、論理積回路５１〜５３の第２の入力端子と接続される。論理和回路４３の第２の入力端子はＦＦ回路４２のリセット端子と接続される。また、論理和回路４３の出力端子はカウンタ２２のＲＢ端子と接続される。

ＦＦ回路３５〜３８，４２のリセット端子は、外部機器からのリセット信号（ＲＥＳＥＴＢ）を入力する。

図３は、本発明の第１の実施形態にしたがった画像データ転送装置のＬＣＤモジュール２の立ち下がりエッジ検出部４１の内部構成例を示すブロック図である。
図３に示すように、立ち下がりエッジ検出部４１はＦＦ回路６１および論理積回路６２を備える。ＦＦ回路６１はＦＦ回路３５（図２参照）と同じ回路である。論理積回路６２は、第１の入力端子、第２の入力端子および１つの出力端子を備える。論理積回路６２の第１の入力端子は負論理の入力端子であり、論理積回路６２の第２の入力端子および出力端子は正論理の端子である。
立ち下がりエッジ検出部４１のＦＦ回路６１の入力端子、および、論理積回路６２の第１の入力端子はＡＳＩＣ１と接続され、このＡＳＩＣ１からの多重信号を入力する。また、ＦＦ回路６１のクロック入力端子はＡＳＩＣ１からクロック信号を入力する。

ＦＦ回路６１の出力端子は論理積回路６２の第２の入力端子と接続され、論理積回路６２の出力端子はＦＦ回路４２（図２参照）の入力端子と接続される。また、ＦＦ回路６１のリセット端子は、外部機器からのリセット信号を入力する。

ＬＣＤモジュール２は、ＡＳＩＣ１からの多重信号（Ｃ−ＳＹＮＣ＆ＣＭＤ）およびクロック信号をカウンタ２２に入力することで、多重信号のアクティブレベル期間を求める機能を有する。多重信号のアクティブレベル期間とは、多重信号のレベルが連続して“１”にある時間であり、その時間の長さはクロック信号１周期分またはその整数倍である。例えば多重信号のレベルがクロック信号１周期分にわたって“１”となった場合には、アクティブレベル期間は“１”となる。

コマンドサンプリングユニット２１では、多重信号のレベルが“１”から“０”に変化した際のカウンタ２２によるカウント値の大小にしたがって、各カウント値に対して予め割り当てられた種別の信号をメイン制御部５４に出力する。デコーダ２３は、カウンタ２２によるカウント値が“１”である、つまり多重信号のアクティブレベル期間が“１”であった場合には“第１分離信号”を、カウント値が“２”である、つまりアクティブレベル期間が“２”であった場合には“第２分離信号”を、カウント値が“３”である、つまりアクティブレベル期間が“３”であった場合には“第３分離信号”を多重信号の立ち下がり後においてメイン制御部５４に出力する。

次に、本発明の第１の実施形態にしたがった画像データ転送装置の動作について説明する。
図４は、本発明の第１の実施形態にしたがった画像データ転送装置の処理動作の一例を示すフローチャートである。図５は、本発明の第１の実施形態にしたがった画像データ転送装置における各種信号波形のタイミングチャートである。

前述したように、画像データの送信側であるＡＳＩＣ１からは、画像データ信号とは別に、多重信号およびクロック信号が出力され、これらの信号はＬＣＤモジュール２のコマンドサンプリングユニット２１のカウンタ２２のＥＮ端子およびＣＬＫ端子にそれぞれ入力される。

カウンタ２２によるカウント値の１０進数の初期値は“０”である。カウンタ２２は、ＣＬＫ端子に入力したクロック信号が立ち上がった際（図４のステップＳ１）に、ＥＮ端子に入力した多重信号のレベルが“１”である場合（図４のステップＳ２でＹＥＳ、時刻ｔ_４，ｔ_８，ｔ_９，ｔ_１３，ｔ_１４，ｔ_１５、図５参照）には、ｂ_０端子〜ｂ_３端子から出力される信号のレベルで表現される４ビットの値に１が加えられて更新されるように、各端子から出力される信号のレベルを可変する（図４のステップＳ３、時刻ｔ_４〜ｔ_５，ｔ_８〜ｔ_９，ｔ_９〜ｔ_１０，ｔ_１３〜ｔ_１４，ｔ_１４〜ｔ_１５，ｔ_１５〜ｔ_１６、図５参照）。カウンタ２２により出力された各信号のレベルの情報はラッチ回路３０により保持される。ラッチ回路３０に入力された信号のレベルの情報は、ＡＳＩＣ１から入力した多重信号のレベルが“１”である間はデコーダ２３に出力されない。

そして、カウンタ２２は、ＡＳＩＣ１からＣＬＫ端子に入力したクロック信号が立ち上がった際（図４のステップＳ４）に、ＡＳＩＣ１からＥＮ端子に入力した多重信号のレベルが“１”から“０”に変化していた場合（図４のステップＳ５でＹＥＳ、時刻ｔ_５，ｔ_１０，ｔ_１６、図５参照）には、立ち下がりエッジ検出部４１からの出力信号のレベルが“１”となるので、カウンタ２２の各出力端子からセレクタ３１〜３４に入力された信号のレベルと同じレベルの信号が、接続先であるＦＦ回路３５〜３８にそれぞれ出力される。そして、ＦＦ回路３５〜３８に入力されたクロック信号が立ち上がった際に、これらＦＦ回路３５〜３８に入力されたレベルと同じレベルの信号がデコーダ２３に出力される。

デコーダ２３は、ラッチ回路３０から入力した信号で示される４ビットのカウント値をもとに、論理積回路５１に出力する信号、論理積回路５２に出力する信号、および、論理積回路５３に出力する信号のうち、いずれか一種類の信号のレベルを必要に応じて“１”とする（図４のステップＳ６）。

具体的には、デコーダ２３は、ラッチ回路３０から入力した信号をもとにカウンタ２２によるカウント値を判別し、この判別したカウント値のビット列が“０００１”つまり１０進数の“１”であった場合には、論理積回路５１に出力する信号のレベルを“１”とし（時刻ｔ_５〜ｔ_６、図５参照）、カウント値のビット列が“００１０”、つまり１０進数の“２”であった場合には、論理積回路５２に出力する信号のレベルを“１”とし（時刻ｔ_１０〜ｔ_１１、図５参照）、カウント値のビット列が“００１１”、つまり１０進数の“３”であった場合には、論理積回路５３に出力する信号のレベルを“１”とする（時刻ｔ_１６〜ｔ_１７、図５参照）。

ステップＳ６の処理後において、ＡＳＩＣ１からの多重信号のレベルが“１”から“０”に変化した後の、ＦＦ回路４２に入力されるクロック信号の立ち上がり時に、カウンタ２２のＲＢ端子へ出力される信号レベルが“０”となり、カウンタ２２の各端子から出力される信号のレベルが全て“０”となる（図４のステップＳ７、時刻ｔ_５〜ｔ_６，ｔ_１０〜ｔ_１１，ｔ_１６〜ｔ_１７、図５参照）。

また、メイン制御部５４は、論理積回路５１から入力した信号のレベルが“１”である場合には、デコーダ２３から“第１分離信号”が出力されたとみなし、論理積回路５２から入力した信号のレベルが“１”である場合には、デコーダ２３から“第２分離信号”が出力されたとみなし、論理積回路５３から入力した信号のレベルが“１”である場合には、デコーダ２３から“第３分離信号”が出力されたとみなす。

メイン制御部５４は、論理積回路５１から入力した第１分離信号を水平同期信号として、論理積回路５２から入力した第２分離信号を垂直同期信号として、論理積回路５３から入力した第３分離信号をコマンド信号として認識し、この認識した信号の種別にしたがって、画像表示にかかる各種処理動作を行なう。つまり、送信側であるＡＳＩＣ１から受信側であるＬＣＤモジュール２に対して、画像データ転送にかかる３種類の制御信号を１本の信号線を介して伝送できることになる。

前述した水平同期信号、垂直同期信号、およびコマンド信号の各種信号の出力頻度は、水平同期信号が最も多く、コマンド信号が最も低い。よって、出力頻度の低い信号のアクティブレベル期間を長くし、出力頻度の高い信号アクティブレベル期間を短くすれば、効率のよい信号伝送ができる。

以上説明したように、本発明の第１の実施形態にしたがった画像データ転送装置の送信側の機器、１本の信号線を介して、受信側の機器に処理させたい内容に応じて決定したアクティブレベル期間をもつ信号を多重信号として送信することで、複数種類の信号を別々の信号線により送信せずとも、受信側に対して複数種類の信号の伝送を行なうことができる。

次に、本発明の第１の実施形態にしたがった画像データ転送装置の変形例について説明する。
この変形例では、ＡＳＩＣ１は、前述した水平同期信号、水平同期信号、およびコマンド信号およびデータ信号を、多重信号として一本の信号線を介して出力する。以後、必要に応じて水平同期信号、水平同期信号、およびコマンド信号を纏めて制御用信号と称する。

具体的には、ＡＳＩＣ１は、予め定めた時間にわたってレベルが“１”である制御用信号のレベルが”０“に切り替わった後に、この制御用信号を送信した同一の信号線を介して、データ信号をさらに送信する。ここでは、データ信号は４ビットのディジタル信号である。ＬＣＤモジュール２は、ＡＳＩＣ１から入力されたデータ信号の内容に応じた画像表示処理を行なう。

図６は、本発明の第１の実施形態にしたがった画像データ転送装置のＬＣＤモジュール２の内部構成例の変形例を示すブロック図である。
図６に示すように、この変形例では、ＬＣＤモジュール２は、論理積回路７１、コマンドサンプリングユニット７２、データサンプリングユニット７３、およびメイン制御部７４を備える。

論理積回路７１は、第１の入力端子、第２の入力端子、および、１つの出力端子を備える。論理積回路７１の第１の入力端子は負論理の端子で、第２の入力端子および出力端子は正論理の端子である。論理積回路７１の第２の入力端子はＡＳＩＣ１から多重信号を入力する。論理積回路７１の第１の入力端子はデータサンプリングユニット７３と接続される。

コマンドサンプリングユニット７２は、論理積回路７１の出力端子、データサンプリングユニット７３、およびメイン制御部７４と接続される。

データサンプリングユニット７３は、コマンドサンプリングユニット７２、論理積回路７１の第１の入力端子、およびメイン制御部７４と接続される。データサンプリングユニット７３は、ＡＳＩＣ１からの多重信号を入力する。

また、コマンドサンプリングユニット７２およびデータサンプリングユニット７３はＡＳＩＣ１からクロック信号を入力し、外部機器からリセット信号を入力する。

図７は、本発明の第１の実施形態の変形例におけるコマンドサンプリングユニット７２の内部構成例を示すブロック図である。
図７に示すように、本発明の第１の実施形態の変形例におけるコマンドサンプリングユニット７２の内部構成はコマンドサンプリングユニット２１（図２参照）の内部構成とほぼ同様であるが、カウンタ２２のＥＮ端子および立ち下がりエッジ検出部４１の信号入力端子は論理積回路７１（図６参照）の出力端子と接続され、立ち下がりエッジ検出部４１の出力端子はコマンドサンプリングユニット７３とも接続される。

図８は、本発明の第１の実施形態の変形例におけるデータサンプリングユニット７３の内部構成例を示すブロック図である。
図８に示したように、データサンプリングユニット７３は、カウンタ８１、デコーダ８２、データ認識回路８３、ラッチ回路８４を備える。ラッチ回路８４は、セレクタ８５，８６，８７，８８、および、ＦＦ回路８９，９０，９１，９２を備える。

セレクタ８５はセレクタ３１（図２参照）と同じ回路であり、セレクタ８６はセレクタ３２と同じ回路であり、セレクタ８７はセレクタ３３と同じ回路であり、セレクタ８８はセレクタ３４と同じ回路である。

ＦＦ回路８９はＦＦ回路３５（図２参照）と同じ回路であり、ＦＦ回路９０はＦＦ回路３６と同じ回路であり、ＦＦ回路９１はＦＦ回路３７と同じ回路であり、ＦＦ回路９２はＦＦ回路３８と同じ回路である。

カウンタ８１は、２ビットのカウンタであり、ＥＮ端子、ＣＬＫ端子、ＲＢ端子、ｂ_０端子、ｂ_１端子、およびＲＢ端子を備える。ＲＢ端子は負論理の入力端子である。

カウンタ８１は、ＥＮ端子から入力した信号のレベルが“１”である状態で、ＣＬＫ端子から入力したクロック信号が立ち上がった場合に、ｂ_０端子およびｂ_１端子から出力する信号のレベルを必要に応じて“１”と“０”のいずれかに可変することで、２ビットの値を出力する。カウンタ８１のｂ_０端子から出力された信号のレベルは２ビットのうち下位ビットの値を、ｂ_１端子から出力された信号のレベルは上位ビットの値をそれぞれ示す。

また、カウンタ８１のＲＢ端子に入力された信号のレベルが“０”となった状態で、ＣＬＫ端子から入力したクロック信号が立ち上がった場合には、カウンタ８１のｂ_０端子、ｂ_１端子から出力される信号のレベルがともに“０”となる。

デコーダ８２は、２つの入力端子および４つの出力端子を備える。カウンタ８１のｂ_０端子はおよびデコーダ８２の第１の入力端子と接続され、カウンタ８１のｂ_１端子は、デコーダ８２の第２の入力端子と接続される。

データサンプリングユニット７３は、論理積回路９３，９４，９５，９６をさらに備える。論理積回路９３〜９６は、２つの正論理の入力端子および１つの正論理の出力端子を備える。

デコーダ８２の第１の出力端子は論理積回路９３の第１の入力端子と接続される。デコーダ８２の第２の出力端子は論理積回路９４の第１の入力端子と接続される。デコーダ８２の第３の出力端子は論理積回路９５の第１の入力端子と接続される。デコーダ８２の第４の出力端子は論理積回路９６の第１の入力端子と接続される。

デコーダ８２は、カウンタ８１のｂ_０端子から入力した信号のレベルを２ビットの下位ビットの値として、カウンタ８１のｂ_１端子から入力した信号のレベルを上位ビットの値としてそれぞれ認識し、この認識した値に応じて、論理積回路９３に出力する信号、論理積回路９４への出力信号、論理積回路９５への出力信号、論理積回路９６への出力信号のうち何れかの信号のレベルを“１”とする。

具体的には、デコーダ８２は、カウンタ８１から入力した信号で示される２ビットの値が“００”、つまり１０進数の“０”である場合には論理積回路９３に出力する信号のレベルを“１”とし、入力信号で示される値が“０１”、つまり１０進数の“１”である場合には論理積回路９４に出力する信号のレベルを“１”とし、入力信号で示される値が“１０”、つまり１０進数の“２”である場合には論理積回路９５に出力する信号のレベルを“１”とし、入力信号で示される値が“１１”、つまり１０進数の“３”である場合には論理積回路９６に出力する信号のレベルを“１”とする。

論理積回路９３の出力端子はラッチ回路８４のセレクタ８８の第３の入力端子と接続される。論理積回路９４の出力端子はセレクタ８７の第３の入力端子と接続される。論理積回路９５の出力端子はセレクタ８６の第３の入力端子と接続される。論理積回路９６の出力端子はセレクタ８５の第３の入力端子と接続される。

ラッチ回路８４のセレクタ８５〜８８、および、ＦＦ回路８９〜９２間の接続関係は、ラッチ回路３０のセレクタ３１〜３４、および、ＦＦ回路３５〜３８間の接続関係（図２参照）と同じである。

データ認識回路８３は、セレクタ８３ａ，８３ｂ，８３ｃ，８３ｄ、および、ＦＦ回路８３ｅ，８３ｆ，８３ｇ，８３ｈを備える。
セレクタ８３ａはラッチ回路８４のセレクタ８５（図８参照）と同じ回路で、セレクタ８３ｂはセレクタ８６と同じ回路で、セレクタ８３ｃはセレクタ８７と同じ回路で、セレクタ８３ｄはセレクタ８８と同じ回路である。

ＦＦ回路８３ｅはＦＦ回路８９（図８参照）と同じ回路で、ＦＦ回路８３ｆはＦＦ回路９０と同じ回路で、ＦＦ回路８３ｇはＦＦ回路９１と同じ回路で、ＦＦ回路８３ｈはＦＦ回路９２と同じ回路である。

ラッチ回路８４のＦＦ回路８９の出力端子はデータ認識回路８３のセレクタ８３ａの第２の入力端子と接続され、ＦＦ回路９０の出力端子はセレクタ８３ｂの第２の入力端子と接続され、ＦＦ回路９１の出力端子はセレクタ８３ｃの第２の入力端子と接続され、ＦＦ回路９２の出力端子はセレクタ８３ｄの第２の入力端子と接続される。

データ認識回路８３のセレクタ８３ａ〜８３ｄ、および、ＦＦ回路８３ｅ〜８３ｈ間の接続関係は、ラッチ回路８４のセレクタ８５〜８８、および、ＦＦ回路８９〜９２間の接続関係（図８参照）と同じである。

データ認識回路８３のＦＦ回路８３ｅ，８３ｆ，８３ｇ，８３ｈの出力端子はメイン制御部７４と接続される。

データサンプリングユニット７３は、論理積回路１０１、論理和回路１０２、セレクタ１０３、ＦＦ回路１０４，１０５、論理和回路１０６、および立ち下がりエッジ検出部１０７をさらに備える。立ち下がりエッジ検出部１０７は、立ち下がりエッジ検出部４１（図２参照）と同じ回路である。

立ち下がりエッジ検出部４１の出力端子は、データ認識回路８３のセレクタ８３ａ〜８３ｄの第３の入力端子と接続される。

論理積回路１０１は第１，第２の入力端子および１つの出力端子を備える。論理積回路１０１の第２の入力端子は負論理の端子であり、第１の入力端子および出力端子は正論理の端子である。論理和回路１０２は正論理の第１，第２の入力端子および１つの正論理の出力端子を備える。セレクタ１０３はセレクタ３１（図２参照）と同じ回路である。

ＦＦ回路１０４，１０５はＦＦ回路３５（図２参照）と同じ回路である。論理和回路１０６は第１，第２の入力端子および１つの出力端子を備える。論理和回路１０６の第１の入力端子は正論理の入力端子であり、第２の入力端子は負論理の入力端子である。また、論理和回路１０６の出力端子は負論理の出力端子である。

論理積回路１０１の第１の入力端子はコマンドサンプリングユニット７２の立ち下がりエッジ検出部４１から出力されるデータサンプリング起動信号を入力する。

論理積回路１０１の出力端子は、論理和回路１０２の第１の入力端子およびセレクタ１０３の第２の入力端子と接続される。論理和回路１０２の出力端子はセレクタ１０３の第３の入力端子と接続される。セレクタ１０３の出力端子はＦＦ回路１０４の入力端子と接続される。

ＦＦ回路１０４の出力端子は、セレクタ１０３の第１の入力端子、カウンタ８１のＥＮ端子、論理積回路７１の第１の入力端子、立ち下がりエッジ検出部１０７の信号入力端子、および、論理積回路９３〜９６，１０１の第２の入力端子と接続される。

論理和回路１０２の第２の入力端子は、ＦＦ回路１０５の入力端子、および、論理積回路９６の第１の入力端子と接続される。ＦＦ回路１０５の出力端子は論理積回路１０６の第１の入力端子と接続される。論理積回路１０６の出力端子はカウンタ８１のＲＢ端子と接続される。

セレクタ８５〜８８の第２の入力端子はＡＳＩＣ１と接続され、このＡＳＩＣ１から出力された多重信号を入力する。

カウンタ８１のＣＬＫ端子、立ち下がりエッジ検出部１０７のクロック入力端子、および、ＦＦ回路８３ｅ〜８３ｈ，８９〜９２，１０４，１０５のクロック入力端子はＡＳＩＣ１と接続され、このＡＳＩＣ１から出力されたクロック信号を入力する。

また、ＦＦ回路８３ｅ〜８３ｈ，８９〜９２，１０４，１０５のリセット端子、立ち下がりエッジ検出部１０７のリセット信号入力端子、および、論理和回路１０６の第２の入力端子は外部機器からのリセット信号を入力する。

図９は、本発明の第１の実施形態にしたがった画像データ転送装置の変形例における各種信号波形のタイミングチャートである。図９に示したように、データサンプリング起動信号およびデータサンプリング信号の初期レベルは“０”である。
送信側であるＡＳＩＣ１は、アクティブレベル期間が“３”である制御用信号の送信後にデータ信号をＬＣＤモジュール２に送信する。また、受信側であるＬＣＤモジュール２は、前述したような、制御用信号のアクティブレベル期間の大小に基づいた分離信号の出力処理に加え、カウンタ２２（図７参照）によるカウント値が予め定められた値となった際に、以後、ＡＳＩＣ１から多重信号用の信号線を介してクロック信号４周期分にわたって送信される４ビット分の信号をデータ信号として入力する処理を行なう。

具体的には、ＬＣＤモジュール２では、多重信号における制御用信号のレベルが“１”となってから、コマンドサンプリングユニット７２のカウンタ２２によりカウントした値が“３”となった上で、制御用信号のレベルが“１”から“０”に変化した場合（時刻ｔ_３６、図９参照）には、立ち下がりエッジ検出部４１から出力されるデータサンプリング起動信号のレベルが“０”から“１”となる（時刻ｔ_３６〜ｔ_３７、図９参照）。

データサンプリング起動信号のレベルが“１”となった状態でクロック信号が立ち上がった場合（時刻ｔ_３７、図９参照）には、データサンプリングユニット７３のＦＦ回路１０４から論理積回路７１に出力されるデータサンプリング信号のレベルが“１”となる（時刻ｔ_３７〜ｔ_３８、図９参照）。データサンプリング信号のレベルが“１”の状態にある場合には、データサンプリングユニット７３は、クロック信号の立ち上がり時に入力した多重信号のレベルをデータ信号の各ビットの値として１ビットづつ認識する。

ここまでの処理を具体的に説明する。データサンプリング信号のレベルが“１”の状態にある場合には、ＡＳＩＣ１からのデータ信号がデータサンプリングユニット７３のラッチ回路８４のセレクタ８５〜８８の第２の入力端子に入力される。

データサンプリングユニット７３のカウンタ８１（データカウンタ）がカウントする１０進数の初期値は“０”である。カウンタ８１は、データサンプリング信号のレベルが前述したように“１”の状態で、かつ、ＣＬＫ端子から入力したクロック信号が立ち上がるたびに、出力するカウント値に１を加えて更新する（時刻ｔ_３８〜ｔ_３９、ｔ_３９〜ｔ_４０、ｔ_４０〜ｔ_４１、図９参照）。

カウンタ８１によるカウント値が初期値の“０”で、デコーダ８２から論理積回路９３に出力された信号レベルが“１”である場合には、論理積回路９３からセレクタ８８の第３の入力端子に入力された信号のレベルが“１”となるので、データ認識回路８３は、クロック信号の立ち上がり時に、データ信号で示される最上位ビットの値を示す信号レベルを認識する。

そして、カウンタ８１よるカウント値が“１”となって、デコーダ８２から論理積回路９４に出力された信号レベルが“１”となった場合には、論理積回路９４からセレクタ８７の第３の入力端子に入力された信号のレベルが“１”となるので、データ認識回路８３は、クロック信号の立ち上がり時に、最上位から２ビット目の値を示す信号レベルを認識する。

そして、カウンタ８１よるカウント値が“２”となって、デコーダ８２から論理積回路９５に出力された信号レベルが“１”となった場合には、論理積回路９５からセレクタ８６の第３の入力端子に入力された信号のレベルが“１”となるので、データ認識回路８３は、クロック信号の立ち上がり時に、最上位から３ビット目の値を示す信号レベルを認識する。

そして、カウンタ８１よるカウント値が“３”となって、デコーダ８２から論理積回路９６に出力された信号レベルが“１”となった場合には、論理積回路９６からセレクタ８５の第３の入力端子に入力された信号のレベルが“１”となるので、データ認識回路８３は、クロック信号の立ち上がり時に、最上位から４ビット目、つまり最下位ビットの値を示す信号レベルを認識する。

これら認識したレベルと同じレベルにある信号は、データサンプリング信号のレベルが“１”から“０”に変化することで、立ち下がりエッジ検出部１０７からの出力信号のレベルが“１”となる、つまりデータラッチ信号のレベルが“１”となる（時刻ｔ_４１〜ｔ_４２、図９参照）ことにより、クロック立ち上がり時にデータ認識回路８３のＦＦ回路８３ｅ〜８３ｈからメイン制御部８４に出力される。これによりＬＣＤモジュール２はデータ信号の各ビットの値をサンプリングすることができる。

多重信号に含まれるデータ信号のうちｎビット目の信号をクロック信号の立ち上がりにより入力したタイミングでは、カウンタ８１によるカウント値は“ｎ−１”である。データサンプリングユニット７３では、カウンタ８１によりカウントした値が、データ信号のビット数（“４”）から１を引いた値（“３”）となった際（時刻ｔ_４０〜ｔ_４１、図９参照）に、ＦＦ回路１０４からのデータサンプリング信号のレベルが“０”に戻る（時刻ｔ_４１〜ｔ_４２、図９参照）。

カウンタ８１によるカウント値が“３”となって、デコーダ８２の第４の出力端子からの信号のレベルが“１”となると、カウンタ８１のＲＢ端子への入力信号のレベルが“０”となるので、クロックが立ち上がるとカウンタ８１によるカウント値が“０”にリセットされる。

そして、ＬＣＤモジュール２のメイン制御部７４は、データ認識回路８３のＦＦ回路８３ｈから入力した信号レベルをデータ信号の最上位ビットの値として、ＦＦ回路８３ｇから入力した信号レベルを最上位ビットから２ビット目の値として、ＦＦ回路８３ｆから入力した信号レベルを最上位ビットから３ビット目の値として、ＦＦ回路８３ｅから入力した信号レベルを最下位ビットの値としてそれぞれ入力し、この４ビットのデータ信号で表されるビット列の各ビットの値をもとに、この値にしたがった、画像表示に関する各種処理を行なう。

この際、ＬＣＤモジュール２のコマンドサンプリングユニット７２は、多重信号である制御用信号のレベルが“１”から“０”に戻った際（時刻ｔ_３７、図９参照）のカウンタ２２によるカウント値“３”に対応する分離信号をメイン制御部７４に出力してもよい（時刻ｔ_３７〜ｔ_３８、図９参照）。

４ビットのデータ信号では、１６通りの情報を表すことができる。よって、この変形例では、多重信号として、アクティブレベル期間の大小を区別した制御用信号のみを伝送する場合と比較して、より多くの種別の信号をＬＣＤモジュール２に伝送することができる。

（第２の実施形態）
次に、本発明の第２の実施形態について説明する。なお、第２の実施形態にしたがった画像データ転送システムの構成は、図１に示したものと基本的にほぼ同様であるので、同一部分の説明は省略する。

図１０は、本発明の第２の実施形態にしたがった画像データ転送装置のＬＣＤモジュール２の内部構成例を示すブロック図である。
図１０に示したように、本発明の第２の実施形態にしたがった画像データ転送装置のＬＣＤモジュール２はコマンドサンプリングユニット１１１を備える。コマンドサンプリングユニット１１１は、カウンタ１１２、デコーダ１１３、ＦＦ回路１１４，１１５，１１６、およびメイン制御部１２０を備える。ＦＦ回路１１４〜１１６はＦＦ回路３５（図２参照）と同じ回路である。

カウンタ１１２は、図２に示したカウンタ２２と同じ回路であり、ＥＮ端子、ＣＬＫ端子、負論理入力のＲＢ端子、ｂ_０端子、ｂ_１端子、ｂ_２端子、および、ｂ_３端子を備える。

カウンタ１１２のＥＮ端子はＡＳＩＣ１と接続され、このＡＳＩＣ１から出力された多重信号（Ｃ−ＳＹＮＣ＆ＣＭＤ）を入力する。また、カウンタ１１２のＣＬＫ端子はＡＳＩＣ１と接続され、このＡＳＩＣ１から出力されたクロック信号（ＣＬＫ）を入力する。

デコーダ１１３は、入力端子と出力端子を３つずつ備える。カウンタ１１２のｂ_０端子はデコーダ１１３の第１の入力端子と接続され、カウンタ１１２のｂ_１端子はデコーダ１１３の第２の入力端子と接続され、カウンタ１１２のｂ_２端子はデコーダ１１３の第３の入力端子と接続され、カウンタ１１２のｂ_３端子はデコーダ１１３の第４の入力端子と接続される。デコーダ１１３の第１の出力端子はＦＦ回路１１４の入力端子と接続され、デコーダ１１３の第２の出力端子はＦＦ回路１１５の入力端子と接続され、デコーダ１１３の第３の出力端子はＦＦ回路１１６の入力端子と接続される。

デコーダ１１３は、カウンタ１１２のｂ_０端子から入力した信号のレベルを４ビットの最下位ビットの値として、カウンタ１１２のｂ_２端子から入力した信号のレベルを最下位ビットから２ビット目の値として、カウンタ１１２のｂ_２端子から入力した信号のレベルを最下位ビットから３ビット目の値として、カウンタ１１２のｂ_３端子から入力した信号のレベルを最上位ビットの値としてそれぞれ認識し、この認識した４ビットの値を１０進数に変換した値の大小に応じて、ＦＦ回路１１４に出力する信号、ＦＦ回路１１５に出力する信号、ＦＦ回路１１６に出力する信号のうち何れかの信号のレベルを“１”とする。

ＦＦ回路１１４〜１１６の出力端子はメイン制御部１２０と接続される。コマンドサンプリングユニット１１１は、立ち下がりエッジ検出部１１７、ＦＦ回路１１８、および、論理和回路１１９をさらに備える。ＦＦ回路１１８はＦＦ回路３５（図２参照）と同じ回路である。論理和回路１１９は、正論理の第１の入力端子、負論理の第２の入力端子、および、負論理の出力端子を備える。

立ち下がりエッジ検出部１１７は立ち下がりエッジ検出部４１（図２参照）と同じ回路である。立ち下がりエッジ検出部１１７の入力端子は、ＡＳＩＣ１から出力された多重信号（Ｃ−ＳＹＮＣ＆ＣＭＤ）およびクロック信号を入力し、また、外部機器からリセット信号を入力する。立ち下がりエッジ検出部１１７の出力端子は、ＦＦ回路１１８の入力端子と接続される。

また、ＦＦ回路１１８の出力端子は、論理和回路１１９の第１の入力端子と接続される。論理和回路１１９の出力端子は、カウンタ１１２のＲＢ端子と接続される。

ＦＦ回路１１４〜１１６，１１８のクロック入力端子はＡＳＩＣ１から出力されたクロック信号（ＣＬＫ）を入力する。

ＦＦ回路１１４〜１１６，１１８のリセット端子、および、論理和回路１１９の第２の入力端子は外部機器からのリセット信号を入力する。

図１０に示したカウンタ１１２は４ビットのカウンタであり、図２に示したカウンタ２２と同様に、ＡＳＩＣ１からの多重信号とクロック信号をそれぞれ入力し、クロック信号の立ち上がりにともなって、多重信号のアクティブレベル期間を示すカウント値をカウントする。
デコーダ１１３は、カウンタ１１２から入力したカウント値の大小にしたがって、ＦＦ回路１１４〜１１６への各出力信号のレベルを切り替える。

次に、本発明の第２の実施形態にしたがった画像データ転送装置の動作について説明する。
図１１は、本発明の第２の実施形態にしたがった画像データ転送装置の処理動作の一例を示すフローチャートである。図１２は、本発明の第２の実施形態にしたがった画像データ転送装置における各種信号波形のタイミングチャートである。

送信側であるＡＳＩＣ１から出力された多重信号およびクロック信号はカウンタ１１２のＥＮ端子およびＣＬＫ端子にそれぞれ入力される。

カウンタ１１２によるカウント値の１０進数の初期値は“０”である。カウンタ１１２は、ＡＳＩＣ１から入力したクロック信号が立ち上がった際（図１１のステップＡ１）に、ＡＳＩＣ１からＥＮ端子に入力した多重信号のレベルが“１”である場合（図１１のステップＡ２でＹＥＳ、時刻ｔ_７０、図１２参照）には、ｂ_０端子〜ｂ_３端子から出力される信号のレベルで表現される４ビットの値が１を加えて更新されるように、各出力端子から出力される信号のレベルを可変する（図１１のステップＡ３、時刻ｔ_７０〜ｔ_７１、図１２参照）。

デコーダ１１３は、カウンタ１１２から入力したカウント値の大小にしたがって、ＦＦ回路１１４〜１１６への出力信号のうちいずれかの信号のレベルを“０”から“１”に切り替える。そして、ＦＦ回路１１４〜１１６は、クロック入力端子に入力したクロック信号が立ち上がった際に、デコーダ１１３から入力した信号のレベルと同じレベルの信号をメイン制御部１２０に出力する（図１１のステップＡ４）。

具体的には、デコーダ１１３は、カウンタ１１２から入力した信号で表されるカウント値のビット列が“０００１”、つまり、１０進数の“１”である場合（時刻ｔ_７１、図１２参照）には、ＦＦ回路１１４に出力する信号のレベルを“１”とする。

また、デコーダ１１３は、カウンタ１１２からのカウント値のビット列が“００１１”、つまり、１０進数の“３”である場合（時刻ｔ_７３、図１２参照）には、ＦＦ回路１１５に出力する信号のレベルを“１”とする。また、デコーダ１１３は、カウンタ１１２から入力したカウント値のビット列が“０１０１”、つまり、１０進数の“５”である場合（時刻ｔ_７５、図１２参照）には、ＦＦ回路１１６に出力する信号のレベルを“１”とする。

そして、ステップＡ５でＡＳＩＣ１から出力された多重信号およびクロック信号をカウンタ１１２のＥＮ端子およびＣＬＫ端子にそれぞれ入力し、ＡＳＩＣ１からカウンタ１１２に入力された多重信号のレベルが“０”となった場合（図１１のステップＡ６でＹＥＳ、時刻ｔ_７７、図１２参照）には、次のクロック信号の立ち上がり時に、カウンタ１１２のＲＢ端子へ入力信号のレベルが“０”となる。すると、カウンタ１１２の各出力端子から出力される信号のレベルが全て“０”となる（図１１のステップＡ７、時刻ｔ_７７〜ｔ_７８、図１２参照）。

信号出力先であるメイン制御部１２０では、ＦＦ回路１１４から入力した信号のレベルが“１”である場合には、第１分離信号として水平同期信号（Ｈ−ＳＹＮＣ）が入力されたとみなし、ＦＦ回路１１５から入力した信号のレベルが“１”である場合には、第２分離信号として垂直同期信号（Ｖ−ＳＹＮＣ）が入力されたとみなし、ＦＦ回路１１６から入力した信号のレベルが“１”である場合には、第３分離信号としてコマンド信号が入力されたと認識し、この認識した種別にしたがって、画像表示にかかる各種処理動作を行なう。

以上説明したように、本発明の第２の実施形態にしたがった画像データ転送装置は、送信側では、１本の信号線を介して、受信側に処理させたい内容に応じて決定したアクティブレベル期間をもつ信号を多重信号として送信し、受信側では、多重信号のアクティブレベル期間に対応するカウント値が１つ更新されるごとに、この更新された値にしたがって、信号線を異ならせた信号出力を逐次行なうので、１本の信号線を介して多重信号を１回送信するだけで、複数種類の信号を受信側の機器に伝送することができる。

次に、本発明の第２の実施形態にしたがった画像データ転送装置の第１の変形例について説明する。
この変形例では、ＡＳＩＣ１は、前述した第１の実施形態の変形例と同様に、制御用信号である水平・垂直同期信号およびコマンド信号のうち、予め定めた時間にわたってレベルが“１”である制御用信号のレベルが”０“に切り替わった後に、この制御用信号を送信した同一の信号線を介して、４ビットのデータ信号をさらに送信する。
本発明の第２の実施形態の第１の変形例におけるＬＣＤモジュール２の全体構成は、第１の実施形態の変形例におけるＬＣＤモジュール２の構成（図６参照）と同様である。

図１３は、本発明の第２の実施形態の第１の変形例におけるコマンドサンプリングユニット７２の内部構成例を示すブロック図である。
図１３に示すように、本発明の第２の実施形態の第１の変形例におけるコマンドサンプリングユニット７２の内部構成は、コマンドサンプリングユニット１１１（図１０参照）の内部構成とほぼ同様であるが、カウンタ１１２のＥＮ端子および立ち下がりエッジ検出部１１７の入力端子は論理積回路７１の出力端子と接続され、立ち下がりエッジ検出部１１７の出力端子はコマンドサンプリングユニット７３の論理積回路１０１の第１の入力端子とも接続される。

また、本発明の第２の実施形態の第１の変形例におけるデータサンプリングユニット７３の内部構成は、本発明の第１の実施形態の変形例におけるデータサンプリングユニット７３の内部構成（図８参照）と同一である。

図１４は、本発明の第２の実施形態にしたがった画像データ転送装置の第１の変形例における各種信号波形のタイミングチャートである。
送信側であるＡＳＩＣ１は、アクティブレベル期間が“７”である制御用信号の送信後にデータ信号をＬＣＤモジュール２に送信する。また、受信側であるＬＣＤモジュール２は、前述したような、制御用信号のアクティブレベル期間の大小に応じた種別の信号の出力処理に加え、ＡＳＩＣ１からクロック信号４周期分にわたって送信される４ビット分の信号をデータ信号として入力し、この入力したデータ信号の内容に応じた画像表示処理を行なう。

具体的には、ＬＣＤモジュール２では、多重信号の制御用信号のレベルが“１”となってからカウンタ１１２によりカウントした値が“７”となったのちに制御用信号のレベルが“１”から“０”に変化した場合（時刻ｔ_９９、図１４参照）には、コマンドサンプリングユニット７２の立ち下がりエッジ検出部１１７から出力されるデータサンプリング起動信号のレベルが“０”から“１”となる（時刻ｔ_９９〜ｔ_１００、図１４参照）。以後、ＬＣＤモジュール２のデータサンプリングユニット７３は、前述した第１の実施形態の変形例と同様に、ＡＳＩＣ１から送信されたデータ信号の各ビットの値をサンプリングする（時刻ｔ_１０１〜ｔ_１０４、図１４参照）。

データサンプリングユニット７３のカウンタ８１は、データサンプリング信号のレベルが前述したように“１”の状態で、かつ、ＣＬＫ端子から入力したクロック信号が立ち上がった場合には、出力するカウント値に１を加えて更新する（時刻ｔ_１０１〜ｔ_１０２、ｔ_１０２〜ｔ_１０３、ｔ_１０３〜ｔ_１０４、図１４参照）。

データサンプリングユニット７３は、カウンタ８１によりカウントした値が、データ信号のビット数（“４”）から１を引いた値（“３”）となった場合（時刻ｔ_１０３〜ｔ_１０４、図１４参照）には、データサンプリングユニット７３からのデータサンプリング信号のレベルが“０”に戻る（時刻ｔ_１０４〜ｔ_１０５、図１４参照）。

そして、ＬＣＤモジュール２のメイン制御部７４は、データ認識回路８３から出力された４ビットのデータ信号で表されるビット列の各ビットの値をもとに、画像表示に関する各種処理を行なう。この際、ＬＣＤモジュール２のコマンドサンプリングユニット７２は、多重信号である制御用信号のレベルが“１”から“０”に戻った際のカウンタ１１２による予め定められたカウント値（ここでは“６”）に対応する分離信号（時刻ｔ_９８〜ｔ_９９、図１４参照）、をメイン制御部７４に出力してもよい。

よって、この第１の変形例では、多重信号として、アクティブレベル期間の大小を区別した制御用信号のみを伝送する場合と比較して、より多くの種別の信号をＬＣＤモジュール２に伝送することができる。

次に、本発明の第２の実施形態にしたがった画像データ転送装置の第２の変形例について説明する。
この第２の変形例では、ＡＳＩＣ１から、制御用信号およびデータ信号を多重信号として一本の信号線を介して出力する。具体的には、前述した第１の実施形態と異なり、多重信号用の信号線を介して送信した制御用信号のレベルが予め定めた時間にわたって“１”となった直後に、この制御用信号を送信した同一の信号線を介して、４ビットのデータ信号をさらに送信する。

本発明の第２の実施形態の第２の変形例におけるＬＣＤモジュール２の全体構成は、第１の実施形態の変形例におけるＬＣＤモジュール２の構成（図６参照）と同様である。また、本発明の第２の実施形態の第２の変形例におけるデータサンプリングユニット７３の内部構成は、本発明の第１の実施形態の変形例におけるデータサンプリングユニット７３の内部構成（図８参照）と同一である。

図１５は、本発明の第２の実施形態の第２の変形例におけるコマンドサンプリングユニット７２の内部構成例を示すブロック図である。
図１５に示したように、本発明の第２の実施形態の第２の変形例にしたがった画像データ転送装置のＬＣＤモジュール２のデータサンプリングユニット７２は、カウンタ１２１、デコーダ１２２、および、ＦＦ回路１２３，１２４，１２５を備える。

ＦＦ回路１２３は、ＦＦ回路１１４（図１３参照）と同じ回路で、ＦＦ回路１２４はＦＦ回路１１５と同じ回路であり、ＦＦ回路１２５はＦＦ回路１１６と同じ回路である。カウンタ１２１はカウンタ１１２（図１３参照）と同じ回路で、このカウンタ１２１のＥＮ端子は論理積回路７１（図６参照）の出力端子と接続され、このＡＳＩＣ１から出力された多重信号（Ｃ−ＳＹＮＣ＆ＣＭＤ）を入力する。

また、カウンタ１２１のＣＬＫ端子はＡＳＩＣ１と接続され、このＡＳＩＣ１から出力されたクロック信号（ＣＬＫ）を入力する。デコーダ１２２は、デコーダ１１３（図１３参照）と同じ回路である。

なお、カウンタ１２１、デコーダ１２２、およびＦＦ回路１２３〜１２５間の接続関係は、カウンタ１１２、デコーダ１１３、およびＦＦ回路１１４〜１１６間の接続関係（図１３参照）と同じである。

デコーダ１２２は、カウンタ１２１のｂ_０端子から入力した信号のレベルを４ビットの最下位ビットの値として、カウンタ１２１のｂ_２端子から入力した信号のレベルを最下位ビットから２ビット目の値として、カウンタ１２１のｂ_２端子から入力した信号のレベルを最下位ビットから３ビット目の値として、カウンタ１２１のｂ_３端子から入力した信号のレベルを最上位ビットの値としてそれぞれ認識し、この認識した値の大小に応じて、ＦＦ回路１３３〜１３５に出力する信号のうち何れかの信号のレベルを“１”とする。

具体的には、デコーダ１２２は、認識した値の１０進数が“１”である場合には、ＦＦ回路１２３に出力する信号のレベルを“１”とし、認識した値の１０進数が“３”である場合には、ＦＦ回路１２４に出力する信号のレベルを“１”とし、認識した値の１０進数が“５”である場合には、ＦＦ回路１２５に出力する信号のレベルを“１”とする。

ＦＦ回路１２３〜１２５の出力端子はメイン制御部７４と接続される。また、コマンドサンプリングユニット７２はＦＦ回路１２６および否定回路１２７をさらに備える。ＦＦ回路１２６はＦＦ回路１１８（図１３参照）と同じ回路である。

ＦＦ回路１２６の入力端子はデコーダ１２２の第３の入力端子と接続される。デコーダ１２２の第３の入力端子は、ＦＦ回路１２５の入力端子およびデータサンプリングユニット７３の論理積回路１０１（図８参照）の第１の入力端子と接続される端子である。ＦＦ回路１２６の出力端子は否定回路１２７の入力端子と接続される。否定回路１２７の出力端子はカウンタ１２１のＲＢ端子と接続される。

ＦＦ回路１２３〜１２６のクロック入力端子はＡＳＩＣ１から出力されたクロック信号（ＣＬＫ）を入力する。また、ＦＦ回路１２３〜１２６のリセット端子は外部機器からのリセット信号を入力する。

図１６は、本発明の第２の実施形態にしたがった画像データ転送装置の第２の変形例における各種信号波形のタイミングチャートである。
送信側であるＡＳＩＣ１は、アクティブレベル期間が“６”である制御用信号の送信後にデータ信号をＬＣＤモジュール２に送信する。この第２の変形例では、制御用信号のアクティブレベル期間の上限値は“６”である。

また、受信側であるＬＣＤモジュール２は、カウンタ１２１（図１５参照）によりカウントされる値が予め定められた値となった際に、以後に送信される４ビット分の多重信号をデータ信号として入力する。

具体的には、ＬＣＤモジュール２では、多重信号の制御用信号のレベルが“１”となってから、コマンドサンプリングユニット７２カウンタ１１２によりカウントした値が“５”となった際に、デコーダ１２２の第３の出力端子から出力されるデータサンプリング起動信号のレベルが“０”から“１”となる（時刻ｔ_１２７〜ｔ_１２８、図１６参照）。

この状態でクロック信号が立ち上がると（時刻ｔ_１２８、図１６参照）、データサンプリングユニット７３のＦＦ回路１０４から出力されるデータサンプリング信号のレベルが“１”となる（時刻ｔ_１２８〜ｔ_１２９、図１６参照）。以後、データサンプリングユニット７３は、前述した第１の実施形態の変形例と同様に、多重信号に含まれるデータ信号の各ビットの値をサンプリングする（時刻ｔ_１２９〜ｔ_１３２、図１０参照）。

データサンプリングユニット７３のカウンタ８１は、データサンプリング信号のレベルが前述したように“１”の状態で、かつ、ＣＬＫ端子から入力したクロック信号が立ち上がった場合には、出力するカウント値に１を加えて更新する（時刻ｔ_１２９〜ｔ_１３０，ｔ_１３０〜ｔ_１３１，ｔ_１３１〜ｔ_１３２、図１６参照）。

データサンプリングユニット７３は、カウンタ８１によりがカウントした値が、データ信号のビット数から１を引いた値（“３”）となった場合（時刻ｔ_１３１〜ｔ_１３２、図１６参照）には、データサンプリングユニット７３からのデータサンプリング信号のレベルが“０”に戻る（時刻ｔ_１３２〜ｔ_１３３、図１６参照）。

そして、ＬＣＤモジュール２メイン制御部７４は、データ認識回路８３から出力された４ビットのデータ信号で表されるビット列の各ビットの値をもとに、画像表示に関する各種処理を行なう。この際、ＬＣＤモジュール２は、多重信号である制御用信号のレベルが“１”から“０”に戻った時点でのカウンタ１２１によるカウント値（ここでは“６”）に対応する分離信号（時刻ｔ_１２８〜ｔ_１２９、図１６参照）を出力してもよい。

よって、この第２の変形例では、多重信号として、アクティブレベル期間の大小を区別した制御用信号のみを伝送する場合と比較して、より多くの種別の信号をＬＣＤモジュール２に伝送することができる。また、この第２の変形例では、制御用信号の送信直後にデータ信号を引き続き伝送するので、本発明の第２の実施形態の第１の変形例と比較して、制御用信号の伝送開始からデータ信号の伝送終了までに要する時間を短縮することができる。

（第３の実施形態）
次に、本発明の第３の実施形態について説明する。なお、第３の実施形態にしたがった画像データ転送システムの構成は、図１に示したものと基本的にほぼ同様であるので、同一部分の説明は省略する。

図１７は、本発明の第３の実施形態にしたがった画像データ転送装置のＬＣＤモジュール２の内部構成例を示すブロック図である。
図１７に示したように、本発明の第３の実施形態にしたがった画像データ転送装置のＬＣＤモジュール２はコマンドサンプリングユニット１３１を備える。

コマンドサンプリングユニット１３１は、カウンタ１３２、第１デコーダ１３３、第２デコーダ１３４、および、ラッチ回路１４０を備える。ラッチ回路１４０は、セレクタ１４１，１４２，１４３，１４４、および、ＦＦ回路１４５，１４６，１４７，１４８を備える。

セレクタ１４１はセレクタ８５（図８参照）と同じ回路で、セレクタ１４２はセレクタ８６と同じ回路で、セレクタ１４３はセレクタ８７と同じ回路で、セレクタ１４４はセレクタ８８と同じ回路である。

また、ＦＦ回路１４５はＦＦ回路８９（図８参照）と同じ回路で、ＦＦ回路１４６はＦＦ回路９０と同じ回路で、ＦＦ回路１４７はＦＦ回路９１と同じ回路で、ＦＦ回路１４８はＦＦ回路９２と同じ回路である。

カウンタ１３２はカウンタ８１（図８参照）と同じ回路である。第１デコーダ１３３はデコーダ８２（図８参照）と同じ回路である。カウンタ１３２のｂ_０端子は、第１デコーダ１３３の第１の入力端子と接続され、カウンタ１３２のｂ_１端子は、第１デコーダ１３３の第２の入力端子と接続される。

コマンドサンプリングユニット１３１は論理積回路１５１，１５２，１５３，１５４をさらに備える。論理積回路１５１は論理積回路９３（図８参照）と同じ回路で、論理積回路１５２は論理積回路９４と同じ回路で、論理積回路１５３は論理積回路９５と同じ回路で、論理積回路１５４は論理積回路９６と同じ回路である。

第１デコーダ１３３と論理積回路１５１〜１５４間の接続関係は、デコーダ８２と論理積回路９３〜９６間の接続関係（図８参照）と同じである。

また、論理積回路１５１〜１５４、ラッチ回路１４０内のセレクタ１４１〜１４４、ＦＦ回路１４５〜１４８間の接続関係は、論理積回路９３〜９６、ラッチ回路８４内のセレクタ８５〜８８、ＦＦ回路８９〜９２間の接続関係（図８参照）と同じである。

ＦＦ回路１４５の出力端子は第２デコーダ１３４の第１の入力端子と接続され、ＦＦ回路１４６の出力端子は第２デコーダ１３４の第２の入力端子と接続され、ＦＦ回路１４７の出力端子は第２デコーダ１３４の第３の入力端子と接続され、ＦＦ回路１４８の出力端子は第２デコーダ１３４の第４の入力端子と接続される。

第２デコーダ１３４は、ＦＦ回路１４８から入力した信号のレベルを４ビットの最上位ビットの値として、ＦＦ回路１４７から入力した信号のレベルを最上位ビットから２ビット目の値として、ＦＦ回路１４６から入力した信号のレベルを最上位ビットから３ビット目の値として、ＦＦ回路１４５から入力した信号のレベルを最下位ビットの値としてそれぞれ認識し、この認識した値に応じて、各出力端子から出力する信号のレベルを必要に応じて“１”と“０”の間で可変する。

また、コマンドサンプリングユニット１３１は、論理積回路１５５，１５６，１５７をさらに備える。論理積回路１５５〜１５７は、２つの正論理の入力端子と１つの正論理の出力端子を備える。

デコーダ１３４の第１の出力端子は論理積回路１５５の第１の入力端子と接続され、デコーダ１３４の第２の出力端子は論理積回路１５６の第１の入力端子と接続され、デコーダ１３４の第３の出力端子は論理積回路１５７の第１の入力端子と接続される。

コマンドサンプリングユニット１３１は、立ち上がりエッジ検出部１６１、論理和回路１６２、セレクタ１６３、ＦＦ回路１６４，１６５、および、論理和回路１６６をさらに備える。立ち上がりエッジ検出部１６１は、多重信号を入力するための信号入力端子、クロック入力端子およびリセット信号入力端子を備える。

論理和回路１６２、セレクタ１６３、ＦＦ回路１６４，１６５、および、論理和回路１６６は、図８に示した論理和回路１０２、セレクタ１０３、ＦＦ回路１０４，１０５、および、論理和回路１０６とそれぞれ同じ回路である。

立ち上がりエッジ検出部１６１の信号入力端子はＡＳＩＣ１と接続され、このＡＳＩＣ１から出力された多重信号（Ｃ−ＳＹＮＣ＆ＣＭＤ）を入力する。また、立ち上がりエッジ検出部１６１は、ＡＳＩＣ１からのクロック信号（ＣＬＫ）をクロック入力端子から入力し、また、図示しない外部機器からのリセット信号（ＲＥＳＥＴＢ）をリセット信号入力端子から入力する。

立ち上がりエッジ検出部１６１の出力端子は、論理和回路１６２の第１の入力端子、および、セレクタ１６３の第２の入力端子と接続される。

立ち上がりエッジ検出部１６１に入力された多重信号のレベルが“０”から“１”に立ち上がった場合には、この立ち上がりエッジ検出部１６１の出力端子から出力される信号のレベルが“１”となる。

論理和回路１６２、セレクタ１６３、ＦＦ回路１６４，１６５、論理和回路１６６、カウンタ１３２、論理積回路１５１〜１５４間の接続関係は、図８に示した論理和回路１０２、セレクタ１０３、ＦＦ回路１０４，１０５、論理和回路１０６、カウンタ８１、論理積回路９３〜９６間の接続関係と同じである。

セレクタ１４１〜１４４の第２の入力端子はＡＳＩＣ１と接続され、このＡＳＩＣ１から出力された多重信号を入力する。

カウンタ１３２のＣＬＫ端子、および、ＦＦ回路１４５〜１４８，１６４，１６５のクロック入力端子はＡＳＩＣ１と接続され、このＡＳＩＣ１から出力されたクロック信号を入力する。

また、ＦＦ回路１４５〜１４８，１６４，１６５のリセット端子、および、論理和回路１０６の第２の入力端子は、外部機器からのリセット信号を入力する。

また、ＦＦ回路１６５の出力端子は、論理積回路１５５〜１５７の第２の入力端子と接続される。論理積回路１５５〜１５８の出力端子はメイン制御部１５８と接続される。

図１８は、本発明の第３の実施形態にしたがった画像データ転送装置のＬＣＤモジュール２の立ち上がりエッジ検出部１６１の内部構成例を示すブロック図である。
図１８に示すように、立ち上がりエッジ検出部１６１は、ＦＦ回路１７１、論理積回路１７２，１７３を備える。

ＦＦ回路１７１はＦＦ回路３５（図２参照）と同じ回路であり、論理積回路１７２は第１の入力端子、第２の入力端子および１つの出力端子を備える。論理積回路１７２の第２の入力端子は負論理の入力端子であり、その他の端子は正論理の端子である。また、論理積回路１７３は、第１の入力端子、第２の入力端子、第３の入力端子および１つの出力端子を備える。論理積回路１７３の第３の入力端子は負論理の入力端子であり、その他の端子は正論理の端子である。

立ち上がりエッジ検出部１６１のＦＦ回路１７１の入力端子、および、論理積回路１７３の第１の入力端子はＡＳＩＣ１と接続され、このＡＳＩＣ１から多重信号を入力する。また、ＦＦ回路１７１のクロック入力端子はＡＳＩＣ１からクロック信号を入力する。

ＦＦ回路１７１の出力端子は論理積回路１７３の第３の入力端子と接続され、論理積回路１７３の出力端子は、論理和回路１６２の第１の入力端子およびセレクタ１６３の第２の入力端子と接続される。

また、論理積回路１７２の第１の入力端子は外部機器からのリセット信号を入力する。論理積回路１７２の出力端子はＦＦ回路１７１のリセット端子および論理積回路１７３の第２の入力端子と接続される。論理積回路１７２の第２の入力端子は、ＦＦ回路１６４の出力端子と接続される。

この第３の実施形態では、コマンド開始ビット信号およびコマンドビット信号を、多重信号として１本の信号線を介して出力する。コマンド開始ビット信号とは、クロック信号１周期分の時間にわたってレベルが“１”となる信号である。また、コマンドビット信号とは、前述したコマンド信号と異なり、制御コマンドの内容を４ビットで表現した信号である。

具体的には、ＡＳＩＣ１は、コマンド開始ビット信号の送信直後に、このコマンド開始ビット信号を送信した同一の信号線を介して、コマンドビット信号をさらに送信する。
図１７に示したコマンドサンプリングユニット１３１は、ＡＳＩＣ１からの多重信号とクロック信号をそれぞれ入力し、クロック信号の立ち上がり時に、多重信号のレベルが“１”であった場合には、コマンド開始ビット信号が入力されたとみなし、以後に送信された４ビット分の信号をコマンドビット信号として認識する。そして、コマンドサンプリングユニット１３１は、入力したコマンドビット信号の４ビット分の内容に応じて、メイン制御部１５８に出力する信号を可変する。

次に、本発明の第３の実施形態にしたがった画像データ転送装置の動作について説明する。
図１９は、本発明の第３の実施形態にしたがった画像データ転送装置の処理動作の一例を示すフローチャートである。
図２０は、本発明の第３の実施形態にしたがった画像データ転送装置における各種信号波形のタイミングチャートである。図２０に示したように、コマンドサンプル信号のレベルの初期値は“０”である。コマンドサンプル信号とは、データサンプリングユニット１３１のＦＦ回路１６４から出力される信号である。

カウンタ１３２によるカウント値の１０進数の初期値は“０”である。コマンドサンプリングユニット７２では、立ち上がりエッジ検出部１６１がＡＳＩＣ１から入力した多重信号のレベルが“０”から“１”に変化した場合（図１９のステップＢ１でＹＥＳ、時刻ｔ_１５３〜ｔ_１５４、図２０参照）には、立ち上がりエッジ検出部１６１に入力されたクロック信号が立ち上がった際に、ＦＦ回路１６４から出力されるコマンドサンプル信号のレベルが“１”となる（時刻ｔ_１５４〜ｔ_１５５、図２０参照）。

コマンドサンプル信号のレベルが“１”である場合には、多重信号に含まれるコマンドビット信号で表される各ビットの値がラッチ回路１４０により保持される（図１９のステップＢ２）。

カウンタ１３２は、コマンドサンプル信号のレベルが“１”の状態で、ＣＬＫ端子に入力したクロック信号が立ち上がった際（時刻ｔ_１５５、図２０参照）、に、カウント値に１を加えて更新する（図１９のステップＢ３、時刻ｔ_１５５〜ｔ_１５６、図２０参照）。
第１デコーダ１３３は、カウンタ１３２から入力したカウント値の大小に応じて、論理積回路１５１〜１５４に出力する信号のうち、いずれかの信号のレベルを“１”とする。

そして、カウンタ１３２により出力されたカウント値が“３”となった場合、つまり、カウント値がコマンドビット信号のビット数（４ビット）から１を減算した値（“３”）となった際（図１９のステップＢ４でＹＥＳ、時刻ｔ_１５７〜ｔ_１５８、図２０参照）に、ラッチ回路１４０に保持されたコマンドビット信号の各ビットの値が第２デコーダ１３４に出力される。

そして、カウンタ１３２から出力された信号で表されるビット列が“１１”となった場合には、ラッチ回路１４０により保持された情報である、コマンドビット信号のビット列の情報が全て第２デコーダ１３４に出力される。

第２デコーダ１３４は、ラッチ回路１４０から入力したコマンドビット信号の各ビットの値にしたがって、論理積回路１５５〜１５７に出力する信号のうちいずれかの信号のレベルを“１”とする（図１９のステップＢ５）。

具体的には、第２デコーダ１３４は、ラッチ回路１４０からの信号で表されるビット列が“１０１０”であった場合には、論理積回路１５７に出力する信号のレベルを“１”とし、ビット列が“０１０１”であった場合には、論理積回路１５６に出力する信号のレベルを“１”とし、ビット列が“０１１０”であった場合には、論理積回路１５５に出力する信号のレベルを“１”とする。

また、カウンタ１３２から出力された信号で表されるビット列が“１１”となった場合には、第１デコーダ１３３から論理和回路１６２およびＦＦ回路１６５への出力信号のレベルが“１”となる。これにともない、ＦＦ回路１６４から出力されるコマンドサンプル信号のレベルが“０”となり、カウンタ１３２によるカウント値が“０”にリセットされる（図１９のステップＢ６、時刻ｔ_１５８〜ｔ_１５９、図２０参照）。

メイン制御部１５８では、論理積回路１５７から入力した信号が“１”である場合には、第１分離信号である水平同期信号（Ｈ−ＳＹＮＣ）が入力された（時刻ｔ_１５８〜ｔ_１５９、図２０参照）と認識し、論理積回路１５６から入力した信号が“１”である場合には、第２分離信号である垂直同期信号（Ｖ−ＳＹＮＣ）が入力された（時刻ｔ_１６５〜ｔ_１６６、図２０参照）と認識し、論理積回路１５５から入力した信号が“１”である場合には、第３分離信号である、その他の制御信号が入力された（時刻ｔ_１７２〜ｔ_１７３、図２０参照）と認識する。メイン制御部１５８は、この認識した種別の信号にしたがって、画像表示にかかる処理動作を行なう。

以上説明したように、本発明の第３の実施形態にしたがった画像データ転送装置は、送信側では、１本の信号線を介してコマンド開始ビット信号を送信したのちに、コマンドビット信号を送信し、受信側では、この受信したコマンドビット信号の内容にしたがって、制御信号の種別を判別するので、複数種類の信号を１本の信号線を介して送信することができる。また、前述した第１の実施形態と異なり、入力信号のレベルのアクティブ期間ではなく、入力した信号の複数のビットの組み合わせに応じて制御信号の種別を判別できるので、少ない送信時間で多くの種別の制御信号の送受信が可能となる。

次に、本発明の第３の実施形態にしたがった画像データ転送装置の変形例について説明する。
この変形例では、ＡＳＩＣ１から、コマンド開始ビット信号、４ビットのコマンドビット信号、および、４ビットのデータ信号を多重信号として一本の信号線を介して出力する。
具体的には、多重信号用の信号線を介して送信した、４ビットのコマンドビット信号で表されるビット列の配列が予め定めた配列である場合に、コマンドビット信号を送信した同一の信号線を介して、４ビットのデータ信号を続けて送信する。

本発明の第３の実施形態の変形例におけるＬＣＤモジュール２の全体構成は、第１の実施形態の変形例におけるＬＣＤモジュール２の構成（図６参照）と同様である。

図２１は、本発明の第３の実施形態の変形例におけるコマンドサンプリングユニット７２の内部構成例を示すブロック図である。
図２１に示すように、本発明の第３の実施形態の変形例におけるコマンドサンプリングユニット７２の内部構成は、コマンドサンプリングユニット１３１（図１７参照）の内部構成とほぼ同様であるが、セレクタ１４１〜１４４の第２の入力端子、および、立ち上がりエッジ検出部１６１の入力端子は論理積回路７１（図６参照）の出力端子と接続され、論理和回路１６２の第２の入力端子はコマンドサンプリングユニット７３の論理積回路１０１の第１の入力端子とも接続される。

また、本発明の第３の実施形態の変形例におけるデータサンプリングユニット７３の内部構成は、本発明の第１の実施形態の変形例におけるデータサンプリングユニット７３の内部構成（図８参照）と同一である。

図２２は、本発明の第３の実施形態にしたがった画像データ転送装置の変形例における各種信号波形のタイミングチャートである。
この例では、送信側であるＡＳＩＣ１は、“１０１０”と表されるコマンドビット信号を送信した場合のみに、引き続きデータ信号をＬＣＤモジュール２に送信する。
そして、受信側であるＬＣＤモジュール２のデータサンプリングユニット７３は、ＡＳＩＣ１から入力したコマンドビット信号のビット列が予め定められたビット列、つまり、前述した“１０１０”であった際に、以後に送信される４ビット分の信号をデータ信号として入力する。

ＬＣＤモジュール２のコマンドサンプリングユニット７２では、コマンドサンプル信号のレベルが“１”となったのちに、カウンタ１３２によるカウント値が“３”となった場合（時刻ｔ_１８７〜ｔ_１８８、図２２参照）には、第１デコーダ１３３からデータサンプリングユニット７３に出力するデータサンプリング起動信号のレベルが“１”となる（時刻ｔ_１８７〜ｔ_１８８、図２２参照）。すると、次のクロック立ち上がりで、データサンプリングユニット７３のＦＦ回路１０４からのデータサンプリング信号のレベルが“１”となり（時刻ｔ_１８８〜ｔ_１８９、図２２参照）、データサンプリングユニット７３は、前述した第１の実施形態の変形例と同様に、４ビット分のデータ信号で表される各ビットのサンプリングを行なう。

そして、データサンプリングユニット７３のカウンタ８１によるカウント値が“３”となった際に、ＦＦ回路１０４から出力されるデータサンプリング信号のレベルが“０”となる（時刻ｔ_１９２〜ｔ_１９３、図２２参照）。

ＬＣＤモジュール２のメイン制御部７４は、データサンプリングユニット７３からの４ビットのデータ信号で表されるビット列の内容にしたがった、画像表示にかかる各種処理を行なう。この際、ＬＣＤモジュール２は、４ビットでなるコマンドビット信号の内容に対応する分離信号（時刻ｔ_１８８〜ｔ_１８９、図２２参照）を出力してもよい。

よって、この変形例では、前述のように、コマンド開始ビット信号およびコマンドビット信号のみを伝送する場合と比較して、より多くの種別の信号をＬＣＤモジュール２に伝送することができる。

本発明の実施形態にしたがった画像データ転送装置は、例えば図２３に示したように、ＣＣＤ（Charge Coupled Devices）モジュール３とＡＳＩＣ４との間で画像データを伝送するようにしてもよく、この場合、画像データ信号はＣＣＤモジュール３からＡＳＩＣ４に出力され、クロック信号、同期信号およびコマンド信号は、ＡＳＩＣ４からＣＣＤモジュール３に出力される。

また、前記実施形態において記載した手法、つまり、表示処理は、コンピュータに実行させることのできるプログラムとして、例えば磁気ディスク（フレキシブルディスク、ハードディスク等）、光ディスク（ＣＤ−ＲＯＭ、ＤＶＤ等）、半導体メモリなどの記録媒体に書き込んで各種装置に適用したり、そのプログラム自体をネットワーク等の伝送媒体により伝送して各種装置に適用することも可能である。本装置を実現するコンピュータは、記録媒体に記録されたプログラムあるいは伝送媒体を介して提供されたプログラムを読み込み、このプログラムによって動作が制御されることにより、処理を実行する。

なお、この発明は、前記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、前記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を省略してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。

１，４…ＡＳＩＣ（Application Specific Integrated Circuit）、２…ＬＣＤ（Liquid Crystal Display：液晶ディスプレイ）モジュール、３…ＣＣＤ（Charge Coupled Devices）モジュール、２１，７２，１１１，１３１…コマンドサンプリングユニット、２２，８１，１１２，１２１，１３２…カウンタ、２３，８２，１１３，１２２…デコーダ、３０，８４，１４０…ラッチ回路、３１〜３４，８３ａ〜８３ｄ，８５〜８８，１０３，１４１〜１４４，１６３…セレクタ、３５〜３８，４２，６１，８３ｅ〜８３ｈ，８９〜９２、１０４，１０５，１１４〜１１６，１１８、１２３〜１２６，１４５〜１４８，１６４，１６５，１７１…ＦＦ（フリップフロップ）回路、４１，１０７，１１７…立ち下がりエッジ検出部、４３，１０２，１０６，１１９，１６２，１６６…論理和回路、５１〜５３，６２，７１，９３〜９６，１０１，１５１〜１５７，１７２，１７３…論理積回路、５４，７４，１２０，１５８…メイン制御部、７３…データサンプリングユニット、８３…データ認識回路、１２７…否定回路、１３３…第１デコーダ、１３４…第２デコーダ、１６１…立ち上がりエッジ検出部。

Claims (4)

1. 画像データを送信部から受信部に伝送する信号伝送装置であって、
   前記送信部は、複数の画像データの表示制御に関し、かつ、予め定められたレベルにあるディジタル信号を予め定められた送信時間にわたって送信した後で、予め定められたビット長をもつ制御コマンド信号をさらに送信した後に、該制御コマンド信号が所定の信号である場合に、予め定められたビット長をもつデータ信号をさらに送信する一方、所定の信号でない場合には、さらに信号を送信しない送信手段を備えた、
   ことを特徴とする信号伝送装置。
2. 前記受信部は、前記送信手段により送信された制御コマンド信号で表される各ビットの配列に応じて、配列により前記複数の画像データの表示制御のうちのどの表示制御に関する信号であるかを判別する判別手段と、
   この判別手段により判別した表示制御の種類に応じて異なる種類の信号を出力する出力手段と、
   前記送信手段により送信されたデータ信号の各ビットの値をサンプリングするサンプリング手段と、
   をさらに備えたことを特徴とする請求項１記載の信号伝送装置。
3. 複数の画像データの表示制御に関し、かつ、予め定められたレベルにあるディジタル信号を予め定められた送信時間にわたって送信した後で、予め定められたビット長をもつ制御コマンド信号をさらに送信した後に、該制御コマンド信号が所定の信号である場合に、予め定められたビット長をもつデータ信号をさらに送信する一方、所定の信号でない場合には、さらに信号を送信しない送信ステップ、
   を有することを特徴とする信号伝送方法。
4. コンピュータに、
   複数の画像データの表示制御に関し、かつ、予め定められたレベルにあるディジタル信号を予め定められた送信時間にわたって送信した後で、予め定められたビット長をもつ制御コマンド信号をさらに送信した後に、該制御コマンド信号が所定の信号である場合に、予め定められたビット長をもつデータ信号をさらに送信する一方、所定の信号でない場合には、さらに信号を送信しない送信機能、
   を実現させるためのプログラム。

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