JP5641383B2 - 縦型バイポーラトランジスタ及びその製造方法 - Google Patents

Description

本発明は、サリサイド処理を行った縦型バイポーラトランジスタの構造及び製造方法に関するものである。

従来のサリサイド処理を行った縦型バイポーラトランジスタの構造及び製造方法は、例えば、特許文献１に記載されている。この縦型バイポーラトランジスタを図６を参照して説明する。縦型ＮＰＮトランジスタは、Ｐ型シリコン基板１０１の主面にＮ型コレクタ領域１０２及びフィールド酸化膜１０３が形成され、Ｎ型コレクタ領域１０２内にＰ型ベース領域１０４が形成され、多結晶シリコンからなるエミッタ１０５との接触で形状が決定されるＮ型エミッタ領域１０６がＰ型ベース領域１０４内に形成されている。このＮ型エミッタ領域１０６の下のＰ型ベース領域１０４が真性ベース領域となり、その周りのＰ型ベース領域１０４の箇所が外部ベース領域となる。エミッタ１０５の側面にはサイドウォール酸化膜１０７が形成されている。また、エミッタ１０５の上面及びコレクタ領域１０２のコンタクト部とともに、Ｐ型ベース領域１０４の外部ベース領域の露出した半導体基板１０１の全表面にチタンシリサイド層１０９が形成されている。

層間絶縁膜１１０にベースコンタクト孔１１１Ｂを含む各コンタクト孔１１１がそれぞれ形成されている。ここで、ベースコンタクト孔１１１Ｂは外部ベース領域１０４の広幅部上のみに形成されている。コレクタコンタクト孔１１１を通してコレクタ電極配線１１２がＮ型コレクタ領域１０２のチタンシリサイド層１０９に接続され、エミッタコンタクト孔１１１を通してエミッタ電極配線１１２がエミッタ１０５のチタンシリサイド層１０９に接続され、ベースコンタクト孔１１１Ｂを通してベース電極配線１１２ＢがＰ型ベース領域１０４のチタンシリサイド層１０９に接続されている。これらの電極配線は通常アルミ系の配線材料から構成される金属電極配線である。
このように、従来の縦型バイポーラトランジスタは、サリサイド工程が行われ、半導体基板のフィールド酸化膜１０３で区画された領域内において、コレクタ領域１０２、ベース領域１０４、エミッタ１０５の全表面にチタンシリサイド層１０９が形成される。

特許文献２には、微細化に対応して性能が向上したＳＴＩを素子分離領域とする縦型バイポーラトランジスタが開示されている。Ｐ型シリコン半導体基板に、ＣＭＯＳ部及びバイポーラ部の各領域を画成するように、選択的にＳＴＩによる分離領域を形成する。その後、イオン注入法を用いて、バイポーラトランジスタのコレクタ領域として動作する深いＮ型ウエル領域、ベース領域として動作するＰ型ウエル領域及び前記コレクタ領域の引き出し領域となるＮ型ウエル領域をそれぞれ選択的に形成する。ＣＭＯＳ部の前記Ｐ型ウエル領域にはＮチャネルＭＯＳＦＥＴが、前記Ｎ型ウエル領域にはＰチャネルＭＯＳＦＥＴがそれぞれ形成される。ＣＭＯＳ部におけるゲート電極形成プロセスによりゲート構造を形成する。このゲート電極形成プロセスと同時に、バイポーラトランジスタのエミッタ領域を画成すると共にエミッタ領域とベース領域間を分離するためのゲート絶縁膜、多結晶シリコン膜及び側壁絶縁膜からなるゲート構造を分離構造として形成する。このように、ＣＭＯＳプロセスでバイポーラ素子を形成する上で、従来のＳＴＩ分離でエミッタ、ベース、コレクタ間の分離を行う形から、エミッタ−ベース間の分離をゲート電極へ見直すことで電流増幅率の向上が図れる。
特開平１０−１１６８３６号公報 特開２００５−２３６０８４号公報

このように、従来は、サリサイド工程に基づくシリサイド層がベース領域全面に形成されていた（図６のベース領域１０４上のシリサイド層１０９参照）。このような従来の縦型バイポーラトランジスタのベース・コレクタ間に逆バイアスを印加した場合において、ベース領域への空乏層の伸びがベース領域上に形成されたサリサイド層によりブロックされ、その結果、電界緩和されずにベース・コレクタ間のリーク電流の増大、接合耐圧の低下等が生じるという問題があった。

図７を参照して、上記問題をさらに説明する。図にはＬＯＣＯＳ酸化膜の端部周辺における素子断面構造が示されている。ＬＯＣＯＳ酸化膜１２０は、ベース形成領域に対応する部分にＳｉＮ層などの耐酸化マスクを形成し、このマスクから露出する部分を熱酸化して形成する。ＬＯＣＯＳ酸化膜１２０の端部はバーズビークと呼ばれる形状になっている。そして、ベース領域１２２は、このＬＯＣＯＳ酸化膜１２０をマスクとし、Ｎ型コレクタ領域１２１に対してＰ型不純物を導入し熱拡散して形成され、バーズビーク端からわずかに食い込んで形成される。このベース領域の食い込み量（Ｌ１）は、コレクタの濃度やベース不純物の注入条件等によって決定される。このような構造を用いて、ベース・コレクタ間に逆バイアス電圧を印加したときの空乏層の広がりの様子を示す。空乏層は、ベース・コレクタ接合部に沿って形成される。そして、ＬＯＣＯＳ酸化膜１２０のバーズビーク端に至るまで、ベース領域１２２表面にサリサイド層１２３を形成した場合には、このベース側の空乏層の広がりが抑制され、ベース・コレクタ間のリーク電流の増大や接合耐圧の低下につながる。
本発明は、このような事情によりなされたものであり、ベース側の空乏層が十分に広がり、リーク電流や接合耐圧低下の問題は発生しないサリサイド処理を行った縦型バイポーラトランジスタを提供する。

本発明の縦型バイポーラトランジスタの一態様は、半導体基板に形成された第一導電型のコレクタ領域と、前記コレクタ領域内に形成された第二導電型のベース領域と、前記ベース領域内に形成された第一導電型のエミッタ領域と、前記ベース領域を囲むように前記コレクタ領域の表面部に形成されたフィールド酸化膜と、前記ベース領域上において高融点金属層とその下地の前記半導体基板との反応によって形成されたサリサイド層と、前記サリサイド層を介して前記ベース領域と接続し外部との接続を行うためのベース電極とを具備し、前記ベース領域の表面は、前記サリサイド層が形成されたサリサイド領域と、前記フィールド酸化膜の端部と前記サリサイド領域の端部との間に前記サリサイド層が形成されていないサリサイドオフセット領域とが設けられていることを特徴としている。
前記サリサイドオフセット領域上にはサリサイドプロテクタ層を有しているようにしても良い。前記サリサイドプロテクタ層は、前記エミッタ領域の周囲に設けられたサリサイドプロテクタ層と同一の層であるようにしても良い。前記サリサイドオフセット領域上のサリサイドプロテクタ層と前記エミッタ領域の周囲に設けられたサリサイドプロテクタ層とは、前記エミッタ領域の電極に電気的に接続されているようにしても良い。前記サリサイドプロテクタ層は、少なくともＣＶＤ酸化膜及びポリシリコンのいずれかからなるようにしても良い。

また、本発明の縦型バイポーラトランジスタの製造方法の一態様は、半導体基板に、第一導電型のコレクタ領域と、前記コレクタ領域内に形成された第二導電型のベース領域と、前記ベース領域内に形成された第一導電型のエミッタ領域と、前記ベース領域を囲むように前記コレクタ領域の表面部に形成されたフィールド酸化膜とを形成する工程と、前記フィールド酸化膜の端部と前記ベース領域の端部との間及び前記エミッタ領域の周囲にそれぞれサリサイドプロテクタ層を設ける工程と、前記サリサイドプロテクタ層が形成された表面を除いて、前記コレクタ領域、前記ベース領域及び前記エミッタ領域の表面に高融点金属層とその下地の前記半導体基板との反応によって形成されたサリサイド層を形成する工程と、それぞれ前記サリサイド層を介してそれぞれ前記コレクタ領域、前記ベース領域及び前記エミッタ領域と接続し外部との接続を行うためのコレクタ電極、ベース電極及びエミッタ電極を形成する工程とを具備していることを特徴としている。

本発明は、以上の構成により、縦型バイポーラトランジスタのベース側の空乏層が十分に広がり、リーク電流や接合耐圧低下の問題は発生しない。

以下、実施例を参照して発明の実施の形態を説明する。

まず、図１及び図２を参照して実施例１を説明する。
図１は、この実施例に係る縦型バイポーラトランジスタの断面図及び平面図（この平面図のＡ−Ａ′線に沿う部分がこの断面図である）、図２は、サリサイド処理を行う前の縦型バイポーラトランジスタの断面図である。
図１に示すように、シリコンなどのＰ型半導体基板（Ｐ−ＳＵＢ）１の主面領域には、Ｎ型ウエル領域（Ｎ−ＷＥＬＬ）２及びＰ型ウエル領域（Ｐ−ＷＥＬＬ）３が形成されている。この実施例ではＮ型ウエル領域２内のトランジスタを説明する。Ｎ型ウエル領域２は、ＬＯＣＯＳ構造のフィールド酸化膜４により区画されている。Ｎ型ウエル領域２内にはＰ型不純物拡散領域が形成され、これをベース領域５とする。Ｎ型ウエル領域２は、コレクタ領域２として用いられる。ベース領域５内にはエミッタ領域（Ｎ＋）６が形成されている。

Ｐ型ウエル領域３には、基板に接続される端子もしくは電極が接続されるためのコンタクト領域（Ｐ＋）１２が形成され、Ｎ型ウエル領域、即ち、コレクタ領域２には、コレクタ領域に接続される端子もしくは電極が接続されるためのコンタクト領域（Ｎ＋）１１が形成され、ベース領域５には、ベース領域に接続される端子もしくは電極が接続されるためのコンタクト領域（Ｐ＋）１６が形成される。不純物拡散領域であるコレクタ領域、ベース領域の濃度及び深さは集積回路の耐圧によって適宜規定される。また素子間分離領域であるフィールド酸化膜４は、通常のＬＯＣＯＳ法かまたはリセスＬＯＣＯＳ法などで３００〜５００ｎｍ程度の厚さに形成される。

図１は、サリサイド処理後、各領域に外部との接続を行うための電極を形成した縦型バイポーラトランジスタの断面図である。この実施例で用いられる縦型バイポーラトランジスタは、半導体基板１に形成された第一導電型（この実施例ではＮ型）のコレクタ領域２と、コレクタ領域２内に形成された第二導電型（この実施例ではＰ型）のベース領域５と、ベース領域５内に形成された第一導電型のエミッタ領域６と、ベース領域５を囲むようにコレクタ領域２の表面領域に形成されたフィールド酸化膜４と、基板のコンタクト領域１２上、コレクタ領域２のコンタクト領域１１上、エミッタ領域６上、ベース領域５のコンタクト領域１６上に形成されたサリサイド層１４とを具備している。そして、ベース領域５の表面には、前記サリサイド層１４が形成されたサリサイド領域（コンタクト領域）と、フィールド酸化膜４の端部とサリサイド１４の端部との間にサリサイド層１４が形成されていないサリサイドオフセット領域１５とが設けられている。なお、Ｐ型ウエル領域３には、コンタクト領域１２上に基板に接続される端子もしくは電極（Ｐ−基板）７が接続され、Ｎ型ウエル領域（Ｎ−ＷＥＬＬ）、即ち、コレクタ領域２のコンタクト領域１１上には、コレクタ領域に接続される端子もしくは電極（コレクタ電極）が接続され、ベース領域５のコンタクト領域１６上には、ベース領域に接続される端子もしくは電極（ベース電極）１０が接続される。

半導体基板１表面には、ベース領域５のサリサイド層１４が形成されていないサリサイドオフセット領域１５の上、コンタクト領域１６を除くエミッタ領域６の周囲に、サリサイド層の形成を防ぐサリサイドプロテクタ層１３が形成されている。このサリサイドプロテクタ層１３が形成されている領域は、サリサイドのもととなる高融点金属層のスパッタ形成及びサリサイド化を防ぐ。サリサイドプロテクタ層１３は、この実施例では、ＣＶＤ法により形成されたシリコン酸化膜（ＣＶＤ酸化膜）を使用する。
次に、縦型バイポーラトランジスタにサリサイドプロテクタ層１３として用いるＣＶＤ酸化膜を形成する方法を説明する。まず、半導体基板１上に所定の形状にパターニングされたＣＶＤ酸化膜をＣＶＤ法により形成する。次に、例えば、半導体基板１上に高融点金属であるチタン膜を３０〜１００ｎｍ程度の厚さでスパッタリング成長させる。サリサイドプロテクタ層１３は、マスクとして用いられる。そして、窒素雰囲気中で７００から８００℃程度のランプアニール処理を行うことによって下地のシリコンとチタンが反応してチタンシリサイド層１４が形成される（図１参照）。次に、フィールド酸化膜４上の反応生成物及び未反応のチタン膜をアンモニアと過酸化水素水の混合液でエッチング除去する。

サリサイドプロテクタ層１３は、サリサイド層を形成したくない領域（特にサリサイドオフセット領域１５）にマスクとして配置される。半導体基板１上にサリサイド層１４のベースとなる金属膜をスパッタリング成膜する際に、サリサイドプロテクタ層１３がマスクとなってその下の部分にスパッタリング成膜されないようにするという機能が達せられればどのような材料でも良い。また、サリサイドオフセット領域の幅、即ち、フィールド酸化膜４のバーズビーク端からベース領域５上のサリサイド層１４端までの距離（Ｌ３）は、一例として０．６μｍである（図２参照）。この距離は、素子のスケール、濃度、動作電圧などを鑑みて決定されるが、ベース・コレクタ間の空乏層の広がりが妨げられない程度にサリサイド層端を遠ざける必要がある。
この実施例では、サリサイドオフセット領域の存在により、縦型バイポーラトランジスタのベース側の空乏層が十分に広がり、リーク電流や接合耐圧低下等の問題の発生は従来より少ない。

次に、図３及び図５を参照して実施例２を説明する。
図３は、この実施例に係る縦型バイポーラトランジスタの断面図及び平面図（この平面図のＡ−Ａ′線に沿う部分が断面図に相当する）、図５は、この実施例に係る縦型バイポーラトランジスタの変形例の断面図及び平面図（この平面図のＡ−Ａ′線に沿う部分が断面図に相当する）である。この実施例では、サリサイドプロテクタ層の構造が実施例１とは相違し、その他の構成は同じである。半導体基板内のトランジスタの他の構造は、実施例１と同じなので説明は省略する。

半導体基板１表面には、ベース領域５のサリサイド層１４が形成されていないサリサイドオフセット領域１５の上、及びエミッタ領域６の周囲にサリサイド層の形成を防ぐサリサイドプロテクタ層２３が形成されている。ベース領域５は、Ｎ型ウエル領域２を構成するコレクタ領域内に形成される。サリサイドプロテクタ層２３は、その下層に形成された薄い酸化膜１７を介して形成されている。この薄い酸化膜は、絶縁性セパレータとして用いられ、後述するがサリサイドプロテクタ層２３がエミッタ電位にバイアスされるので、この場合に、サリサイドプロテクタ層２３とベース領域５が短絡することを防ぐために設けられている。サリサイドプロテクタ層２３が形成されている領域では、サリサイド処理を行う際にサリサイド層が発生しない。サリサイドプロテクタ層２３は、この実施例では、ポリシリコン膜を使用する。

この実施例のように、サリサイド層を形成したくない領域に形成するマスク（サリサイドプロテクタ層）は、ポリシリコン膜を用いる。そして、この実施例では、ポリシリコン膜２３は、ベース領域表面層の反転防止のためにエミッタ電極９に接続される。このトランジスタをエミッタ接地回路で考えると、Ｐ型ベース領域５の電位を持ち上げたときに、このポリシリコン膜２３が接地電位に固定されるので、ポリシリコン膜の下には電荷蓄積方向で電界がかかり、空乏層の伸びはある程度抑制されてしまうが、従来技術におけるベース領域上のサリサイド層による空乏層の拡がり抑制によってリーク電流や接合耐圧低下を招くという問題に対しては十分に発明の効果を得ることはできる。

ポリシリコン膜からなるサリサイドプロテクタ層２３とベース領域５との間には両者の短絡を防ぐために絶縁性セパレータ１７を介在させる。絶縁性セパレータ１７としてはポリシリコン膜より薄いシリコン酸化膜などが用いられる。
また、実施例１と同様に、オフセット部の幅、即ち、バーズビーク端からベース領域上サリサイド層端までの距離は、例えば、０．６μｍである。この距離は、素子のスケール、濃度、動作電圧などを鑑みて決定されるが、ベース・コレクタ間の空乏層の広がりが妨げられない程度にサリサイド層端をバーズビークから遠ざける必要がある。

次に、図５を参照してこの実施例の変形例を説明する。
この変形例ではサリサイドプロテクタ層をポリシリコン膜を主として用い、一部にシリコン酸化膜などの絶縁膜を用いることに特徴がある。
半導体基板１表面には、ベース領域５のサリサイド層１４が形成されていないサリサイドオフセット領域１５の上、エミッタ領域６の周囲にサリサイド層の形成を防ぐサリサイドプロテクタ層３３が形成されている。サリサイドプロテクタ層３３は、ポリシリコン膜からなるサリサイドプロテクタ層２３と、ポリシリコン以外の膜からなるサリサイドプロテクタ層１３とから構成されている。サリサイドプロテクタ層１３が被覆するサリサイドプロテクタ層２３の一部は、エミッタ領域６を囲んでいる。ベース領域５は、Ｎ型ウエル領域（ＮＷＥＬ）２の一部を構成するコレクタ領域（ＮＷＬＢ）２ａ内に形成される。

サリサイドプロテクタ層２３は、その下層に形成された薄い酸化膜などの絶縁性セパレータ１７を介して形成されている。この薄い酸化膜は、サリサイドプロテクタ層２３がエミッタ電位にバイアスされるので、この場合に、サリサイドプロテクタ層２３とベース領域５が短絡することを防ぐために設けられている。サリサイドプロテクタ層３３が形成されている領域では、サリサイド処理を行う際にサリサイド層が発生しない。

サリサイドプロテクタ層２３を構成するポリシリコン膜は、エミッタ電極９に接続される。このエミッタ電極に外部端子をボンディングにより接続するためにはボンディング時に不純物拡散領域などの活性層を損傷しないようにしなければならない。そのため、サリサイドプロテクタ層２３をフィールド酸化膜４上まで引き出し部２３ａを形成し、この引き出し部２３ａをボンディング部とすればよい。このトランジスタをエミッタ接地回路で考えると、Ｐ型ベース領域５の電位を持ち上げたときに、このポリシリコン膜が接地電位に固定されるので、ポリシリコン膜の下には電荷蓄積方向で電界がかかり、空乏層の伸びはある程度抑制されてしまうが、従来技術におけるベース領域上のサリサイド層による空乏層の拡がり抑制によってリーク電流や接合耐圧低下を招くという問題に対しては十分に発明の効果を得ることはできる。
この実施例では、サリサイドオフセット領域の存在により、縦型バイポーラトランジスタのベース側の空乏層が十分に広がり、リーク電流や接合耐圧低下等の問題の発生は従来より少ない。また、変形例において、サリサイドプロテクタ層１３は、サリサイドプロテクタ層２３とベース領域５との短絡を防ぐことが可能である。

まず、図４を参照して実施例３を説明する。
図４は、この実施例に係る縦型バイポーラトランジスタの断面図及び平面図（平面図のＡ−Ａ′線に沿う部分が断面図に相当する）である。実施例３では、サリサイドプロテクタ層の構造が実施例１及び実施例２とは相違し、その他の構成は実質的に同じである。したがって、半導体基板内のトランジスタの他の構造は、実施例１及び実施例２と同じなので説明は省略する。
半導体基板１表面には、ベース領域５のサリサイド層１４が形成されていないサリサイドオフセット領域１５の上及びエミッタ領域６の周囲に、サリサイド層の形成を防ぐサリサイドプロテクタ層３３が形成されている。このサリサイドプロテクタ層３３が形成されている領域では、サリサイド処理を行う際にサリサイド層が発生しない。サリサイドプロテクタ層３３は、２種類のサリサイドプロテクタ層１３及びサリサイドプロテクタ層２３から構成されている。エミッタ領域６が形成されたベース領域５は、Ｎ型ウエル領域（Ｎ−ＷＥＬＬ）２に含まれるコレクタ領域（ＮＷＬＢ）２ａ内に形成される。

また、ポリシリコン膜からなるサリサイドプロテクタ層２３とベース領域５との間には両者の短絡を防ぐために絶縁性セパレータ１７を介在させる。絶縁性セパレータ１７としては、例えば、ポリシリコン膜より薄いＣＶＤシリコン酸化膜などが用いられる。
このように、実施例３では、実施例１及び実施例２で用いたＣＶＤ酸化膜及びポリシリコン膜を併用する。即ち、平面的に見てリング状にサリサイドプロテクタ層２３として接地電位ポリシリコン膜を形成し、更に、そのリング内側に、サリサイドプロテクタ層１３としてＣＶＤ酸化膜を形成することによりサリサイドオフセット領域を確保する。サリサイドプロテクタ層１３は、ベース領域５のコンタクト領域１６の周囲及びエミッタ領域６の周囲に形成され、エミッタ領域６の周囲にはサリサイドプロテクタ層２３を被覆するように形成されている。

この実施例では、ポリシリコン膜２３は、エミッタ電位に固定する。このポリシリコン膜２３をエミッタ電極９に接続した場合、このトランジスタをエミッタ接地回路で考えると、Ｐ型ベース領域５の電位を持ち上げたときに、このポリシリコン膜が接地電位に固定されるので、ポリシリコン膜の下には電荷蓄積方向で電界がかかり、空乏層の伸びはある程度抑制されてしまうが、従来技術におけるベース領域上のサリサイド層による空乏層の拡がり抑制によってリーク電流や接合耐圧低下を招くという問題に対しては十分に発明の効果を得ることはできる。
この実施例では、サリサイドオフセット領域の存在により、縦型バイポーラトランジスタのベース側の空乏層が十分に広がり、リーク電流や接合耐圧低下等の問題の発生は従来より少ない。

実施例１に係る縦型バイポーラトランジスタの断面図及び平面図（（ｂ）のＡ−Ａ′線に沿う部分の断面図が（ａ）である）。 実施例１に係る縦型バイポーラトランジスタの断面図。 実施例２に係る縦型バイポーラトランジスタの断面図及び平面図（（ｂ）のＡ−Ａ′線に沿う部分が（ａ）に相当する）。 実施例３に係る縦型バイポーラトランジスタの断面図及び平面図（（ｂ）のＡ−Ａ′線に沿う部分が（ａ）に相当する）。 実施例２に係る縦型バイポーラトランジスタの変形例の断面図及び平面図（（ｂ）のＡ−Ａ′線に沿う部分が（ａ）に相当する）。 従来の縦型バイポーラトランジスタの平面図及び断面図。 従来のＬＯＣＯＳ酸化膜の端部周辺における素子断面構造が示す縦型バイポーラトランジスタの部分断面図。

符号の説明

１・・・半導体基板
２・・・コレクタ領域（Ｎ型ウエル領域）
２ａ・・・コレクタ領域
３・・・Ｐ型ウエル領域
４・・・フィールド酸化膜
５・・・ベース領域
６・・・エミッタ領域
７・・・基板電極
８・・・コレクタ電極
９・・・エミッタ電極
１０・・・ベース電極
１１、１２、１６・・・コンタクト領域
１３、２３、３３・・・サリサイドプロテクタ層
１４・・・サリサイド層
１５・・・サリサイドオフセット領域
１７・・・絶縁性セパレータ

Claims (6)

1. 半導体基板に形成された第一導電型のコレクタ領域と、前記コレクタ領域内に形成された第二導電型のベース領域と、前記ベース領域内に形成された第一導電型のエミッタ領域と、前記ベース領域を囲むように前記コレクタ領域の表面部に形成されたフィールド酸化膜と、前記ベース領域上において高融点金属層とその下地の前記半導体基板との反応によって形成されたサリサイド層と、前記サリサイド層を介して前記ベース領域と接続し外部との接続を行うためのベース電極とを具備し、前記ベース領域の表面は、前記サリサイド層が形成されたサリサイド領域と、前記フィールド酸化膜の端部と前記サリサイド領域の端部との間に前記サリサイド層が形成されていないサリサイドオフセット領域とが設けられていることを特徴とする縦型バイポーラトランジスタ。
2. 前記サリサイドオフセット領域上にはサリサイドプロテクタ層を有していることを特徴とする請求項１に記載の縦型バイポーラトランジスタ。
3. 前記サリサイドプロテクタ層は、前記エミッタ領域の周囲に設けられたサリサイドプロテクタ層と同一の層であることを特徴とする請求項２に記載の縦型バイポーラトランジスタ。
4. 前記サリサイドオフセット領域上のサリサイドプロテクタ層と前記エミッタ領域の周囲に設けられたサリサイドプロテクタ層とは、前記エミッタ領域の電極に電気的に接続されていることを特徴とする請求項３に記載の縦型バイポーラトランジスタ。
5. 前記サリサイドプロテクタ層は、少なくともＣＶＤ酸化膜及びポリシリコンのいずれかからなることを特徴とする請求項２乃至請求項４のいずれかに記載の縦型バイポーラトランジスタ。
6. 半導体基板に、第一導電型のコレクタ領域と、前記コレクタ領域内に形成された第二導電型のベース領域と、前記ベース領域内に形成された第一導電型のエミッタ領域と、前記ベース領域を囲むように前記コレクタ領域の表面部に形成されたフィールド酸化膜とを形成する工程と、前記フィールド酸化膜の端部と前記ベース領域の端部との間及び前記エミッタ領域の周囲にそれぞれサリサイドプロテクタ層を設ける工程と、前記サリサイドプロテクタ層が形成された表面を除いて、前記コレクタ領域、前記ベース領域及び前記エミッタ領域の表面に高融点金属層とその下地の前記半導体基板との反応によって形成されたサリサイド層を形成する工程と、それぞれ前記サリサイド層を介してそれぞれ前記コレクタ領域、前記ベース領域及び前記エミッタ領域と接続し外部との接続を行うためのコレクタ電極、ベース電極及びエミッタ電極を形成する工程とを具備したことを特徴とする縦型バイポーラトランジスタの製造方法。

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