JP5638225B2 - Heterojunction field effect transistor and manufacturing method thereof - Google Patents
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Description
本発明は、窒化物を含む半導体からなるヘテロ接合電界効果トランジスタの構造、及びその製造方法に関する。 The present invention relates to a structure of a heterojunction field effect transistor made of a semiconductor containing nitride and a method for manufacturing the same.
従来の窒化物を含む半導体から成るヘテロ接合電界効果トランジスタ(HFET)において、半導体表面に直接ゲート電極を形成した構造では、ゲート電極にパルスの電圧を印加して動作させた場合にドレイン電流が大きく減少してしまう現象(電流コラプス)が発生し、これによって、実際に高周波動作させた際にDC特性から予測できる出力や効率に比べて大きく減少してしまう。電流コラプスは半導体表面に形成されるトラップ準位によって生じるため、これを抑制するためには最も強く電界が掛かるゲート電極/半導体界面を半導体表面から遠ざけることが効果的であり、それにはゲート電極を形成する領域のみエッチングした後にゲート電極を形成するリセスゲート構造とすることが望ましい。 In a conventional heterojunction field effect transistor (HFET) made of a semiconductor containing nitride, in a structure in which a gate electrode is formed directly on the semiconductor surface, a drain current is large when operated by applying a pulse voltage to the gate electrode. A phenomenon (current collapse) that decreases is generated, and as a result, when an actual high frequency operation is performed, the output and efficiency that can be predicted from the DC characteristics are greatly reduced. Since current collapse is caused by trap levels formed on the semiconductor surface, to suppress this, it is effective to keep the gate electrode / semiconductor interface where the electric field is most strongly applied away from the semiconductor surface. A recess gate structure in which a gate electrode is formed after etching only a region to be formed is desirable.
しかし、リセスゲート構造を適用するためには、ゲート電極直下の半導体層のエッチング深さを制御性よくエッチングする必要があり、エッチングレートのみで制御することが難しい。この対策として、例えばAlGaN/GaN系へテロ構造を用いたヘテロ接合FETの場合には、最表面にエッチング深さと等しいGaNキャップ層を形成してGaN/AlGaN/GaN構造とし、GaNとAlGaNのエッチングレートの差を用いて選択的にGaNキャップ層のみをエッチングする手法が取られている。既に述べたように、電流コラプスを抑制するためには半導体表面に形成されるトラップ準位から電界集中するゲート電極端を遠ざける必要があり、従ってリセスを深くした構造で顕著な改善が得られる。例えば、非特許文献1に記載されている窒化物半導体からなるヘテロ接合FETが、上記の構造に該当している。
However, in order to apply the recess gate structure, it is necessary to etch the etching depth of the semiconductor layer directly under the gate electrode with good controllability, and it is difficult to control only by the etching rate. As a countermeasure, for example, in the case of a heterojunction FET using an AlGaN / GaN heterostructure, a GaN cap layer having an etching depth equal to the etching depth is formed on the outermost surface to obtain a GaN / AlGaN / GaN structure, and etching of GaN and AlGaN. A technique of selectively etching only the GaN cap layer using the difference in rate is employed. As described above, in order to suppress the current collapse, it is necessary to move the gate electrode end where the electric field is concentrated from the trap level formed on the semiconductor surface, and thus a remarkable improvement can be obtained with a deep recess structure. For example, a heterojunction FET made of a nitride semiconductor described in
非特許文献1に記載されているように、電流コラプスを抑制するために窒化物半導体からなるヘテロ接合FETに深いリセスゲート構造を適用した場合、AlGaNバリア層の分極の効果が表面近傍まで及ばず、リセスを形成した窒化物半導体層中に存在するn型不純物が活性化することで電子が誘起され、ゲートリーク電流が増大してしまう。
As described in
本発明は、上記のような特性劣化を防ぐためになされたものであり、ゲートリーク電流の増大を抑制する、窒化物半導体からなるリセスゲート構造のヘテロ接合FET及びその製造方法を提供することを目的とする。 The present invention has been made to prevent the above-described characteristic deterioration, and an object thereof is to provide a heterojunction FET having a recessed gate structure made of a nitride semiconductor and suppressing the increase in gate leakage current, and a method for manufacturing the same. To do.
本発明のヘテロ接合電界効果トランジスタは、窒化物半導体からなるヘテロ接合電界効果トランジスタであって、バリア層と、バリア層上に設けられたキャップ層と、離間して夫々設けられたソース電極及びドレイン電極と、キャップ層に下部を埋没するようにしてソース電極とドレイン電極の間のキャップ層上に設けられ、その上部が少なくともドレイン電極側に張り出したゲート電極とを備え、ゲート電極とドレイン電極の間である第1領域及びゲート電極とソース電極の間である第2領域のうち、少なくとも第1領域のキャップ層においてトレンチが形成され、第1領域のトレンチは、その端部をゲート電極の張り出した上部の端部及びドレイン電極の端部と揃えて形成される単一のトレンチである。 The heterojunction field effect transistor of the present invention is a heterojunction field effect transistor made of a nitride semiconductor, and includes a barrier layer, a cap layer provided on the barrier layer, and a source electrode and a drain provided separately from each other. and electrodes, provided so as to bury the lower the cap layer on the cap layer between the source electrode and the drain electrode, and a gate electrode thereon overhangs at least the drain electrode side, of the gate electrode and the drain electrode of the second region is between the first region and the gate electrode and the source electrode is between at least a cap layer odor Te preparative wrench first region is formed, a trench in the first region, a gate electrode and its end single trench der formed aligned with the end of the overhanging upper portion of the end and the drain electrode Ru.
さらに、本発明のヘテロ接合電界効果トランジスタの製造方法は、窒化物半導体からなるヘテロ接合電界効果トランジスタの製造方法であって、バリア層の上にキャップ層を形成する工程と、キャップ層のゲート電極を形成すべき領域の両側に離間してソース電極及びドレイン電極を形成する工程と、キャップ層のゲート電極を形成すべき領域に第1トレンチを形成する工程と、第1トレンチにゲート電極を形成する工程と、ゲート電極とドレイン電極とソース電極をマスクとしてキャップ層をエッチングし第2トレンチを形成する工程と、を備える。 Furthermore, the manufacturing method of the heterojunction field-effect transistor of the present invention is a method for manufacturing a heterojunction field effect transistor made of a nitride semiconductor, forming a cap layer on the barrier layer, the cap layer gate Forming a source electrode and a drain electrode on both sides of a region where an electrode is to be formed; forming a first trench in a region where a gate electrode of a cap layer is to be formed; and forming a gate electrode in the first trench Forming a second trench by etching the cap layer using the gate electrode, the drain electrode, and the source electrode as a mask.
本発明のヘテロ接合電界効果トランジスタは、窒化物半導体からなるヘテロ接合電界効果トランジスタであって、バリア層と、バリア層上に設けられたキャップ層と、離間して夫々設けられたソース電極及びドレイン電極と、キャップ層に下部を埋没するようにしてソース電極とドレイン電極の間のキャップ層上に設けられ、その上部が少なくともドレイン電極側に張り出したゲート電極とを備え、ゲート電極とドレイン電極の間である第1領域及びゲート電極とソース電極の間である第2領域のうち、少なくとも第1領域のキャップ層においてトレンチが形成され、第1領域のトレンチは、その端部をゲート電極の張り出した上部の端部及びドレイン電極の端部と揃えて形成される単一のトレンチである。キャップ層に設けられたトレンチが、ゲートリーク電流の流れる経路を物理的に遮断することにより、リセスゲート構造のヘテロ接合電界効果トランジスタにおいてゲートリーク電流を低減する。 The heterojunction field effect transistor of the present invention is a heterojunction field effect transistor made of a nitride semiconductor, and includes a barrier layer, a cap layer provided on the barrier layer, and a source electrode and a drain provided separately from each other. and electrodes, provided so as to bury the lower the cap layer on the cap layer between the source electrode and the drain electrode, and a gate electrode thereon overhangs at least the drain electrode side, of the gate electrode and the drain electrode of the second region is between the first region and the gate electrode and the source electrode is between at least a cap layer odor Te preparative wrench first region is formed, a trench in the first region, a gate electrode and its end single trench der formed aligned with the end of the overhanging upper portion of the end and the drain electrode Ru. The trench provided in the cap layer physically blocks the path through which the gate leakage current flows, thereby reducing the gate leakage current in the heterojunction field effect transistor having a recessed gate structure.
さらに、本発明のヘテロ接合電界効果トランジスタの製造方法は、窒化物半導体からなるヘテロ接合電界効果トランジスタの製造方法であって、バリア層の上にキャップ層を形成する工程と、キャップ層のゲート電極を形成すべき領域の両側に離間してソース電極及びドレイン電極を形成する工程と、キャップ層のゲート電極を形成すべき領域に第1トレンチを形成する工程と、第1トレンチにゲート電極を形成する工程と、ゲート電極とドレイン電極とソース電極をマスクとしてキャップ層をエッチングし第2トレンチを形成する工程と、を備える。第2トレンチの形成にあたりレジストマスクでパターン形成をする必要がないため、簡便に第2トレンチを形成することが出来る。
Furthermore, the manufacturing method of the heterojunction field-effect transistor of the present invention is a method for manufacturing a heterojunction field effect transistor made of a nitride semiconductor, forming a cap layer on the barrier layer, the cap layer gate Forming a source electrode and a drain electrode on both sides of a region where an electrode is to be formed; forming a first trench in a region where a gate electrode of a cap layer is to be formed; and forming a gate electrode in the first trench Forming a second trench by etching the cap layer using the gate electrode, the drain electrode, and the source electrode as a mask. Since it is not necessary to form a pattern with a resist mask in forming the second trench, the second trench can be easily formed.
(実施の形態1)
<構成>
図1は、実施の形態1に係る、窒化物半導体からなるヘテロ接合FETの構造の一例である。実施の形態1に係るヘテロ接合FETは、半絶縁性SiC基板1と、SiC基板1上に形成されたバッファ層2と、バッファ層2上に形成されたGaNからなるチャネル層3と、チャネル層3上に形成されたAl0.28Ga0.72Nからなるバリア層4と、バリア層4上に形成されたNi/Auからなるゲート電極10及びGaNからなるキャップ層5と、を備えている。
(Embodiment 1)
<Configuration>
FIG. 1 shows an example of the structure of a heterojunction FET made of a nitride semiconductor according to the first embodiment. The heterojunction FET according to the first embodiment includes a
さらに、本実施の形態のヘテロ接合FETは、ゲート電極10の両側にTi/Nb/Ptからなるドレイン電極8及びソース電極9を備え、ドレイン電極8とソース電極9が形成された領域の下には、オーミックコンタクトを得るためにn型不純物としてSiがドーピングされたSi注入領域6,7を備えている。
Furthermore, the heterojunction FET of the present embodiment is provided with a
また、ドレイン電極8とゲート電極10の間(第1領域)及びソース電極9とゲート電極10の間(第2領域)に、それぞれGaNキャップ層5が除去されたトレンチ構造が形成されており、GaNキャップ層5の表面は表面保護膜11により覆われている。ここで、トレンチはドレイン電極8とゲート電極10の間において、少なくとも1箇所に形成されていればよく、例えばドレイン電極8とゲート電極10の間に複数のトレンチ構造が形成されていても良い。ゲート電極10とソース電極9の間のトレンチ構造についても同様である。
Further, a trench structure in which the
また、ソース電極9とゲート電極10の間にトレンチを必ずしも形成する必要はなく、図4に示すように、トランジスタ動作時により大きな電圧の掛かるドレイン電極8とゲート電極10の間にのみトレンチが形成されていれば、ゲートリーク電流の低減に効果がある。
Further, it is not always necessary to form a trench between the
すなわち、本実施の形態のヘテロ接合FETは、窒化物半導体からなるヘテロ接合FETであって、バリア層4と、バリア層4上に設けられたキャップ層5と、キャップ層5に下部を埋没するようにしてキャップ層5上に設けられたゲート電極10と、ゲート電極10の両側に離間して夫々設けられたソース電極9及びドレイン電極8と、を備え、ゲート電極10とドレイン電極8の間である第1領域及びゲート電極10とソース電極9の間である第2領域のうち、少なくとも第1領域のキャップ層5において少なくとも1箇所にトレンチが形成される。このような構造にすることにより、GaNキャップ層5中を伝達するゲートリーク電流の流れる経路をトレンチ構造が物理的に遮断するため、電流コラプスを抑制すべくGaNキャップ層5の膜厚を大きく、すなわち深いリセスゲート構造とした場合でもゲートリーク電流を低減することができる。
That is, the heterojunction FET of the present embodiment is a heterojunction FET made of a nitride semiconductor, and the
あるいは、GaNキャップ層5のトレンチは、第1領域と第2領域の両方に形成される。このような構造によっても、GaNキャップ層5中を伝達するゲートリーク電流の流れる経路をトレンチ構造が物理的に遮断するため、電流コラプスを抑制すべくGaNキャップ層5の膜厚を大きく、すなわち深いリセスゲート構造とした場合でもゲートリーク電流を低減することができ、且つ電流コラプスを抑制することが出来る。
Alternatively, the trench of the GaN
上記の構造は、本実施の形態のヘテロ接合FETの断面を示す一例であるが、トレンチ構造の役割を鑑みれば、奥行き方向に図1で示したものと同様の断面が連続した構造を有していることが望ましい。この場合、ドレイン電極8やソース電極9の奥行き方向の長さと同等の長さを有するトレンチ構造が形成されることになる。しかし、ドレイン電極8やソース電極9の奥行き方向の長さより長いトレンチ構造であっても、本発明の効果を奏する。
The above structure is an example showing a cross section of the heterojunction FET of the present embodiment. However, in view of the role of the trench structure, the cross section similar to that shown in FIG. It is desirable that In this case, a trench structure having a length equivalent to the length in the depth direction of the
<GaNキャップ層>
次に、GaNキャップ層の膜厚について考察する。図2は、トレンチを形成しない通常のリセスゲート構造のヘテロ接合FETにおいて、キャップ層の膜厚の変化に対するゲートリーク電流の大きさと、ゲート電極のドレイン側端部に印加される電界の強さを示している。
<GaN cap layer>
Next, the film thickness of the GaN cap layer will be considered. FIG. 2 shows the magnitude of the gate leakage current with respect to the change in the thickness of the cap layer and the strength of the electric field applied to the end of the gate electrode on the drain side in a normal junction gate heterojunction FET without forming a trench. ing.
まず、ゲートリーク電流の大きさについては、4種類のキャップ膜厚で実測した点に対して、以下に記述する論理計算によりフィッティングを実施して求めている。すなわち、1)ポアソン方程式を用いて、半導体表面側のキャリア濃度を求める。2)求めた濃度の電子により形成される空乏層をトンネルする確率を、ショットキーポテンシャルに対するWKB(Wentzel−Kramers−Brillouin)近似により求める。3)求めたトンネル確率にゲート金属の自由電子濃度を掛け合わせ、半導体中にトンネルするトンネル電流値を求める。4)キャップ層を形成していない場合のゲートリーク電流値を、トンネル以外の要因による電流値と仮定して、実測値より求める。5)4)で求めた電流値に3)で求めたトンネル電流値を重畳して、ゲートリーク電流の総和を得る。 First, the magnitude of the gate leakage current is obtained by performing fitting by the logical calculation described below for the points actually measured with four types of cap film thicknesses. That is, 1) The carrier concentration on the semiconductor surface side is obtained using the Poisson equation. 2) The probability of tunneling the depletion layer formed by the determined concentration of electrons is determined by WKB (Wentzel-Kramers-Brillouin) approximation to the Schottky potential. 3) Multiply the obtained tunnel probability by the free electron concentration of the gate metal to obtain the tunnel current value for tunneling in the semiconductor. 4) The gate leakage current value in the case where the cap layer is not formed is obtained from the actual measurement value assuming that the current value is caused by factors other than the tunnel. 5) Superimpose the tunnel current value obtained in 3) on the current value obtained in 4) to obtain the total gate leak current.
上記理論計算によるフィッティングの結果は、理論値は実測値とほぼ一致しており、このフィッティング曲線からゲートリーク電流の大きさを見積もることが可能となった。 As a result of the fitting by the above theoretical calculation, the theoretical value almost coincides with the actually measured value, and the magnitude of the gate leakage current can be estimated from this fitting curve.
次に、電流コラプスは、トランジスタ動作時に最も電界が集中するゲート電極のドレイン側尖端部の電界の大きさにより増減するため、電流コラプスの大きさの指標としてゲート電極のドレイン側尖端部の電界を用いることとする。ゲート電極のドレイン側尖端部における電界は、ポアソン方程式を解くことで求めた。その結果、キャップ層の膜厚が大きくなるに従って、ゲート電極のドレイン側尖端部における電界は指数関数的に減少していくことが分かった。 Next, current collapse increases or decreases depending on the magnitude of the electric field at the drain side tip of the gate electrode where the electric field is most concentrated during transistor operation, so the electric field at the drain side tip of the gate electrode is used as an index of the magnitude of current collapse. We will use it. The electric field at the drain side tip of the gate electrode was obtained by solving the Poisson equation. As a result, it was found that the electric field at the drain side tip of the gate electrode decreases exponentially as the thickness of the cap layer increases.
上記2種類のパラメータに関して、キャップ層の膜厚に対する依存性を見ると、電流コラプスに関してはキャップ膜厚が大きいほど改善効果は大きい。一方で、ゲートリーク電流に関してはキャップ層の膜厚が27nmまではほぼ流れず、28nm〜35nmの間で約2桁ほど増大する。その後36nm以上の膜厚でゲートリーク電流は飽和し、それ以上増大しない。 Looking at the dependency on the film thickness of the cap layer with respect to the above two types of parameters, the effect of improvement is greater as the cap film thickness increases with respect to current collapse. On the other hand, regarding the gate leakage current, the thickness of the cap layer hardly flows up to 27 nm and increases by about two orders of magnitude between 28 nm and 35 nm. Thereafter, the gate leakage current is saturated at a film thickness of 36 nm or more and does not increase any more.
キャップ層の膜厚が30nmの時にゲートリーク電流は約1桁増大するため、本実施の形態ではキャップ層5の膜厚を30nm以上とすれば、ゲートリーク電流の増大を防ぐ大きな効果が得られる。
Since the gate leakage current increases by an order of magnitude when the thickness of the cap layer is 30 nm, in this embodiment, if the thickness of the
<変形例>
図1において、GaNキャップ層5に形成されたトレンチはバリア層4が露出するまで完全にGaNキャップ層5を除去しているが、バリア層4を形成するAlGaNの分極効果が及ぶ28nm以下の厚さであればキャップ層5が残っていたとしても電子の誘起は起きず、ゲートリーク電流は増大しない。従って、図3に示すように、バリア層4上に残るGaNキャップ層5が28nm以下となるようにトレンチが形成されていれば良い。なお、電流コラプス抑制の観点からは、トレンチの底にキャップ層5が残されている方が好ましい。図4に示したドレイン電極8とゲート電極10の間のキャップ層5にのみトレンチを形成した場合も同様であり、図5に示すようにトレンチ底に28nm以下のキャップ層5を残しても良い。
<Modification>
In FIG. 1, the trench formed in the
すなわち、トレンチは、底に28nm以下のキャップ層5を残すようにして形成される。これにより、ゲートリーク電流を低減しつつ、電流コラプスを抑制することが出来る。
That is, the trench is formed so as to leave the
また、チャネル層3、バリア層4、キャップ層5のバンドギャップをそれぞれB3,B4,B5としたとき、これらがB3<B4、B5<B4という関係にあれば、ヘテロ接合FETを動作させるのに十分である。よって、必ずしも上記に示したようにチャネル層3及びキャップ層5をGaN、バリア層4をAl0.28Ga0.72Nとする必要はなく、構成する元素の組成が異なるAl,Ga,NのうちNを含む少なくとも2元素から成る化合物半導体で構成されていれば良い。例えば、チャネル層3、バリア層4、キャップ層5を構成する化合物半導体をそれぞれAlxGa1-xN、AlyGa1-yN、AlzGa1-zNとすると、0≦x<1、0≦y<1、0≦z<1、x<y、z<yという関係を満たす化合物半導体で構成されていれば良い。
Further, when the band gaps of the
さらに言えば、Al,Ga,NのうちNを含む少なくとも2元素から成る化合物で構成される必要もなく、例えばIn,Al,Ga,NのうちNを含む少なくとも2元素からなる化合物半導体で構成されていても良い。 Furthermore, it is not necessary to be composed of a compound composed of at least two elements including N out of Al, Ga, and N. For example, it is composed of a compound semiconductor composed of at least two elements including N among In, Al, Ga, and N. May be.
しかし、チャネル層3、バリア層4、キャップ層5がAl,Ga,NのうちNを含む少なくとも2元素から成る化合物半導体で構成されている場合は、バリア層4に大きな分極効果が発生するためチャネル層3のバリア層4側に高濃度の2次元電子ガスを発生させることが出来る。従って、トランジスタの大電流化さらには高出力化に有利であり、より好ましい構造である。
However, when the
又、ヘテロ接合FETは、チャネル層3に用いる半導体材料の絶縁破壊電界が高いほど耐圧が高くなる。AlxGa1-xNはAl組成がより高いほどバンドギャップが大きく絶縁破壊電界が高いため、上述のようにチャネル層3をAlxGa1-xNで構成する場合、よりAl組成が高い(xが1に近い)方が好ましい。又、バリア層4に用いる半導体材料のバンドギャップが大きいほど、バリア層4を介してゲート電極9からヘテロ界面へ流れるゲートリーク電流が抑制されるため、バリア層4として用いるAlyGa1-yNも同様に、よりAl組成が高いほうが好ましい。
The heterojunction FET has a higher breakdown voltage as the dielectric breakdown electric field of the semiconductor material used for the
又、チャネル層3、バリア層4、キャップ層5は、必ずしも同一組成の1層からなる構造である必要はなく、上述のバンドギャップについての条件を満たす限りにおいてIn組成、Al組成、Ga組成が空間的に変化していても良いし、これらが異なる数層からなる多層膜でも良い。また、これらの層にはn型、p型の不純物が含まれていても良い。
Further, the
半絶縁性SiC基板1は、Si、サファイア、GaN、AlNなどでも良い。基板1にGaNを使用した場合には、バッファ層2を形成しなくても、その上のチャネル層3、バリア層4などを形成することが出来る。従って、基板1の上にバッファ層20を形成する必要はなく、形成しなくても構わない。
The
また、図1や図3〜図5においてドレイン電極8とソース電極9はSi注入領域6,7の上に夫々形成しているが、これらの電極はチャネル層3のバリア層4側に発生する2次元電子ガス12とオーミックコンタクトが形成されていれば、必ずしも電極下にSi注入領域6,7がある必要はない。例えば、図6に示すようにドレイン電極8とソース電極9はバリア層4の表面と接触した構造や、図7に示すようにチャネル層3の表面と接触した構造でも良い。ただし、電極8,9下にSi注入領域6,7が形成されていた方がチャネル層3のバリア層4側に発生する2次元電子ガス12とソース/ドレイン電極間の抵抗を低減することができるため、トランジスタの大電流化及び高出力化に有利であり、より好ましい構造であるといえる。なお、必ずしもSiを注入する必要はなく、n型不純物が高濃度にドーピングされていることが条件であり、窒化物半導体中でn型の不純物準位を形成する材料(O,C,N空孔等)がドーピングされていれば良い。
1 and 3 to 5, the
又、ソース電極9及びドレイン電極8は必ずしもTi/Alである必要はなく、オーミック特性が得られればTi,Al,Nb,Hf,Zr,Sr,Ni,Ta,Au,Mo,Wなどの金属、もしくはこれらから構成される多層膜で形成されていても構わない。
Further, the
又、ゲート電極10は必ずしも断面がT型である必要はなく、長方形や台形、Y型であっても良い。さらに、材質は必ずしもNi/Auである必要はなく、Ti,Al,Pt,Au,Ni,Pd等の金属、IrSi,PtSi,NiSi2等のシリサイドやTiN,WN等の窒化物金属、もしくはこれらから構成される多層膜などで形成されていても構わない。
The
又、図1に示したゲート電極10の構造において、T型のゲート電極10の庇部とキャップ層5の間や表面保護膜11上に、Al,Ga,Si,Hf,Tiのうち少なくとも1種類以上の原子の酸化物、窒化物、酸窒化物等からなる絶縁膜13を形成した図8に示すような構造にしても良い。このような構造にすることによって、高電圧動作時にゲート電極10のドレイン電極8側のエッジ部分に集中する電界を緩和することができ、電流コラプスを抑制すると同時に耐圧を高くすることが出来る。さらに、図9に示すように絶縁膜13をゲート電極10の下側のみに形成することによって、ソース電極9とゲート電極10の間や、ゲート電極10とドレイン電極8の間に発生する容量を低減することができ、高周波動作時の利得や効率を向上することが出来る。
In the structure of the
キャップ層5に形成するトレンチの幅は特に制限されるものではなく、電流コラプスの抑制を目的として、キャップ層5がドレイン側でゲート電極10の側面に密着している状態であれば、図10に示すようにどのような幅のトレンチであっても良い。また、図10に示すように、キャップ層5の表面全てを表面保護膜11が覆う必要はなく、少なくとも露出したバリア層4を覆うように表面保護膜11が形成されていれば良い。
The width of the trench formed in the
トレンチの幅は自由であるから、図11に示すようなトレンチがキャップ層5に形成されても良い。図12は、図11の構造においてトレンチの底にキャップ層5を28nm以下残したものである。
Since the width of the trench is arbitrary, a trench as shown in FIG. 11 may be formed in the
すなわち、ゲート電極10とドレイン電極8の間の領域である第1領域のトレンチは、その端部をゲート電極及びドレイン電極8の端部と揃えて形成される単一のトレンチである。このような構造であれば、ゲート電極10とドレイン電極8をマスクとしてセルフアラインにドライエッチングを行うことによりトレンチを形成でき、レジストマスクを形成するプロセスを省略するため、プロセスの簡便性向上にも効果がある。
That is, the trench in the first region, which is a region between the
また、ゲート電極10とソース電極9の間の領域である第2領域のトレンチは、その端部をゲート電極10及びソース電極9の端部と揃えて形成される単一のトレンチである。このような構造であれば、ゲート電極10とソース電極9をマスクとしてセルフアラインにドライエッチングを行うことによりトレンチを形成でき、レジストマスクを形成するプロセスを省略するため、プロセスの簡便性向上に効果がある。
In addition, the trench in the second region, which is a region between the
但し、このようなプロセスでトレンチを形成する場合、ソース電極9側でオーミックコンタクトを形成しているSi注入領域7の一部を除去してしまう場合があり、トランジスタ動作時のアクセス抵抗が増大してしまうという弊害が考えられる。
However, when a trench is formed by such a process, a part of the
そこで、アクセス抵抗が増大する弊害を回避するために、図13に示すようにソース電極9側のSi注入領域7及びソース電極9をゲート電極10に接近させた構造を採用しても良い。
Therefore, in order to avoid the adverse effect of increasing the access resistance, a structure in which the
なお、上述した様々な変形例は全て個別に採用する必要はなく、夫々を組み合わせた構造としても良い。 Note that the various modifications described above do not have to be individually adopted, and may be configured by combining them.
以上では、トランジスタとして動作する必要最小限の要素のみを記載したが、本実施の形態のヘテロ接合FETは、最終的には配線、バイアホール等の形成された構造においてデバイスとして用いられる。 Although only the minimum necessary elements that operate as transistors are described above, the heterojunction FET of this embodiment is finally used as a device in a structure in which wirings, via holes, and the like are formed.
<製造工程>
図14〜図20は、本実施の形態のヘテロ接合FETの製造工程を示す図である。これらの図において、図1及び図3〜図13と同一の符号を付した構成要素は同一又は対応する構成要素を示す。
<Manufacturing process>
14 to 20 are views showing a manufacturing process of the heterojunction FET of the present embodiment. In these drawings, the components given the same reference numerals as those in FIGS. 1 and 3 to 13 indicate the same or corresponding components.
まず、半絶縁性SiC基板1上にMOCVD法やMBE法などのエピタキシャル成長法を適用することにより、バッファ層2、GaNからなるチャネル層3、Al0.28Ga0.72Nからなるバリア層4、GaNからなるキャップ層5をそれぞれ下から順にエピタキシャル成長させる(図14)。なお、チャネル層3、バリア層4、キャップ層5を成長する際に、窒化物半導体の原料ガスであるトリメチルアンモニウム、トリメチルガリウム、トリメチルインジウム、アンモニア、あるいはn型ドーパントの原料ガスであるシラン等の圧力や流量、温度、導入時間を調整し、チャネル層3、バリア層4、キャップ層5が所望の組成、膜厚、ドーピング濃度となるように形成することが出来る。
First, by applying an epitaxial growth method such as MOCVD or MBE on the
次に、レジストパターンなどをマスク14として、ドレイン電極8及びソース電極9の直下に当たる所望の領域に対して、イオン注入法等によりSiを注入ドーズ量1×1013〜1×1017cm-2、注入エネルギー10〜1000keVで導入してSi注入領域6,7を形成する。但し、ここで注入するものは窒化物半導体においてn型不純物となればよく、Siでなくても良い(図15)。
Next, using a resist pattern or the like as a
マスク14を除去した後、例えばTi,Al,Nb,Hf,Zr,Sr,Ni,Ta,Au,Mo,W,Pt等の金属や、若しくはこれらから構成される多層膜からなるドレイン電極8やソース電極9を蒸着法やスパッタ法を用いて堆積し、リフトオフ法などにより形成する(図16)。
After removing the
次に、レジストパターン等をマスク15として、Cl2等を用いたドライエッチング法等にてキャップ層5の所定の領域を除去し、トレンチ(第2トレンチ)を形成する(図17)。ここで、エッチング時間やガス流量を調整し、所望のエッチング深さにすれば、トレンチの底に28nm以下のキャップ層5を残す図3,5,11に示す構造のヘテロ接合FETを作製できる。
Next, using the resist pattern or the like as a
すなわち、底に28nm以下のキャップ層5を残して第2トレンチを形成する。これにより、ゲートリーク電流を低減しつつ、電流コラプスを抑制することが出来る。
That is, the second trench is formed leaving the
キャップ層5とバリア層4のAl組成比が異なる場合には、エッチングの際にCl2等の塩素系ガスに加えて、例えば酸素やSF6などのフッ素系のガスを用いることによって、選択的にキャップ層のみをエッチングすることが可能となり、エッチング深さの制御性が向上する。
In the case where the Al composition ratios of the
その後、マスク15を除去し、プラズマCVD法やcat−CVD法などを用いて、例えばSi,Alなどの窒化膜、もしくはこれらから構成される多層膜を積層し、表面保護膜11を形成する(図18)。
Thereafter, the
次に、レジストパターン等をマスク16として、Cl2等を用いたドライエッチング法等にてゲート電極10を形成する領域のキャップ層5を表面保護膜11と共に除去し、第1トレンチを形成する(図19)。図17で示した工程と同様に、キャップ層5とバリア層4のAl組成比が異なる場合には、エッチングの際にCl2等の塩素系ガスに加えて、例えば酸素やSF6などのフッ素系のガスを用いることによってエッチング深さの制御性が向上する。
Next, using the resist pattern or the like as a
そして、マスク16を除去した後、Ti,Al,Pt,Au,Ni,Pd等の金属やIrSi,PtSi,NiSi2等のシリサイド、あるいはTiN,WN等の窒化物金属、もしくはこれらから構成される多層膜からなるゲート電極10を蒸着法やスパッタ法を用いて堆積し、リフトオフ法などにより形成する(図20)。なお、ゲート電極10を形成する際に、エッチングした領域と同じ幅の開口を持つレジストパターンを利用したり、露光と現像のパラメータを調整してレジストパターンにテーパーを持たせたりした上で、蒸着法などにより電極を堆積することによって、長方形や台形、Y型のゲート電極10を形成することが出来る。
After the
以上の方法により、図1に示す構造を持ったヘテロ接合FETが作製できる。以上では、トランジスタとして動作する必要最小限の要素のみを記載したが、最終的には配線やバイアホール等の形成プロセスを経て、デバイスとして用いられる。 By the above method, a heterojunction FET having the structure shown in FIG. 1 can be manufactured. In the above description, only the minimum necessary elements that operate as a transistor have been described. However, the element is finally used as a device through a formation process of wiring, via holes, and the like.
すなわち、本実施の形態の窒化物半導体からなるヘテロ接合FETの製造方法は、(a)バリア層4の上にキャップ層5を形成する工程と、(b)キャップ層5のゲート電極10を形成すべき領域の両側に離間して、ソース電極9及びドレイン電極8を形成する工程と、(c)キャップ層5のゲート電極10を形成すべき領域に第1トレンチを形成するとともに、第1トレンチとドレイン電極8の間である第1領域および第1トレンチとソース電極9の間である第2領域のうち、少なくとも第1領域のキャップ層5において第2トレンチを形成する工程と、(d)第1トレンチにゲート電極10を形成する工程と、を備える。これにより、キャップ層5に形成した第2トレンチが、キャップ層5層中を伝達するゲートリーク電流の流れる経路を物理的に遮断するため、GaNキャップ層5の膜厚を大きく、すなわち深いリセスゲート構造とした場合でもゲートリーク電流を低減することができ、且つ電流コラプスを抑制することが出来る。
That is, in the method of manufacturing a heterojunction FET made of a nitride semiconductor according to the present embodiment, (a) a step of forming a
なお、図15においてイオン注入を実施せずに、マスク14を用いてドライエッチング法によりキャップ層5を除去し、除去した領域にドレイン電極8とソース電極9を形成して、以下、図17〜図20で示した工程を実施すれば、図6に示すイオン注入領域6,7を設けない構造のヘテロ接合FETを作製できる。
In FIG. 15, without performing ion implantation, the
また、図17や図19に示すエッチング時のマスクパターンを変えて所望の領域をエッチングすると、図10に示す構造のヘテロ接合FETを作製できる。 In addition, when a desired region is etched by changing the mask pattern at the time of etching shown in FIGS. 17 and 19, a heterojunction FET having the structure shown in FIG. 10 can be manufactured.
また、図18に示す表面保護膜11を形成した後に、プラズマCVD法やcat−CVD法などを用いて、例えばAl,Ga,Si,Hf,Tiなどのうち少なくとも1種類以上の原子の酸化物、窒化物、酸窒化物等からなる絶縁膜を形成し、その後図19、図20に示す工程を行えば、図8に示す絶縁膜13を備えたヘテロ接合FETが作製できる。あるいは、レジストパターン等によるマスクを併用して前述の絶縁膜を堆積した後、リフトオフ法等により絶縁膜を所定の領域にのみ残しておき、その後図19、図20に示す工程を行えば、図9に示す構造のヘテロ接合FETが作製できる。但し、工程の順番は入れ替えてもよく、表面保護膜11や絶縁膜13を形成する前に、ゲート電極10を形成する工程(図20)を実施しても良い。なお、最終的にデバイスとして使用するには、表面保護膜11や絶縁膜13で覆われたソース/ドレイン電極の一部を、例えばフッ酸等を用いてウェットエッチングして除去した後、配線を形成する必要がある。
Further, after the surface
なお、図11や図12に示すセルフアライン構造のヘテロ接合FETを作製する場合は、図17と図18に示す工程を省略し、ゲート電極10を形成した後(図20)、ドレイン電極8、ソース電極9、ゲート電極10をマスクとして、例えばドライエッチング法などによりキャップ層5を除去してトレンチを形成し、その後表面保護膜11を形成すればよい。
When the heterojunction FET having the self-aligned structure shown in FIGS. 11 and 12 is manufactured, after the steps shown in FIGS. 17 and 18 are omitted and the
また、上記セルフアライン構造のヘテロ接合FETの製造工程に際し、図15に示す工程において、ソース電極9側のレジストパターンの開口を広くしておき、及び図16に示す工程でソース電極9をゲート電極10を形成する領域に接近させてリフトオフ法などにより形成すれば、図13に示すような構造のヘテロ接合FETが作製できる。
Further, in the process of manufacturing the hetero-junction FET having the self-aligned structure, in the step shown in FIG. 15, the opening of the resist pattern on the
すなわち、本実施の形態の窒化物半導体からなるヘテロ接合FETの製造方法は、(a)バリア層4の上にキャップ層5を形成する工程と、(b)前記キャップ層6のゲート電極10を形成すべき領域の両側に離間してソース電極9及びドレイン電極8を形成する工程と、(c)キャップ層5のゲート電極10を形成すべき領域に第1トレンチを形成する工程と、(d)第1トレンチにゲート電極10を形成する工程と、(e)ゲート電極10とドレイン電極8とソース電極9をマスクとしてキャップ層5をエッチングし第2トレンチを形成する工程と、を備える。このような方法によれば、電極をマスクとするため、レジストマスクでパターン形成をする必要がなく、プロセスが簡便となる。
That is, the method for manufacturing a heterojunction FET made of a nitride semiconductor according to the present embodiment includes (a) a step of forming a
また、ゲート電極10とドレイン電極8とソース電極9をマスクとしてキャップ層5をエッチングし第2トレンチを形成する工程では、底に28nm以下のキャップ層5を残して第2トレンチを形成する。これにより、電極をマスクとする簡便なプロセスによって、ゲートリーク電流を低減しつつ、電流コラプスを抑制するヘテロ接合FETを作製できる。
In the step of forming the second trench by etching the
なお、上述したプロセスは全て個々に採用する必要はなく、夫々を組み合わせたプロセスとしても良い。 Note that it is not necessary to employ all the processes described above, and a process combining them may be used.
<効果>
本実施の形態のヘテロ接合FETによれば、すでに述べた通り以下の効果を奏する。すなわち、本実施の形態のヘテロ接合FETは、窒化物半導体からなるヘテロ接合FETであって、バリア層4と、バリア層4上に設けられたキャップ層5と、キャップ層5に下部を埋没するようにしてキャップ層5上に設けられたゲート電極10と、ゲート電極10の両側に離間して夫々設けられたソース電極9及びドレイン電極8と、を備え、ゲート電極10とドレイン電極8の間である第1領域及びゲート電極10とソース電極9の間である第2領域のうち、少なくとも第1領域のキャップ層5において少なくとも1箇所にトレンチが形成される。このような構造にすることにより、GaNキャップ層5中を伝達するゲートリーク電流の流れる経路をトレンチ構造が物理的に遮断するため、GaNキャップ層5の膜厚を大きく、すなわち深いリセスゲート構造とした場合でもゲートリーク電流を低減することができ、且つ電流コラプスを抑制することが出来る。
<Effect>
According to the heterojunction FET of the present embodiment, the following effects can be obtained as described above. That is, the heterojunction FET of the present embodiment is a heterojunction FET made of a nitride semiconductor, and the
あるいは、GaNキャップ層5のトレンチは、第1領域と第2領域の両方に形成される。このような構造によっても、GaNキャップ層5中を伝達するゲートリーク電流の流れる経路をトレンチ構造が物理的に遮断するため、GaNキャップ層5の膜厚を大きく、すなわち深いリセスゲート構造とした場合でもゲートリーク電流を低減することができ、且つ電流コラプスを抑制することが出来る。
Alternatively, the trench of the
また、ゲート電極10とドレイン電極8の間の領域である第1領域のトレンチは、その端部をゲート電極及びドレイン電極8の端部と揃えて形成される単一のトレンチである。このような構造であれば、ゲート電極10とドレイン電極8をマスクとしてセルフアラインにドライエッチングを行うことによりトレンチを形成でき、レジストマスクを形成するプロセスを省略するため、プロセスの簡便性向上にも効果がある。
Further, the trench in the first region, which is a region between the
さらに、ゲート電極10とソース電極9の間の領域である第2領域のトレンチは、その端部をゲート電極10及びソース電極9の端部と揃えて形成される単一のトレンチである。このような構造であれば、ゲート電極10とソース電極9をマスクとしてセルフアラインにドライエッチングを行うことによりトレンチを形成でき、レジストマスクを形成するプロセスを省略するため、プロセスの簡便性向上に効果がある。
Further, the trench in the second region, which is a region between the
また、トレンチは、底に28nm以下のキャップ層5を残すようにして形成される。これにより、ゲートリーク電流を低減しつつ、電流コラプスを抑制することが出来る。
The trench is formed so as to leave the
また、本実施の形態のヘテロ接合FETの製造方法によれば、すでに述べたとおり以下の効果を奏する。すなわち、本実施の形態の窒化物半導体からなるヘテロ接合FETの製造方法は、(a)バリア層4の上にキャップ層5を形成する工程と、(b)キャップ層5のゲート電極10を形成すべき領域の両側に離間して、ソース電極9及びドレイン電極8を形成する工程と、(c)キャップ層5のゲート電極10を形成すべき領域に第1トレンチを形成するとともに、第1トレンチとドレイン電極8の間である第1領域および第1トレンチとソース電極9の間である第2領域のうち、少なくとも第1領域のキャップ層5において第2トレンチを形成する工程と、(d)第1トレンチにゲート電極10を形成する工程と、を備える。これにより、キャップ層5に形成した第2トレンチが、キャップ層5層中を伝達するゲートリーク電流の流れる経路を物理的に遮断するため、GaNキャップ層5の膜厚を大きく、すなわち深いリセスゲート構造とした場合でもゲートリーク電流を低減することができ、且つ電流コラプスを抑制することが出来る。
Further, according to the method of manufacturing the heterojunction FET of the present embodiment, the following effects can be obtained as described above. That is, in the method of manufacturing a heterojunction FET made of a nitride semiconductor according to the present embodiment, (a) a step of forming a
さらに上記工程(c)では、底に28nm以下のキャップ層5を残して第2トレンチを形成する。これにより、ゲートリーク電流を低減しつつ、電流コラプスを抑制することが出来る。
Further, in the step (c), the second trench is formed leaving the
また、本実施の形態の別のヘテロ接合FETの製造方法によれば、すでに述べたとおり以下の効果を奏する。すなわち、本実施の形態の窒化物半導体からなるヘテロ接合FETの製造方法は、(a)バリア層4の上にキャップ層5を形成する工程と、(b)前記キャップ層6のゲート電極10を形成すべき領域の両側に離間してソース電極9及びドレイン電極8を形成する工程と、(c)キャップ層5のゲート電極10を形成すべき領域に第1トレンチを形成する工程と、(d)第1トレンチにゲート電極10を形成する工程と、(e)ゲート電極10とドレイン電極8とソース電極9をマスクとしてキャップ層5をエッチングし第2トレンチを形成する工程と、を備える。このような方法によれば、電極をマスクとするため、レジストマスクでパターン形成をする必要がなく、プロセスが簡便となる。
Further, according to another method for manufacturing a heterojunction FET of the present embodiment, the following effects can be obtained as described above. That is, the method for manufacturing a heterojunction FET made of a nitride semiconductor according to the present embodiment includes (a) a step of forming a
また、上記工程(e)では、底に28nm以下のキャップ層5を残して第2トレンチを形成する。これにより、電極をマスクとする簡便なプロセスによって、ゲートリーク電流を低減しつつ、電流コラプスを抑制するヘテロ接合FETを作製できる。
In the step (e), the second trench is formed leaving the
1 半絶縁性基板、2 バッファ層、3 チャネル層、4 バリア層、5 キャップ層、6 Si注入領域、7 Si注入領域、8 ドレイン電極、9 ソース電極、10 ゲート電極、11 表面保護膜、12 2次元電子ガス、13 絶縁膜、14〜16 マスク。 1 semi-insulating substrate, 2 buffer layer, 3 channel layer, 4 barrier layer, 5 cap layer, 6 Si implanted region, 7 Si implanted region, 8 drain electrode, 9 source electrode, 10 gate electrode, 11 surface protective film, 12 Two-dimensional electron gas, 13 insulating film, 14-16 mask.
Claims (5)
バリア層と、
前記バリア層上に設けられたキャップ層と、
離間して夫々設けられたソース電極及びドレイン電極と、
前記キャップ層に下部を埋没するようにして前記ソース電極と前記ドレイン電極の間の前記キャップ層上に設けられ、その上部が少なくとも前記ドレイン電極側に張り出したゲート電極と、
を備え、
前記ゲート電極と前記ドレイン電極の間である第1領域及び前記ゲート電極と前記ソース電極の間である第2領域のうち、少なくとも前記第1領域の前記キャップ層においてトレンチが形成され、
前記第1領域の前記トレンチは、その端部を前記ゲート電極の前記張り出した上部の端部及び前記ドレイン電極の端部と揃えて形成される単一のトレンチであることを特徴とする、ヘテロ接合電界効果トランジスタ。 A heterojunction field effect transistor made of a nitride semiconductor,
A barrier layer;
A cap layer provided on the barrier layer;
A source electrode and a drain electrode provided separately from each other;
A gate electrode provided on the cap layer between the source electrode and the drain electrode so as to bury a lower portion in the cap layer, and an upper portion of the gate electrode protruding at least toward the drain electrode ;
With
Wherein the first region and of the second region is between the gate electrode and the source electrode is between the gate electrode and the drain electrode, preparative wrench Te the cap layer odor of at least the first region is formed,
The trench in the first region is a single trench formed with an end portion thereof aligned with an end portion of the overhanging upper portion of the gate electrode and an end portion of the drain electrode. Junction field effect transistor.
前記トレンチは、前記第2領域にも形成され、The trench is also formed in the second region,
前記第2領域の前記トレンチは、その端部を前記ゲート電極及び前記ソース電極の端部と揃えて形成される単一のトレンチであることを特徴とする、請求項1に記載のヘテロ接合電界効果トランジスタ。2. The heterojunction electric field according to claim 1, wherein the trench of the second region is a single trench formed such that an end thereof is aligned with an end of the gate electrode and the source electrode. Effect transistor.
(a)バリア層の上にキャップ層を形成する工程と、(A) forming a cap layer on the barrier layer;
(b)前記キャップ層のゲート電極を形成すべき領域の両側に離間してソース電極及びドレイン電極を形成する工程と、(B) forming a source electrode and a drain electrode apart from both sides of a region where the gate electrode of the cap layer is to be formed;
(c)前記キャップ層の前記ゲート電極を形成すべき領域に第1トレンチを形成する工程と、(C) forming a first trench in a region of the cap layer where the gate electrode is to be formed;
(d)前記第1トレンチに前記ゲート電極を形成する工程と、(D) forming the gate electrode in the first trench;
(e)前記ゲート電極と前記ドレイン電極と前記ソース電極をマスクとして前記キャップ層をエッチングし第2トレンチを形成する工程と、を備えたヘテロ接合電界効果トランジスタの製造方法。(E) etching the cap layer using the gate electrode, the drain electrode, and the source electrode as a mask to form a second trench, and a method for manufacturing a heterojunction field effect transistor.
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