JP5611560B2 - 半導体素子、画像表示装置、情報記憶再生装置、および半導体素子の製造方法 - Google Patents

Description

本発明は、半導体、半導体素子、半導体の製造方法および半導体素子の製造方法に関する。

ＩＩＩ族窒化物半導体材料は、禁制帯幅（バンドギャップ）が充分大きく、バンド間遷移も直接遷移型である等の優れた性質を有する。このため、ＩＩＩ族窒化物半導体は、短波長発光素子等の各種半導体素子への適用が盛んに検討されている。例えば、ＩＩＩ族窒化物半導体を用いた紫外から青および緑色の波長領域の発光ダイオード（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ： ＬＥＤ）は、１９９０年代半ば頃から性能が急激に向上した。このため、前記ＬＥＤは、照明や各種ディスプレイ用途等への適用範囲が格段に広がり、非常に大きな市場を形成している。また、ＩＩＩ族窒化物半導体は、例えば、高密度光ディスク用光源やディスプレイに用いる半導体レーザ用の材料としても重要である。なお、半導体レーザは、Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＬａｓｅｒまたはＬａｓｅｒ Ｄｉｏｄｅとも呼ばれ、「ＬＤ」と略称されることもある。

ＩＩＩ族窒化物半導体を用いたＬＤは、投射型ディスプレイ等の光源としても検討されている。例えば、特許文献１に記載のインナーストライプ型ＧａＮ系レーザは、良好なレーザ発振特性を有する。また、特許文献２に記載のエアリッジ型ＧａＮ系レーザは、従来品よりも閾値電流値が低く、かつ動作電圧が低い。

特開２００３−７８２１５号公報 特開２００３−１７９３１１号公報

ＩＩＩ族窒化物等から形成された半導体素子には、つぎのような課題がある。例えば、ＧａＮ系レーザは、（０００１）面（極性面）上にＧａＮを成長させて得ることができる。このＧａＮ系レーザには、発光波長を長波化するためにＩｎＧａＮ量子井戸層のＩｎ組成を増加させると、格子不整合によるピエゾ分極の影響が増大し、電子と正孔が空間的に分離するいわゆるＱＣＳＥ（Ｑｕａｎｔｕｍ Ｃｏｎｆｉｎｅｄ Ｓｔａｒｋ Ｅｆｆｅｃｔ）が発生し、発光効率が急激に低下する問題がある。この問題を解決するために、（０００１）面から傾いた結晶面である非極性面上にＧａＮを成長させた構造のＧａＮ系レーザが考えられる。このＧａＮ系レーザでは、ＱＣＳＥの低減による発光効率の向上に加え、歪の異方性に起因する価電子帯状態密度低下による低閾値化等の改善が期待される。

例えば、（１１−２２）半極性面は、表面の原子配列が閃亜鉛構造の（００１）面の配列に近く、比較的結晶成長が容易な結晶面である。しかし、図１に示すように、本発明者らの検討によれば、（１１−２２）面上でのｐ型ドーパントであるＭｇのドーピング効率は、（０００１）面上と比べて約１桁低く、（１１−２２）面上では低抵抗のｐ型層を得にくい。また、（１−１００）面は、無極性面であり本質的にＱＣＳＥの問題が起きない。しかし、図１に示すように、本発明者らの検討によれば、（１−１００）面上でのＭｇのドーピング効率は、（０００１）面上の約半分程度であり、（１−１００）面上でも低抵抗のｐ型層を得にくい。なお、図１において、横軸は、Ｍｇ原料であるビスシクロペンタジエニルマグネシウム（Ｃｐ_２Ｍｇ）の供給量を、縦軸は、二次イオン質量分析法で測定した結晶中のＭｇ原子濃度を示している。

そこで、本発明の目的は、非極性面上に低抵抗な半導体結晶が形成された半導体、半導体素子、半導体の製造方法および半導体素子の製造方法を提供することにある。

前記目的を達成するために、本発明の半導体は、
基板と、前記基板の主面上に積層されたｐ型層とを含み、
前記基板主面は、非極性面であり、
前記ｐ型層は、ＩＩＩ族窒化物半導体およびＩＩ族酸化物半導体の少なくとも一方から形成され、且つ、前記ｐ型層の上面が、前記基板主面と面方位が異なるファセット面を含むことを特徴とする。

本発明の半導体素子は、前記本発明の半導体を含むことを特徴とする。

本発明の半導体の製造方法は、
非極性面を主面とする基板の、前記主面上にＩＩＩ族窒化物半導体およびＩＩ族酸化物半導体の少なくとも一方からｐ型層を形成する工程を含み、前記ｐ型層形成工程において、前記ｐ型層を、その上面が前記基板主面と異なる面方位を有するファセット面を含む半導体として形成するとともに、ｐ型ドーパントをドーピングすることを特徴とする。

本発明の半導体素子の製造方法は、前記本発明の半導体の製造方法により前記半導体を製造することを特徴とする。

本発明によれば、非極性面上に低抵抗な半導体結晶が形成された半導体、半導体素子、半導体の製造方法および半導体素子の製造方法を提供することができる。

図１は、Ｍｇドーピング効率の面方位依存性を示すグラフである。 図２は、本発明の半導体素子の一例の構成を示す断面図である。 図３は、本発明の半導体素子のその他の例の構成を示す断面図である。 図４は、本発明の半導体素子のさらにその他の例の構成を示す断面図である。 図５は、本発明の一比較例の半導体素子の構成を示す断面図である。

本発明において、前記ｐ型層の底面は、前記基板に直接接触しているか、または他の構成要素を介して前記基板に対向している。

本発明の半導体が半導体発光素子に用いられる場合において、前記「ｐ型層」としては、例えば、ｐ型光閉じ込め層、ｐ型クラッド層、ｐ型コンタクト層等があげられる。前記ｐ型層が複数ある場合においては、全てのｐ型層上面が前記基板主面と面方位が異なるファセット面を含む必要はなく、前記複数のｐ型層のうち、少なくとも一つの層の上面が、前記基板主面と面方位が異なるファセット面を含めばよい。本発明において、前記ｐ型層上面に加え、前記ｐ型層底面が、前記基板主面と面方位が異なるファセット面を含んでもよい。

本発明の半導体およびその製造方法において、前記基板主面（非極性面）としては、例えば、半極性面、無極性面等があげられる。前記半極性面としては、例えば、（１１−２２）面等があげられる。前記無極性面としては、例えば、（１−１００）面等があげられる。

本発明の半導体およびその製造方法において、前記ファセット面が、（１１−２０）面、（０００１）面、（１−１００）面および（１−１０１）面からなる群から選択される少なくとも一つであり、且つ、前記基板主面が(１−１００)面である場合は、前記ファセット面は（１−１００）面ではないことが好ましい。

前記ファセット面の種類や面積は、例えば、前記ｐ型層形成時の圧力、温度、Ｖ／ＩＩＩ比等の条件を調整することで制御可能である。例えば、前記基板主面が（１１−２２）面である場合、前記ｐ型層を低圧、高温の条件で形成すると、（０００１）面および（１１−２０）面からなるファセット面が得られ、低圧、高Ｖ／ＩＩＩ比の条件で形成すると、（０００１）面および（１−１００）面からなるファセット面が得られる。前記基板主面が、（１−１００）面等の他の非極性面である場合も同じである。これらのファセット面上では、非極性面上と比べてＭｇ等のｐ型ドーパントのドーピング効率が高いため、低抵抗の前記ｐ型層を得ることができる。本発明の半導体の製造方法において、前記ｐ型層の形成条件は、例えば、圧力１０〜９００ｈＰａ、温度６００〜１３００℃であり、好ましくは、圧力５０〜６００ｈＰａ、温度７００〜１２００℃であり、より好ましくは、圧力１００〜４００ｈＰａ、温度８００〜１１００℃である。また、本発明の半導体の製造方法において、前記ｐ型層の形成材料におけるＶ／ＩＩＩ比は、例えば、１０００〜２００００であり、好ましくは、２０００〜１５０００であり、より好ましくは、３０００〜１００００である。前記ｐ型ドーパントは、特に制限されないが、例えば、Ｍｇが好ましい。

ここで、Ｍｇのドーピング効率には、（１−１０１）＞（１１−２０）≒（０００１）の面方位依存性があることが知られている（Ｓ． Ｎ． Ｌｅｅ ｅｔ ａｌ．， Ｊ． Ｃｒｙｓｔａｌ Ｇｒｏｗｔｈ ３０７ （２００７） ３５８、およびＴ． Ｈｉｋｏｓａｋａ ｅｔ ａｌ．， Ｊ． Ｃｒｙｓｔａｌ Ｇｒｏｗｔｈ ２９８ （２００７） ２０７）。これと、前述の図１に示した本発明者らの知見とから、Ｍｇのドーピング効率には、（１−１０１）＞（１１−２０）≒（０００１）＞（１−１００）＞（１１−２２）の面方位依存性があることがわかる。

前記非極性面が、（１１−２２）面である場合には、前記（１１−２２）面と比べてｐ型層のドーピング効率が高い（０００１）面、（１１−２０）面、（１−１００）面、（１−１０１）面等のファセット面を形成することが好ましい。これにより、前記ｐ型層の抵抗を低減することができ、動作電圧が低く、消費電力や発熱も少ない半導体を得ることができる。同様の理由から、前記非極性面が、（１−１００）面である場合には、前記（１−１００）面と比べてｐ型層のドーピング効率が高い（０００１）面、（１１−２０）面、（１−１０１）面等のファセット面を形成することが好ましい。

本発明の半導体およびその製造方法において、前記ｐ型層は、ＩＩＩ族窒化物半導体およびＩＩ族酸化物半導体の少なくとも一方から形成される。本発明の半導体が半導体発光素子に用いられる場合においては、前記ｐ型層の形成材料の組成を任意に選択することで、所望の発振波長を得ることができる。前記ｐ型層は、前記ＩＩＩ族窒化物半導体から形成されることが好ましい。前記ＩＩＩ族窒化物半導体としては、例えば、Ｉｎ_ｘＡｌ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）の組成を有するもの等があげられる。前記発振波長は、前記ｐ型層の厚みを変更することでも制御可能である。例えば、Ｉｎ_ｚＧａ_１−ｚＮでは、下記式を用いてバンドギャップエネルギーを所望のものにすることができる（ｐｈｙｓ． ｓｔａｔ． ｓｏｌ． （ｂ）２３０， Ｎｏ．２， Ｒ４−Ｒ６（２００２））。
Ｅｇ（ｚ）＝３．４９３−２．８４３ｚ−２．５（１−ｚ）

本発明の半導体素子において、さらに、前記ｐ型層上に直接積層されたｐ型電極を含み、前記ｐ型層が、前記ｐ型電極との界面に前記ファセット面を有することが好ましい。また、本発明の半導体素子の製造方法において、前記ｐ型層上に直接ｐ型電極を積層する工程を含み、前記積層工程において、前記ｐ型層が、前記ｐ型電極との界面に前記ファセット面を有するように前記ｐ型電極を積層することが好ましい。

本発明の半導体素子およびその製造方法において、前記ｐ型層上面のうち前記ｐ型電極と接触する部分において、前記ファセット面の面積が、前記ｐ型電極と接触する部分全体の面積（ｐ型電極接触面積）に対し、１〜１００％であることが好ましく、２〜１００％であることがより好ましく、５〜１００％であることがさらに好ましい。前記ｐ型電極接触面積に占める前記ファセット面の割合は、例えば、走査型電子顕微鏡、原子間力顕微鏡等により測定できる。前記ｐ型電極接触面積に占める前記ファセット面の割合は、例えば、前記ｐ型層の形成条件を、低圧、高温、高Ｖ／ＩＩＩ比とすることで大きくできる。前記ｐ型層の形成条件は、前記本発明の半導体の製造方法におけるｐ型層の形成条件と同様である。

本発明の半導体素子において、前記半導体素子が、半導体発光素子であることが好ましい。本発明で得られる半導体発光素子は、例えば、基板と、前記基板の主面上に積層されたｎ型層およびｐ型層とを含み、前記基板主面は、非極性面であり、前記ｐ型層は、ＩＩＩ族窒化物半導体およびＩＩ族酸化物半導体の少なくとも一方から形成され、且つ、前記ｐ型層の上面が、前記基板主面と面方位が異なるファセット面を含むことを特徴とする。前記ｎ型層としては、例えば、ｎ型バッファ層、ｎ型クラッド層、ｎ型光閉じ込め層等があげられる。本発明で得られる半導体発光素子は、非極性面上に発光層が形成されているため、発光効率が高い。本発明で得られる半導体発光素子の用途は、特に制限されず、例えば、画像表示装置、情報記憶再生装置等があげられる。

つぎに、本発明の半導体が半導体素子に用いられる場合を例にとり、本発明の実施形態について説明する。ただし、本発明は、以下の説明により限定されない。また、図面においては、説明の便宜上、各部の構造を適宜簡略化して示す場合があり、各部の寸法比等は、実際と異なる場合がある。

（実施形態１）
図２の断面図に、本発明の半導体素子の一例の構成を示す。本実施形態の半導体素子は、半導体発光素子（インナーストライプ型の半導体レーザ）である。図示のとおり、この半導体発光素子１００は、ｎ型基板１０１、ｎ型バッファ層１０２、ｎ型クラッド層１０３、ｎ型光閉じ込め層１０４、量子井戸層１０５、キャップ層１０６、ｐ型光閉じ込め層１０７、電流狭窄層３０１、ｐ型クラッド層１０８、およびｐ型コンタクト層１０９が積層された積層構造を有する。前記ｎ型基板１０１は、ｎ型（１１−２２）ＧａＮから形成されている。前記ｎ型バッファ層１０２は、Ｓｉドープｎ型ＧａＮ（Ｓｉ濃度４×１０^１７ｃｍ^−３、厚さ１０００ｎｍ）から形成されている。前記ｎ型クラッド層１０３は、Ｓｉドープ型ｎ型Ａｌ_０．０７Ｇａ_０．９７Ｎ（Ｓｉ濃度４×１０^１７ｃｍ^−３、厚さ２０００ｎｍ）から形成されている。前記ｎ型光閉じ込め層１０４は、Ｓｉドープｎ型ＧａＮ（Ｓｉ濃度４×１０^１７ｃｍ^−３、厚さ１００ｎｍ）から形成されている。前記量子井戸層１０５は、Ｉｎ_０．２Ｇａ_０．８Ｎ（厚さ３ｎｍ）井戸層とアンドープＧａＮバリア層からなる２周期多重量子井戸（Ｍｕｌｔｉ−Ｑｕａｎｔｕｍ Ｗｅｌｌ： ＭＱＷ）構造により形成されている。前記キャップ層１０６は、Ｍｇドープｐ型Ａｌ_０．２Ｇａ_０．８Ｎから形成されている。前記ｐ型光閉じ込め層１０７は、Ｍｇドープｐ型ＧａＮ（Ｍｇ濃度１×１０^１９ｃｍ^−３、厚さ１００ｎｍ）から形成されている。前記ｐ型クラッド層１０８は、Ｍｇドープｐ型Ａｌ_０．０７Ｇａ_０．９３Ｎ（Ｍｇ濃度１×１０^１９ｃｍ^−３、厚さ５００ｎｍ）から形成されている。前記ｐ型コンタクト層１０９は、Ｍｇドープｐ型ＧａＮ（Ｍｇ濃度２×１０^２０ｃｍ^−３、厚さ２０ｎｍ）から形成されている。前記ｎ型基板１０１は、例えば、（１１−２２）面から適度な傾斜角（例えば、±１５°以内）を有する面や（１１−２２）面等の高指数面（１１−２ｎ）面（ｎは絶対値が２を超える整数）を基板主面としてもよい。また、前記ｎ型基板１０１は、例えば、（１−１０ｎ）面（ｎは絶対値が１を超える整数）、前記（１−１０ｎ）面から適度な傾斜角（例えば、±１５°以内）を有する面、（１−１００）面や（１１−２０）面等の無極性面、前記無極性面から適度な傾斜角（例えば、±１５°以内）を有する面等を基板主面としてもよい。さらに、前記ｎ型基板１０１は、ＧａＮ以外のサファイア、ＳｉＣ、ＺｎＯ、ＧａＡｓ、Ｓｉ等の異種基板や、前記異種基板上にＧａＮ層が形成されたテンプレート基板等を用いてもよい。前記積層構造の上部には、前記ｐ型コンタクト層の上部と接するようにｐ型電極２０１が設けられている。前記積層構造の下部には、前記ｎ型基板１０１の底面に接するようにｎ型電極２０２が設けられている。

前記電流狭窄層３０１は、ＡｌＮから形成されている。電流狭窄層３０１は、一部が除去されて開口部３０２が形成され、前記開口部３０２は、前記ｐ型クラッド層１０８により埋め込まれて開口埋め込み部となっている。

本実施形態において、前記ｐ型クラッド層１０８および前記ｐ型コンタクト層１０９の上面は、前記開口部３０２の上部に、基板主面（（１１−２２）面）と面方位が異なるファセット面（１１―２０）面および（０００１）面を含む。

本発明の半導体素子の構造は、図２に示す構造に限定されない。例えば、本実施形態では、前記ファセット面が、（１１―２０）面および（０００１）面である。これに対し、本発明の半導体素子では、前記ファセット面が、（１−１００）面や（１−１０１）面であってもよい。また、本実施形態では、前記電流狭窄層３０１上の前記ｐ型クラッド層１０８および前記ｐ型コンタクト層１０９の上面が前記ファセット面を含む構成である。これに対し、本発明の半導体素子は、前記ｐ型光閉じ込め層１０７等の他のｐ型層の一部または全部の上面が、前記ファセット面を含む構成であってもよい。そして、本実施形態では、前記ｎ型基板１０１を用いている。これに対し、本発明の半導体素子では、ｐ型基板を用いてもよい。この場合には、前記ｐ型層の上面が、前記基板主面と面方位が異なるファセット面を含む点のみをそのままとし、前記ｎ型層と前記ｐ型層とを入れ替える。本発明の半導体素子において、前記各層の組成、厚さ等は、半導体素子として適切に機能しうる限りにおいて、前述の記載から適宜変化させてもよい。本発明の半導体素子は、図２に示す各構成要素を、適宜省略した構造でもよいし、適宜他の構成要素を追加した構造でもよい。

図２に示す半導体素子の製造方法は、特に制限されないが、例えば、つぎのとおりである。

まず、前記ｎ型基板１０１を準備する。つぎに、前記ｎ型基板１０１上に、前記ｎ型バッファ層１０２、前記ｎ型クラッド層１０３、前記ｎ型光閉じ込め層１０４、前記量子井戸層１０５、前記キャップ層１０６、および前記ｐ型光閉じ込め層１０７を、前記順序で積層する。この形成方法は、特に制限されず、例えば、気相成長法、より具体的には、例えば、有機金属気相エピタキシャル（ＭＯＶＰＥ）法等の通常の方法を用いることができる。各層形成時のガス濃度、成長温度等の条件は、例えば、気相成長法で一般に用いている条件を参考に適宜設定可能である。

つぎに、前記ｐ型光閉じ込め層１０７の上面に、ＡｌＮから形成される非結晶層を形成する。この非結晶層は、後に結晶化されて前記電流狭窄層３０１となる。前記非結晶層は、例えば、ＭＯＶＰＥ法により形成できる。

なお、本発明において、前記非結晶層の形成温度は、特に制限されないが、ＡｌＮにより気相成長法で形成する場合、好ましくは、２００〜７００℃、より好ましくは、２００〜５００℃である。前記形成温度が高すぎると、形成中に結晶化が進み、前記非結晶層を形成しにくくなる。前記形成温度が低すぎると、前記非結晶層の形成そのものが困難となる。前記非結晶層の形成材料がＡｌＮ以外である場合、形成方法が気相成長法以外である場合等においては、前記形成温度は、前記非結晶層の形成材料、形成方法等に応じて適宜設定すればよい。

つぎに、前記非結晶層の一部を除去して前記開口部３０２を形成する。この方法は、特に制限されないが、簡便性、コスト等の点から、エッチングが好ましく、ウェットエッチングがより好ましい。つぎに、前記ウェットエッチングの方法の一例を示す。まず、前記非結晶層上にＳｉＯ_２を１００ｎｍ堆積し、レジストを塗布した後、フォトリソグラフィーにより幅１．５μｍのストライプパターンを前記レジスト上に形成する。つぎに、バッファードフッ酸により、前記レジストをマスクとして前記ＳｉＯ_２をエッチング後、前記レジストを有機溶媒で除去し、さらに水洗する。つぎに、前記ＳｉＯ_２をマスクとして前記非結晶層のエッチングを行う。エッチング液にはリン酸と硫酸を体積比１：１の割合で混合したリン酸／硫酸混合液を用いる。さらに、前記ＳｉＯ_２でカバーされていない領域の前記非結晶層を、９０℃に保持した前記溶液中、８．５分間のエッチングにより除去し、ストライプ状の開口部３０２を形成する。

なお、前記ウェットエッチングにおいて、エッチング液の種類、液温、マスクの種類等の各種条件は、前述の記載に限定されず、適宜設定可能である。例えば、前述の記載においては、９０℃のリン酸／硫酸混合液を用いたが、選択的且つ効率的なエッチングが実現できるのであれば、他のエッチング液を用いてもよい。前記リン酸／硫酸混合液において、エッチング速度は、例えば、硫酸の配合量および液温により調整できる。なお、前述の記載においては、前記非結晶層の直下の前記ｐ型光閉じ込め層１０７（ＧａＮ）が結晶層であるために、前者のエッチング速度が後者のエッチング速度よりも大幅に大きく、選択的且つ効率的なエッチングが可能となるのである。したがって、前記非結晶層を効率的にエッチングでき、且つ、前記ｐ型光閉じ込め層１０７を不必要にエッチングすることのないエッチング速度となるように、前記エッチング液の組成、液温等を適宜設定することが好ましい。この観点から、前記エッチング液の液温は、５０℃以上２００℃以下が好ましい。また、前述の記載では、前記非結晶層のエッチングマスクとしてＳｉＯ_２を用いたが、前記エッチング液に侵されない材料であればＳｉＮ_ｘやレジストを含む有機物を用いてもよい。

つぎに、前記非結晶層の上面を覆い、且つ、前記開口部３０２から露出した前記ｐ型光閉じ込め層１０７上面を覆うように（前記開口部３０２を埋め込むように）、前記ｐ型クラッド層１０８を形成（埋め込み再成長）する。このとき、前記ｐ型クラッド層１０７の形成開始に先立ち、基板温度を、前記ｐ型クラッド層１０７の形成温度まで昇温させる。この形成温度が充分に高いと、前記昇温開始時から前記ｐ型クラッド層１０８の形成完了までの間に、前記非結晶層が熱処理され、結晶化して、前記電流狭窄層３０１となる。

なお、前記非結晶層の熱処理（結晶化）と、前記ｐ型クラッド層の形成とは、別工程としてもよい。しかし、前述のように、前記ｐ型クラッド層１０８の形成と前記非結晶層の熱処理を同時に行うと、半導体素子の製造において、非結晶層の熱処理工程を別途設けて工程数を増やす必要がないため好ましい。前記非結晶層の熱処理時の最高温度は、好ましくは、７００〜１３００℃、より好ましくは、９００〜１３００℃とする。これにより、前記非結晶層を好適に結晶層（前記電流狭窄層３０１）に転換できる。前記非結晶層の形成材料がＡｌＮ以外の場合には、形成材料に応じて適宜前記熱処理温度を設定すればよい。

つぎに、前記ｐ型クラッド層１０８上面に前記ｐ型コンタクト層１０９を形成する。ここで、前記ｐ型クラッド層１０８（ＡｌＧａＮ）および前記ｐ型コンタクト層１０９（ＧａＮ）の形成条件を、前記ｎ型ＡｌＧａＮおよび前記ｎ型ＧａＮの形成時と比べて低圧、高温とすることで、前記開口部３０２の上部に、前記ファセット面（１１−２０）面および（０００１）面を形成できる。本実施形態において、このような前記ｐ型クラッド層１０８および前記ｐ型コンタクト層１０９の形成工程が、前記「ｐ型層形成工程」に相当する。前記ｐ型クラッド層１０８（ＡｌＧａＮ）および前記ｐ型コンタクト層１０９（ＧａＮ）の形成条件は、例えば、圧力１０〜９００ｈＰａ、温度６００〜１３００℃、好ましくは、圧力５０〜６００ｈＰａ、温度７００〜１２００℃、より好ましくは、圧力１００〜４００ｈＰａ、温度８００〜１１００℃である。

つぎに、前記ｐ型コンタクト層１０９の上面にｐ型電極２０１を、前記ｎ型基板１０１の底面にｎ型電極２０２を、それぞれ形成する。これら電極の形成条件は、特に制限されず、一般的な半導体素子の電極形成条件等を参考にして適宜設定できる。このようにして、図２に示す半導体発光素子１００を製造できる。前記半導体発光素子１００は、必要に応じ、前記ストライプに垂直な方向に劈開し、チップとしてもよい。前記チップの長さ（素子長）は、半導体発光素子に所望される特性によって適宜設定できる。

図２に示した半導体発光素子では、前記ｐ型クラッド層１０８および前記ｐ型コンタクト層１０９の形成条件を、低圧、高温とすることで、前記開口部３０２の上部に、ファセット面（１１―２０）面および（０００１）面を形成している。ただし、本発明の半導体発光素子はこれに限定されず、前記ｐ型クラッド層１０８および前記ｐ型コンタクト層１０９の形成条件を、より低圧、高温とすることで、図３に示す半導体発光素子２００のように、前記ｐ型クラッド層１０８および前記ｐ型コンタクト層１０９の上面全体にわたって、ファセット面（１１―２０）面および（０００１）面を複数形成してもよい。この場合における前記ｐ型クラッド層１０８および前記ｐ型コンタクト層１０９の形成条件は、例えば、圧力１０〜４００ｈＰａ、温度８００〜１３００℃、好ましくは、圧力１０〜２００ｈＰａ、温度１０００〜１３００℃、より好ましくは、圧力１０〜１００ｈＰａ、温度１１００〜１３００℃である。図３に示す構成は、特にｐ型コンタクト抵抗の低減に有効である。なお、図３において、図２と同一部分には、同一符号を付している。

本実施形態によれば、前記ｐ型クラッド層１０８および前記ｐ型コンタクト層１０９の抵抗を低減することができ、動作電圧が低く、消費電力や発熱も少なく、且つ、発光効率の高い半導体発光素子１００を得ることができる。また、本実施形態では、前記ｐ型コンタクト層１０９の上面が複数のファセット面（１１―２０）面および（０００１）面を含むので、ｐ型コンタクト抵抗が低減され、より消費電力や発熱の少ない半導体発光素子１００を得ることができる。ただし、本発明の半導体素子はこれに限定されず、前記ファセット面を１つだけ含んでもよい。

（実施形態２）
図４の断面図に、本発明の半導体素子のその他の例の構成を示す。本実施形態の半導体素子は、半導体発光素子（リッジストライプ型の半導体レーザ）である。図示のとおり、この半導体発光素子３００は、前記ｐ型光閉じ込め層１０７と前記ｐ型クラッド層１０８との間に前記電流狭窄層３０１を有しないこと、および前記ｐ型コンタクト層１０９および前記ｐ型クラッド層１０８が幅１．５μｍ、高さ約０．４２μｍのリッジ部３０３として形成されていることを除き、図２に示す半導体発光素子１００と同様の構成である。図４に示す半導体発光素子３００は、前記ｐ型光閉じ込め層１０７と前記ｐ型クラッド層１０８との間に前記電流狭窄層３０１を形成せず、前記ｐ型コンタクト層１０９および前記ｐ型クラッド層１０８を塩素（Ｃｌ_２）系のドライエッチング装置でエッチングし、幅１．５μｍ、高さ約０．４２μｍの前記リッジ部３０３を形成する点を除き、図２に示す半導体発光素子１００と同様にして製造できる。

つぎに、本発明の実施例について比較例と併せて説明する。なお、本発明は、下記の実施例および比較例によってなんら限定ないし制限されない。

（実施例１）
図２に示す半導体発光素子１００を作製した。ｎ型基板１０１には、ｎ型キャリアＳｉ濃度が１×１０^１８ｃｍ^−３程度のｎ型ＧａＮ（１１−２２）基板を用いた。素子の作製にはＭＯＶＰＥ装置を用いた。キャリアガスには水素と窒素の混合ガスを用いた。Ｇａ、Ａｌ、Ｉｎの供給源としては、それぞれトリメチルガリウム（ＴＭＧ）、トリメチルアンモニウム（ＴＭＡ）、トリメチルインジウム（ＴＭＩｎ）を用いた。ｎ型ドーパントとしては、シラン（ＳｉＨ_４）を用いた。ｐ型ドーパントとしては、ビスシクロペンタジエニルマグネシウム（Ｃｐ_２Ｍｇ）を用いた。

まず、ｎ型バッファ層１０２、ｎ型クラッド層１０３、ｎ型光閉じ込め層１０４、量子井戸層１０５、キャップ層１０６、ｐ型光閉じ込め層１０７、ｐ型クラッド層１０８、および電流狭窄層３０１となるＩＩＩ族窒化物から形成されている各層の成長を実施した。これ以降、これらの工程をまとめて「活性層成長工程」という。

すなわち、まず、ｎ型ＧａＮ（１１−２２）基板１０１をＭＯＶＰＥ装置に投入後、４００ｈＰａの減圧下で、ＮＨ_３を供給しながらｎ型ＧａＮ（１１−２２）基板１０１を昇温し、成長温度まで達した時点で前記各層の成長を開始した。これにより、Ｓｉドープｎ型ＧａＮ（Ｓｉ濃度４×１０^１７ｃｍ^−３、厚さ０．１μｍ）から形成されているｎ型バッファ層１０２、Ｓｉドープｎ型Ａｌ_０．０７Ｇａ_０．９３Ｎ（Ｓｉ濃度４×１０^１７ｃｍ^−３、厚さ２μｍ）から形成されているｎ型クラッド層１０３、Ｓｉドープｎ型ＧａＮ（Ｓｉ濃度４×１０^１７ｃｍ^−３、厚さ０．１μｍ）から形成されているｎ型光閉じ込め層１０４、Ｉｎ_０．２Ｇａ_０．８Ｎ（厚さ３ｎｍ）井戸層とアンドープＧａＮ（厚さ１０ｎｍ）バリア層とから形成されている２周期多重量子井戸（ＭＱＷ）層１０５、Ｍｇドープｐ型Ａｌ_０．２Ｇａ_０．８Ｎから形成されているキャップ層１０６、Ｍｇドープｐ型ＧａＮ（Ｍｇ濃度２×１０^１９ｃｍ^−３、厚さ０．１μｍ）から形成されているｐ型光閉じ込め層１０７を順次堆積した。ＧａＮ成長は、基板温度９５０℃、ＴＭＧ供給量５８μｍｏｌ／分、ＮＨ_３供給量０．３６ｍｏｌ／分で実施した。ＡｌＧａＮ成長は、基板温度９５０℃、ＴＭＡ供給量４９μｍｏｌ／分、ＴＭＧ供給量５８μｍｏｌ／分、ＮＨ_３供給量０．３６ｍｏｌ／分で実施した。ＩｎＧａＮのＭＱＷ成長は、基板温度７６０℃、ＴＭＧ供給量８μｍｏｌ／分、ＮＨ_３供給量０．３６ｍｏｌ／分で実施した。なお、ＴＭＩｎ供給量は、井戸層で４８μｍｏｌ／分、バリア層で３μｍｏｌ／分とした。

つぎに、基板温度を４００℃程度まで降温し、前記ｐ型光閉じ込め層１０７の上に非結晶ＡｌＮ層（後に結晶化して電流狭窄層３０１となる）を堆積させた。前記非結晶ＡｌＮ層堆積時のＴＭＡおよびＮＨ_３供給量は、それぞれ３６μｍｏｌ／分、０．３６ｍｏｌ／分とし、堆積膜厚は０．１μｍであった。

つぎに、前記非結晶ＡｌＮ層の一部をエッチングにより除去することで＜１−１００＞方向に延びるストライプ状の開口部３０２を形成した。これ以降、この工程を「ストライプ形成工程」という。

すなわち、まず、前記非結晶ＡｌＮ層上にＳｉＯ_２を１００ｎｍ堆積し、ＳｉＯ_２層を形成した。このＳｉＯ_２層上面にレジストを塗布した後、フォトリソグラフィーにより幅１．５μｍのストライプパターンを前記レジスト上に形成した。つぎに、バッファードフッ酸により前記レジストをマスクとして前記ＳｉＯ_２層をエッチングした。その後、前記レジストを有機溶媒により除去し、水洗した。前記非結晶ＡｌＮ層は、バッファードフッ酸、有機溶媒、水洗の各工程でエッチングまたは損傷を受けることはなかった。つぎに、前記ＳｉＯ_２層をマスクとして前記非結晶ＡｌＮ層をエッチングした。エッチング液としては、リン酸と硫酸とを体積比１：１の割合で混合した溶液を用いた。前記ＳｉＯ_２マスクでカバーされていない領域の前記ＡｌＮ層は、９０℃に保持した前記溶液中で８．５分間のエッチングにより除去された。これにより、前記開口部３０２が形成された。その後、バッファードフッ酸によりマスクとして用いた前記ＳｉＯ_２層を除去した。このようにして、前記ストライプ形成工程を実施することができた。

つぎに、前記非結晶ＡｌＮ層を熱処理により結晶層（電流狭窄層）３０１に変換した。その後、前記ストライプ形成工程で形成された前記開口部３０２を埋め込んで開口埋め込み部を形成するようにｐ型クラッド層１０８を積層し、さらに、ｐ型コンタクト層１０９を堆積した。これ以降、これらの工程をまとめて「ｐ型クラッド層再成長工程」という。

すなわち、まず、前記ストライプ形成工程により形成された半導体ウェハを、ＭＯＶＰＥ装置に投入した。続いて、前記ＭＯＶＰＥ装置内部を、１３０ｈＰａに減圧し、ＮＨ_３供給量０．３６ｍｏｌ／分で１０００℃まで昇温した。基板温度が１０００℃に到達した後、Ｍｇドープｐ型Ａｌ_０．０７Ｇａ_０．９３Ｎ（Ｍｇ濃度１×１０^１９ｃｍ^−３、厚さ０．５μｍ）から形成されているｐ型クラッド層１０８を堆積した。その後、Ｍｇドープｐ型ＧａＮ（Ｍｇ濃度１×１０^２０ｃｍ^−３、厚さ０．０２μｍ）から形成されているｐ型コンタクト層１０９を堆積した。なお、ｐ型ＡｌＧａＮおよびｐ型ＧａＮの堆積条件は、前記ｎ型ＡｌＧａＮおよび前記ｎ型ＧａＮの形成時に比べて低圧、高温になっており、前記ｐ型クラッド層１０８および前記ｐ型コンタクト層１０９の堆積中の結晶表面は、（１１−２０）ファセット面と（０００１）ファセット面とで覆われている。このようにして、ｐ型クラッド層再成長工程を実施することができた。

このようにして得られたＬＤウェハの前記ｎ型ＧａＮ（１１−２２）基板１０１裏面（底面）にｎ型電極２０２を、前記ｐ型コンタクト層１０９上面にｐ型電極２０１を、それぞれ真空蒸着法で形成した。これ以降、この工程を「電極形成工程」という。前記ｐ型電極接触面積に占める前記ファセット面の割合は、１％程度であった。そして、前記電極形成工程後の試料（構造体）を、前記開口埋め込み部（ストライプ）の長手方向に直交する方向に劈開し、半導体発光素子１００とした。なお、素子長は、５００μｍとした。

（実施例２）
前記ｐ型光閉じ込め層１０７と前記ｐ型クラッド層１０８との間に前記電流狭窄層３０１を形成しなかった点、および前記ｐ型コンタクト層１０９および前記ｐ型クラッド層１０８を塩素（Ｃｌ_２）系のドライエッチング装置でエッチングし、幅１．５μｍ、高さ約０．４２μｍのリッジ部３０３を作製した点以外は、前記実施例１の図２に示す半導体発光素子１００と同様にして、図４に示す半導体発光素子３００を作製した。

（比較例）
前記ｐ型ＡｌＧａＮおよび前記ｐ型ＧａＮの堆積条件を、前記ｎ型ＡｌＧａＮおよび前記ｎ型ＧａＮの形成時と同じとすることで、前記ｐ型クラッド層１０８および前記ｐ型コンタクト層１０９の堆積中の結晶表面が、基板主面と同じ（１１−２２）面で覆われている構成とした点以外は、前記実施例１の図２に示す半導体発光素子１００と同様にして、図５に示す半導体発光素子４００を作製した。

（評価）
実施例１、２および比較例で得られた半導体発光素子を、それぞれヒートシンクに融着し、発光特性を調べた。その結果、実施例１および２の半導体発光素子は、電流密度３．０ｋＡ／ｃｍ^２、電圧４．０Ｖ、中心波長４５０ｎｍで発振した。一方、比較例の半導体発光素子は、電流密度４．０ｋＡ／ｃｍ^２、中心波長４５０ｎｍで発振したが、閾値電圧が６．０Ｖと高かった。

１００、２００、３００、４００ 半導体発光素子
１０１ ｎ型基板
１０２ ｎ型バッファ層
１０３ ｎ型クラッド層
１０４ ｎ型光閉じ込め層
１０５ 量子井戸層
１０６ キャップ層
１０７ ｐ型光閉じ込め層
１０８ ｐ型クラッド層
１０９ ｐ型コンタクト層
２０１ ｐ型電極
２０２ ｎ型電極
３０１ 電流狭窄層
３０２ 開口部
３０３ リッジ部

Claims (13)

1. 基板と、
   前記基板の主面上に積層された量子井戸層と、
   前記量子井戸層上に積層されたｐ型層とを含み、
   前記基板の主面は、（１１−２２）面であり、
   前記量子井戸層の上面は前記基板の主面と同じ面方位であり、
   前記ｐ型層の上面が、前記基板の主面と面方位が異なるファセット面を含み、
   前記ファセット面は、（１１−２０）面、（０００１）面、（１−１００）面および（１−１０１）面からなる群から選択される少なくとも一つの面であり、
   前記ｐ型層は、
   ＩＩＩ族窒化物半導体から形成され、
   ｐ型ドーパントとしてＭｇを含む半導体素子。
2. 前記ｐ型層は、上面に前記ファセット面を含むｐ型クラッド層と、前記ｐ型クラッド層上に形成されたｐ型コンタクト層とを含む請求項１記載の半導体素子。
3. 前記ｐ型層が、Ｉｎ_ｘＡｌ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）の組成を有するＩＩＩ族窒化物半導体から形成されていることを特徴とする請求項１または２に記載の半導体素子。
4. さらに、前記ｐ型層上に直接積層されたｐ型電極を含み、
   前記ｐ型層が、前記ｐ型電極との界面に前記ファセット面を有することを特徴とする請求項１から３のいずれか一項に記載の半導体素子。
5. 前記ｐ型層の上面のうち前記ｐ型電極と接触する部分において、前記ファセット面の面積が、前記ｐ型電極と接触する部分全体の面積に対し、１〜１００％であることを特徴とする請求項４記載の半導体素子。
6. 半導体発光素子であることを特徴とする請求項１から５のいずれか一項に記載の半導体素子。
7. 請求項６記載の半導体素子を含むことを特徴とする画像表示装置。
8. 請求項６記載の半導体素子を含むことを特徴とする情報記憶再生装置。
9. （１１−２２）面を主面とする基板の、前記主面上に上面が前記主面と同じ面方位である量子井戸層を形成する工程と、
   前記量子井戸層上にＩＩＩ族窒化物半導体からなるｐ型層を形成する工程を含み、
   前記ｐ型層を形成する工程において、
   前記ｐ型層を、その上面が前記基板の主面と異なる面方位を有するファセット面を含む半導体として形成するとともに、
   前記ファセット面を、（１１−２０）面、（０００１）面、（１−１００）面および（１−１０１）面からなる群から選択される少なくとも一つの面とし、
   ｐ型ドーパントとしてＭｇをドーピングする半導体素子の製造方法。
10. 前記ｐ型層を形成する工程は、
    上面に前記ファセット面を含むｐ型クラッド層を形成する工程と、
    前記ｐ型クラッド層上にｐ型コンタクト層を形成する工程とを含む請求項９記載の半導体素子の製造方法。
11. 前記ｐ型層を形成する工程において、Ｉｎ_ｘＡｌ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）の組成を有するＩＩＩ族窒化物半導体から前記ｐ型層を形成することを特徴とする請求項９または１０に記載の半導体素子の製造方法。
12. 前記ｐ型層上に直接ｐ型電極を積層する工程を含み、
    前記積層する工程において、前記ｐ型層が、前記ｐ型電極との界面に前記ファセット面を有するように前記ｐ型電極を積層することを特徴とする請求項９から１１のいずれか一項に記載の半導体素子の製造方法。
13. 前記ｐ型層の上面のうち前記ｐ型電極と接触する部分において、前記ファセット面の面積が、前記ｐ型電極と接触する部分全体の面積に対し、１〜１００％となるように前記ｐ型層を形成することを特徴とする請求項１２記載の半導体素子の製造方法。

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