JP5589462B2 - 半導体装置及び半導体装置の製造方法 - Google Patents
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Description
まず、図11(a)に示すような絶縁基板102の上面に配線103を形成し、ソルダーレジスト106で被覆する。次に、図11(b)に示すように、絶縁基板102の配線103が設けられた面の中央部に半導体チップ104を接着剤等により固定する。そして、半導体チップ104の図示しない電極端子と配線103の一端部103aとをボンディングワイヤー105により接続する。
前記第2封止樹脂の厚さは前記第1封止樹脂の厚さよりも厚いことを特徴とするものであってもよい。
前記第1封止樹脂材料は、前記第2封止樹脂材料よりも高耐圧・高耐熱性であることを特徴とするものであってもよい。
前記配線上に、前記配線の前記一端と前記他端を露出させる開口が形成されたレジストが形成されていることを特徴とするものであってもよい。
前記配線の前記他端上面も前記第1封止樹脂により封止されていることを特徴とするものであってもよい。
前記第1工程において、前記第1封止樹脂は前記第1封止樹脂材料ポッティング法により滴下されてなることを特徴とするものであってもよい。
配線3は、例えば銅等の導体からなる。複数の配線3が、絶縁基板2の一方の面に、絶縁基板2の中央側から外周側に向かって放射状に設けられている。
半導体チップ4は、シリコンの半導体基板に集積回路を設けたものである。半導体チップ4は、接着剤等により絶縁基板2の配線3が設けられた面の中央部に固定される。半導体チップ4には図示しない電極端子が設けられており、電極端子は配線3の中央側端部3aとボンディングワイヤー5により接続される。
仮封止樹脂7Aの厚さは絶縁性を確保するためには数10μm程度で十分であり、厚くても100〜200μm程度である。後述するリフロー法によるメイン基板10への実装時に仮封止樹脂7Aが加熱されるが、仮封止樹脂7Aがこの程度の厚さであると、リフロー加熱初期の温度の比較的低い予備加熱時時に仮封止樹脂7A内部の水分が除去される。また、仮封止樹脂7Aの厚さを薄くすることで、加熱時の熱膨張による応力を相対的に小さくすることができる。このため、ボンディング剥がれやワイヤー切れといったワイヤー不良が発生する可能性を低減することができる。
半田端子8は、開口6bを塞ぐように設けられている。半田端子8は、フラックスにスズ等からなる半田の粉末が混ざったペースト状のものを、印刷マスクを用いてスクリーン印刷法等により設けることができる。半田端子8は、配線3及びボンディングワイヤー5を介して半導体チップ4の電極端子と導通している。
まず、図3に示すように、絶縁基板2の上面に配線3を形成し、ソルダーレジスト6をパターニングする。
次に、図4に示すように、開口6bを塞ぐように半田端子8を形成する。半田端子8は印刷法により設けることができる。
次に、図5に示すように、絶縁基板2の配線3が設けられた面の中央部に半導体チップ4を接着剤等により固定する。そして、半導体チップ4の図示しない電極端子と配線3の中央側端部3aとをボンディングワイヤー5により接続する。
その後、開口6aを塞ぐように仮封止樹脂7Aの材料を滴下する(ポッティング)。滴下した樹脂材料が固化することで、半導体チップ4、ボンディングワイヤー5及び配線3の一端部を仮封止する仮封止樹脂7Aが形成される。以上により、図1、図2に示すサブ基板1が完成する。
図6はサブ基板1等が実装される前のメイン基板10を示す断面図である。図6に示すように、メイン基板10は、絶縁基板12と、絶縁基板の一方の面に設けられた配線13と、配線13を被覆するソルダーレジスト16と、等を備える。なお、メイン基板10のサブ基板1が取り付けられる位置には、仮封止樹脂7Aと対応する位置に穴17が設けられている。また、ソルダーレジスト16には、配線13の端部13aを露出させる開口16a、16b、16cが設けられている。開口16a、16b、16cには、印刷法により半田端子18A、18B、18Cが設けられている。
次に、図7に示すように、メイン基板10の上部に、サブ基板1を載置する。このとき、サブ基板1の仮封止樹脂7A及び半田端子8が設けられた面を下に向け、半田端子8を半田端子18Aの上部に載置し、かつ、仮封止樹脂7Aが穴17の内部となるように配置する。
なお、半田端子18B、18C上にも、その他の素子19が配置される。
なお、リフロー時に、半田端子18B、18Cも融かし、冷却することで、その他の素子19も実装する。
以上のようにして、サブ基板1のメイン基板10への実装が完了する。
また、本発明によれば、半導体チップ4には電極端子が設けられており、電極端子は配線3の中央側端部3aとボンディングワイヤー5により接続されるとしたが、これに限らず、半導体チップ4に設けられた電極端子と配線3の中央側端部3aとが何らかの手段により接続されていれば良い。
あるいは、図10(c)に示すように、絶縁基板2の両面にべたのグランドレイヤー3A、3Aが形成され、一方のグランドレイヤー3A上に層間絶縁層2Aが形成され、層間絶縁層2A上に配線3、ソルダーレジスト6、半田端子8が設けられたものを用いてもよい。
また、本実施形態においては、メイン基板10にも半田端子18A、18B、18Cを印刷形成したが、これに限らず、端子に半田を形成しなくても良い。
また、リフローの際に半田端子8の材料であるスズ等が配線3材料である銅等に拡散しないように、配線3の他端部3b上にニッケル等からなるバリア層を設けても良い。
2、12、102 絶縁基板
3、13、103 配線
3a、3b、13a、103a、103b 端部
4、104 半導体チップ
5、105 ボンディングワイヤー
6、106 ソルダーレジスト
6a、6b、16a、106a、106b 開口
7A 仮封止樹脂
7B 本封止樹脂
107 封止樹脂
8、108 半田端子
10 メイン基板
17 穴
Claims (9)
- 絶縁基板と、
前記絶縁基板の少なくとも一方の面に設けられた配線と、
前記配線の一端に形成された半田端子と、
前記一方の面に固定され、前記配線の他端と接続された半導体チップと、
前記半導体チップを封止する第1封止樹脂と、
一方の面及び前記一方の面と反対側の他方の面を有するメイン基板と、
前記メイン基板の前記一方の面に設けられ、前記半田端子と融着させることにより前記絶縁基板を前記メイン基板に固定する端子と、
前記第1封止樹脂を覆うとともに前記絶縁基板と前記メイン基板との間隙において前記半田端子に接するように充填され且つ前記メイン基板の前記一方の面において前記半田端子が形成されている領域に対応する前記メイン基板の前記他方の面の領域を覆うように封止する第2封止樹脂と、
を備えることを特徴とする半導体装置。 - 前記メイン基板は、前記第1封止樹脂と対応する位置に穴が設けられており、前記穴内部も前記第2封止樹脂により封止されていることを特徴とする請求項1に記載の半導体装置。
- 前記第2封止樹脂の厚さは前記第1封止樹脂の厚さよりも厚いことを特徴とする請求項1又は2に記載の半導体装置。
- 前記第1封止樹脂材料は、前記第2封止樹脂材料よりも高耐圧・高耐熱性であることを特徴とする請求項1乃至3の何れか一項に記載の半導体装置。
- 前記配線上に、前記配線の前記一端と前記他端を露出させる開口が形成されたレジストが形成されていることを特徴とする請求項1乃至4の何れか一項に記載の半導体装置。
- 前記配線の前記他端上面も前記第1封止樹脂により封止されていることを特徴とする請求項1乃至5の何れか一項に記載の半導体装置。
- 配線と、前記配線の一端に形成された半田端子と、前記配線の他端に接続された半導体チップと、が一方の面に設けられた絶縁基板と、
一方の面及び前記一方の面と反対側の他方の面を有し、前記絶縁基板の一方の面に形成された前記半田端子と対応する位置に端子が設けられたメイン基板と、
を備えた半導体装置の製造方法において、
前記半導体チップを第1封止樹脂により封止する第1工程と、
前記半田端子と前記端子とを融着させることにより前記絶縁基板を前記メイン基板に固定する第2工程と、
前記第1封止樹脂を覆うとともに前記絶縁基板と前記メイン基板との間隙において前記半田端子に接するように充填され且つ前記メイン基板の前記一方の面において前記半田端子が形成されている領域に対応する前記メイン基板の前記他方の面の領域を覆う第2封止樹脂を形成する第3工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記メイン基板は、前記第1封止樹脂と対応する位置に穴が設けられており、前記穴内部も前記第2封止樹脂により封止されていることを特徴とする請求項7に記載の半導体装置の製造方法。
- 前記第1工程において、前記第1封止樹脂は前記第1封止樹脂材料ポッティング法により滴下されてなることを特徴とする請求項7又は8に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010058586A JP5589462B2 (ja) | 2010-03-16 | 2010-03-16 | 半導体装置及び半導体装置の製造方法 |
Applications Claiming Priority (1)
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JP2010058586A JP5589462B2 (ja) | 2010-03-16 | 2010-03-16 | 半導体装置及び半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011192854A JP2011192854A (ja) | 2011-09-29 |
JP5589462B2 true JP5589462B2 (ja) | 2014-09-17 |
Family
ID=44797461
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2010058586A Expired - Fee Related JP5589462B2 (ja) | 2010-03-16 | 2010-03-16 | 半導体装置及び半導体装置の製造方法 |
Country Status (1)
Country | Link |
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JP (1) | JP5589462B2 (ja) |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02172245A (ja) * | 1988-12-26 | 1990-07-03 | Hitachi Ltd | 半導体装置 |
JPH10294423A (ja) * | 1997-04-17 | 1998-11-04 | Nec Corp | 半導体装置 |
JP3967263B2 (ja) * | 2002-12-26 | 2007-08-29 | セイコーインスツル株式会社 | 半導体装置及び表示装置 |
JP4837513B2 (ja) * | 2006-10-04 | 2011-12-14 | シャープ株式会社 | 半導体パッケージの製造方法、及び表示装置の製造方法 |
JP4423285B2 (ja) * | 2006-12-19 | 2010-03-03 | 新光電気工業株式会社 | 電子部品内蔵基板および電子部品内蔵基板の製造方法 |
JP4901458B2 (ja) * | 2006-12-26 | 2012-03-21 | 新光電気工業株式会社 | 電子部品内蔵基板 |
JP4864810B2 (ja) * | 2007-05-21 | 2012-02-01 | 新光電気工業株式会社 | チップ内蔵基板の製造方法 |
JP4833192B2 (ja) * | 2007-12-27 | 2011-12-07 | 新光電気工業株式会社 | 電子装置 |
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2010
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JP2011192854A (ja) | 2011-09-29 |
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