JP5546408B2 - 電源制御装置及び画像形成装置 - Google Patents

Description

本発明は、電力供給を制御する電源制御装置、及び電源制御装置を備えた画像形成装置に関する。

レーザプリンタに代表される画像形成装置において、装置内のモータなどへの電力供給は、画像形成装置の動作を制御している制御回路が制御している。そのため、例えば、制御回路が故障したり、プログラムにエラーが発生してプログラムが暴走したりすると、画像形成装置内のモータやクラッチ、定着器などへの電力供給が不必要に継続した状態になることがある。そして、その場合には、これらモータ等の機器の破損などを引き起こす可能性がある。

このような事態の発生を防止するために、例えば、特許文献１では、マイクロコンピュータの暴走防止方法として、ウォッチドッグタイマを使用して、マイクロコンピュータへの電源供給を遮断する方法が提案されている。また、高価なカウンタ回路やクロック信号発生回路を必要とするウォッチドッグタイマを使わない方法も提案されている。例えば、特許文献２では、発振回路や制御回路からのクロック信号を入力し、ＡＣカップリング回路により交流成分信号を抽出し、その交流成分信号を積分回路により積分して得られた信号の電圧値が閾値以下の場合には電力供給を停止する方法が提案されている。

特開平５−２８９７７９号公報 特開２００５−７８３１２号公報

ところで、特許文献２において提案されている方法において、発振回路からのクロック信号の周波数が高いと、高いレベルの不要輻射ノイズが発生することがある。そこで、不要輻射ノイズを低減するために、発振回路から出力されるクロック信号の周波数を低くし、クロック信号を受信した回路側に設けた位相ロックループ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ。以下、ＰＬＬと記載する）回路でクロック信号を逓倍し、周波数を高くすることがよく行われている。しかしながら、ＰＬＬを用いた回路では、発振回路からのクロック信号の停止を検出できないことがあり、その結果、電力供給停止ができないという課題があった。

図８は、発振器１が故障して、ロジックＩＣ５ａ、又はロジックＩＣ５ｂへのクロック供給が止まった場合に、電源装置４から、例えばモータ等のアクチュエータ３への給電を止める電源制御装置の要部構成を示したものである。以下に、図８を用いて、前述した課題について説明する。図８（ａ）において、ロジックＩＣ５ａの内部回路であるクロック生成回路２は、発振器１からの入力クロック信号を分周し、入力クロック信号よりも低い周波数のクロック信号を電源装置４に出力する。電源装置４は、特許文献２のように、クロック生成回路２からのクロック信号をＡＣカップリング回路により交流成分信号を抽出し、その交流成分信号を積分回路により積分して得られた信号の電圧値が一定以下の場合には電力供給を停止する制御回路を有する。そのため、発振器１が故障し、クロック生成回路２へのクロック供給が止まると、電源装置４へのクロック供給が停止する。そして、電源装置４へのクロック供給が停止すると、電源装置内の制御回路によりアクチュエータ３への電力供給が停止され、その結果、アクチュエータ３は停止する。

図８（ｂ）では、発振器１からのクロック信号が、ロジックＩＣ５ｂの中のＰＬＬ６を経由して、クロック生成回路２へ供給される点が、図８（ａ）と異なる。ＰＬＬ６を使用しているのは、発振器１からの出力クロックの周波数を低くすることができ、これにより不要輻射ノイズを低減することができるからである。発振器１から出力されたクロック信号は、ロジックＩＣ５ｂの中のＰＬＬ６で逓倍され、クロック生成回路２に供給される。ところで、図８（ｂ）において、発振器１が故障し、ロジックＩＣ５ｂへのクロック供給が停止した場合でも、ＰＬＬ６は最低動作周波数のクロック信号を出力する。これは、発振器１からのクロック信号入力がなくても、ＰＬＬ６の出力段にある電圧制御発振器（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ。以下、ＶＣＯと記載する）が最低動作周波数のクロック信号を生成するからである。ＰＬＬ６が出力した最低動作周波数のクロック信号は、クロック生成回路２に入力され、通常よりも低い周波数のクロック信号が電源装置４に出力される。そして、電源装置４への入力クロック信号の交流成分信号を積分する積分回路の時定数によっては、電源装置４は、クロック生成回路２からのクロック信号の周波数が通常時よりも低いことを検出できず、アクチュエータ３に電力を供給し続ける場合がある。すなわち、発振器１が故障して、発振器１からのクロック信号出力が停止しても、アクチュエータ３への給電が止まらない場合があり、電力供給停止ができないという課題となっていた。

本発明はこのような状況のもとでなされたもので、ＰＬＬ回路を有する電源制御装置において、発振器からのクロック供給が停止した場合に、アクチュエータへの給電を停止させることを目的とする。

前述した課題を解決するため、本発明では次のとおりに構成する。

（１）第１のクロック信号を生成して出力するクロック信号生成手段と、前記第１のクロック信号を入力し、逓倍した第２のクロック信号を出力するクロック信号逓倍手段と、前記第２のクロック信号を入力とするカウンタで、カウンタ値が所定値以上になると異常検知信号を出力するウォッチドッグタイマと、前記第１のクロック信号により動作し、前記ウォッチドッグタイマのカウンタ値をクリアする制御手段と、前記ウォッチドッグタイマが異常検知信号を出力していない場合には、前記第２のクロック信号に基づいた第３のクロック信号を出力し、前記ウォッチドッグタイマが異常検知信号を出力している場合には、前記第３のクロック信号の出力を停止する信号出力手段と、前記信号出力手段が前記第３のクロック信号を出力している場合は、商用電源からの電力供給を継続し、前記信号出力手段が前記第３のクロック信号の出力を停止している場合は、商用電源からの電力供給を遮断する電力供給手段と、を備えた電源制御装置。

（２）前記（１）に記載の電源制御装置を備えた画像形成装置。

本発明によれば、ＰＬＬ回路を有する電源制御装置において、発振器からのクロック供給が停止した場合に、アクチュエータへの給電を停止させることができる。

実施例１、３の電源制御装置の全体構成を示す図 実施例１〜３のＰＬＬ回路の回路構成を示す図 実施例１の電源装置の概要構成、及び積分回路の回路構成を示す図 実施例１〜３の電源制御装置の動作タイミングを示す図 実施例２の画像形成装置の概略構成を示す図 実施例２の電源制御装置の全体構成、及び電源装置の概要構成を示す図 実施例３の電源装置の概要構成、及び遮断回路の回路構成を示す図 従来例の電源制御装置の要部構成を示す図

以下、本発明を実施するための形態について、実施例により詳しく説明する。

［電源制御装置の概要について］
図１は、本実施例の電源制御装置の全体構成を示した図である。電源制御装置は、ＣＰＵ１００、ＡＳＩＣ（特定用途向け集積回路）２００、商用電源３１０から２４Ｖ電圧を生成し、アクチュエータ４００に２４Ｖを給電する電源装置３００を備えている。アクチュエータ４００は、モータやソレノイドなどを指し、本実施例の電源制御装置を含む画像形成装置の動力として使われる。アクチュエータ４００は、ＡＳＩＣ２００内にある制御部２０１により、その動作を制御される。また、制御部２０１からの制御状態に関係なく、電源装置３００からの２４Ｖ給電が停止すると、アクチュエータ４００の動作は停止する。

ＣＰＵ１００の内部にある発振回路１０２（クロック信号生成手段に相当）には発振子１０１が接続されている。発振回路１０２は、発振子１０１の発振周波数で決まる周波数のクロック信号（第１のクロック信号に相当）を生成し、ＣＰＵコア１０９や分周器１０８、ＣＰＵ１００の内部回路（不図示）に供給する。分周器１０８はＰＰＧ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｐｕｌｓｅ Ｇｅｎｅｒａｔｏｒ）であり、その分周比はＣＰＵコア１０９により変更することができる。本実施例では、分周器１０８は４分周に設定されており、分周器１０８は発振回路１０２からの入力クロックを４分周し、４分の１の周波数のクロック信号を出力する。

ＣＰＵ１００内部の分周器１０８から出力されたクロック信号は、ＡＳＩＣ２００の内部回路であるＰＬＬ回路５００に入力される。ＰＬＬ回路５００（クロック信号逓倍手段に相当）は、入力されたクロック信号を４逓倍したクロック信号（第２のクロック信号に相当）を生成する。そして、生成されたクロック信号は、ＡＳＩＣの内部回路である制御部２０１や分周器２０４、後述するウォッチドッグタイマ（以下、ＷＤＴと記載する）２０５、その他のＡＳＩＣの内部回路に供給される。ところで、ＣＰＵ１００からＡＳＩＣ２００へのクロック信号の伝送において、クロック信号の周波数を低くするのは、不要輻射ノイズを低減するためである。すなわち、ＩＣ（ＣＰＵ１００やＡＳＩＣ２００）間を繋ぐプリント基板上の信号線パターンを通るクロックの周波数を低くすることにより、クロック伝送による不要輻射ノイズを低減できるからである。

制御部２０１は、信号線を介して、アクチュエータ４００の動作を制御する信号を出力する。また、分周器２０４は、ＰＬＬ回路５００からのクロック信号を分周し、電源装置３００に分周したクロック信号を出力する。

ＡＳＩＣ２００内には、クロック信号の入力状態を監視する監視部としてのＷＤＴ２０５が設けられている。ＷＤＴ２０５は、ＰＬＬ回路５００からのクロック信号を入力とするカウンタであり、クロック信号の入力によりカウントアップを行い、カウンタ値が上限値になるとカウントアップ動作を停止する。ＷＤＴ２０５から分周器２０４のリセット（ＲＳＴ）端子に出力される信号（異常検知信号に相当）は、ＷＤＴ２０５のカウンタのカウンタ値が上限よりも小さい場合はローレベルであり、カウンタ値が上限値の場合にはハイレベルになる。

ＣＰＵコア１０９は、信号線を介して、ＷＤＴ２０５のカウンタ値を０クリアすることができる。ＷＤＴ２０５は、ＣＰＵコア１０９により上限値になる前にそのカウンタ値を０クリアされることで、分周器２０４のリセット端子への出力信号をローレベルに保持し続ける。もし、ＣＰＵコア１０９から０クリアされず、カウンタ値が上限値になると、ＷＤＴ２０５は、分周器２０４のリセット端子への出力信号をハイレベルに変化させ、次に０クリアされるまでの間、ハイレベルを保持し続ける。ＷＤＴ２０５の構成は、一旦、分周器２０４のリセット端子への出力信号をハイレベルに変化させたら、電源をオフにするまでハイレベルを保持し続ける構成でもよい。

また、ＣＰＵコア１０９は、信号線を介して、分周器２０４の“動作”又は“停止”を設定することにより、分周器２０４の動作を制御することができる。ＣＰＵコア１０９が分周器２０４を“動作”に設定すると、分周器２０４は入力クロック信号を分周した信号を電源装置３００に出力する。逆に、ＣＰＵコア１０９が分周器２０４を“停止”に設定した場合には、分周器２０４は電源装置３００にローレベル信号を出力する。ところで、前述したように、ＷＤＴ２０５は、分周器２０４のリセット端子への信号を出力する。ＷＤＴ２０５からの出力信号がハイレベルの場合には、分周器２０４はリセットされ、ＣＰＵコア１０９から設定された状態が“動作”又は“停止”に関わらず、分周器２０４は動作を停止し、電源装置３００への出力信号はローレベルに固定される。逆に、ＷＤＴ２０５からの出力信号がローレベルの場合には、分周器２０４は、ＣＰＵコア１０９からの設定（“動作”又は“停止”）に基づいた動作をする。

分周器２０４からの出力信号（第３のクロック信号に相当）は、電源装置３００に入力される。電源装置３００は、入力された信号の周波数が一定範囲内の場合は、アクチュエータ４００に２４Ｖを給電し、一定範囲外の場合には、アクチュエータ４００への２４Ｖ給電を行わない。

［ＰＬＬ回路について］
次に、ＰＬＬ回路５００について説明する。図２は、ＰＬＬ回路５００の回路構成を示した図である。ＰＬＬ回路５００は、位相比較器（Ｐｈａｓｅ Ｃｏｍｐａｒａｔｏｒ。以下、ＰＣと記載する）５０１、ローパスフィルタ（以下、ＬＰＦと記載する）５０２、ＶＣＯ５０３、分周器５０４から構成されている。

ＰＣ５０１は、ＣＰＵ１００内の分周器１０８からのクロック信号と分周器５０４からのクロック信号を入力し、２つのクロック信号の位相比較を行い、その位相差を電圧に変換して出力する。分周器１０８からのクロック信号の位相が分周器５０４からのクロック信号よりも進んでいれば、ＰＣ５０１は、出力クロック信号の電圧を位相差に応じた分だけ上げる。逆に、分周器５０４からのクロック信号の位相の方が進んでいれば、ＰＣ５０１は、出力クロック信号の電圧を位相差に応じた分だけ下げる。ＬＰＦ５０２は、ＰＣ５０１からの出力クロック信号を平滑化した信号を出力する。ＶＣＯ５０３は、ＬＰＦ５０２から出力された信号の電圧レベルに応じて、出力するクロック信号の周波数を変化させる。ＶＣＯ５０３から出力されたクロック信号は、ＰＬＬ回路５００から出力されると共に、分周器５０４に入力される。分周器５０４は入力クロック信号を４分周し、ＰＣ５０１に出力する。

以上のフィードバック系により、ＰＣ５０１に入力される２つのクロック信号の位相が一致するように、すなわち、分周器１０８からのクロック信号と分周器５０４からのクロック信号の周波数が一致するように、制御される。この結果、ＰＬＬ回路５００から出力されるクロック信号の周波数ｆｏｕｔとＰＬＬに入力される分周器１０８からのクロック信号の周波数ｆｉｎの関係は、ｆｏｕｔ＝４×ｆｉｎになる。

ところで、ＶＣＯ５０３は、ＬＰＦ５０２の出力信号の電圧が０Ｖになっても、自走周波数である最低動作周波数ｆ０のクロックを出力する。最低動作周波数ｆ０が、４×ｆｉｎ＞ｆ０の関係の場合には、ＶＣＯ５０３の出力クロック信号の周波数ｆｏｕｔは、ｆｏｕｔ＝４×ｆｉｎの関係を維持する。ところが、最低動作周波数ｆ０が、４×ｆｉｎ＜ｆ０の関係になると、ＶＣＯ５０３は、最低動作周波数ｆ０以下の周波数のクロックを出力できないことから、ｆｏｕｔ＝４×ｆｉｎの関係を維持できず、ｆｏｕｔ＝ｆ０となる。ＣＰＵ１００内の分周器１０８からのクロック信号が停止した場合も、入力クロック周波数ｆｉｎは０Ｈｚであるので、ｆｏｕｔ＝ｆ０となる。

［電源装置について］
次に、電源装置３００の構成を説明する。図３（ａ）は、電源装置３００の内部構成を示した図であり、ＡＣカップリング回路３０１、積分回路３０３、電源生成部３１２から構成されている。電源装置３００には、ＡＳＩＣ２００内部の分周器２０４の出力であるクロック信号が入力される。このクロック信号は電源装置３００内部で、ＡＣカップリング回路３０１に入力される。ＡＣカップリング回路３０１は、通常、コンデンサで構成され、入力されたクロック信号の交流成分を抽出した信号を積分回路３０３に出力する。積分回路３０３は、入力された信号の高周波成分を除去し、平滑化された信号を出力する。

続いて、図３（ｂ）を使って、積分回路３０３の回路構成について詳しく説明する。積分回路３０３に入力された信号は、ダイオードＤ１とダイオードＤ２で整流され、抵抗Ｒ１とコンデンサＣ１で構成されたＣＲ積分回路により平滑化される。ここで、ＣＲ積分回路の時定数を電源装置３００への入力クロック信号の周波数の周期よりも長くしておけば、入力信号が正常なクロックになっている限り、積分回路の出力信号には、ほぼ一定の電圧レベルの信号が出力される。抵抗Ｒ２は放電用の抵抗であり、電源装置３００への入力クロック信号が停止した場合に、積分回路３０３の出力信号の電荷を抜くためのものである。ＣＲ積分回路の時定数は、クロック周波数や、クロック信号が停止してから遮断回路３０５が電源制御ＩＣ３０９への給電を遮断するまでの時間により、その定数を決めればよい。

電源装置３００への入力信号が、クロック信号のように特定の周波数範囲でハイレベル・ローレベルを繰り返す状態であれば、ＡＣカップリング回路３０１は、交流成分を積分回路３０３に対して出力する。積分回路３０３は入力された信号を積分し、出力信号の電圧は所定値以上の電圧になる。逆に、電源装置３００への入力信号がハイレベル又はローレベルに固定された状態であれば、入力信号に交流成分がないため、ＡＣカップリング回路３０１の出力にも交流成分がなくなり、その結果、積分回路３０３の出力信号の電圧は、所定値より低い電圧になる。

電源生成部３１２は、電源生成回路３１１、電源制御ＩＣ３０９、遮断回路３０５から構成されている。更に、電源生成回路３１１は、不図示であるが、全波整流回路、スイッチング回路、出力回路とから構成されている。全波整流回路は、交流電源である商用電源３１０から入力される電圧を全波整流して出力し、その出力をスイッチング回路がスイッチングし、スイッチング回路の出力を出力回路が所定の２４Ｖ直流電圧に変換して、アクチュエータ４００に出力する。また、電源制御ＩＣ３０９（制御回路に相当）は、電源生成回路３１１のスイッチング回路のスイッチング動作を制御し、安定した直流出力を生成させる。遮断回路３０５は、積分回路３０３からの出力信号に基づき、電源制御ＩＣへの給電や給電遮断を制御する。積分回路３０３からの出力信号の電圧値が閾値以上であれば、遮断回路３０５は電源生成回路３１１から出力される電源制御ＩＣ３０９用電力を電源制御ＩＣ３０９に供給し、逆に、閾値未満であれば、遮断回路３０５は電源制御ＩＣ３０９への給電を遮断する。すなわち、ＡＳＩＣ２００内の分周器２０４からの出力信号が特定の周波数範囲のクロック信号であれば、積分回路３０３からの出力信号の電圧値は所定値以上となり、電源制御ＩＣ３０９への電力供給がなされる。逆に、分周器２０４からの出力信号がハイレベル又はローレベルに保持された状態であれば、積分回路３０３からの出力信号の電圧値は所定値未満となり、電源制御ＩＣ３０９への電力供給が遮断される。

［電源制御装置の動作概要について］
本実施例の全体動作について、図１を用いて説明する。電源制御装置の電源が投入されると、ＣＰＵ１００の発振回路１０２はクロック信号をＣＰＵコア１０９に供給し、ＣＰＵコア１０９は、ＲＯＭ（不図示）に格納された電源制御装置の動作を制御する制御プログラムに基づいて、電源制御装置の制御を開始する。また、発振回路１０２から出力されたクロック信号は、分周器１０８を介して、ＡＳＩＣ２００にも供給され、ＡＳＩＣ２００が動作を開始する。

ＣＰＵコア１０９が信号線を介して、ＷＤＴ２０５のカウンタを定期的に０クリアすることにより、分周器２０４のリセット端子への入力信号はローレベルに保持され、これにより、分周器２０４から電源装置３００にクロック信号が出力される。電源装置３００は、分周器２０４からのクロック信号入力を検知することにより、アクチュエータ４００に２４Ｖを給電し、これにより、アクチュエータ４００が動作する。

ここで、発振子１０１や発振回路１０２が故障し、クロック信号の供給が停止すると、ＡＳＩＣ２００のＰＬＬ回路５００へのクロック供給も止まる。ところが、前述したように、ＰＬＬ回路５００は、クロック信号入力がなくなっても、ＶＣＯ５０３は最低動作周波数ｆ０のクロック信号を出力する。その結果、分周器２０４に周波数ｆ０のクロック信号が入力され、分周器２０４は電源装置３００にクロック信号を出力する。もし、ＷＤＴ２０５がなければ、電源装置３００に出力されたクロック信号により、電源装置３００からアクチュエータ４００に２４Ｖが給電され続け、アクチュエータ４００が故障する場合が考えられる。

本実施例では、電源制御装置がＷＤＴ２０５を有しているため、次のような動作で、アクチュエータ４００への給電が絶たれる。すなわち、発振回路１０２からのクロック信号が停止すると、ＣＰＵコア１０９は動作を停止する。その結果、ＣＰＵコア１０９が定期的に実施していたＷＤＴ２０５の０クリアが実施されなくなる。一方、入力クロック信号が止まっても、ＰＬＬ回路５００からのクロック信号は出力されているため、ＷＤＴ２０５のカウントアップは継続され、カウンタ値が上限値になると、その結果、分周器２０４のリセット端子への出力信号はハイレベルに保持される。これにより、分周器２０４はリセットされ、分周器２０４から電源装置３００への信号がローレベルに保持される。分周器２０４からの信号がローレベルで保持されることにより、積分回路３０３の出力電圧が閾値未満となるため、遮断回路３０５により、電源制御ＩＣ３０９への電力供給が遮断される。その結果、電源装置３００はアクチュエータ４００への給電を停止し、アクチュエータ４００が故障するなどの問題発生がなくなる。

また、ＰＬＬ回路５００が故障して、クロック信号が出力されなくなった場合には、分周器２０４及びＷＤＴ２０５へのクロック供給が止まり、分周器２０４から電源装置３００への信号はローレベル又はハイレベルに固定されてしまう。その結果、発振回路１０２からのクロック信号が停止した場合と同様に、電源装置３００はアクチュエータ４００への給電を停止し、アクチュエータ４００への給電が遮断される。

更に、電源制御装置の動作を制御している制御プログラムが暴走すると、ＣＰＵコア１０９が定期的に実施していたＷＤＴ２０５の０クリアが実施されなくなる。ＷＤＴ２０５のカウントアップは継続され、カウンタ値が上限値になると、分周器２０４のリセット端子への出力信号はハイレベルに保持される。その結果、発振回路１０２からのクロック信号が停止した場合と同様に、電源装置３００はアクチュエータ４００への給電を停止し、アクチュエータ４００への給電が遮断される。従って、電源制御装置は、プログラム暴走時にも、アクチュエータ４００への給電を遮断することができる。

［電源制御装置の動作タイミングについて］
続いて、タイミングチャートを用いて、ＷＤＴ２０５関係の動作について説明する。図４は、本実施例の電源制御装置のＷＤＴ２０５関係の動作タイミングを示した図である。以下での説明を簡単にするため、ＷＤＴ２０５の最大カウント値（上限値）を３とし、タイミングＴ１以前のＷＤＴ２０５のカウンタ値は上限値である３となっているものとする。その結果、タイミングＴ１以前においては、ＷＤＴ２０５から出力される、分周器２０４のリセット端子（ＲＳＴ）の入力信号はハイレベルとなっている。タイミングＴ１で、ＣＰＵコア１０９がＷＤＴ２０５を０クリアする制御信号をＷＤＴ２０５に送出すると、タイミングＴ２でＷＤＴ２０５のカウンタは０になり、その結果、分周器２０４のリセット端子の入力信号はローレベルに変化する。リセット端子の入力信号がローレベルになることで、分周器２０４のリセット状態は解除され、電源装置３００へクロック信号が出力され始める。このクロック信号は、電源装置３００において、ＡＣカップリング回路３０１によってＡＣ成分が抽出され、図に示すような入力クロック信号に似た波形の信号が出力される（タイミングＴ２〜タイミングＴ７）。入力信号の波形の変化に応じて、積分回路３０３の出力信号は、図４に示すように、タイミングＴ２から徐々に信号電圧が上昇する。そして、信号電圧が遮断回路３０５の閾値に達すると、遮断回路３０５は電源制御ＩＣ３０９に給電を開始する（タイミングＴ３）。給電が開始されると、電源制御ＩＣ３０９は、電源生成回路３１１における電源生成の動作制御を開始し、タイミングＴ４でアクチュエータ４００に２４Ｖ給電が開始される。その後、ＷＤＴ２０５のカウンタはカウントアップを続けるが、ＷＤＴ２０５のカウンタ値が２になったタイミングＴ５、Ｔ６で、ＣＰＵコア１０９は、ＷＤＴ２０５を０クリアする制御信号をＷＤＴ２０５に送出し、ＷＤＴ２０５のカウンタ値は０にされる。

ところが、発振回路１０２の故障等により、ＣＰＵコア１０９からのＷＤＴ２０５の０クリアがなくなると、タイミングＴ７でＷＤＴ２０５のカウンタ値は上限値の３になり、その結果、分周器２０４のリセット端子の入力信号はハイレベルになる。リセット端子の入力信号がハイレベルになると、分周器２０４はリセットされ、電源装置３００へのクロック信号出力が停止される。その結果、クロック信号のＡＣ成分がなくなるため、電源装置３００において、積分回路３０３の出力信号の電圧は徐々に低下していく。タイミングＴ８において、出力信号の電圧が遮断回路３０５の閾値を下回ると、遮断回路３０５は電源制御ＩＣ３０９への給電を遮断する。電源制御ＩＣ３０９による電源生成回路３１１に対する電源生成動作制御が停止されるため、その結果、アクチュエータ４００への給電が遮断される。

以上説明したように、本実施例によれば、ＰＬＬ回路を有する電源制御装置において、発振器からのクロック供給が停止した場合やプログラム暴走した場合に、アクチュエータへの給電を停止させることができる。その結果、駆動部や定着器等のアクチュエータの故障を防ぐことができる。

［画像形成装置の概要について］
本実施例では、実施例１において説明した電源制御装置を画像形成装置に適用した実施例について説明する。図５は、電子写真プロセスを用いた画像形成装置の概略構成を示した図である。６００は電子写真プロセスを用いた画像形成装置本体である。給紙カセット６０１に積載された記録紙６１９は、ピックアップローラ６０２によって給紙カセット６０１から送出され、給紙ローラ６０３によってレジストローラ６０４に向けて搬送される。更に、記録紙６１９はレジストローラ６０４によって所定のタイミングでプロセスカートリッジ６０５へ搬送される。プロセスカートリッジ６０５は帯電器６０６、現像ローラ６０７、クリーナ６０８、及び感光体である感光ドラム６０９で一体的に構成されており、電子写真プロセスの一連の処理によって未定着トナー像が記録紙上に形成される。

未定着トナー像の形成方法を詳しく説明する。感光ドラム６０９は帯電器６０６によって表面を一様に帯電された後、スキャナユニット６１１によって画像信号に基づいた像露光が行われる。スキャナユニット６１１内のレーザダイオード６１２から出射されるレーザ光は、回転多面鏡６１３及び反射ミラー６１４を経て主走査方向に走査される。また、感光ドラム６０９の回転により副走査方向に走査される。その結果、感光ドラム６０９の表面上に２次元の潜像が形成される。以上のように形成された感光ドラム６０９の潜像は、現像ローラ６０７によって現像され、トナー像として可視化される。トナー像は転写ローラ６１０によって、レジストローラ６０４から搬送されてきた記録紙上に転写される。続いて、トナー像が転写された記録紙は、定着器６１５に搬送されると記録紙は加熱加圧処理され、記録紙上の未定着トナー像が記録紙に定着される。記録紙は、更に中間搬送ローラ６１６、排紙ローラ６１７によって画像形成装置本体６００外に排出され、一連のプリント動作を終える。また、駆動手段であるモータ６１８は、定着器６１５を含む各ユニットに駆動力を与えている。

［電源制御装置の概要について］
次に、図６（ａ）は、本実施例の電源制御装置の全体構成を示した図である。図６（ａ）において、実施例１の図１と同じ回路には、同じ符号を付している。図１との主な違いは、ＡＳＩＣ２００の高速動作のために分周器１０８を出力バッファ１０５に置換したこと、給電の遮断対象が定着器６１５であること、ＣＰＵコア１０９がスイッチ回路２５０の設定によりＡＮＤゲート２０６への出力を制御できることである。

図６（ａ）を用いて、実施例１との構成の違いについて説明する。発振回路１０２は、クロック信号を出力する。このクロック信号は、ＣＰＵコア１０９に供給されると共に、出力バッファ１０５に入力され、出力バッファ１０５は、入力されたクロック信号と同一周波数のクロック信号を出力する。ＣＰＵ１００の動作周波数をｆ_ＣＰＵ、ＡＳＩＣ２００の動作周波数をｆ_ＡＳＩＣとすると、本実施例の構成ではｆ_ＡＳＩＣ＝４×ｆ_ＣＰＵとなる。すなわち、ＡＳＩＣ２００の動作周波数は、ＰＬＬ回路５００により、ＣＰＵ１００の動作周波数であるｆ_ＣＰＵを４逓倍されている。これは、ＡＳＩＣ２００での処理の高速化が必要な場合にとられる構成である。

ＣＰＵコア１０９は、信号線を介して、ＡＳＩＣ２００の構成要素であるスイッチ回路２５０とＷＤＴ２０５を制御する。ＣＰＵコア１０９のＷＤＴ２０５に対する制御は実施例１と同様なので、説明を省略する。ＣＰＵコア１０９のスイッチ回路２５０に対する制御は、スイッチ回路２５０の入力クロック信号をそのまま電源装置３５０に“出力する”か、又は“出力しない”かの設定である。ＣＰＵコア１０９が信号線を介してスイッチ回路２５０を“出力する”に設定すると、入力クロック信号はＡＮＤゲート（ゲート回路に相当）２０６を経由して電源装置３５０に出力される。逆に、スイッチ回路２５０の設定を“出力しない”側にすると、電源装置３５０への信号はローレベル固定になる。

ヒータリレー・トライアック駆動回路４１０は、定着器６１５内のヒータへの給電を制御するリレーやトライアックから構成されている。電源装置３５０からヒータリレー・トライアック駆動回路４１０への２４Ｖ給電が遮断されると、ヒータリレー・トライアック駆動回路４１０内のリレーとトライアックは、定着器６１５内のヒータへの給電を遮断する。

［電源装置について］
次に、本実施例の電源装置３５０の構成について説明する。図６（ｂ）は、本実施例における電源装置３５０の概要構成を示した図である。本実施例の電源装置３５０においては、電源制御ＩＣ３２２のイネーブル機能（あるいは、チップセレクト機能）を用いていて、電源制御ＩＣ３２２によるヒータリレー・トライアック駆動回路４１０の給電を制御している。

電源装置３５０にＡＮＤゲート２０６からクロック信号（第３のクロック信号）が入力されると、ＡＣカップリング回路３０１に入力される。ＡＣカップリング回路３０１は、入力されたクロックの交流成分を抽出した信号を積分回路３０３に出力する。積分回路３０３は入力された信号から高調波成分を除去し、平滑化した信号を電源生成部３２０に出力する。

電源生成部３２０は、電源生成回路３１１、２値化部３２１、電源制御ＩＣ３２２から構成されている。電源生成回路３１１は、交流電源である商用電源３１０から入力される電圧を２４Ｖ直流電圧に変換して、ヒータリレー・トライアック駆動回路４１０に出力する。電源生成回路３１１の構成は実施例１と同様なので、説明を省略する。積分回路３０３のアナログの出力信号は２値化部３２１に入力される。２値化部３２１では、所定の閾値電圧に応じて、ハイレベル又はローレベル信号を出力し、この信号は電源制御ＩＣ３２２のイネーブル端子（ＥＮ）に入力される。イネーブル端子にハイレベル信号が入力されると、電源制御ＩＣ３２２は、電源生成回路３１１がヒータリレー・トライアック駆動回路４１０に２４Ｖを出力するよう、制御を行う。逆に、イネーブル端子にローレベル信号が入力されると、電源制御ＩＣ３２２は、電源生成回路３１１がヒータリレー・トライアック駆動回路４１０への給電を遮断するよう、制御を行う。

［電源制御装置の動作概要について］
本実施例の全体動作について、図６（ａ）を用いて説明する。画像形成装置の電源が投入されると、ＣＰＵ１００の発振回路１０２はクロック信号をＣＰＵコア１０９に供給し、ＣＰＵコア１０９は、ＲＯＭ（不図示）に格納された電源制御装置の動作を制御する制御プログラムに基づいて、電源制御装置の制御を開始する。また、発振回路１０２から出力されたクロック信号は、出力バッファ１０５を介して、ＡＳＩＣ２００にも供給され、ＡＳＩＣ２００が動作を開始する。

ＣＰＵコア１０９は、信号線を介して、スイッチ回路２５０に“入力クロック信号を出力する”設定を行うと共に、ＷＤＴ２０５のカウンタの０クリアを行う。すると、スイッチ回路２５０からはＡＮＤゲート２０６に対してクロック信号が出力され、ＷＤＴ２０５からはＡＮＤゲート２０６に対してローレベルの信号が出力される。そして、ＷＤＴ２０５からの入力信号がローレベルの場合には、ＡＮＤゲート２０６は、電源装置３５０に対して、スイッチ回路２５０から入力されたクロック信号をそのまま出力する。その結果、前述したように、電源装置３５０から、ヒータリレー・トライアック駆動回路４１０に２４Ｖ電圧が供給され、定着器６１５への給電が可能となる。

ここで、発振子１０１や発振回路１０２が故障し、クロック信号の供給が停止すると、ＡＳＩＣ２００のＰＬＬ回路５００（図２参照）へのクロック供給も止まる。ところが、クロック信号入力がなくなっても、ＶＣＯ５０３は最低動作周波数ｆ０のクロック信号を出力する。その結果、スイッチ回路２５０に周波数ｆ０のクロック信号が入力され、電源装置３５０にそのクロック信号は出力される。もし、ＷＤＴ２０５とＡＮＤゲート２０６がなければ、電源装置３５０にクロック信号が入力され、ヒータリレー・トライアック駆動回路４１０に電流が流れ続けるなどして、定着器６１５が故障する場合が考えられる。

本実施例では、電源制御装置がＷＤＴ２０５を有しているため、次のような動作で、ヒータリレー・トライアック駆動回路４１０への給電が絶たれる。すなわち、発振回路１０２からのクロック信号が停止すると、ＣＰＵコア１０９は動作を停止する。その結果、ＣＰＵコア１０９が定期的に実施していたＷＤＴ２０５の０クリアが実施されなくなる。一方、入力クロック信号が止まっても、ＰＬＬ回路からのクロック信号は出力されているため、ＷＤＴ２０５のカウントアップは継続され、カウンタ値が上限値になると、その結果、ＷＤＴ２０５のＡＮＤゲートへの入力信号はハイレベルに保持される。これにより、ＡＮＤゲート２０６から電源装置３００への出力信号がローレベルに保持される。ＡＮＤゲート２０６からの信号がローレベルで保持されることで、その結果、電源装置３５０はヒータリレー・トライアック駆動回路４１０への給電を停止し、定着器６１５が故障するなどの問題の発生がなくなる。

また、電源制御装置の動作を制御している制御プログラムが暴走すると、ＣＰＵコア１０９が定期的に実施していたＷＤＴ２０５の０クリアが実施されなくなる。ＷＤＴ２０５のカウントアップは継続され、カウンタ値が上限値になると、ＷＤＴ２０５のＡＮＤゲート２０６への入力信号はハイレベルに保持される。これにより、ＡＮＤゲート２０６から電源装置３００への出力信号がローレベルに保持される。その結果、発振回路１０２からのクロック信号が停止した場合と同様に、電源装置３５０はヒータリレー・トライアック駆動回路４１０への給電を停止する。従って、電源制御装置は、プログラム暴走時にも、アクチュエータへの給電を遮断することができる。

本実施例におけるＷＤＴ２０５関係の動作タイミングについては、図４における信号を次のように読み替えることにより、図４のタイミングチャートを本実施例においても援用することができるため、説明を省略する。すなわち、図４の信号「分周器２０４ ＲＳＴ端子入力、分周器２０４出力、遮断回路３０５出力、電源装置３００出力」をそれぞれ「ＷＤＴ２０５のＡＮＤゲート２０６入力、ＡＮＤゲート２０６出力、２値化部３２１出力、電源装置３５０出力」に読み替える。これにより、本実施例においても、図４のタイミングチャートを援用できる。

以上説明したように、本実施例によれば、ＰＬＬ回路を有する電源制御装置を備えた画像形成装置において、発振器からのクロック供給が停止した場合やプログラム暴走した場合に、定着器への給電を停止させることができる。これにより、定着器の故障の発生を防止することができる。

本実施例は、電源制御装置の給電制御を行う遮断回路に、電力供給のためのオン／オフ・スイッチであるロードスイッチを使ったものである。本実施例の全体構成は、実施例１の図１と同様であるが、本実施例を示す図７の電源装置３６０における遮断回路３３２の構成が、実施例１の図３に示された電源装置３００の遮断回路３０５とは異なっている。

［電源装置について］
本実施例の電源装置３６０の内部構成について、図７を用いて説明する。図７（ａ）は、本実施例の電源装置３６０の概要構成を示した図である。図７（ａ）において、実施例１の電源装置３００の構成を示す図３（ａ）と同じ回路には、同じ符号を付している。電源生成部３３０は、電源制御ＩＣ３０９と電源生成回路３１１から構成され、電源制御ＩＣ３０９及び電源生成回路３１１の動作は、実施例１と同様であるため、説明を省略する。電源生成回路３１１から出力される電源制御ＩＣ３０９用電力を遮断する遮断回路がないことが、図３（ａ）と異なる。電源生成部３３０から出力される２４Ｖ電圧は、ロードスイッチを含む遮断回路３３２を介して、電源装置３６０から出力される。積分回路３０３からの出力信号がハイレベルになると、遮断回路３３２内部のロードスイッチがオンし、電源生成部３３０から２４Ｖの電圧が出力される。逆に、積分回路３０３からの出力信号がローレベルになると、遮断回路３３２内部のロードスイッチがオフし、電源生成部３３０からの２４Ｖ電圧の出力が遮断される。

図７（ｂ）は、遮断回路３３２内部の回路構成を示した図である。積分回路３０３からの出力信号がハイレベルになると、ＦＥＴ（電界効果トランジスタ）のＱ１がオンし、ロードスイッチＱ２のゲートがローレベルになることにより、ロードスイッチＱ２がオンし、電源生成部３３０からの出力電圧が電源装置３６０から出力される。逆に、積分回路３０３からの出力信号がローレベルになると、ＦＥＴのＱ１がオフし、ロードスイッチＱ２のゲートがハイレベルになることにより、ロードスイッチＱ２がオフし、電源生成部３３０からの出力は遮断される。また、本実施例におけるＷＤＴ２０５関係の動作タイミングについては、実施例１と同様なので、説明を省略する。

以上説明したように、本実施例によれば、ＰＬＬ回路を有する電源制御装置において、発振器からのクロック供給が停止した場合やプログラム暴走した場合に、電源装置からの給電を停止させることができる。その結果、電源装置から給電される、例えば駆動部や定着器等のアクチュエータの故障を防ぐことができる。

１０２ 発振回路（クロック信号生成手段に相当）
１０９ ＣＰＵコア（制御手段に相当）
２０４ 分周器（信号出力手段に相当）
２０５ ウォッチドッグタイマ（ＷＤＴ）
２０６ ＡＮＤゲート（信号出力手段に相当）
３１０ 商用電源
５００ ＰＬＬ回路（クロック信号逓倍手段に相当）

Claims (9)

1. 第１のクロック信号を生成して出力するクロック信号生成手段と、
   前記第１のクロック信号を入力し、逓倍した第２のクロック信号を出力するクロック信号逓倍手段と、
   前記第２のクロック信号の入力を監視して異常検知信号を出力する監視手段と、
   前記監視手段が異常検知信号を出力していない場合には、前記第２のクロック信号に基づいた第３のクロック信号を出力し、前記監視手段が異常検知信号を出力している場合には、前記第３のクロック信号の出力を停止する信号出力手段と、
   前記信号出力手段が前記第３のクロック信号を出力している場合は、商用電源からの電力供給を継続し、前記信号出力手段が前記第３のクロック信号の出力を停止している場合は、商用電源からの電力供給を遮断する電力供給手段と、
   を備えたことを特徴とする電源制御装置。
2. 前記クロック信号逓倍手段は、前記第１のクロック信号の入力が停止した場合には、最低動作周波数のクロック信号を、前記第２のクロック信号として出力することを特徴とする請求項１に記載の電源制御装置。
3. 前記信号出力手段は、前記第２のクロック信号を入力し、分周したクロック信号を前記第３のクロック信号として出力する分周器であることを特徴とする請求項１又は２に記載の電源制御装置。
4. 前記監視手段は、前記第２のクロック信号をカウントしてカウント値が所定値以上になると前記異常検知信号を出力するウォッチドッグタイマであって、
   前記信号出力手段は、前記第２のクロック信号と、前記ウォッチドッグタイマからの前記異常検知信号を入力とするゲート回路であり、前記ウォッチドッグタイマから前記異常検知信号が出力されていない場合は、前記第２のクロック信号を前記第３のクロック信号として出力し、前記ウォッチドッグタイマから前記異常検知信号が出力されると、前記第３のクロック信号の出力を停止することを特徴とする請求項１又は２に記載の電源制御装置。
5. 前記電力供給手段は、前記第３のクロック信号の交流成分を積分した信号を出力する積分手段と、前記商用電源から所定の電源を生成する電源生成手段と、前記積分手段から出力された信号に基づいて、前記電源生成手段にて生成された電力の供給、又は供給の停止を行う切り替え手段を有することを特徴とする請求項１ないし４のいずれか１項に記載の電源制御装置。
6. 前記積分手段は、前記第３のクロック信号の交流成分を抽出するＡＣカップリング回路と、前記第３のクロック信号から抽出された交流成分を積分した信号を出力する積分回路と、を含み、前記積分回路の時定数は、前記第３のクロック信号の周期よりも長いことを特徴とする請求項５に記載の電源制御装置。
7. 前記電源生成手段による所定の電源生成を制御する制御回路を有し、
   前記切り替え手段は、前記積分手段から出力された信号の電圧が閾値未満の場合には、前記制御回路への電力供給を停止することにより、前記電源生成手段による所定の電源の生成を停止させて、電力供給の停止を行うことを特徴とする請求項５に記載の電源制御装置。
8. 前記切り替え手段は、前記積分手段から出力された信号の電圧が閾値以上の場合にはオンして、前記電源生成手段にて生成された電力を出力し、前記積分手段から出力された信号の電圧が閾値未満の場合にはオフして、前記電源生成手段にて生成された電力の出力を遮断するスイッチ回路を有することを特徴とする請求項５に記載の電源制御装置。
9. 請求項１ないし８のいずれか１項に記載の電源制御装置を有することを特徴とする画像形成装置。

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