JP5527044B2 - Mode control circuit - Google Patents

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Description

この発明は、半導体集積回路の動作モードの切り換え制御を行うモードコントロール回路に関する。   The present invention relates to a mode control circuit that performs switching control of an operation mode of a semiconductor integrated circuit.

外部から半導体集積回路に与えられる制御電圧あるいは半導体集積回路内において発生する制御電圧に応じて半導体集積回路の動作モードを切り換えるモードコントロール回路が知られている。例えば特許文献１は、半導体集積回路から出力する信号を制御電圧とし、この出力信号のレベルに応じて動作モードを切り換える回路を開示している。また、特許文献２は、電池の充電電圧を制御電圧とし、この制御電圧に応じて、電池に対する充電動作のモードを切り換える回路を開示している。この他、モードコントロール回路には、外部の装置から半導体集積回路に入力される制御電圧に応じて、半導体集積回路の動作モードを切り換える回路がある。この種のモードコントロール回路では、制御電圧に応じてモード切り換えを行うために、制御電圧を１または複数種類の基準電圧と比較する。例えば半導体集積回路が４種類の動作モードを有しているとする。この場合、モードコントロール回路は３種類の基準電圧Ｖ１、Ｖ２、Ｖ３（この例ではＶ１＜Ｖ２＜Ｖ３とする）を発生し、制御電圧ＶＣを基準電圧Ｖ１、Ｖ２、Ｖ３の各々と比較する。そして、例えば制御電圧ＶＣが基準電圧Ｖ１より低い場合は半導体集積回路を第１の動作モードとし、基準電圧Ｖ１およびＶ２の間の電圧であるときは第２の動作モードとし、基準電圧Ｖ２およびＶ３の間の電圧であるときは第３の動作モードとし、基準電圧Ｖ３より高い場合は第４の動作モードとするのである。   There is known a mode control circuit that switches an operation mode of a semiconductor integrated circuit in accordance with a control voltage applied to the semiconductor integrated circuit from the outside or a control voltage generated in the semiconductor integrated circuit. For example, Patent Document 1 discloses a circuit that uses a signal output from a semiconductor integrated circuit as a control voltage and switches an operation mode in accordance with the level of the output signal. Patent Document 2 discloses a circuit that uses a charging voltage of a battery as a control voltage and switches a mode of a charging operation for the battery in accordance with the control voltage. In addition, the mode control circuit includes a circuit that switches the operation mode of the semiconductor integrated circuit in accordance with a control voltage input to the semiconductor integrated circuit from an external device. In this type of mode control circuit, the control voltage is compared with one or more types of reference voltages in order to perform mode switching in accordance with the control voltage. For example, assume that the semiconductor integrated circuit has four types of operation modes. In this case, the mode control circuit generates three types of reference voltages V1, V2, and V3 (in this example, V1 <V2 <V3), and compares the control voltage VC with each of the reference voltages V1, V2, and V3. For example, when the control voltage VC is lower than the reference voltage V1, the semiconductor integrated circuit is set to the first operation mode, and when the control voltage VC is between the reference voltages V1 and V2, the second operation mode is set, and the reference voltages V2 and V3 are set. When the voltage is between the two, the third operation mode is set, and when the voltage is higher than the reference voltage V3, the fourth operation mode is set.

特開２００８−９９３５６号公報JP 2008-99356 A 特開２００９−６５７７２号公報JP 2009-65772 A 特開２００４−７２６８１号公報JP 2004-72681 A

ところで、半導体集積回路の中には、例えば半導体集積回路内の殆どの回路へのクロック供給を断つ等してそれらの回路の動作を停止させ、半導体集積回路全体の消費電力を減らすパワーダウンモードを備えたものが多い。従来、この種のパワーダウンモードを含む複数種類の動作モードを備えた半導体集積回路に対して上記モードコントロール回路を適用した場合に、パワーダウンモード時の半導体集積回路の消費電力を十分に減らすことが困難であるという問題があった。すなわち、半導体集積回路に設けられたモードコントロール回路は、半導体集積回路がパワーダウンモードとなった状態においても、制御電圧と比較するための基準電圧を発生する回路が電力を消費するため、パワーダウンモードにおける半導体集積回路の消費電力を十分に低下させるのが困難なのである。   By the way, in some semiconductor integrated circuits, for example, the clock supply to most of the circuits in the semiconductor integrated circuit is cut off to stop the operation of those circuits, and the power down mode for reducing the power consumption of the entire semiconductor integrated circuit is provided. Many are equipped. Conventionally, when the mode control circuit is applied to a semiconductor integrated circuit having a plurality of operation modes including this type of power down mode, the power consumption of the semiconductor integrated circuit in the power down mode is sufficiently reduced. There was a problem that was difficult. In other words, the mode control circuit provided in the semiconductor integrated circuit consumes power because the circuit that generates the reference voltage for comparison with the control voltage consumes power even when the semiconductor integrated circuit is in the power down mode. It is difficult to sufficiently reduce the power consumption of the semiconductor integrated circuit in the mode.

この発明は、以上説明した事情に鑑みてなされたものであり、半導体集積回路がパワーダウンモードとなったときの消費電力を少なくすることができるモードコントロール回路を提供することを目的とする。   The present invention has been made in view of the circumstances described above, and an object thereof is to provide a mode control circuit capable of reducing power consumption when a semiconductor integrated circuit is in a power down mode.

好ましい態様において、この発明によるモードコントロール回路は、制御電圧に応じて、半導体集積回路の動作モードを切り換えるモードコントロール回路において、前記半導体集積回路に電源電圧を供給する高電位側電源線および低電位側電源線の各電位の中間の電位を各々有する１または複数種類の基準電圧を出力する基準電圧発生手段と、前記半導体集積回路の動作モードをパワーダウンモードを含む複数種類の動作モードのいずれかに切り換える１または複数のモード指定信号を出力する手段であって、前記制御電圧を前記基準電圧発生手段が出力する１または複数種類の基準電圧の各々と比較することにより前記１または複数のモード指定信号を出力する１または複数の電圧比較器と、前記制御電圧が与えられる第１の入力端子と、前記低電位側電源線または前記高電位側電源線の一方に接続された第２の入力端子とを有し、前記第１および第２の入力端子間にオフセット電圧を有しており、前記第２の入力端子の入力電圧に対する前記第１の入力端子の入力電圧の隔たりが前記オフセット電圧以内であるときは出力信号を非アクティブレベルとし、前記第１の入力端子の入力電圧が前記第２の入力端子の入力電圧から前記低電位側電源線または前記高電位側電源線の他方の電位に向けて前記オフセット電圧以上変位したときに出力信号を非アクティブレベルからアクティブレベルに変化させるオフセット付き電圧比較器とを具備し、前記基準電圧発生手段は、前記オフセット付き電圧比較器の出力信号がアクティブレベルになったとき、前記１または複数種類の基準電圧を出力する動作を開始し、前記半導体集積回路がパワーダウンモードへ移行したとき、前記１または複数種類の基準電圧を出力する動作を停止する。   In a preferred embodiment, the mode control circuit according to the present invention is a mode control circuit for switching an operation mode of a semiconductor integrated circuit in accordance with a control voltage, a high potential side power supply line for supplying a power supply voltage to the semiconductor integrated circuit and a low potential side Reference voltage generating means for outputting one or a plurality of types of reference voltages each having an intermediate potential between each potential of the power supply line, and the operation mode of the semiconductor integrated circuit to any one of a plurality of types of operation modes including a power down mode Means for outputting one or a plurality of mode designation signals to be switched, wherein the control voltage is compared with each of one or a plurality of types of reference voltages outputted from the reference voltage generation means, thereby the one or more mode designation signals. One or a plurality of voltage comparators that output a first input terminal to which the control voltage is applied; A second input terminal connected to one of the low-potential-side power line or the high-potential-side power line, and having an offset voltage between the first and second input terminals, When the difference between the input voltage of the first input terminal and the input voltage of the second input terminal is within the offset voltage, the output signal is set to the inactive level, and the input voltage of the first input terminal is set to the second input voltage. Voltage comparison with offset that changes the output signal from an inactive level to an active level when the input voltage is displaced by more than the offset voltage from the input voltage of the input terminal toward the other potential of the low potential side power line or the high potential side power line And the reference voltage generating means has the one or more types of reference voltages when the output signal of the offset voltage comparator becomes an active level. It starts the operation for outputting, when said semiconductor integrated circuit has shifted to the power-down mode to stop the operation to output the one or more reference voltages.

他の好ましい態様では、前記基準電圧発生手段は、前記オフセット付き電圧比較器の出力信号がアクティブレベルになったとき、前記１または複数種類の基準電圧を出力する動作を開始し、前記オフセット付き電圧比較器の出力信号が非アクティブレベルになったとき、前記１または複数種類の基準電圧を出力する動作を停止する。   In another preferred aspect, the reference voltage generation means starts an operation of outputting the one or more types of reference voltages when an output signal of the offset voltage comparator becomes an active level, and the offset voltage When the output signal of the comparator becomes an inactive level, the operation of outputting the one or more types of reference voltages is stopped.

この発明によるモードコントロール回路によれば、半導体集積回路がパワーダウンモードに移行してからオフセット付き電圧比較器の出力信号がアクティブレベルになるまでの間あるいはオフセット付き電圧比較器が出力信号を非アクティブレベルに維持している間、基準電圧発生手段は動作せず、１または複数の基準電圧の出力を行わない。従って、パワーダウンモード時におけるモードコントロール回路の消費電力を低くすることができる。   According to the mode control circuit of the present invention, the time after the semiconductor integrated circuit enters the power down mode until the output signal of the offset voltage comparator becomes the active level or the offset voltage comparator inactivates the output signal. While maintaining the level, the reference voltage generating means does not operate and does not output one or more reference voltages. Therefore, the power consumption of the mode control circuit in the power down mode can be reduced.

この発明の第１実施形態であるモードコントロール回路の構成を示す回路図である。1 is a circuit diagram showing a configuration of a mode control circuit according to a first embodiment of the present invention. FIG. 同モードコントロール回路に好適なオフセット付き電圧比較器の構成例を示す回路図である。It is a circuit diagram which shows the structural example of the voltage comparator with an offset suitable for the same mode control circuit. 同モードコントロール回路の各部の波形を示す波形図である。It is a wave form diagram which shows the waveform of each part of the mode control circuit. この発明の第２実施形態であるモードコントロール回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the mode control circuit which is 2nd Embodiment of this invention. 同モードコントロール回路に好適なオフセット付き電圧比較器の構成例を示す回路図である。It is a circuit diagram which shows the structural example of the voltage comparator with an offset suitable for the same mode control circuit. 同モードコントロール回路の各部の波形を示す波形図である。It is a wave form diagram which shows the waveform of each part of the mode control circuit.

以下、図面を参照し、この発明の一実施形態について説明する。
＜第１実施形態＞
図１はこの発明の第１実施形態であるモードコントロール回路１００Ａの構成を示す回路図である。このモードコントロール回路１００Ａは、パワーダウンモードとパワーダウンモードでない第１〜第３の通常動作モードとを有する半導体集積回路に設けられている。本実施形態によるモードコントロール回路１００Ａは、半導体集積回路の制御電圧入力端子５０Ａに与えられる制御電圧ＶＣに応じて、同半導体集積回路の動作モードを切り換えるものである。 Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
<First Embodiment>
FIG. 1 is a circuit diagram showing a configuration of a mode control circuit 100A according to the first embodiment of the present invention. The mode control circuit 100A is provided in a semiconductor integrated circuit having a power down mode and first to third normal operation modes that are not in the power down mode. The mode control circuit 100A according to the present embodiment switches the operation mode of the semiconductor integrated circuit according to the control voltage VC applied to the control voltage input terminal 50A of the semiconductor integrated circuit.

図１に示すように、モードコントロール回路１００Ａは、基準電圧発生回路１０Ａと、電圧比較器２１Ａ〜２３Ａと、オフセット付き電圧比較器３０Ａと、モード制御部４０Ａとを有する。これらの各回路は、図示しない高電位側電源線および低電位側電源線を介して電源電圧の供給を受けて動作する。本実施形態では、低電位側電源線の電位ＶＳＳは接地電位０Ｖとなっており、高電位側電源線の電位ＶＤＤは接地電位より高い電位となっている。   As shown in FIG. 1, the mode control circuit 100A includes a reference voltage generation circuit 10A, voltage comparators 21A to 23A, a voltage comparator 30A with an offset, and a mode control unit 40A. Each of these circuits operates by being supplied with a power supply voltage via a high potential side power supply line and a low potential side power supply line (not shown). In this embodiment, the potential VSS of the low potential side power supply line is the ground potential 0V, and the potential VDD of the high potential side power supply line is higher than the ground potential.

オフセット付き電圧比較器３０Ａは、マイナス入力端子が低電位側電源線（ＶＳＳ）に接続されており、プラス入力端子が制御電圧入力端子５０Ａに接続されている。このオフセット付き電圧比較器３０Ａは、プラス入力端子とマイナス入力端子との間にオフセット電圧Ｖ０を有しており、プラス入力端子に与えられる制御電圧ＶＣがマイナス入力端子に対する電圧ＶＳＳ（＝０Ｖ）からオフセット電圧Ｖ０だけ上昇した電圧（すなわち、Ｖ０）よりも高いとき、アクティブレベル（この例ではＨレベル）のパワーダウン解除信号ＭＤ０を出力し、そうでないときは非アクティブレベル（この例ではＬレベル）のパワーダウン解除信号ＭＤ０を出力する。このパワーダウン解除信号ＭＤ０は、パワーダウンモードにある半導体集積回路をパワーダウンモードから抜け出させる信号である。   In the offset voltage comparator 30A, the negative input terminal is connected to the low potential side power supply line (VSS), and the positive input terminal is connected to the control voltage input terminal 50A. This offset voltage comparator 30A has an offset voltage V0 between the plus input terminal and the minus input terminal, and the control voltage VC applied to the plus input terminal is derived from the voltage VSS (= 0V) with respect to the minus input terminal. When the voltage is higher than the voltage increased by the offset voltage V0 (that is, V0), the power-down release signal MD0 of the active level (H level in this example) is output, otherwise the inactive level (L level in this example). The power down cancel signal MD0 is output. This power-down release signal MD0 is a signal that causes the semiconductor integrated circuit in the power-down mode to exit from the power-down mode.

基準電圧発生回路１０Ａは、バンドギャップリファレンス等の基準電圧源を利用して、高精度の基準電圧Ｖ１〜Ｖ３を発生する回路である。基準電圧発生回路１０Ａは、パワーダウン解除信号ＭＤ０が非アクティブレベルからアクティブレベルになったときに動作可能状態となり、半導体集積回路がパワーダウンモードへ移行したときに動作停止状態となる。動作可能状態において、基準電圧発生回路１０Ａは、高電位側電源電位ＶＤＤおよび低電位側電源電位ＶＳＳの中間の電位を各々有する基準電圧Ｖ１、Ｖ２、Ｖ３を各々出力する。ここで、電源電位ＶＤＤ、ＶＳＳ、基準電圧Ｖ１〜Ｖ３および上述したオフセット電圧Ｖ０の大小関係は、ＶＳＳ＜Ｖ０＜Ｖ１＜Ｖ２＜Ｖ３＜ＶＤＤとなっている。一例として、電源電圧ＶＤＤは２Ｖ、オフセット電圧Ｖ０は０．３Ｖである。動作停止状態では、基準電圧発生回路１０Ａを構成する基準電圧源あるいはトランジスタはＯＦＦに固定され、基準電圧発生回路１０Ａによる基準電圧Ｖ１〜Ｖ３の出力が行われない。この動作停止状態は、極めて消費電力の低い状態となる。   The reference voltage generation circuit 10A is a circuit that generates high-precision reference voltages V1 to V3 using a reference voltage source such as a band gap reference. The reference voltage generation circuit 10A becomes operable when the power-down release signal MD0 changes from the inactive level to the active level, and becomes inoperative when the semiconductor integrated circuit shifts to the power-down mode. In the operable state, the reference voltage generation circuit 10A outputs reference voltages V1, V2, and V3 each having an intermediate potential between the high potential side power supply potential VDD and the low potential side power supply potential VSS. Here, the magnitude relationship among the power supply potentials VDD and VSS, the reference voltages V1 to V3, and the offset voltage V0 described above is VSS <V0 <V1 <V2 <V3 <VDD. As an example, the power supply voltage VDD is 2V, and the offset voltage V0 is 0.3V. In the operation stop state, the reference voltage source or transistor constituting the reference voltage generation circuit 10A is fixed to OFF, and the reference voltages V1 to V3 are not output by the reference voltage generation circuit 10A. This operation stop state is a state of extremely low power consumption.

電圧比較器２１Ａ〜２３Ａの各プラス入力端子には制御電圧入力端子５０Ａから制御電圧ＶＣが与えられる。また、電圧比較器２１Ａ〜２３Ａの各マイナス入力端子には基準電圧発生回路１０Ａから基準電圧Ｖ１〜Ｖ３が各々与えられる。これらの電圧比較器２１Ａ〜２３Ａは、パワーダウン解除信号ＭＤ０が非アクティブレベルからアクティブレベルになったときに動作可能状態となり、この動作可能状態において各々のプラス入力端子に対する入力電圧とマイナス入力端子に対する入力電圧の比較結果をモード指定信号ＭＤ１〜ＭＤ３として各々出力する。さらに詳述すると、電圧比較器２１Ａは、制御電圧ＶＣが基準電圧Ｖ１よりも高い場合はアクティブレベル（この例ではＨレベル）、そうでない場合は非アクティブレベル（この例ではＬレベル）のモード指定信号ＭＤ１を出力し、電圧比較器２２Ａは、制御電圧ＶＣが基準電圧Ｖ２よりも高い場合はアクティブレベル、そうでない場合は非アクティブレベルのモード指定信号ＭＤ２を出力し、電圧比較器２３Ａは、制御電圧ＶＣが基準電圧Ｖ３よりも高い場合はアクティブレベル、そうでない場合は非アクティブレベルのモード指定信号ＭＤ３を出力する。また、半導体集積回路がパワーダウンモードへ移行することにより、電圧比較器２１Ａ〜２３Ａは消費電力が極めて少ない動作停止状態となる。この動作停止状態では、電圧比較器２１Ａ〜２３Ａを構成する各定電流源がＯＦＦとされ、あるいは各トランジスタがＯＦＦに固定され、電圧比較器２１Ａ〜２３Ａは、電圧比較器として動作しない。   A control voltage VC is supplied from the control voltage input terminal 50A to each plus input terminal of the voltage comparators 21A to 23A. Reference voltages V1 to V3 are supplied from the reference voltage generation circuit 10A to the negative input terminals of the voltage comparators 21A to 23A, respectively. These voltage comparators 21A to 23A are operable when the power-down cancel signal MD0 is changed from the inactive level to the active level. In this operable state, the input voltage to each plus input terminal and the minus input terminal are set. The input voltage comparison results are output as mode designation signals MD1 to MD3, respectively. More specifically, the voltage comparator 21A designates a mode of an active level (H level in this example) when the control voltage VC is higher than the reference voltage V1, and an inactive level (L level in this example) otherwise. When the control voltage VC is higher than the reference voltage V2, the voltage comparator 22A outputs a mode designation signal MD2 of an active level, otherwise, the voltage comparator 23A When the voltage VC is higher than the reference voltage V3, the mode designation signal MD3 is output at the active level, and when not, the inactive level is output. Further, when the semiconductor integrated circuit shifts to the power-down mode, the voltage comparators 21A to 23A are in an operation stop state with extremely low power consumption. In this operation stop state, the constant current sources constituting the voltage comparators 21A to 23A are turned off, or the transistors are fixed to OFF, and the voltage comparators 21A to 23A do not operate as voltage comparators.

モード制御部４０Ａは、オフセット付き電圧比較器３０Ａが出力するパワーダウン解除信号ＭＤ０、電圧比較器２１Ａ〜２３Ａが出力するモード指定信号ＭＤ１〜ＭＤ３に基づき、半導体集積回路のモード切り換えの制御を行う回路である。なお、このモード切り換えについては、説明の重複を避けるため、本実施形態の動作説明において詳細を明らかにする。   The mode control unit 40A is a circuit that controls the mode switching of the semiconductor integrated circuit based on the power-down release signal MD0 output from the offset voltage comparator 30A and the mode designation signals MD1 to MD3 output from the voltage comparators 21A to 23A. It is. Note that the details of the mode switching will be clarified in the description of the operation of this embodiment in order to avoid duplication of explanation.

次にオフセット付き電圧比較器３０Ａの詳細について説明する。図２はオフセット付き電圧比較器３０Ａの構成例を示す回路図である。一般的な電圧比較器と同様、オフセット付き電圧比較器３０Ａは、２個のＰチャネルＭＯＳ電界効果トランジスタ（以下、単にＰチャネルトランジスタという）ＭＰ１およびＭＰ２と、２個のＮチャネルＭＯＳ電界効果トランジスタ（以下、単にＮチャネルトランジスタという）ＭＮ１およびＭＮ２と、定電流源Ｃとにより構成された差動増幅器である。ここで、ＰチャネルトランジスタＭＰ１およびＭＰ２は、差動トランジスタペアを構成しており、各々のソースが共通接続され、この共通接続点と高電位側電源線（ＶＤＤ）との間に定電流源Ｃが介挿されている。そして、ＰチャネルトランジスタＭＰ１のゲートは、オフセット付き電圧比較器３０Ａのプラス入力端子となっており、制御電圧ＶＣが与えられる。また、ＰチャネルトランジスタＭＰ２のゲートは、オフセット付き電圧比較器３０Ａのマイナス入力端子となっており、低電位側電源線（ＶＳＳ＝０Ｖ）に接続されている。ＮチャネルトランジスタＭＮ１およびＭＮ２は、負荷トランジスタペアを構成し、かつ、カレントミラーを構成している。さらに詳述すると、ＮチャネルトランジスタＭＮ１およびＭＮ２の各ドレインは、ＰチャネルトランジスタＭＰ１およびＭＰ２の各ドレインと接続され、ＮチャネルトランジスタＭＮ１およびＭＮ２の各ソースは低電位側電源線（ＶＳＳ）に接続され、ＮチャネルトランジスタＭＮ１およびＭＮ２の各ゲートは、ＰチャネルトランジスタＭＰ１およびＮチャネルトランジスタＭＮ１のドレイン同士の接続点に接続されている。そして、ＰチャネルトランジスタＭＰ２とＮチャネルトランジスタＭＮ２のドレイン同士の接続点がパワーダウン解除信号ＭＤ０を出力する出力端子となっている。   Next, details of the offset-equipped voltage comparator 30A will be described. FIG. 2 is a circuit diagram illustrating a configuration example of the offset-equipped voltage comparator 30A. Similar to a general voltage comparator, the offset voltage comparator 30A includes two P-channel MOS field effect transistors (hereinafter simply referred to as P-channel transistors) MP1 and MP2, and two N-channel MOS field effect transistors ( The differential amplifier is composed of MN1 and MN2 (hereinafter simply referred to as N-channel transistors) and a constant current source C. Here, the P-channel transistors MP1 and MP2 constitute a differential transistor pair, and their sources are commonly connected, and a constant current source C is connected between the common connection point and the high-potential side power supply line (VDD). Is inserted. The gate of the P-channel transistor MP1 serves as a positive input terminal of the offset voltage comparator 30A and is supplied with the control voltage VC. The gate of the P-channel transistor MP2 is a negative input terminal of the offset voltage comparator 30A, and is connected to the low potential side power supply line (VSS = 0V). N-channel transistors MN1 and MN2 form a load transistor pair and a current mirror. More specifically, the drains of the N-channel transistors MN1 and MN2 are connected to the drains of the P-channel transistors MP1 and MP2, and the sources of the N-channel transistors MN1 and MN2 are connected to the low potential side power supply line (VSS). The gates of the N-channel transistors MN1 and MN2 are connected to the connection point between the drains of the P-channel transistor MP1 and the N-channel transistor MN1. A connection point between the drains of the P-channel transistor MP2 and the N-channel transistor MN2 serves as an output terminal for outputting the power-down release signal MD0.

このような構成において、本実施形態では、次のいずれかの方法によりプラス入力端子およびマイナス入力端子間にオフセット電圧Ｖ０を生じさせる。
（方法１）差動トランジスタペアを構成する各トランジスタサイズを同じにする一方、負荷トランジスタペアを構成する各トランジスタサイズを不均衡にし、負荷トランジスタＭＮ１およびＭＮ２に流す電流に差を持たせることによりオフセット電圧Ｖ０を生じさせる。 In such a configuration, in this embodiment, the offset voltage V0 is generated between the plus input terminal and the minus input terminal by any one of the following methods.
(Method 1) The size of each transistor constituting the differential transistor pair is made the same, while the size of each transistor constituting the load transistor pair is made unbalanced, and the current flowing through the load transistors MN1 and MN2 is made to have a difference. A voltage V0 is generated.

例えばＮチャネルトランジスタＭＮ１のチャネル幅とチャネル長の比をＷ／Ｌ（ＭＮ１）とし、ＮチャネルトランジスタＭＮ２のチャネル幅とチャネル長の比をＷ／Ｌ（ＭＮ２）とした場合、両者の比を次のようにする。
Ｗ／Ｌ（ＭＮ１）：Ｗ／Ｌ（ＭＮ２）＝１：Ａ ……（１） For example, when the ratio between the channel width and the channel length of the N-channel transistor MN1 is W / L (MN1) and the ratio between the channel width and the channel length of the N-channel transistor MN2 is W / L (MN2), the ratio between the two is Like this.
W / L (MN1): W / L (MN2) = 1: A (1)

この場合、次式に示すオフセット電圧Ｖ０がプラス入力端子およびマイナス入力端子間に発生する。
Ｖ０＝（１−１／√Ａ）√（２Ｉ２／β２） ……（２）
ここで、Ｉ２はＰチャネルトランジスタＭＰ２のドレイン電流である。また、β２はＰチャネルトランジスタＰ２の駆動能力を示すβ値であり、ＰチャネルトランジスタＰ２のソースおよびドレイン間のキャリアの移動度をμ、ゲート酸化膜厚をＣｏｘ、チャネル幅をＷ、チャネル長をＬとした場合、次式により与えられる。
β２＝μＣｏｘＷ／Ｌ ……（３）
例えばＡ＝４の条件では、上記式（２）のオフセット電圧Ｖ０は次のようになる。
Ｖ０＝（１／２）√（２Ｉ２／β２） ……（４） In this case, an offset voltage V0 expressed by the following equation is generated between the positive input terminal and the negative input terminal.
V0 = (1-1 / √A) √ (2I 2 / β 2 ) (2)
Here, I 2 is the drain current of the P-channel transistor MP2. Β 2 is a β value indicating the driving capability of the P-channel transistor P 2. The carrier mobility between the source and drain of the P-channel transistor P 2 is μ, the gate oxide film thickness is Cox, the channel width is W, and the channel length. Is given by the following equation.
β 2 = μCox W / L (3)
For example, under the condition of A = 4, the offset voltage V0 in the above equation (2) is as follows.
V0 = (1/2) √ (2I 2 / β 2 ) (4)

（方法２）負荷トランジスタペアを構成する各トランジスタサイズを同じにする一方、差動トランジスタペアを構成する各トランジスタサイズを不均衡にし、各トランジスタＭＰ１およびＭＰ２に流す電流に差を持たせることによりオフセット電圧Ｖ０を生じさせる。 (Method 2) The size of each transistor constituting the load transistor pair is made the same, while the size of each transistor constituting the differential transistor pair is unbalanced, and the current flowing through each of the transistors MP1 and MP2 is made to have a difference. A voltage V0 is generated.

例えばＰチャネルトランジスタＭＰ１のチャネル幅とチャネル長の比をＷ／Ｌ（ＭＰ１）とし、ＰチャネルトランジスタＭＰ２のチャネル幅とチャネル長の比をＷ／Ｌ（ＭＰ２）とした場合、両者の比を次のようにする。
Ｗ／Ｌ（ＭＰ１）：Ｗ／Ｌ（ＭＰ２）＝１：Ａ ……（５） For example, when the ratio between the channel width and the channel length of the P-channel transistor MP1 is W / L (MP1) and the ratio between the channel width and the channel length of the P-channel transistor MP2 is W / L (MP2), the ratio between the two is Like this.
W / L (MP1): W / L (MP2) = 1: A (5)

この場合、次式に示すオフセット電圧Ｖ０がプラス入力端子およびマイナス入力端子間に発生する。
Ｖ０＝（１−√Ａ）√（２Ｉ２／β２） ……（６）
例えばＡ＝１／４の条件では、上記式（６）のオフセット電圧Ｖ０は次のようになる。
Ｖ０＝（１／２）√（２Ｉ２／β２） ……（７） In this case, an offset voltage V0 expressed by the following equation is generated between the positive input terminal and the negative input terminal.
V0 = (1-√A) √ (2I 2 / β 2 ) (6)
For example, under the condition of A = 1/4, the offset voltage V0 in the above equation (6) is as follows.
V0 = (1/2) √ (2I 2 / β 2 ) (7)

（方法３）差動トランジスタペアを構成する各トランジスタサイズを異ならせ、かつ、負荷トランジスタペアを構成する各トランジスタサイズを異ならせることにより、オフセット電圧Ｖ０を生じさせる。
例えばＰチャネルトランジスタＭＰ１のチャネル幅とチャネル長の比をＷ／Ｌ（ＭＰ１）とし、ＰチャネルトランジスタＭＰ２のチャネル幅とチャネル長の比をＷ／Ｌ（ＭＰ２）とした場合、両者の比を次のようにする。
Ｗ／Ｌ（ＭＰ１）：Ｗ／Ｌ（ＭＰ２）＝１：Ａ ……（８） (Method 3) The offset voltage V0 is generated by varying the size of each transistor constituting the differential transistor pair and varying the size of each transistor constituting the load transistor pair.
For example, when the ratio between the channel width and the channel length of the P-channel transistor MP1 is W / L (MP1) and the ratio between the channel width and the channel length of the P-channel transistor MP2 is W / L (MP2), the ratio between the two is Like this.
W / L (MP1): W / L (MP2) = 1: A (8)

さらにＮチャネルトランジスタＭＮ１のチャネル幅とチャネル長の比をＷ／Ｌ（ＭＮ１）とし、ＮチャネルトランジスタＭＮ２のチャネル幅とチャネル長の比をＷ／Ｌ（ＭＮ２）とした場合、両者の比を次のようにする。
Ｗ／Ｌ（ＭＮ１）：Ｗ／Ｌ（ＭＮ２）＝１：Ｂ ……（９）
この方法３によれば、上記方法１および方法２より大きなオフセット電圧Ｖ０を得ることができる。 Further, when the ratio between the channel width and the channel length of the N-channel transistor MN1 is W / L (MN1) and the ratio between the channel width and the channel length of the N-channel transistor MN2 is W / L (MN2), the ratio between the two is Like this.
W / L (MN1): W / L (MN2) = 1: B (9)
According to this method 3, it is possible to obtain a larger offset voltage V0 than in the above method 1 and method 2.

なお、以上のように差動トランジスタペアを構成する各トランジスタの駆動能力を非平衡とし、あるいは各負荷トランジスタの駆動能力を非平衡にすることにより電圧比較器にオフセット電圧を生じさせる技術は、例えば特許文献３に開示されている。   As described above, a technique for generating an offset voltage in the voltage comparator by making the driving capability of each transistor constituting the differential transistor pair unbalanced or making the driving capability of each load transistor unbalanced is, for example, This is disclosed in Patent Document 3.

図３は制御電圧ＶＣを三角波状に変化させたときの各部の波形および状態を示す波形図である。以下、この図を参照し、本実施形態の動作を説明する。   FIG. 3 is a waveform diagram showing waveforms and states of the respective parts when the control voltage VC is changed to a triangular wave shape. The operation of this embodiment will be described below with reference to this figure.

制御電圧ＶＣを基準電圧Ｖ３よりも高い電圧からＶＳＳ＝０Ｖに向けて徐々に低下させたとする。この場合の動作は次のようになる。まず、制御電圧ＶＣが基準電圧Ｖ３よりも低くなり、基準電圧Ｖ３およびＶ２間の電圧になると、モード指定信号ＭＤ３がアクティブレベル(Ｈレベル）から非アクティブレベル（Ｌレベル）へと立ち下がり、ＭＤ１＝Ｈ、ＭＤ２＝Ｈ、ＭＤ３＝Ｌとなる。これによりモード制御部４０Ａは、半導体集積回路の動作モードを第３の通常動作モード（ＭＯＤＥ＝「３」）から第２の通常動作モード（ＭＯＤＥ＝「２」）へ切り換える。   It is assumed that the control voltage VC is gradually decreased from a voltage higher than the reference voltage V3 toward VSS = 0V. The operation in this case is as follows. First, when the control voltage VC becomes lower than the reference voltage V3 and becomes a voltage between the reference voltages V3 and V2, the mode designation signal MD3 falls from the active level (H level) to the inactive level (L level), and MD1 = H, MD2 = H, MD3 = L. Thereby, the mode control unit 40A switches the operation mode of the semiconductor integrated circuit from the third normal operation mode (MODE = “3”) to the second normal operation mode (MODE = “2”).

次に制御電圧ＶＣが基準電圧Ｖ２よりも低くなり、基準電圧Ｖ２およびＶ１間の電圧になると、モード指定信号ＭＤ２がアクティブレベル(Ｈレベル）から非アクティブレベル（Ｌレベル）へと立ち下がり、ＭＤ１＝Ｈ、ＭＤ２＝Ｌ、ＭＤ３＝Ｌとなる。これによりモード制御部４０Ａは、半導体集積回路の動作モードを第２の通常動作モード（ＭＯＤＥ＝「２」）から第１の通常動作モード（ＭＯＤＥ＝「１」）へ切り換える。   Next, when the control voltage VC becomes lower than the reference voltage V2 and becomes a voltage between the reference voltages V2 and V1, the mode designation signal MD2 falls from the active level (H level) to the inactive level (L level), and MD1 = H, MD2 = L, MD3 = L. Thereby, the mode control unit 40A switches the operation mode of the semiconductor integrated circuit from the second normal operation mode (MODE = “2”) to the first normal operation mode (MODE = “1”).

次に制御電圧ＶＣが基準電圧Ｖ１よりも低くなり、基準電圧Ｖ１およびオフセット電圧Ｖ０間の電圧になると、モード指定信号ＭＤ１がアクティブレベル(Ｈレベル）から非アクティブレベル（Ｌレベル）へと立ち下がり、ＭＤ１＝Ｌ、ＭＤ２＝Ｌ、ＭＤ３＝Ｌとなる。これによりモード制御部４０Ａは、半導体集積回路の動作モードを第１の通常動作モード（ＭＯＤＥ＝「１」）からパワーダウンモード（ＭＯＤＥ＝「０」）へ切り換える。また、半導体集積回路がパワーダウンモードになったときに、基準電圧発生回路１０Ａは動作停止状態となって基準電圧Ｖ１〜Ｖ３の出力動作を停止し、また、電圧比較器２１Ａ〜２３Ａも動作停止状態となる。このようにして半導体集積回路は、消費電力の極めて少ない状態となる。   Next, when the control voltage VC becomes lower than the reference voltage V1 and becomes a voltage between the reference voltage V1 and the offset voltage V0, the mode designation signal MD1 falls from the active level (H level) to the inactive level (L level). MD1 = L, MD2 = L, MD3 = L. Thereby, the mode control unit 40A switches the operation mode of the semiconductor integrated circuit from the first normal operation mode (MODE = “1”) to the power down mode (MODE = “0”). Further, when the semiconductor integrated circuit enters the power down mode, the reference voltage generation circuit 10A enters an operation stop state and stops the output operation of the reference voltages V1 to V3, and the voltage comparators 21A to 23A also stop operating. It becomes a state. In this way, the semiconductor integrated circuit is in a very low power consumption state.

このように半導体集積回路の動作モードをパワーダウンモードとすると、以後、モード制御部４０Ａは、オフセット付き電圧比較器３０Ａの出力するパワーダウン解除信号ＭＤ０が非アクティブレベルからアクティブレベルへ変化するまでの間、モード指定信号ＭＤ１〜ＭＤ２を無視し、半導体集積回路の動作モードをパワーダウンモードに維持する。   As described above, when the operation mode of the semiconductor integrated circuit is set to the power down mode, the mode control unit 40A subsequently operates until the power down cancellation signal MD0 output from the offset voltage comparator 30A changes from the inactive level to the active level. During this time, the mode designation signals MD1 to MD2 are ignored, and the operation mode of the semiconductor integrated circuit is maintained in the power down mode.

その後、制御電圧ＶＣがさらに低下し、オフセット電圧Ｖ０を下回ると、オフセット付き電圧比較器３０Ａはパワーダウン解除信号ＭＤ０をアクティブレベルから非アクティブレベルへと変化させる。しかし、このとき半導体集積回路の動作モードはパワーダウンモードとなっているので、モード制御部４０Ａは、パワーダウン解除信号ＭＤ０の非アクティブレベルへの変化を無視する。   Thereafter, when the control voltage VC further decreases and falls below the offset voltage V0, the offset voltage comparator 30A changes the power-down release signal MD0 from the active level to the inactive level. However, since the operation mode of the semiconductor integrated circuit is the power down mode at this time, the mode control unit 40A ignores the change of the power down release signal MD0 to the inactive level.

次に制御電圧ＶＣをＶＳＳ（＝０Ｖ）から基準電圧Ｖ３よりも高い電圧に向けて徐々に上昇させたとする。この場合の動作は次のようになる。まず、制御電圧ＶＣがオフセット電圧Ｖ０より高くなり、オフセット電圧Ｖ０と基準電圧Ｖ１の間の電圧になると、オフセット付き電圧比較器３０Ａはパワーダウン解除信号ＭＤ０を非アクティブレベルからアクティブレベルへと変化させる。   Next, it is assumed that the control voltage VC is gradually increased from VSS (= 0V) toward a voltage higher than the reference voltage V3. The operation in this case is as follows. First, when the control voltage VC becomes higher than the offset voltage V0 and becomes a voltage between the offset voltage V0 and the reference voltage V1, the offset voltage comparator 30A changes the power-down release signal MD0 from the inactive level to the active level. .

このパワーダウン解除信号ＭＤ０が非アクティブレベルからアクティブレベルになったとき、基準電圧発生回路１０Ａは動作可能状態となって基準電圧Ｖ１〜Ｖ３の出力動作を再開し、また、電圧比較器２１Ａ〜２３Ａも動作可能状態となる。また、モード制御部４０Ａは、このパワーダウン解除信号ＭＤ０が非アクティブレベルからアクティブレベルになったことを検知すると、半導体集積回路をパワーダウンモード（ＭＯＤＥ＝「０」）から抜け出させ、パワーダウンモード以外のモードへと移行させる。本実施形態では、このパワーダウンモードから抜け出るときの移行先の動作モードは第１の通常動作モード（ＭＯＤＥ＝「１」）となっている。   When the power-down cancel signal MD0 changes from the inactive level to the active level, the reference voltage generating circuit 10A enters the operable state and resumes the output operation of the reference voltages V1 to V3, and the voltage comparators 21A to 23A. Is also operable. Further, when the mode control unit 40A detects that the power-down release signal MD0 has changed from the inactive level to the active level, the mode control unit 40A causes the semiconductor integrated circuit to exit the power-down mode (MODE = “0”) and Switch to a mode other than. In the present embodiment, the operation mode of the transition destination when exiting the power down mode is the first normal operation mode (MODE = “1”).

制御電圧ＶＣがさらに上昇し、基準電圧Ｖ１と基準電圧Ｖ２の間の電圧になると、モード指定信号ＭＤ１が非アクティブレベル（Ｌレベル）からアクティブレベル（Ｈレベル）に変化する。しかし、このとき半導体集積回路の動作モードは第１の通常動作モードとなっているので、モード制御部４０Ａは、モード指定信号ＭＤ１の変化を無視する。   When the control voltage VC further rises and becomes a voltage between the reference voltage V1 and the reference voltage V2, the mode designation signal MD1 changes from the inactive level (L level) to the active level (H level). However, at this time, since the operation mode of the semiconductor integrated circuit is the first normal operation mode, the mode control unit 40A ignores the change of the mode designation signal MD1.

制御電圧ＶＣがさらに上昇し、基準電圧Ｖ２と基準電圧Ｖ３の間の電圧になると、モード指定信号ＭＤ２が非アクティブレベル（Ｌレベル）からアクティブレベル（Ｈレベル）に変化し、ＭＤ１＝Ｈ、ＭＤ２＝Ｈ、ＭＤ３＝Ｌとなる。これによりモード制御部４０Ａは、半導体集積回路の動作モードを第１の通常動作モード（ＭＯＤＥ＝「１」）から第２の通常動作モード（ＭＯＤＥ＝「２」）へ切り換える。   When the control voltage VC further rises to a voltage between the reference voltage V2 and the reference voltage V3, the mode designation signal MD2 changes from the inactive level (L level) to the active level (H level), and MD1 = H, MD2 = H, MD3 = L. Thereby, the mode control unit 40A switches the operation mode of the semiconductor integrated circuit from the first normal operation mode (MODE = “1”) to the second normal operation mode (MODE = “2”).

制御電圧ＶＣがさらに上昇し、基準電圧Ｖ３を越えると、モード指定信号ＭＤ３が非アクティブレベル（Ｌレベル）からアクティブレベル（Ｈレベル）に変化し、ＭＤ１＝Ｈ、ＭＤ２＝Ｈ、ＭＤ３＝Ｈとなる。これによりモード制御部４０Ａは、半導体集積回路の動作モードを第２の通常動作モード（ＭＯＤＥ＝「２」）から第３の通常動作モード（ＭＯＤＥ＝「３」）へ切り換える。
以上が本実施形態の動作である。 When the control voltage VC further rises and exceeds the reference voltage V3, the mode designation signal MD3 changes from the inactive level (L level) to the active level (H level), MD1 = H, MD2 = H, MD3 = H. Become. Thereby, the mode control unit 40A switches the operation mode of the semiconductor integrated circuit from the second normal operation mode (MODE = “2”) to the third normal operation mode (MODE = “3”).
The above is the operation of this embodiment.

本実施形態の特徴は、パワーダウン解除信号を発生するための電圧比較器として、基準電圧の供給が不要なオフセット付き電圧比較器３０Ａを採用した点にある。本実施形態によれば、制御電圧ＶＣがオフセット電圧Ｖ０の範囲内にあり、オフセット付き電圧比較器３０Ａがパワーダウン解除信号ＭＤ０を非アクティブレベルとしている間は、基準電圧発生回路１０Ａによる基準電圧Ｖ１〜Ｖ３の出力動作は行われない。また、電圧比較器２１Ａ〜２３Ａは動作停止状態となる。従って、パワーダウンモード時におけるモードコントロール回路１００Ａの消費電力を低くすることができる。また、本実施形態によれば、パワーダウン解除信号がアクティブレベルである状態では、基準電圧発生回路１０Ａが発生する高精度の基準電圧Ｖ１〜Ｖ３と制御電圧ＶＣとの比較によりモード切り換えが行われるので、正確で安定したモード切り換えの動作が得られる。また、本実施形態では、パワーダウン解除の閾値として、電圧比較器３０Ａのオフセット電圧Ｖ０を用いており、このオフセット電圧Ｖ０は０Ｖに接近した０．３Ｖとすることができるので、この０．３Ｖと電源電圧ＶＤＤ＝２Ｖとの間の広い電圧範囲内に互いに十分な間隔を空けて基準電圧Ｖ１〜Ｖ３を設定することができる。従って、制御電圧ＶＣに基づくモード切り換えの動作を安定したものにすることができる。また、オフセット電圧Ｖ０を０．３Ｖとした場合、パワーダウンモードを解除させるための制御電圧ＶＣを、０．３Ｖよりも僅かに高く、かつ、半導体集積回路を構成するトランジスタをＯＮさせる閾値電圧よりも低い電圧とすることが可能となる。従って、半導体集積回路内において、この制御電圧ＶＣがゲートに供給されるトランジスタが不要にＯＮになるのを防ぎ、半導体集積回路の消費電力を抑えることが可能である。また、本実施形態では、パワーダウン解除信号を発生するオフセット付き電圧比較器３０Ａとして、差動トランジスタペアの各トランジスタサイズまたは負荷トランジスタペアの各トランジスタサイズの少なくとも一方を不均衡にすることによりプラス入力端子およびマイナス入力端子間にオフセット電圧を生じさせた差動増幅器を採用している。従って、他の回路構成のものを採用する場合に比べて、オフセット付き電圧比較器３０Ａの半導体集積回路内での占有面積を小さくすることができ、また、安定したオフセット電圧が得られる。   The feature of this embodiment is that a voltage comparator 30A with an offset that does not require supply of a reference voltage is adopted as a voltage comparator for generating a power-down release signal. According to the present embodiment, while the control voltage VC is within the range of the offset voltage V0 and the voltage comparator 30A with the offset sets the power-down release signal MD0 to the inactive level, the reference voltage V1 generated by the reference voltage generation circuit 10A. The output operation of ~ V3 is not performed. Further, the voltage comparators 21A to 23A are in an operation stop state. Therefore, the power consumption of the mode control circuit 100A in the power down mode can be reduced. Further, according to the present embodiment, when the power-down release signal is at the active level, the mode is switched by comparing the control voltage VC with the high-precision reference voltages V1 to V3 generated by the reference voltage generation circuit 10A. Therefore, an accurate and stable mode switching operation can be obtained. In the present embodiment, the offset voltage V0 of the voltage comparator 30A is used as the threshold value for canceling the power-down, and this offset voltage V0 can be set to 0.3V close to 0V. The reference voltages V1 to V3 can be set within a wide voltage range between the power supply voltage VDD = 2V and a sufficient distance from each other. Therefore, the mode switching operation based on the control voltage VC can be stabilized. When the offset voltage V0 is 0.3V, the control voltage VC for canceling the power down mode is slightly higher than 0.3V and is higher than the threshold voltage for turning on the transistors constituting the semiconductor integrated circuit. Also, a low voltage can be achieved. Accordingly, in the semiconductor integrated circuit, it is possible to prevent the transistor supplied with the control voltage VC from being turned on unnecessarily, and to reduce the power consumption of the semiconductor integrated circuit. Further, in this embodiment, as the voltage comparator 30A with an offset that generates the power-down release signal, a positive input is made by making at least one of the transistor sizes of the differential transistor pair or the transistor sizes of the load transistor pair unbalanced. A differential amplifier in which an offset voltage is generated between the terminal and the negative input terminal is employed. Therefore, the area occupied by the offset voltage comparator 30A in the semiconductor integrated circuit can be reduced and a stable offset voltage can be obtained as compared with the case of employing another circuit configuration.

＜第２実施形態＞
図４はこの発明の第２実施形態であるモードコントロール回路１００Ｂの構成を示す回路図である。上記第１実施形態では、低電位側電源線の電位ＶＳＳを接地電位０Ｖとした。これに対し、本実施形態では、高電位側電源線の電位ＶＤＤを接地電位０Ｖとしている。オフセット付き電圧比較器３０Ｂは、マイナス入力端子が高電位側電源線（ＶＤＤ）に接続され、プラス入力端子が制御電圧入力端子５０Ｂに接続されている。プラス入力端子およびマイナス入力端子間には負のオフセット電圧Ｖ０がある。オフセット付き電圧比較器３０Ｂは、制御電圧ＶＣが電圧ＶＤＤからオフセット電圧Ｖ０だけ低い電圧よりも高いときは、パワーダウン解除信号ＭＤ０を非アクティブレベル（本実施形態ではＨレベル）とし、制御電圧ＶＣが電圧ＶＤＤからオフセット電圧Ｖ０だけ低い電圧よりも低い電圧であるときには、パワーダウン解除信号ＭＤ０をアクティブレベル（本実施形態ではＬレベル）とする。 Second Embodiment
FIG. 4 is a circuit diagram showing a configuration of a mode control circuit 100B according to the second embodiment of the present invention. In the first embodiment, the potential VSS of the low potential side power supply line is set to the ground potential 0V. In contrast, in the present embodiment, the potential VDD of the high potential side power supply line is set to the ground potential 0V. In the voltage comparator 30B with offset, the negative input terminal is connected to the high potential side power supply line (VDD), and the positive input terminal is connected to the control voltage input terminal 50B. There is a negative offset voltage V0 between the positive input terminal and the negative input terminal. When the control voltage VC is higher than the voltage lower than the voltage VDD by the offset voltage V0, the voltage comparator with offset 30B sets the power-down release signal MD0 to the inactive level (H level in this embodiment), and the control voltage VC is When the voltage is lower than the voltage lower than the voltage VDD by the offset voltage V0, the power-down release signal MD0 is set to the active level (L level in this embodiment).

基準電圧発生回路１０Ｂは、パワーダウンモードへの移行により動作停止状態となって基準電圧Ｖ１〜Ｖ３の出力動作を停止し、パワーダウン解除信号ＭＤ０が非アクティブレベルからアクティブレベルになったときに動作可能状態となり、高電位側電源線の電位ＶＤＤと低電位側電源線の電位ＶＳＳの中間の電位を有する基準電圧Ｖ１〜Ｖ３の出力動作を開始する。電源電圧ＶＤＤ、ＶＳＳ、オフセット電圧Ｖ０、基準電圧Ｖ１〜Ｖ３の関係は、ＶＤＤ＞Ｖ０＞Ｖ１＞Ｖ２＞Ｖ３＞ＶＳＳとなっている。   The reference voltage generation circuit 10B enters an operation stop state by shifting to the power down mode, stops the output operation of the reference voltages V1 to V3, and operates when the power down release signal MD0 changes from the inactive level to the active level. The operation becomes possible, and the output operation of the reference voltages V1 to V3 having the intermediate potential between the potential VDD of the high potential side power supply line and the potential VSS of the low potential side power supply line is started. The relationship among the power supply voltages VDD and VSS, the offset voltage V0, and the reference voltages V1 to V3 is VDD> V0> V1> V2> V3> VSS.

電圧比較器２１Ｂ〜２３Ｂの各マイナス入力端子には基準電圧発生回路１０Ｂから基準電圧Ｖ１〜Ｖ３が各々与えられる。電圧比較器２１Ｂ〜２３Ｂの各プラス入力端子には制御電圧入力端子５０Ｂから制御電圧ＶＣが与えられる。そして、電圧比較器２１Ｂ〜２３Ｂは、パワーダウン解除信号ＭＤ０が非アクティブレベルからアクティブレベルになったときに動作可能状態となり、半導体集積回路がパワーダウンモードへ移行したときに動作停止状態となる。   Reference voltages V1 to V3 are supplied from the reference voltage generation circuit 10B to the negative input terminals of the voltage comparators 21B to 23B, respectively. The control voltage VC is given from the control voltage input terminal 50B to each plus input terminal of the voltage comparators 21B to 23B. The voltage comparators 21B to 23B are in an operable state when the power-down release signal MD0 changes from the inactive level to the active level, and are in an operation-stopped state when the semiconductor integrated circuit shifts to the power-down mode.

電圧比較器２１Ｂは、制御電圧ＶＣが基準電圧Ｖ１より低いときモード指定信号ＭＤ１をアクティブレベル（この例ではＬレベル）とし、高いとき非アクティブレベル（この例ではＨレベル）とする。電圧比較器２２Ｂは、制御電圧ＶＣが基準電圧Ｖ２より低いときモード指定信号ＭＤ２をアクティブレベル（この例ではＬレベル）とし、高いとき非アクティブレベル（この例ではＨレベル）とする。電圧比較器２３Ｂは、制御電圧ＶＣが基準電圧Ｖ３より低いときモード指定信号ＭＤ３をアクティブレベル（この例ではＬレベル）とし、高いとき非アクティブレベル（この例ではＨレベル）とする。   The voltage comparator 21B sets the mode designation signal MD1 to the active level (L level in this example) when the control voltage VC is lower than the reference voltage V1, and sets it to the inactive level (H level in this example) when it is higher. The voltage comparator 22B sets the mode designation signal MD2 to the active level (L level in this example) when the control voltage VC is lower than the reference voltage V2, and sets it to the inactive level (H level in this example) when it is higher. The voltage comparator 23B sets the mode designation signal MD3 to the active level (L level in this example) when the control voltage VC is lower than the reference voltage V3, and sets it to the inactive level (H level in this example) when it is higher.

モード制御部４０Ｂは、モード指定信号ＭＤ１〜ＭＤ３およびパワーダウン解除信号ＭＤ０に基づき、半導体集積回路のモード切り換えの制御を行う。   The mode control unit 40B controls the mode switching of the semiconductor integrated circuit based on the mode designation signals MD1 to MD3 and the power down release signal MD0.

図５は本実施形態におけるオフセット付き電圧比較器３０Ｂの構成例を示す回路図である。このオフセット付き電圧比較器３０Ｂでは、ＮチャネルトランジスタＭＮ１およびＭＮ２により差動トランジスタペアが構成されており、この差動トランジスタペアの共通ソースと低電位側電源線（ＶＳＳ）との間に定電流源Ｃが介挿されている。ＮチャネルトランジスタＭＮ１のゲートはプラス入力端子となっており、ＮチャネルトランジスタＭＮ２のゲートはマイナス入力端子となっている。また、このオフセット付き電圧比較器３０Ｂでは、ＰチャネルトランジスタＭＰ１およびＭＰ２が負荷トランジスタペアを構成している。そして、ＰチャネルトランジスタＭＰ２とＮチャネルトランジスタＭＮ２のドレイン同士の接続点がパワーダウン解除信号ＭＤ０を出力する出力端子となっている。
プラス入力端子およびマイナス入力端子間にオフセット電圧を発生させる方法は、上記第１実施形態において説明した方法と同様である。 FIG. 5 is a circuit diagram showing a configuration example of the offset voltage comparator 30B in the present embodiment. In this offset voltage comparator 30B, a differential transistor pair is formed by N-channel transistors MN1 and MN2, and a constant current source is provided between the common source of this differential transistor pair and the low-potential-side power line (VSS). C is inserted. The gate of the N-channel transistor MN1 is a positive input terminal, and the gate of the N-channel transistor MN2 is a negative input terminal. In the offset voltage comparator 30B, the P-channel transistors MP1 and MP2 constitute a load transistor pair. A connection point between the drains of the P-channel transistor MP2 and the N-channel transistor MN2 serves as an output terminal for outputting the power-down release signal MD0.
The method for generating the offset voltage between the plus input terminal and the minus input terminal is the same as the method described in the first embodiment.

図６は制御電圧ＶＣを三角波状に変化させたときの各部の波形および状態を示す波形図である。上記第１実施形態と異なり、本実施形態では、制御電圧ＶＣが低電位側電源電圧ＶＳＳから高電位側電源電圧ＶＤＤに近づくのに従って、動作モードが第３の通常動作モード（ＭＯＤＥ＝「３」）→第２の通常動作モード（ＭＯＤＥ＝「２」）→第１の通常動作モード（ＭＯＤＥ＝「１」）→パワーダウンモード（ＭＯＤＥ＝「０」）と切り換わる。また、本実施形態では、モード指定信号ＭＤ１〜ＭＤ３およびパワーダウン解除信号ＭＤ０がハイアクティブからローアクティブに変わっている。これらの点を除けば、本実施形態の動作は上記第１実施形態のもの（図３）と同様である。
本実施形態においても上記第１実施形態と同様な効果が得られる。 FIG. 6 is a waveform diagram showing waveforms and states of the respective parts when the control voltage VC is changed to a triangular wave shape. Unlike the first embodiment, in this embodiment, as the control voltage VC approaches the high potential side power supply voltage VDD from the low potential side power supply voltage VSS, the operation mode becomes the third normal operation mode (MODE = “3”). ) → second normal operation mode (MODE = “2”) → first normal operation mode (MODE = “1”) → power down mode (MODE = “0”). In the present embodiment, the mode designation signals MD1 to MD3 and the power down release signal MD0 are changed from high active to low active. Except for these points, the operation of this embodiment is the same as that of the first embodiment (FIG. 3).
Also in this embodiment, the same effect as the first embodiment can be obtained.

＜他の実施形態＞
以上、この発明の第１および第２実施形態を説明したが、この発明には、他にも各種の実施形態が考えられる。例えば次の通りである。 <Other embodiments>
While the first and second embodiments of the present invention have been described above, various other embodiments are conceivable for the present invention. For example:

（１）上記第１および第２実施形態では、半導体集積回路がパワーダウンモードに移行したときに、基準電圧発生回路１０Ａまたは１０Ｂによる基準電圧の出力動作を停止させたが、図３および図６に破線で示すように、パワーダウン解除信号ＭＤ０が非アクティブレベルになったときに基準電圧発生回路１０Ａまたは１０Ｂによる基準電圧の出力動作を停止させてもよい。 (1) In the first and second embodiments, when the semiconductor integrated circuit shifts to the power down mode, the output operation of the reference voltage by the reference voltage generation circuit 10A or 10B is stopped. As indicated by a broken line, the reference voltage output operation by the reference voltage generation circuit 10A or 10B may be stopped when the power-down release signal MD0 becomes an inactive level.

（２）上記第１および第２実施形態では、オフセット付き電圧比較器３０Ａおよび３０Ｂの出力信号をパワーダウン解除信号ＭＤ０として使用した。しかし、オフセット付き電圧比較器３０Ａおよび３０Ｂの出力信号は、基準電圧発生回路１０Ａまたは１０Ｂによる基準電圧の出力動作を行わせるか停止させるかの切り換えのみに使用し、半導体集積回路をパワーダウンモードに移行させるかパワーダウンモードから抜け出させるかは、例えばモード指定信号ＭＤ１により切り換えるようにしてもよい。 (2) In the first and second embodiments, the output signals of the offset voltage comparators 30A and 30B are used as the power-down release signal MD0. However, the output signals of the offset voltage comparators 30A and 30B are used only for switching whether the reference voltage generating circuit 10A or 10B performs the output operation of the reference voltage or not, and the semiconductor integrated circuit is set in the power down mode. Whether to shift or exit from the power down mode may be switched by, for example, a mode designation signal MD1.

（３）上記第１実施形態では、半導体集積回路をパワーダウンモードへ移行させるための制御電圧ＶＣの閾値である基準電圧Ｖ１と、パワーダウンモードから抜け出させるための制御電圧ＶＣの閾値である基準電圧Ｖ０との関係がＶ１＞Ｖ０となっていたが、これらの基準電圧の大小関係を逆にし、Ｖ１＜Ｖ０としてもよい。上記第２実施形態についても同様である。 (3) In the first embodiment, the reference voltage V1 that is the threshold value of the control voltage VC for shifting the semiconductor integrated circuit to the power-down mode and the reference value that is the threshold value of the control voltage VC for exiting the power-down mode are used. Although the relationship with the voltage V0 is V1> V0, the magnitude relationship of these reference voltages may be reversed to satisfy V1 <V0. The same applies to the second embodiment.

（４）上記第１および第２実施形態においてモード制御部４０Ａおよび４０Ｂは、パワーダウン解除信号ＭＤ０、モード指定信号ＭＤ１〜ＭＤ３の立ち上がりエッジや立ち下がりエッジを検出して半導体集積回路のモード遷移を行わせたが、パワーダウン解除信号ＭＤ０、モード指定信号ＭＤ１〜ＭＤ３の各レベルの組み合わせに応じて半導体集積回路のモードを設定するようにしてもよい。 (4) In the first and second embodiments, the mode control units 40A and 40B detect the rising edge and the falling edge of the power-down release signal MD0 and the mode designation signals MD1 to MD3 to change the mode of the semiconductor integrated circuit. However, the mode of the semiconductor integrated circuit may be set according to the combination of the levels of the power-down cancel signal MD0 and the mode designation signals MD1 to MD3.

（５）上記第１および第２実施形態では、オフセット付き電圧比較器３０Ａおよび３０Ｂのオフセット電圧Ｖ０を０．３Ｖとしたが、これはあくまでも一例であり、オフセット電圧Ｖ０を０．３Ｖ以外の電圧値としてもよい。 (5) In the first and second embodiments, the offset voltage V0 of the offset voltage comparators 30A and 30B is set to 0.3V. However, this is merely an example, and the offset voltage V0 is a voltage other than 0.3V. It may be a value.

（６）上記各実施形態におけるモードコントロール回路は、半導体集積回路の外部から入力される電圧を制御電圧としたが、この発明は、半導体集積回路の内部において発生する電圧や、半導体集積回路の外部に出力する電圧を制御電圧とするモードコントロール回路にも適用可能である。 (6) The mode control circuit in each of the above embodiments uses the voltage input from the outside of the semiconductor integrated circuit as the control voltage. However, the present invention is not limited to the voltage generated inside the semiconductor integrated circuit or the outside of the semiconductor integrated circuit. The present invention can also be applied to a mode control circuit in which the voltage output to is used as a control voltage.

１０Ａ，１０Ｂ……基準電圧発生回路、２１Ａ〜２３Ａ，２１Ｂ〜２３Ｂ……電圧比較器、３０Ａ，３０Ｂ……オフセット付き電圧比較器、４０Ａ，４０Ｂ……モード制御部、５０Ａ，５０Ｂ……制御電圧入力端子、１００Ａ，１００Ｂ……モードコントロール回路。 10A, 10B: Reference voltage generation circuit, 21A-23A, 21B-23B ... Voltage comparator, 30A, 30B ... Offset voltage comparator, 40A, 40B ... Mode control unit, 50A, 50B ... Control voltage Input terminal, 100A, 100B: Mode control circuit.

Claims (5)

制御電圧に応じて、半導体集積回路の動作モードを切り換えるモードコントロール回路において、
前記半導体集積回路に電源電圧を供給する高電位側電源線および低電位側電源線の各電位の中間の電位を各々有する１または複数種類の基準電圧を出力する基準電圧発生手段と、
前記半導体集積回路の動作モードをパワーダウンモードを含む複数種類の動作モードのいずれかに切り換える１または複数のモード指定信号を出力する手段であって、前記制御電圧を前記基準電圧発生手段が出力する１または複数種類の基準電圧の各々と比較することにより前記１または複数のモード指定信号を出力する１または複数の電圧比較器と、
前記制御電圧が与えられる第１の入力端子と、前記低電位側電源線または前記高電位側電源線の一方に接続された第２の入力端子とを有し、前記第１および第２の入力端子間に前記半導体集積回路を構成するトランジスタをＯＮさせる閾値電圧より低いオフセット電圧を有しており、前記第２の入力端子の入力電圧に対する前記第１の入力端子の入力電圧の隔たりが前記オフセット電圧以内であるときは出力信号を非アクティブレベルとし、前記第１の入力端子の入力電圧が前記第２の入力端子の入力電圧から前記低電位側電源線または前記高電位側電源線の他方の電位に向けて前記オフセット電圧以上変位したときに出力信号を非アクティブレベルからアクティブレベルに変化させるオフセット付き電圧比較器とを具備し、
前記基準電圧発生手段は、前記オフセット付き電圧比較器の出力信号がアクティブレベルになったとき、前記１または複数種類の基準電圧を出力する動作を開始し、前記半導体集積回路がパワーダウンモードへ移行したとき、前記１または複数種類の基準電圧を出力する動作を停止することを特徴とするモードコントロール回路。 In the mode control circuit that switches the operation mode of the semiconductor integrated circuit according to the control voltage,
A reference voltage generating means for outputting one or a plurality of types of reference voltages each having an intermediate potential between the high potential side power supply line and the low potential side power supply line for supplying a power supply voltage to the semiconductor integrated circuit;
Means for outputting one or a plurality of mode designation signals for switching the operation mode of the semiconductor integrated circuit to any one of a plurality of operation modes including a power-down mode, wherein the reference voltage generation means outputs the control voltage. One or more voltage comparators that output the one or more mode designation signals by comparing with each of one or more types of reference voltages;
A first input terminal to which the control voltage is applied; and a second input terminal connected to one of the low-potential side power line or the high-potential side power line, and the first and second inputs An offset voltage lower than a threshold voltage for turning on the transistor constituting the semiconductor integrated circuit is provided between the terminals, and a difference between the input voltage of the first input terminal and the input voltage of the second input terminal is the offset. When the voltage is within the voltage, the output signal is set to an inactive level, and the input voltage of the first input terminal is changed from the input voltage of the second input terminal to the other of the low potential side power line or the high potential side power line. A voltage comparator with an offset that changes an output signal from an inactive level to an active level when the voltage is displaced more than the offset voltage toward the potential;
The reference voltage generating means starts an operation of outputting the one or plural kinds of reference voltages when the output signal of the offset voltage comparator becomes an active level, and the semiconductor integrated circuit shifts to a power down mode. And a mode control circuit that stops the operation of outputting the one or more types of reference voltages. 制御電圧に応じて、半導体集積回路の動作モードを切り換えるモードコントロール回路において、
前記半導体集積回路に電源電圧を供給する高電位側電源線および低電位側電源線の各電位の中間の電位を各々有する１または複数種類の基準電圧を出力する基準電圧発生手段と、
前記半導体集積回路の動作モードをパワーダウンモードを含む複数種類の動作モードのいずれかに切り換える１または複数のモード指定信号を出力する手段であって、前記制御電圧を前記基準電圧発生手段が出力する１または複数種類の基準電圧の各々と比較することにより前記１または複数のモード指定信号を出力する１または複数の電圧比較器と、
前記制御電圧が与えられる第１の入力端子と、前記低電位側電源線または前記高電位側電源線の一方に接続された第２の入力端子とを有し、前記第１および第２の入力端子間に前記半導体集積回路を構成するトランジスタをＯＮさせる閾値電圧より低いオフセット電圧を有しており、前記第２の入力端子の入力電圧に対する前記第１の入力端子の入力電圧の隔たりが前記オフセット電圧以内であるときは出力信号を非アクティブレベルとし、前記第１の入力端子の入力電圧が前記第２の入力端子の入力電圧から前記低電位側電源線または前記高電位側電源線の他方の電位に向けて前記オフセット電圧以上変位したときに出力信号を非アクティブレベルからアクティブレベルに変化させるオフセット付き電圧比較器とを具備し、
前記基準電圧発生手段は、前記オフセット付き電圧比較器の出力信号がアクティブレベルになったとき、前記１または複数種類の基準電圧を出力する動作を開始し、前記オフセット付き電圧比較器の出力信号が非アクティブレベルになったとき、前記１または複数種類の基準電圧を出力する動作を停止することを特徴とするモードコントロール回路。 In the mode control circuit that switches the operation mode of the semiconductor integrated circuit according to the control voltage,
A reference voltage generating means for outputting one or a plurality of types of reference voltages each having an intermediate potential between the high potential side power supply line and the low potential side power supply line for supplying a power supply voltage to the semiconductor integrated circuit;
Means for outputting one or a plurality of mode designation signals for switching the operation mode of the semiconductor integrated circuit to any one of a plurality of operation modes including a power-down mode, wherein the reference voltage generation means outputs the control voltage. One or more voltage comparators that output the one or more mode designation signals by comparing with each of one or more types of reference voltages;
A first input terminal to which the control voltage is applied; and a second input terminal connected to one of the low-potential side power line or the high-potential side power line, and the first and second inputs An offset voltage lower than a threshold voltage for turning on the transistor constituting the semiconductor integrated circuit is provided between the terminals, and a difference between the input voltage of the first input terminal and the input voltage of the second input terminal is the offset. When the voltage is within the voltage, the output signal is set to an inactive level, and the input voltage of the first input terminal is changed from the input voltage of the second input terminal to the other of the low potential side power line or the high potential side power line. A voltage comparator with an offset that changes an output signal from an inactive level to an active level when the voltage is displaced more than the offset voltage toward the potential;
The reference voltage generation means starts an operation of outputting the one or plural kinds of reference voltages when the output signal of the voltage comparator with offset becomes an active level, and the output signal of the voltage comparator with offset is A mode control circuit, wherein when the inactive level is reached, the operation of outputting the one or more types of reference voltages is stopped. 前記１または複数の電圧比較器が出力する前記１または複数のモード指定信号の変化に基づいて、前記半導体集積回路をパワーダウンモードに移行させ、前記オフセット付き電圧比較器の出力信号がアクティブレベルになったとき、前記半導体集積回路をパワーダウンモードから抜け出させる制御を行うモード制御手段を具備することを特徴とする請求項１または２に記載のモードコントロール回路。   Based on a change in the one or more mode designation signals output from the one or more voltage comparators, the semiconductor integrated circuit is shifted to a power down mode, and the output signal of the offset voltage comparator becomes an active level. 3. The mode control circuit according to claim 1, further comprising mode control means for controlling the semiconductor integrated circuit to exit from a power down mode. 前記半導体集積回路がパワーダウンモードにあるとき、前記１または複数の電圧比較器の動作を停止させるように構成したことを特徴とする請求項１〜３のいずれか１の請求項に記載のモードコントロール回路。   The mode according to any one of claims 1 to 3, wherein when the semiconductor integrated circuit is in a power down mode, the operation of the one or more voltage comparators is stopped. Control circuit. 前記パワーダウン解除信号が非アクティブレベルであるとき、前記１または複数の電圧比較器の動作を停止させるように構成したことを特徴とする請求項１〜３のいずれか１の請求項に記載のモードコントロール回路。
4. The device according to claim 1, wherein when the power-down release signal is at an inactive level, the operation of the one or more voltage comparators is stopped. 5. Mode control circuit.
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KR102058980B1 (en) * 2012-04-10 2019-12-24 페어차일드 세미컨덕터 코포레이션 Audio device switching with reduced pop and click
JP6205596B2 (en) * 2013-06-27 2017-10-04 東芝情報システム株式会社 Soft start circuit and power supply device
CN104579197B (en) * 2013-10-09 2017-11-24 无锡华润矽科微电子有限公司 A kind of audio power amplifying circuit and its mode control circuit
CN105337582B (en) * 2014-07-01 2017-12-15 无锡华润矽科微电子有限公司 A kind of audio power amplifying circuit and its mode control circuit
JP2023023457A (en) * 2021-08-05 2023-02-16 ソニーセミコンダクタソリューションズ株式会社 Information processing device and information processing method

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4077168B2 (en) * 2001-03-26 2008-04-16 東芝マイクロエレクトロニクス株式会社 Current control circuit
JP2004072681A (en) * 2002-08-09 2004-03-04 Fuji Electric Holdings Co Ltd Comparator circuit and semiconductor integrated circuit having same
US7944191B2 (en) * 2005-10-14 2011-05-17 Monolithic Power Systems, Inc. Switching regulator with automatic multi mode conversion
JP2007159059A (en) * 2005-12-08 2007-06-21 Denso Corp Input processing circuit
JP2008099356A (en) * 2006-10-06 2008-04-24 Seiko Instruments Inc Mode switching circuit
JP5057902B2 (en) * 2007-09-06 2012-10-24 株式会社リコー Charge control circuit

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