【０００１】
【発明の属する技術分野】
本発明は、異なる電源電圧が各々印加される回路間に接続することにより、それら回路間の入力信号振幅と出力信号振幅との整合を図るレベルシフト回路に関する。
【０００２】
【従来の技術】
近年の半導体集積回路は、その回路を形成するトランジスタサイズの微細化に対応すべく、低電圧化する電源電圧で動作することが求められる。同時に、多様な用途に適合できるよう、半導体集積回路は、広い電源電圧範囲で動作することが求められている。このため、半導体集積回路を構成する回路は、印加された外部電源で動作する入出力回路部と、その外部電源を降圧電源回路で降圧した内部電源で動作する内部回路から構成されることも多い。
【０００３】
異なる電源電圧で動作する回路間には、レベルシフト回路が必要となる。図９は、周知のレベルシフト回路の例（特許文献１及び特許文献２においても、ほとんど類似の回路が従来技術として説明されている。）である。図９において、インバータ回路ＩＮＶ１、ＩＮＶ２、及びレベルシフタ部ＬＳは同一の半導体集積回路に形成されている。
【０００４】
インバータＩＮＶ１は、Ｐ型ＭＯＳトランジスタ（以下、ＰＭＯＳと記す。）Ｐ１とＮ型ＭＯＳトランジスタ（以下、ＮＭＯＳと記す。）Ｎ１から構成され、インバータＩＮＶ２は、ＰＭＯＳ Ｐ２とＮＭＯＳ Ｎ２から構成される。各インバータＩＮＶ１及びＩＮＶ２には、電源電圧ＶＤＤ（以下、「ＶＤＤ」は、電源電圧の値を示す場合と、電源配線の名称を示す場合がある。）が供給される。レベルシフタ部ＬＳは、ソースが電源電圧ＶＤＤ３（以下、「ＶＤＤ３」は、電源電圧の値を示す場合と、電源配線の名称を示す場合がある。）に接続され、ゲートとドレインが互いにクロスカップル接続されたＰＭＯＳ ＰＡ及びＰＢと、それらＰＡ及びＰＢのドレインと接地電位配線間に接続されるＮＭＯＳ ＮＡ及びＮＢとからなる。ＮＡ及びＮＢのゲートには、各々、ＩＮＶ２及びＩＮＶ１の出力信号が印加される。
【０００５】
図９では、同一の半導体集積回路に、高電源電圧であるＶＤＤ３（例えば、３．３Ｖ）と低電源電圧であるＶＤＤ（例えば、１．３Ｖ）とが印加される。この場合、半導体集積回路に２つの電源電圧ＶＤＤ及びＶＤＤ３を印加するか、電源電圧ＶＤＤ３から図示しない内部降圧電源回路を介して電源電圧ＶＤＤを発生させてもよい。
【０００６】
電源電圧ＶＤＤで動作する内部回路（図示せず）の出力信号は、信号の振幅が０／ＶＤＤ（信号のロウレベルが０Ｖ、信号のハイレベルがＶＤＤを意味する。以下、同じ。）であり、インバータ ＩＮＶ１の入力端子ＩＮに印加される。この信号は、インバータ ＩＮＶ１及びＩＮＶ２を介してレベルシフタ部ＬＳに差動信号として入力される。レベルシフタ部ＬＳは、振幅が０／ＶＤＤである信号を振幅増幅してが０／ＶＤＤ３である信号にとして出力端子ＯＵＴに出力し、電源電圧ＶＤＤ３が印加されるインバータＩＮＶＡを駆動する。
【０００７】
図１０は、特許文献２（特許第３０５５５１５号明細書）に記載されているレベルシフト回路である。図１０において、ＰＭＯＳ ＰＣ、ＰＤ、及び２段のインバータからなるＤｅｌａｙ Ｇａｔｅは、出力端子ＯＵＴのハイレベルをロウレベルから高速に引き上げるものである。
【０００８】
【特許文献１】
特開２０００−９１８９４号公報
【特許文献２】
特許第３０５５５１５号明細書
【０００９】
【発明が解決しようとする課題】
しかしながら、これらの従来技術にはいくつかの課題がある。図９の周知のレベルシフト回路では、一般的に、ＮＭＯＳ ＮＡ及びＮＢの負荷駆動能力をＰＭＯＳ ＰＡ及びＰＢの負荷駆動能力より大きくしている。レベルシフタ部ＬＳにおける節点ＯＵＴ及びＯＵＴＢの電位は、直列接続されたＮＭＯＳとＰＭＯＳの負荷駆動能力比、換言すれば、導通抵抗値で決定されるからである。従って、ＮＭＯＳとＰＭＯＳの負荷駆動能力比が同程度では、レベルシフタ部ＬＳへの入力信号であるＩＮＰ及びＩＮＢの変化に対し、節点ＯＵＴ及びＯＵＴＢの応答時間が長くなる。同時に、それら節点の電位が反転するまでＮＭＯＳとＰＭＯＳがともに導通状態となる結果、電源ＶＤＤ３とＧＮＤ間に電流が流れ、レベルシフタ部ＬＳで不要な消費電力が発生する。これらの問題を回避するため、上述の通り、レベルシフタ部ＬＳへの入力信号で制御されるＮＭＯＳのゲート幅をＰＭＯＳのゲート幅より大きくする。この結果、ＰＭＯＳに対してＮＭＯＳのレイアウト面積が大きくなり、さらに、節点ＯＵＴ及びＯＵＴＢのロウレベルからハイレベルへの反転時間が長くなるという問題が発生する。
【００１０】
図１１は、図９のレベルシフト回路におけるレベルシフタ部ＬＳを構成するＮＭＯＳ ＮＡ及びＮＢに関し、それらのゲートチャネル幅Ｗを同じ値で変化させた場合のレベルシフト回路の遅延時間（入力端子ＩＮから出力端子ＯＵＴまでの信号の遅延時間）を回路シミュレーションした結果である。電源電圧ＶＤＤの値が０．９Ｖ及び１．３Ｖとした場合における、出力端子ＯＵＴにおける出力波形の立ち上がり時間（ｒｉｓｅ遅延）と立ち下がり時間（ｆａｌｌ遅延）別に、遅延時間を計算した。この結果、電源電圧ＶＤＤが低下すると、急激にレベルシフト回路の遅延時間が増加することがわかる。これは、レベルシフタ部ＬＳを構成するＮＭＯＳ ＮＡ及びＮＢのゲート幅の減少にともない、遅延時間の電源電圧依存性が顕著になるからである。
【００１１】
図１０の特許文献２（特許第３０５５５１５号明細書）に記載されているレベルシフト回路は、図９のレベルシフト回路の上記課題を解決しようとするものである。図１０において、節点ＯＵＴがロウレベルからハイレベルに変化する場合、ＮＭＯＳ ＮＢは導通状態から非導通状態に変化する。この結果、節点ＯＵＴの電位は、ＰＭＯＳ ＰＢにより電源電圧ＶＤＤ３まで引き上げられるが、ＰＭＯＳ ＰＢ及びＰＤがその電位引き上げ動作を補助することにより、レベルシフト回路ＬＳの動作速度を高速化しようとするものである。
【００１２】
図１２及び図１３は、図１０のレベルシフト回路におけるＰＭＯＳ ＰＢ及びＰＤの効果を示すグラフである。図１３に示すとおり、図９のレベルシフト回路（従来１）に比べて、図１０のレベルシフト回路（従来２）では出力波形が立ち上がる場合の遅延時間（ｒｉｓｅ遅延値）は若干改善されている。しかしながら、図１２に示すとおり、出力波形が立ち下がる場合の遅延時間（ｆａｌｌ遅延値）は、図９のレベルシフト回路に対して改善はされない。レベルシフト回路の遅延時間としては、結局、図１０のレベルシフト回路は図９のものと同程度の性能しか期待できないものとなる。
【００１３】
特許文献１には、図９の周知のレベルシフト回路が有する課題のうち、レベルシフト回路の出力がハイレベルからロウレベルに変化する際に発生する貫通電流を抑制する構成が記載されている。図５の原理説明図によると、特許文献１のレベルシフト回路は、入力端子ＩＮの信号に応答して節点３のレベルがハイレベルからロウレベルに変化する際、節点４の電位をＰＭＯＳトランジスタＰ３とスイッチＳ１を介して電源ＶＤＤ１まで引き上げることにより、節点３のレベル反転を加速させる構成を有するものである。さらに、節点３及び４のレベル反転が完了すると、ＰＭＯＳトランジスタＰ１及びスイッチＳ１を経由した電源ＶＤＤ２からＶＤＤ１へのリーク電流を防止するため、所定の遅延時間経過後、スイッチＳ１を非導通とする。
【００１４】
図５の構成のうち、節点４の電位が反転した後にスイッチＳ１を導通状態から非導通状態に切り替える機能を実現するには、インバータからなる遅延回路が必要となる。この結果、遅延回路を構成するトランジスタが必要となる。さらに、節点４の電位変化を受けて動作するＰＭＯＳトランジスタＰ２のドレイン電位（節点３の電位）の変化と、そのドレイン電位に応答して動作するインバータ（遅延回路）という２段階の回路動作を経由して、スイッチＳ１の導通状態が制御される。この結果、スイッチＳ１の制御タイミングと節点４の変化タイミング間の同期をとることが困難となり、場合によっては、スイッチＳ１を非導通状態にするタイミングが遅れる結果、レベルシフト回路に貫通電流が発生する可能性もある。
【００１５】
本発明の目的は、高集積、高速かつ低消費電力で動作するレベルシフト回路を提供することにある。
【００１６】
【発明を解決するための手段】
本発明によるレベルシフト回路は、ドレインとゲートを相互接続（クロスカップル）した１対のトランジスタを負荷とするラッチ回路を有し、さらに、ロウレベルの状態にあるラッチ回路の節点電位を引き上げる充電トランジスタを有することを特徴とする。さらに、その充電トランジスタの導通状態は、ラッチ回路が有する２つの節点の電位により直接制御されることを特徴とする。
【００１７】
レベルシフト回路を構成するラッチ回路は、第１の電源電圧とほぼ同一の振幅値を有し、論理レベルが互いに異なる相補信号を入力信号とし、その第１の電源電圧より高電位の第２の電源電圧とほぼ同一の振幅値を有する信号を出力する。ラッチ回路自身には第２の電源が供給され、入力信号に応答して相補的な論理レベルを保持する２つの節点電位の変動を出力信号として取り出すものである。本発明によるレベルシフト回路においては、このラッチ回路の節点電位を第１の電源により充電する充電トランジスタを有することを特徴とする。さらに、その充電トランジスタのゲートはラッチ回路の節点と直接接続されている。この結果、ロウレベルにある節点の電位が上昇し、さらに、クロスカップルされたラッチ回路の負荷トランジスタによるフィードバック効果で、その節点の電位変動が加速される。
【００１８】
上記ラッチ回路自身のフィードバック効果で２つの節点電位が互いに反転を開始すると、本発明における充電トランジスタは自動的に導通状態から非導通状態に変化する。充電トランジスタのゲートが直接節点と接続されているためである。充電トランジスタが非導通状態となることにより、第２の電源から充電トランジスタを経由した第１の電源へのリーク電流が防止できる。
【００１９】
本発明における充電トランジスタは、ドレインとゲートが、各々、ラッチ回路の２つの節点と接続される。即ち、ロウレベルからハイレベルに変化させようとする一方の節点に充電トランジスタのドレインを接続し、逆の変化をさせようとする他方の節点とゲートとを接続する。ロウレベルからハイレベルへと一方の節点の電位変化が起こると、充電トランジスタのゲート電位を制御する他方の節点の電位はハイレベルからロウレベルに変化するため、目的とする節点の充電が完了すると充電トランジスタは非導通状態となる。
【００２０】
さらに、本発明における充電トランジスタは、ドレインとゲートをともに、ラッチ回路の一方の節点に接続してもよい。この場合、充電トランジスタは、第１の電源と一方の節点との間で、いわゆる、ダイオード接続された状態となる。
【００２１】
充電トランジスタは、ラッチ回路の一方の節点だけでなく、他方の節点にも同時に接続するとより効果的であることはいうまでもない。これにより、振幅増幅すべき入力信号のハイレベルからロウレベル、さらにはその逆の変化に対しても、レベルシフト回路の出力信号の遅延が最小となる。
【００２２】
充電トランジスタと節点との接続方法は２種類あるが、同時にその２つの接続状態にある充電トランジスタを本発明のレベルシフト回路に用いてもよい。
【００２３】
【発明の実施の形態】
図１は、本発明の第１の実施形態例に係わるレベルシフト回路の回路図である。レベルシフト回路は、電源電圧ＶＤＤで動作する内部回路（図示せず）からの入力信号を入力端子ＩＮで受け、その反転信号を出力端子ＩＮＢから出力するインバータＩＮＶ（電源電圧はＶＤＤ）と、信号振幅が０／ＶＤＤである入力信号及びその反転信号を受け、信号振幅を０／ＶＤＤ３まで増幅するレベルシフタ部ＬＳから構成される。なお、図１において、インバータＩＮＶＡは、ＬＳの出力信号を受け電源電圧ＶＤＤ３で動作する回路例であり、本実施例のレベルシフト回路に必須のものではない。レベルシフト回路の駆動能力を増幅させるための回路が必要な場合、適宜、ＩＮＶＡを追加してもよい。
【００２４】
レベルシフタ部ＬＳは、ＮＭＯＳ ＮＣを除くと、図９の周知のレベルシフト回路におけるレベルシフタ部ＬＳと同一の回路接続関係を有する。即ち、ＰＭＯＳ ＰＡ及びＰＢのソースは共に電源配線ＶＤＤ３に接続され、ゲートとドレインは互いに相互接続（クロスカップル）される。ＮＭＯＳ ＮＡ及びＮＢは、そのドレインが各々ＰＭＯＳ ＰＡ及びＰＢのドレインと接続され、そのソースがＧＮＤに接続される。換言すれば、レベルシフト回路は、ドレインとゲートを相互接続（クロスカップル）した１対のトランジスタを負荷とするラッチ回路である。ＮＡ及びＮＢのゲートには、振幅を増幅すべき入力信号と同相と逆相の信号が印加される。本実施例では、入力端子ＩＮへの入力信号とその反転信号を出力するインバータＩＮＶの出力信号をゲートに印加する例を示す。
【００２５】
本実施例では、周知のレベルシフタ部ＬＳに加えて、ＮＭＯＳ ＮＣを有する。ＮＣのソース／ドレインの一端は節点ＯＵＴＢに、ゲートは節点ＯＵＴに各々接続される。ＮＣのソース／ドレインの他端は、ＮＭＯＳ ＮＢのゲートとともにインバータＩＮＶの出力端子に接続される。
【００２６】
次に、図１のレベルシフト回路の動作について説明する。入力端子ＩＮに印加される入力信号がハイレベル（ＶＤＤ）からロウレベル（ＧＮＤ）に変化したとする。入力信号がハイレベルの時、レベルシフタ部ＬＳのＮＡ及びＰＢは導通状態、ＮＢ及びＰＡは非導通状態となる。この結果、節点ＯＵＴ及びＯＵＴＢは、各々、ハイレベル（ＶＤＤ３）及びロウレベル（ＧＮＤ）を維持する。このとき、ＩＮＶのＰＭＯＳ Ｐ１は非導通状態、レベルシフタ部のＮＭＯＳ ＮＣは導通状態となっている。
【００２７】
この状態から、入力信号がロウレベル（ＧＮＤ）に変化した場合、各トランジスタの動作状態の変化を説明する。まず、ＬＳを構成するＮＡ及びＮＢ、ＩＮＶを構成するＰ１及びＮ１の導通状態は入力信号の変化に応答して速やかに変化する。つまり、ＮＡは導通状態から非導通状態、ＮＢは非導通状態から導通状態に変化する。
【００２８】
図９に示す周知のレベルシフト回路では、ＮＡが非導通状態となっても、ＰＡも非導通状態を維持するため、ロウレベルにある節点ＯＵＴＢの電位変化は、節点ＯＵＴの電位変化により決定される。ＮＢが導通状態となると、ＰＢも導通状態を維持しているため、ＰＢとＮＢ間に貫通電流を流しながら、節点ＯＵＴの電位は緩やかにハイレベルからロウレベルに変化する。この節点ＯＵＴの電位低下がＰＡを非導通状態から導通状態に変化させ、この結果、節点ＯＵＴＢの電位が上昇を開始する。つまり、従来のレベルシフタ部ＬＳでは、節点ＯＵＴ／ＯＵＴＢの電位変化時間は、ＰＢ及びＮＢの電流駆動能力比で決定されていた。
【００２９】
これに対し、本実施例では、節点ＯＵＴＢの電位をロウレベルからハイレベルに引き上げるＮＭＯＳ ＮＣの動作により、節点ＯＵＴ／ＯＵＴＢの変化が高速に行われる。前述の通り、入力信号をハイレベルからロウレベルに変化させた場合、ＮＡおよびＰＡは共に非導通状態となり、ＰＢおよびＮＢは共に導通状態となる。これと同時に、導通状態になったＰ１と、入力信号が変化する以前から導通状態にあるＮＣとを経由して、ロウレベルにある節点ＯＵＴＢは電源ＶＤＤにより充電される結果、電位上昇を開始する。
【００３０】
Ｐ１が導通状態となった時点でのＮＣの電位関係は次のようになっている。即ち、節点ＯＵＴＢに接続されるＮＣのソース／ドレインの一端はＧＮＤ、節点ＯＵＴに接続されるＮＣのゲート電位はＶＤＤ３、出力端子ＩＮＢに接続されるＮＣのソース／ドレインの他端はＶＤＤである。この結果、節点ＯＵＴＢの電位は、ＮＣが導通状態を維持している期間電源電圧ＶＤＤ近傍まで上昇する。
【００３１】
ＮＣの充電作用により節点ＯＵＴＢの電位が完全にＶＤＤ３まで上昇しなくとも、節点ＯＵＴＢの電位でゲートが制御されるＰＢは導通状態から非導通状態への変化が促進される。この結果、節点ＯＵＴＢおよび節点ＯＵＴの電位はＰＡ、ＰＢ、ＮＡ、ＮＢによるフィードバック作用により、各々、完全に反転する。
【００３２】
ＮＣの導通状態は、ドレインの電位を決定する節点ＯＵＴＢの電位とゲートの電位を決定する節点ＯＵＴとの電位差が、ＮＣのＶＴ（しきい値）を超えている限り維持される。換言すれば、Ｐ１およびＮＣによる節点ＯＵＴＢの充電動作は、節点ＯＵＴＢの充電が完了すれば自動的に停止することになる。レベルシフタ部の節点ＯＵＴ／ＯＵＴＢが反転し、ＰＡが導通状態となった場合、ＮＣを非導通にする必要がある。なぜなら、ＮＣが導通状態を維持し続けると、電源ＶＤＤ３と電源ＶＤＤ間には、ＰＡ−ＮＣ−Ｐ１からなる電流経路が形成され、不要な消費電力が発生するからである。
【００３３】
本実施例におけるＮＣの導通状態制御は、公知文献１の図５に記載のスイッチＳ１の開閉制御と異なり、レベルシフタ部の節点電位で直接制御される。その結果、電源ＶＤＤ３と電源ＶＤＤ間にＰＡとＮＣを経由して流れるリーク電流を最小限に抑えることができる。
【００３４】
第１の実施形態例に係わるレベルシフト回路では、レベルシフタ部を構成するラッチ回路の反転動作を促進させる充電用トランジスタを設けた。この充電用トランジスタは、ドレインとゲートが互いに相補的な電位変化をするラッチ回路の２つの節点に直接接続されることにより、レベルシフタ部への入力信号を発生させる入力回路を経由してロウレベルにある一方の節点電位を充電する。さらに、その充電がラッチ回路自体の反転動作を開始させるまでに行われると、充電用トランジスタは速やかに導通状態から非導通状態に変化し、不要な電源間のリーク電流を抑制する。この結果、本願発明のレベルシフト回路は、高速かつ低消費電力という特性を併せ持つことが可能となる。
【００３５】
図２は、本発明の第２の実施形態例に係わるレベルシフト回路である。図１のレベルシフト回路では、その動作原理をわかりやすく説明するため、節点ＯＵＴＢを充電するＮＭＯＳ ＮＣのみを記載した。これに対し、図２のレベルシフト回路では、節点ＯＵＴ及びＯＵＴＢの両方に対して充電用トランジスタＮＤ及びＮＣを接続したものである。この２つのトランジスタＮＤ及びＮＣにより、レベルシフト回路の出力は、立ち上がり及び立ち下がりとも高速動作を実現することができる。なお、図１のレベルシフト回路では、入力端子ＩＮに印加される入力信号に対し、逆相の信号はインバータＩＮＶで発生させ、同相の信号は入力信号そのものとした。図２のレベルシフト回路では、２つの節点ＯＵＴ／ＯＵＴＢを各々充電する電流通路を明確にするため、振幅増幅すべき入力信号と同相及び逆相の信号を発生させる２つのインバータＩＮＶ１及びＩＮＶ２を使用している。当然、図２においても、入力信号と同相の信号は、入力端子ＩＮに印加される入力信号自身としても問題ない。
【００３６】
図２の接続関係について説明する。レベルシフタ部ＬＳの構成はＮＭＯＳ ＮＤを除くと図１と同一である。ＮＤのドレインの一端及びゲートは、節点ＯＵＴ及び節点ＯＵＴＢに各々接続される。ＮＤのソース／ドレインの他端は、レベルシフタＬＳの一方の入力端子であるＩＮＰとともに、入力端子ＩＮに印加される入力信号と同相の信号を発生させるインバータＩＮＶ２の出力端子と接続される。２つのインバータＩＮＶ１及びＩＮＶ２には、いずれも電源電圧ＶＤＤが印加され、レベルシフト部ＬＳには電源電圧ＶＤＤより高電圧である電源ＶＤＤ３が印加される。
【００３７】
図２にレベルシフト回路の動作について説明する。入力端子ＩＮに印加される入力信号がハイレベル（ＶＤＤ）からロウレベル（ＧＮＤ）に変化した場合は、図１のレベルシフト回路と同じである。即ち、ロウレベルにあるノートＯＵＴＢの電位が、ＩＮＶ１のＰ１及びレベルシフタ部ＬＳのＮＣを経由して、電源ＶＤＤにより充電される。これにより、ノートＯＵＴのハイレベル（ＶＤＤ３）からロウレベル（ＧＮＤ）への変化が促進される。
【００３８】
この時のＮＭＯＳ ＮＤの動作について検討する。入力端子ＩＮがハイレベル（ＶＤＤ）の場合、インバータＩＮＶ２のＰ２は導通状態、レベルシフタ部ＬＳのＮＤは非導通状態となっている。ＮＤのゲート電位を決定するノートＯＵＴＢの電位がロウレベル（ＧＮＤ）だからである。入力信号がハイレベルからロウレベルに変化すると、ＩＮＶ２のＰ２はその入力信号に変化に速やかに応答して非導通状態となる。一方、ＮＤのゲート電位は、そのＰ２の導通状態の変化に遅れて、上昇を開始する。つまり、入力信号がハイレベルからロウレベルに変化する際、トランジスタＮＤはＮＣ等の他のトランジスタの動作に影響を及ぼすことがない。
【００３９】
入力信号がハイレベル（ＶＤＤ）からロウレベル（ＧＮＤ）に変化した場合、インバータＩＮＶ１及びＩＮＶ２、さらに、レベルシフタＬＳを構成する各トランジスタの導通状態は、以上の説明と全く逆の動作となる。その結果、節点ＯＵＴのロウレベル（ＧＮＤ）からハイレベル（ＶＤＤ３）への変化も、低消費電力かつ高速に行われる。
【００４０】
図３から図６は、図２に示す本発明の第２の実施例に係るレベルシフト回路（本発明）、図９に示す周知のレベルシフト回路（従来１）、及び図１０に示す特許文献２のレベルシフト回路（従来２）について、各々の回路の遅延時間をシミュレーションしたものである。
【００４１】
図３は、電源電圧ＶＤＤ＝１．３Ｖ、ＶＤＤ３＝３．３Ｖの条件下、レベルシフタ部ＬＳのＮＭＯＳ ＮＡ及びＮＢのチャネル幅Ｗを変化に対する、レベルシフト回路の出力がハイレベルからロウレベルに立ち下がる遅延時間を計算した結果である。但し、ＮＡ及びＮＢのチャネル幅は同一、ＰＡ及びＰＢのチャネル幅はともに７μｍ、ＮＣ及びＮＤのチャネル幅はともに２μｍとした。図４は、図３と同一条件下、レベルシフト回路の出力がロウレベルからハイレベルに立ち上がる遅延時間を計算した結果である。
【００４２】
図３及び図４からわかるとおり、本発明の第２の実施例に係るレベルシフト回路は、レベルシフタ部ＬＳを構成するＮＭＯＳ ＮＡ及びＮＢのチャネル幅Ｗを小さくしても、従来のレベルシフト回路に対し遅延時間の増加を抑制することが可能である。換言すれば、同じ遅延時間を許容するならば、ＮＡ及びＮＢのトランジスタチャネル幅を小さくすることができる。レベルシフト回路の出力が変化する際、レベルシフタ部ＬＳにおけるＰＡ及びＮＡ又はＰＢ及びＮＢ間には貫通電流が発生するが、ＮＡ及びＮＢのチャネル幅が小さい結果、本願発明に係るレベルシフト回路では低消費電力で高速動作が可能となる。トランジスタのチャネル幅が小さいことによる高集積化はいうまでもない。
【００４３】
図５及び図６は、電源電圧ＶＤＤの変化に対するレベルシフト回路の遅延時間を、出力がハイレベルからロウレベルに立ち下がる遅延時間（図５）とロウレベルからハイレベルに立ち上がる遅延時間（図６）別にシミュレーションした結果である。ともに、ＮＡ及びＮＢのチャネル幅は１００μｍ、ＰＡ及びＰＢのチャネル幅は７μｍ、ＮＣ及びＮＤのチャネル幅は２μｍとした。本願発明に係る節点電位充電トランジスタにより、従来例のレベルシフト回路に対してより広い電源電圧で動作可能であることが理解できる。
【００４４】
図７は、本発明の第３の実施形態例に係わるレベルシフト回路である。図２の第２の実施例に係るレベルシフト回路とは、レベルシフタ部ＬＳにおける充電用トランジスタＰＥ及びＰＦのゲートの接続が異なる。本実施例では、節点ＯＵＴの電位を充電するＰＭＯＳ ＰＦのドレイン及びゲートは節点ＯＵＴに接続される。つまり、ＰＦを節点ＯＵＴとインバータＩＮＶ２の出力間にダイオード接続するものである。対をなすＰＭＯＳ ＰＥも同様に、節点ＯＵＴＢとインバータＩＮＶ１の出力間にダイオード接続される。
【００４５】
動作について説明する。ＰＥ若しくはＰＦは、いずれも、節点ＯＵＴＢ若しくはＯＵＴの電位がＶＤＤ−ＶＴＰに上昇するまで導通状態を保持し、それぞれの節点を相補的に充電する。ここで、ＶＴＰは、ＰＥ及びＰＦのしきい値である。ＰＥ若しくはＰＦは、節点の充電が完了（節点の電位がＶＤＤ−ＶＴＰ近傍まで上昇）すると、自動的に非導通状態となる結果、定常状態にて電源ＶＤＤ３とＶＤＤ間に直流電流は発生しない。
【００４６】
本実施例では、充電用トランジスタＰＥ又はＰＦのソース電位は、節点を充電期間中インバータＩＮＶ１又はＩＮＶ２により電位ＶＤＤにほぼ固定される。一般に、ＭＯＳトランジスタでは、ソース電位が基板電位（より正確には、ＭＯＳトランジスタが形成されるウエル領域の電位）に対して上昇すると、そのしきい値電圧が増加（基板バイアス効果）する為、電流駆動能力が低下する。図７におけるＰＥ及びＰＦのソース電位は、トランジスタＰＥ及びＰＦが形成されるｎ型ウエル領域の電位とほぼ同じ電源電位ＶＤＤに固定される。このため、基板バイアス効果の影響をほとんど受けることなく、節点ＯＵＴ若しくはＯＵＴＢの電位は、より電源ＶＤＤ近傍まで充電される。
【００４７】
図８は、本発明の第４の実施形態例に係わるレベルシフト回路である。同図からわかる通り、本実施例では、図２の第２の実施例と図７の第３の実施例における充電用トランジスタを共に備えた構成としている。節点の充電時間をより短縮する効果がある。
【００４８】
【発明の効果】
以上説明したように、本発明によれば、より広い電源電圧で動作し、消費電流及び回路形成領域の面積を抑制したレベルシフト回路を実現できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係わるレベルシフト回路図である。
【図２】本発明の第２の実施形態に係わるレベルシフト回路図である。
【図３】本発明の第２の実施形態に係わるレベルシフト回路と従来技術のレベルシフト回路について、ラッチ回路における駆動トランジスタＮＡ及びＮＢのゲート幅Ｗを変化させた場合の出力立ち下がりの遅延時間を計算した結果である。
【図４】本発明の第２の実施形態に係わるレベルシフト回路と従来技術のレベルシフト回路について、ラッチ回路における駆動トランジスタＮＡ及びＮＢのゲート幅Ｗを変化させた場合の出力立ち上がりの遅延時間を計算した結果である。
【図５】本発明の第２の実施形態に係わるレベルシフト回路と従来技術のレベルシフト回路について、電源電圧ＶＤＤを変化させた場合の出力立ち下がりの遅延時間を計算した結果である。
【図６】本発明の第２の実施形態に係わるレベルシフト回路と従来技術のレベルシフト回路について、電源電圧ＶＤＤを変化させた場合の出力立ち上がりの遅延時間を計算した結果である。
【図７】本発明の第３の実施形態に係わるレベルシフト回路図である。
【図８】本発明の第４の実施形態に係わるレベルシフト回路図である。
【図９】周知のレベルシフト回路図である。
【図１０】特許文献２（特許第３０５５５１５号明細書）に記載されているレベルシフト回路図である。
【図１１】周知のレベルシフト回路において、レベルシフタ部を構成するトランジスタＮＡ及びＮＢのゲートチャネル幅Ｗを変化させた場合の出力遅延時間である。
【図１２】特許文献２に記載のレベルシフト回路において、電源電圧ＶＤＤを変化させた場合の出力立ち下がり遅延時間を計算した結果である。
【図１３】特許文献２に記載のレベルシフト回路において、電源電圧ＶＤＤを変化させた場合の出力立ち上がり遅延時間を計算した結果である。
【符号の説明】
ＶＤＤ 低電圧側の電源又はその電圧値
ＶＤＤ３ 高電圧側の電源又はどの電圧値
ＧＮＤ 共通電源（グランド）
ＩＮＶ１、ＩＮＶ２、ＩＮＶＡ インバータ回路
Ｐ１、Ｐ２、ＰＡ、ＰＢ、ＰＣ、ＰＤ ｐチャネル型トランジスタ
Ｎ１、Ｎ２、ＮＡ、ＮＢ ｎチャネル型トランジスタ
ＮＣ、ＮＤ ｎチャネル型充電トランジスタ
ＰＥ、ＰＦ ｐチャネル型充電トランジスタ
ＬＳ レベルシフタ部
ＩＮＰ、ＩＮＢ レベルシフタ部への入力端子
ＯＵＴ、ＯＵＴＢ ラッチ回路の節点[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a level shift circuit that is connected between circuits to which different power supply voltages are applied so as to match input signal amplitude and output signal amplitude between the circuits.
[0002]
[Prior art]
2. Description of the Related Art In recent years, semiconductor integrated circuits are required to operate at a reduced power supply voltage in order to cope with miniaturization of a transistor forming the circuit. At the same time, semiconductor integrated circuits are required to operate in a wide power supply voltage range so as to be adaptable to various uses. For this reason, a circuit constituting a semiconductor integrated circuit is often composed of an input / output circuit section operating with an applied external power supply and an internal circuit operating with an internal power supply stepped down from the external power supply by a step-down power supply circuit. .
[0003]
A level shift circuit is required between circuits operating at different power supply voltages. FIG. 9 shows an example of a well-known level shift circuit (an almost similar circuit is also described as a conventional technique in Patent Documents 1 and 2). In FIG. 9, the inverter circuits INV1, INV2 and the level shifter LS are formed in the same semiconductor integrated circuit.
[0004]
The inverter INV1 includes a P-type MOS transistor (hereinafter, referred to as PMOS) P1 and an N-type MOS transistor (hereinafter, referred to as NMOS) N1, and the inverter INV2 includes a PMOS P2 and an NMOS N2. The power supply voltage VDD (hereinafter, “VDD” indicates the value of the power supply voltage or the name of the power supply line) is supplied to each of the inverters INV1 and INV2. In the level shifter unit LS, the source is connected to the power supply voltage VDD3 (hereinafter, “VDD3” may indicate the value of the power supply voltage or may indicate the name of the power supply wiring), and the gate and the drain are cross-coupled to each other. PMOSs PA and PB, and NMOSs NA and NB connected between the drains of the PAs and PB and the ground potential wiring. The output signals of INV2 and INV1 are applied to the gates of NA and NB, respectively.
[0005]
In FIG. 9, a high power supply voltage VDD3 (for example, 3.3 V) and a low power supply voltage VDD (for example, 1.3 V) are applied to the same semiconductor integrated circuit. In this case, two power supply voltages VDD and VDD3 may be applied to the semiconductor integrated circuit, or the power supply voltage VDD may be generated from the power supply voltage VDD3 via an internal step-down power supply circuit (not shown).
[0006]
An output signal of an internal circuit (not shown) operated by the power supply voltage VDD has a signal amplitude of 0 / VDD (a low level of the signal is 0 V, and a high level of the signal means VDD; the same applies hereinafter). It is applied to the input terminal IN of the inverter INV1. This signal is input as a differential signal to the level shifter LS via the inverters INV1 and INV2. The level shifter LS amplifies a signal having an amplitude of 0 / VDD and outputs the amplified signal as a signal having a voltage of 0 / VDD3 to the output terminal OUT, thereby driving the inverter INVA to which the power supply voltage VDD3 is applied.
[0007]
FIG. 10 shows a level shift circuit described in Patent Document 2 (Japanese Patent No. 3055515). In FIG. 10, a Delay Gate including a PMOS PC, a PD, and a two-stage inverter is for raising the high level of the output terminal OUT from a low level at a high speed.
[0008]
[Patent Document 1]
JP 2000-91894 A
[Patent Document 2]
Patent No. 3055515
[0009]
[Problems to be solved by the invention]
However, these prior arts have some problems. In the well-known level shift circuit of FIG. 9, generally, the load driving capabilities of the NMOSs NA and NB are made larger than the load driving capabilities of the PMOSs PA and PB. This is because the potentials of the nodes OUT and OUTB in the level shifter unit LS are determined by the load driving capability ratio of the serially connected NMOS and PMOS, in other words, the conduction resistance. Therefore, when the load drive capability ratio of the NMOS and the PMOS is almost the same, the response time of the nodes OUT and OUTB to the change of the input signals INP and INB to the level shifter LS becomes longer. At the same time, both the NMOS and the PMOS become conductive until the potentials at those nodes are inverted. As a result, a current flows between the power supply VDD3 and the GND, and unnecessary power consumption occurs in the level shifter LS. In order to avoid these problems, as described above, the gate width of the NMOS controlled by the input signal to the level shifter LS is made larger than the gate width of the PMOS. As a result, there arises a problem that the layout area of the NMOS becomes larger than that of the PMOS, and the inversion time from the low level to the high level of the nodes OUT and OUTB becomes longer.
[0010]
FIG. 11 shows the delay time of the level shift circuit (the output from the input terminal IN to the output from the input terminal IN) when the gate channel width W of the NMOSs NA and NB constituting the level shifter unit LS in the level shift circuit of FIG. This is a result of circuit simulation of the delay time of the signal to the terminal OUT). The delay time was calculated for each of the rise time (rise delay) and the fall time (fall delay) of the output waveform at the output terminal OUT when the value of the power supply voltage VDD was 0.9 V and 1.3 V. As a result, it is found that when the power supply voltage VDD decreases, the delay time of the level shift circuit rapidly increases. This is because the power supply voltage dependence of the delay time becomes remarkable as the gate widths of the NMOSs NA and NB constituting the level shifter LS decrease.
[0011]
The level shift circuit described in Patent Document 2 (Japanese Patent No. 3055515) in FIG. 10 is to solve the above-described problem of the level shift circuit in FIG. In FIG. 10, when the node OUT changes from a low level to a high level, the NMOS NB changes from a conductive state to a non-conductive state. As a result, the potential of the node OUT is raised to the power supply voltage VDD3 by the PMOS PB. However, the PMOS PB and the PD assist the potential raising operation to increase the operation speed of the level shift circuit LS. is there.
[0012]
FIGS. 12 and 13 are graphs showing the effects of the PMOS PB and the PD in the level shift circuit of FIG. As shown in FIG. 13, the delay time (rise delay value) when the output waveform rises is slightly improved in the level shift circuit of FIG. 10 (conventional 2) as compared with the level shift circuit of FIG. 9 (conventional 1). . However, as shown in FIG. 12, the delay time (fall delay value) when the output waveform falls is not improved with respect to the level shift circuit of FIG. As the delay time of the level shift circuit, after all, the level shift circuit of FIG. 10 can be expected to have only the same performance as that of FIG.
[0013]
Japanese Patent Application Laid-Open No. H11-163873 describes a configuration that suppresses a through current generated when the output of the level shift circuit changes from a high level to a low level, among the problems of the well-known level shift circuit of FIG. According to the principle explanatory diagram of FIG. 5, when the level of the node 3 changes from the high level to the low level in response to the signal of the input terminal IN, the level shift circuit of Patent Document 1 changes the potential of the node 4 to the PMOS transistor P3. By raising the voltage to the power supply VDD1 via the switch S1, the level inversion of the node 3 is accelerated. Further, when the level inversion of the nodes 3 and 4 is completed, the switch S1 is turned off after a predetermined delay time in order to prevent a leak current from the power supply VDD2 to the VDD1 via the PMOS transistor P1 and the switch S1.
[0014]
In the configuration of FIG. 5, a delay circuit including an inverter is required to realize the function of switching the switch S1 from the conductive state to the non-conductive state after the potential of the node 4 is inverted. As a result, a transistor constituting the delay circuit is required. Further, via a two-stage circuit operation including a change in the drain potential (potential at the node 3) of the PMOS transistor P2 which operates in response to the potential change at the node 4 and an inverter (delay circuit) which operates in response to the drain potential. Thus, the conduction state of the switch S1 is controlled. As a result, it becomes difficult to synchronize the control timing of the switch S1 with the change timing of the node 4, and in some cases, the timing of turning off the switch S1 is delayed, so that a through current is generated in the level shift circuit. There is a possibility.
[0015]
An object of the present invention is to provide a level shift circuit that operates with high integration, high speed, and low power consumption.
[0016]
[Means for Solving the Invention]
The level shift circuit according to the present invention includes a latch circuit having a load of a pair of transistors having a drain and a gate interconnected (cross-coupled), and further includes a charging transistor for raising a node potential of the latch circuit in a low level state. It is characterized by having. Further, the conduction state of the charging transistor is directly controlled by the potential of two nodes of the latch circuit.
[0017]
The latch circuit forming the level shift circuit has complementary signals having substantially the same amplitude value as the first power supply voltage and different logic levels as input signals, and the second circuit having a higher potential than the first power supply voltage. A signal having substantially the same amplitude value as the power supply voltage is output. A second power supply is supplied to the latch circuit itself, and a change in two node potentials that maintain complementary logical levels in response to an input signal is extracted as an output signal. The level shift circuit according to the present invention is characterized in that it has a charge transistor for charging the node potential of the latch circuit with a first power supply. Further, the gate of the charging transistor is directly connected to the node of the latch circuit. As a result, the potential of the node at the low level rises, and the potential change of the node is accelerated by the feedback effect of the load transistor of the cross-coupled latch circuit.
[0018]
When the two node potentials start inverting each other due to the feedback effect of the latch circuit itself, the charging transistor in the present invention automatically changes from the conductive state to the non-conductive state. This is because the gate of the charging transistor is directly connected to the node. When the charging transistor is turned off, leakage current from the second power supply to the first power supply via the charging transistor can be prevented.
[0019]
In the charging transistor according to the present invention, the drain and the gate are each connected to two nodes of the latch circuit. That is, the drain of the charging transistor is connected to one node to be changed from the low level to the high level, and the other node to be changed to the gate is connected to the other node. When the potential of one node changes from low level to high level, the potential of the other node that controls the gate potential of the charging transistor changes from high level to low level. Becomes non-conductive.
[0020]
Further, in the charging transistor of the present invention, both the drain and the gate may be connected to one node of the latch circuit. In this case, the charging transistor is in a so-called diode-connected state between the first power supply and one node.
[0021]
It goes without saying that it is more effective to connect the charging transistor not only to one node of the latch circuit but also to the other node at the same time. Thereby, the delay of the output signal of the level shift circuit is minimized even when the input signal to be amplitude-amplified changes from a high level to a low level and vice versa.
[0022]
Although there are two types of connection methods between the charging transistor and the node, the charging transistor in the two connection states may be used in the level shift circuit of the present invention at the same time.
[0023]
BEST MODE FOR CARRYING OUT THE INVENTION
FIG. 1 is a circuit diagram of a level shift circuit according to the first embodiment of the present invention. The level shift circuit receives at an input terminal IN an input signal from an internal circuit (not shown) operating at a power supply voltage VDD, and outputs an inverted signal of the inverted signal from an output terminal INB (power supply voltage is VDD); The level shifter LS receives an input signal having an amplitude of 0 / VDD and its inverted signal, and amplifies the signal amplitude to 0 / VDD3. In FIG. 1, the inverter INVA is an example of a circuit that receives the output signal of the LS and operates at the power supply voltage VDD3, and is not essential for the level shift circuit of the present embodiment. When a circuit for amplifying the driving capability of the level shift circuit is required, INVA may be added as appropriate.
[0024]
Except for the NMOS NC, the level shifter LS has the same circuit connection relationship as the level shifter LS in the well-known level shift circuit of FIG. That is, the sources of the PMOSs PA and PB are both connected to the power supply line VDD3, and the gate and the drain are mutually connected (cross-coupled). The drains of the NMOSs NA and NB are connected to the drains of the PMOSs PA and PB, respectively, and the sources are connected to GND. In other words, the level shift circuit is a latch circuit using a pair of transistors whose drain and gate are interconnected (cross-coupled) as a load. To the gates of the NA and NB, signals having the same phase and the opposite phase as the input signal whose amplitude is to be amplified are applied. In this embodiment, an example is shown in which an input signal to the input terminal IN and an output signal of the inverter INV that outputs an inverted signal thereof are applied to the gate.
[0025]
In this embodiment, an NMOS NC is provided in addition to the well-known level shifter LS. One end of the source / drain of the NC is connected to the node OUTB, and the gate is connected to the node OUT. The other end of the source / drain of the NC is connected to the output terminal of the inverter INV together with the gate of the NMOS NB.
[0026]
Next, the operation of the level shift circuit of FIG. 1 will be described. It is assumed that the input signal applied to the input terminal IN has changed from high level (VDD) to low level (GND). When the input signal is at a high level, NA and PB of the level shifter LS are conductive, and NB and PA are non-conductive. As a result, the nodes OUT and OUTB maintain the high level (VDD3) and the low level (GND), respectively. At this time, the PMOS P1 of the INV is in a non-conductive state, and the NMOS NC in the level shifter is in a conductive state.
[0027]
A description will be given of a change in the operation state of each transistor when the input signal changes from this state to a low level (GND). First, the conduction state of NA and NB constituting LS and the conduction state of P1 and N1 constituting INV change rapidly in response to a change in an input signal. That is, NA changes from the conductive state to the non-conductive state, and NB changes from the non-conductive state to the conductive state.
[0028]
In the well-known level shift circuit illustrated in FIG. 9, even when NA is in a non-conductive state, PA remains in a non-conductive state, so that a potential change of the node OUTB at a low level is determined by a potential change of the node OUT. . When the NB is turned on, the PB is also kept on, so that the potential of the node OUT gradually changes from the high level to the low level while a through current flows between the PB and the NB. This drop in potential at node OUT changes PA from a non-conductive state to a conductive state, and as a result, the potential at node OUTB starts to rise. That is, in the conventional level shifter unit LS, the potential change time of the node OUT / OUTB is determined by the current drive capability ratio of PB and NB.
[0029]
On the other hand, in the present embodiment, the change of the node OUT / OUTB is performed at high speed by the operation of the NMOS NC that raises the potential of the node OUTB from the low level to the high level. As described above, when the input signal is changed from the high level to the low level, both NA and PA are turned off, and both PB and NB are turned on. At the same time, the low-level node OUTB is charged by the power supply VDD via the P1 which has been turned on and the NC which has been turned on before the input signal changes, so that the potential starts to rise.
[0030]
The potential relationship of NC at the time when P1 is turned on is as follows. That is, one end of the source / drain of the NC connected to the node OUTB is GND, the gate potential of the NC connected to the node OUT is VDD3, and the other end of the source / drain of the NC connected to the output terminal INB is VDD. . As a result, the potential of the node OUTB rises to near the power supply voltage VDD while the NC maintains the conductive state.
[0031]
Even if the potential of the node OUTB does not completely rise to VDD3 due to the charging action of the NC, the PB whose gate is controlled by the potential of the node OUTB is promoted to change from the conductive state to the non-conductive state. As a result, the potential of the node OUTB and the potential of the node OUT are completely inverted by the feedback action of PA, PB, NA, and NB, respectively.
[0032]
The conduction state of the NC is maintained as long as the potential difference between the potential of the node OUTB that determines the potential of the drain and the potential of the node OUT that determines the potential of the gate exceeds the VT (threshold) of the NC. In other words, the charging operation of the node OUTB by the P1 and the NC automatically stops when the charging of the node OUTB is completed. When the nodes OUT / OUTB of the level shifter unit are inverted and the PA is turned on, the NC needs to be turned off. This is because, if the NC keeps conducting, a current path composed of PA-NC-P1 is formed between the power supply VDD3 and the power supply VDD, and unnecessary power consumption occurs.
[0033]
The control of the conduction state of the NC in this embodiment is directly controlled by the node potential of the level shifter, unlike the open / close control of the switch S1 described in FIG. As a result, a leak current flowing between the power supply VDD3 and the power supply VDD via the PA and the NC can be minimized.
[0034]
In the level shift circuit according to the first embodiment, a charging transistor for promoting the inversion operation of the latch circuit constituting the level shifter unit is provided. The charging transistor is at a low level via an input circuit for generating an input signal to the level shifter section, because the drain and the gate are directly connected to two nodes of a latch circuit that change potentials complementary to each other. One node potential is charged. Further, if the charging is performed before the inversion operation of the latch circuit itself is started, the charging transistor quickly changes from the conductive state to the non-conductive state, thereby suppressing unnecessary leak current between power supplies. As a result, the level shift circuit according to the present invention can have characteristics of high speed and low power consumption.
[0035]
FIG. 2 shows a level shift circuit according to a second embodiment of the present invention. In the level shift circuit of FIG. 1, only the NMOS NC that charges the node OUTB is described in order to easily explain the operation principle. On the other hand, in the level shift circuit of FIG. 2, the charging transistors ND and NC are connected to both the nodes OUT and OUTB. With these two transistors ND and NC, the output of the level shift circuit can realize high-speed operation at both rising and falling. Note that, in the level shift circuit of FIG. 1, a signal having the opposite phase to the input signal applied to the input terminal IN is generated by the inverter INV, and the signal having the same phase is the input signal itself. The level shift circuit of FIG. 2 uses two inverters INV1 and INV2 that generate signals in phase and in phase with the input signal to be amplitude-amplified in order to clarify the current path for charging the two nodes OUT / OUTB, respectively. are doing. Of course, in FIG. 2 as well, the signal in phase with the input signal has no problem as the input signal applied to the input terminal IN.
[0036]
The connection relationship in FIG. 2 will be described. The configuration of the level shifter section LS is the same as that of FIG. 1 except for the NMOS ND. One end and the gate of the drain of the ND are connected to the node OUT and the node OUTB, respectively. The other end of the source / drain of ND is connected to an input terminal INP of the level shifter LS and an output terminal of an inverter INV2 that generates a signal having the same phase as an input signal applied to the input terminal IN. The power supply voltage VDD is applied to the two inverters INV1 and INV2, and the power supply VDD3, which is higher than the power supply voltage VDD, is applied to the level shift unit LS.
[0037]
FIG. 2 illustrates the operation of the level shift circuit. When the input signal applied to the input terminal IN changes from high level (VDD) to low level (GND), it is the same as the level shift circuit of FIG. That is, the potential of the note OUTB at the low level is charged by the power supply VDD via P1 of INV1 and NC of the level shifter unit LS. Thereby, the change of the note OUT from the high level (VDD3) to the low level (GND) is promoted.
[0038]
Consider the operation of the NMOS ND at this time. When the input terminal IN is at a high level (VDD), P2 of the inverter INV2 is conducting, and ND of the level shifter LS is non-conducting. This is because the potential of the note OUTB that determines the gate potential of ND is low level (GND). When the input signal changes from the high level to the low level, P2 of INV2 becomes non-conductive in response to the change to the input signal promptly. On the other hand, the gate potential of ND starts rising after a change in the conduction state of P2. That is, when the input signal changes from the high level to the low level, the transistor ND does not affect the operation of other transistors such as the NC.
[0039]
When the input signal changes from the high level (VDD) to the low level (GND), the conduction states of the inverters INV1 and INV2 and the transistors constituting the level shifter LS are completely opposite to those described above. As a result, the change of the node OUT from the low level (GND) to the high level (VDD3) is performed at low power consumption and at high speed.
[0040]
FIGS. 3 to 6 show a level shift circuit according to the second embodiment of the present invention shown in FIG. 2 (the present invention), a known level shift circuit shown in FIG. 9 (conventional 1), and a patent document shown in FIG. 2 shows a simulation result of delay time of each of two level shift circuits (conventional 2).
[0041]
FIG. 3 shows that the output of the level shift circuit falls from the high level to the low level with respect to the change of the channel width W of the NMOS NA and the NB of the level shifter section LS under the conditions of the power supply voltage VDD = 1.3 V and VDD3 = 3.3 V. This is the result of calculating the delay time. However, the channel widths of NA and NB were the same, the channel widths of PA and PB were both 7 μm, and the channel widths of NC and ND were both 2 μm. FIG. 4 shows the result of calculating the delay time when the output of the level shift circuit rises from a low level to a high level under the same conditions as in FIG.
[0042]
As can be seen from FIGS. 3 and 4, the level shift circuit according to the second embodiment of the present invention has the same structure as the conventional level shift circuit even if the channel width W of the NMOSs NA and NB constituting the level shifter unit LS is reduced. On the other hand, it is possible to suppress an increase in delay time. In other words, if the same delay time is allowed, the transistor channel widths of the NA and NB can be reduced. When the output of the level shift circuit changes, a through current is generated between PA and NA or between PB and NB in the level shifter section LS. However, as the channel width of NA and NB is small, the level shift circuit according to the present invention has a low level. High-speed operation is possible with power consumption. Needless to say, high integration due to the small channel width of the transistor is achieved.
[0043]
5 and 6 show the delay time of the level shift circuit with respect to the change of the power supply voltage VDD for each of the delay time when the output falls from the high level to the low level (FIG. 5) and the delay time when the output rises from the low level to the high level (FIG. 6). It is a result of simulation. In both cases, the channel width of NA and NB was 100 μm, the channel width of PA and PB was 7 μm, and the channel width of NC and ND was 2 μm. It can be understood that the node potential charging transistor according to the present invention can operate with a wider power supply voltage than the conventional level shift circuit.
[0044]
FIG. 7 shows a level shift circuit according to the third embodiment of the present invention. The connection of the gates of the charging transistors PE and PF in the level shifter LS is different from that of the level shift circuit according to the second example of FIG. In the present embodiment, the drain and the gate of the PMOS PF that charges the potential of the node OUT are connected to the node OUT. That is, the PF is diode-connected between the node OUT and the output of the inverter INV2. Similarly, the pair of PMOS PEs are diode-connected between the node OUTB and the output of the inverter INV1.
[0045]
The operation will be described. Each of PE and PF maintains a conductive state until the potential of the node OUTB or OUT rises to VDD-VTP, and charges the respective nodes complementarily. Here, VTP is a threshold value of PE and PF. When the charging of the node is completed (the potential of the node rises to near VDD-VTP), the PE or PF is automatically turned off, so that no DC current is generated between the power supplies VDD3 and VDD in a steady state.
[0046]
In this embodiment, the source potential of the charging transistor PE or PF is substantially fixed at the potential VDD at the node by the inverter INV1 or INV2 during the charging period. Generally, in a MOS transistor, when the source potential rises with respect to the substrate potential (more precisely, the potential in the well region where the MOS transistor is formed), the threshold voltage increases (substrate bias effect). Driving capacity decreases. The source potentials of PE and PF in FIG. 7 are fixed to the power supply potential VDD substantially equal to the potential of the n-type well region where the transistors PE and PF are formed. Therefore, the potential of the node OUT or OUTB is charged to the vicinity of the power supply VDD with almost no influence of the substrate bias effect.
[0047]
FIG. 8 shows a level shift circuit according to a fourth embodiment of the present invention. As can be seen from the drawing, the present embodiment has a configuration including both the charging transistors of the second embodiment of FIG. 2 and the third embodiment of FIG. This has the effect of shortening the charging time of the node.
[0048]
【The invention's effect】
As described above, according to the present invention, it is possible to realize a level shift circuit that operates with a wider power supply voltage and suppresses current consumption and the area of a circuit formation region.
[Brief description of the drawings]
FIG. 1 is a level shift circuit diagram according to a first embodiment of the present invention.
FIG. 2 is a level shift circuit diagram according to a second embodiment of the present invention.
FIG. 3 shows the delay time of the output fall when the gate width W of the drive transistors NA and NB in the latch circuit is changed in the level shift circuit according to the second embodiment of the present invention and the conventional level shift circuit. Is the result of calculating.
FIG. 4 shows the delay time of the output rise when the gate width W of the drive transistors NA and NB in the latch circuit is changed in the level shift circuit according to the second embodiment of the present invention and the level shift circuit of the related art. This is the calculated result.
FIG. 5 shows a result of calculating a delay time of an output fall when the power supply voltage VDD is changed for the level shift circuit according to the second embodiment of the present invention and the level shift circuit of the related art.
FIG. 6 shows a result of calculating a delay time of an output rise when the power supply voltage VDD is changed for the level shift circuit according to the second embodiment of the present invention and the level shift circuit of the related art.
FIG. 7 is a level shift circuit diagram according to a third embodiment of the present invention.
FIG. 8 is a level shift circuit diagram according to a fourth embodiment of the present invention.
FIG. 9 is a diagram of a well-known level shift circuit.
FIG. 10 is a level shift circuit diagram described in Patent Document 2 (Japanese Patent No. 3055515).
FIG. 11 is an output delay time when a gate channel width W of transistors NA and NB forming a level shifter is changed in a known level shift circuit.
FIG. 12 shows a result of calculating an output fall delay time when the power supply voltage VDD is changed in the level shift circuit described in Patent Document 2.
FIG. 13 shows a result of calculating an output rise delay time when the power supply voltage VDD is changed in the level shift circuit described in Patent Document 2.
[Explanation of symbols]
VDD Low voltage side power supply or its voltage value
VDD3 High voltage side power supply or any voltage value
GND Common power supply (ground)
INV1, INV2, INVA Inverter circuit
P1, P2, PA, PB, PC, PD p-channel transistor
N1, N2, NA, NB n-channel transistor
NC, ND n-channel type charge transistor
PE, PF p-channel type charge transistor
LS level shifter
INP, INB Input terminal to level shifter
OUT, OUTB Latch node
