JP2002026715A - Level shift circuit - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、電圧振幅を変換す
るためのレベルシフト回路に関する。The present invention relates to a level shift circuit for converting a voltage amplitude.
【０００２】[0002]
【従来の技術】様々な半導体回路を組み合わせた回路シ
ステムにおいては、各半導体回路で使用される制御クロ
ック信号の電圧レベルが異なるという現象が生じてい
る。そのため、クロック信号の電圧振幅を変換するレベ
ルシフト回路が使用されている。2. Description of the Related Art In a circuit system in which various semiconductor circuits are combined, a phenomenon that the voltage level of a control clock signal used in each semiconductor circuit is different occurs. Therefore, a level shift circuit that converts the voltage amplitude of the clock signal is used.
【０００３】図５は、小さい電圧振幅を大きい電圧振幅
に変換するための従来技術によるレベルシフト回路を示
す。１は入力端子であり、ここに入力される電圧振幅を
Ｖ１とする。２はＮチャネルＭＯＳトランジスタ（以
下、ＮＭＯＳトランジスタという）であり、３はＰチャ
ネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタ
という）である。トランジスタ２及び３はＣＭＯＳイン
バータを形成する。FIG. 5 shows a prior art level shift circuit for converting a small voltage amplitude into a large voltage amplitude. Reference numeral 1 denotes an input terminal, and the voltage amplitude input thereto is V1. Reference numeral 2 denotes an N-channel MOS transistor (hereinafter, referred to as an NMOS transistor), and reference numeral 3 denotes a P-channel MOS transistor (hereinafter, referred to as a PMOS transistor). Transistors 2 and 3 form a CMOS inverter.
【０００４】４はＮＭＯＳトラジスタであり、５はＰＭ
ＯＳトランジスタである。トランジスタ４及び５は、Ｃ
ＭＯＳインバータを形成する。トランジスタ３及び５の
ソースは電源６に接続される。電源６の電圧はＶ２であ
る。電圧Ｖ２は電圧Ｖ１より大きい値である。トランジ
スタ２及び３で形成されるＣＭＯＳインバータのしきい
値がおよそＶ１／２になるように、トランジスタ２，３
のサイズが設定される。ＣＭＯＳインバータ２，３の出
力は、トランジスタ４及び５で形成されるＣＭＯＳイン
バータの入力に接続される。4 is an NMOS transistor, and 5 is a PM transistor.
OS transistor. Transistors 4 and 5 have C
A MOS inverter is formed. The sources of transistors 3 and 5 are connected to power supply 6. The voltage of the power supply 6 is V2. The voltage V2 is a value larger than the voltage V1. The transistors 2 and 3 are set such that the threshold value of the CMOS inverter formed by the transistors 2 and 3 becomes approximately V1 / 2.
Is set. The outputs of the CMOS inverters 2 and 3 are connected to the inputs of the CMOS inverter formed by the transistors 4 and 5.
【０００５】このトランジスタ４及び５で形成されるＣ
ＭＯＳインバータのしきい値がおよそＶ２／２になるよ
うに、トランジスタ４及び５のサイズが設定される。出
力端子７からの出力電圧振幅はＶ２になる。入力電圧振
幅Ｖ１が出力ではＶ２に変換されることになる。The C formed by these transistors 4 and 5
The sizes of transistors 4 and 5 are set such that the threshold value of the MOS inverter is approximately V2 / 2. The output voltage amplitude from the output terminal 7 becomes V2. The input voltage amplitude V1 will be converted to V2 at the output.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、上記従
来例では、入力を受けるＣＭＯＳインバータ２，３のゲ
ート電位が該ＣＭＯＳインバータ２，３のＰＭＯＳトラ
ンジスタ３のソース電位に達しないため、入力端子１に
ハイレベルの電位が入力された場合、ＰＭＯＳトランジ
スタ３が完全にオフしきれないために、貫通電流が流れ
てしまうという欠点があった。However, in the above conventional example, since the gate potentials of the CMOS inverters 2 and 3 receiving the input do not reach the source potentials of the PMOS transistors 3 of the CMOS inverters 2 and 3, the input terminal 1 When a high-level potential is input, the PMOS transistor 3 cannot be completely turned off, so that a through current flows.
【０００７】特に、電圧Ｖ２とＶ１との差がＰＭＯＳト
ランジスタ３のＶｔｈよりも大きい場合には、入力端子
１の電位がＶ１の時、ＮＭＯＳトランジスタ２とＰＭＯ
Ｓトランジスタ３が両方ともオン状態になって動作する
ため、本来、不必要である大きな貫通電流が生ずるとい
う不都合があった。In particular, when the difference between the voltages V2 and V1 is larger than Vth of the PMOS transistor 3, when the potential of the input terminal 1 is V1, the NMOS transistor 2
Since both S-transistors 3 are turned on and operated, there is a disadvantage that a large through current which is originally unnecessary is generated.
【０００８】本発明の目的は、ＣＭＯＳインバータの貫
通電流が少ないレベルシフト回路を提供することであ
る。An object of the present invention is to provide a level shift circuit having a small through current of a CMOS inverter.
【０００９】[0009]
【課題を解決するための手段】本発明の一観点によれ
ば、入力の電圧振幅を変換するためのＣＭＯＳインバー
タを複数段接続したレベルシフト回路であって、入力部
である第１段目のＣＭＯＳインバータと電源電圧との間
に、ゲートとドレインとが電気的に短絡されたＭＯＳト
ランジスタが接続されていることを特徴とするレベルシ
フト回路が提供される。According to one aspect of the present invention, there is provided a level shift circuit in which a plurality of CMOS inverters for converting an input voltage amplitude are connected, wherein a first stage as an input unit is provided. A level shift circuit is provided in which a MOS transistor whose gate and drain are electrically short-circuited is connected between a CMOS inverter and a power supply voltage.
【００１０】本発明の他の観点によれば、入力の電圧振
幅を変換するためのＣＭＯＳインバータを複数段接続し
たレベルシフト回路であって、該複数段のＣＭＯＳイン
バータのうちの少なくとも１つのＣＭＯＳインバータと
電源電圧との間に、ゲートとドレインとが電気的に短絡
されたＭＯＳトランジスタを１つ以上直列接続したこと
を特徴とするレベルシフト回路が提供される。According to another aspect of the present invention, there is provided a level shift circuit in which a plurality of CMOS inverters for converting an input voltage amplitude are connected, wherein at least one of the plurality of CMOS inverters is provided. And a power supply voltage, wherein one or more MOS transistors whose gates and drains are electrically short-circuited are connected in series.
【００１１】本発明のさらに他の観点によれば、入力の
電圧振幅を変換するためのＣＭＯＳインバータを複数段
接続したレベルシフト回路であって、入力部である第１
段目のＣＭＯＳインバータと電源電圧との間に、ゲート
とドレインとが電気的に短絡されたＭＯＳトランジスタ
が接続され、出力部である最終段のＣＭＯＳインバータ
の出力は、ドライブ能力が入力部のＣＭＯＳインバータ
よりも小さいＣＭＯＳインバータの入力に接続され、該
ドライブ能力の小さいＣＭＯＳインバータの出力が該入
力部のＣＭＯＳインバータの出力と電気的に短絡された
ことを特徴とするレベルシフト回路が提供される。According to still another aspect of the present invention, there is provided a level shift circuit in which a plurality of CMOS inverters for converting the voltage amplitude of an input are connected, wherein the first section is an input section.
A MOS transistor whose gate and drain are electrically short-circuited is connected between the CMOS inverter of the stage and the power supply voltage, and the output of the CMOS inverter of the final stage, which is the output unit, has the drive capability of the CMOS inverter of the input unit. A level shift circuit is provided, wherein the level shift circuit is connected to an input of a CMOS inverter smaller than the inverter, and an output of the CMOS inverter having a small driving capability is electrically short-circuited with an output of the CMOS inverter in the input section.
【００１２】本発明のさらに他の観点によれば、入力の
電圧振幅を変換するためのＣＭＯＳインバータを複数段
接続したレベルシフト回路であって、入力部である第１
段目のＣＭＯＳインバータと電源電圧との間に、ゲート
とドレインとが電気的に短絡されたＭＯＳトランジスタ
が接続され、出力部である最終段のＣＭＯＳインバータ
の出力は、中間段のＣＭＯＳインバータの入力に接続さ
れたことを特徴とするレベルシフト回路が提供される。According to still another aspect of the present invention, there is provided a level shift circuit in which a plurality of stages of CMOS inverters for converting the voltage amplitude of an input are connected, wherein the first portion is an input section.
A MOS transistor whose gate and drain are electrically short-circuited is connected between the CMOS inverter of the stage and the power supply voltage, and the output of the CMOS inverter of the final stage, which is the output unit, is input to the CMOS inverter of the intermediate stage. And a level shift circuit is provided.
【００１３】上記のＭＯＳトランジスタをＣＭＯＳイン
バータに接続することにより、ＣＭＯＳインバータの貫
通電流を従来のものよりも大幅に小さくすることができ
る。By connecting the above MOS transistor to a CMOS inverter, the through current of the CMOS inverter can be made much smaller than that of the conventional one.
【００１４】[0014]
【発明の実施の形態】以下、本発明の実施形態を、実施
例に沿って図面を参照しながら説明する。図１は、本発
明の第１の実施例によるレベルシフト回路を示す回路図
である。８はＮＭＯＳトランジスタであり、そのゲート
とドレインが短絡されて電源６に接続されている。ＮＭ
ＯＳトランジスタ８のソースは、ＰＭＯＳトランジスタ
３のソースに接続される。入力端子１は、ＰＭＯＳトラ
ンジスタ３のゲート及びＮＭＯＳトランジスタ２のゲー
トに接続される。ＮＭＯＳトランジスタ２は、ドレイン
がＰＭＯＳトランジスタ３のドレインに接続され、ソー
スがグランドに接続される。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be described below along with examples with reference to the drawings. FIG. 1 is a circuit diagram showing a level shift circuit according to a first embodiment of the present invention. Reference numeral 8 denotes an NMOS transistor whose gate and drain are short-circuited and connected to the power supply 6. NM
The source of the OS transistor 8 is connected to the source of the PMOS transistor 3. The input terminal 1 is connected to the gate of the PMOS transistor 3 and the gate of the NMOS transistor 2. The NMOS transistor 2 has a drain connected to the drain of the PMOS transistor 3 and a source connected to the ground.
【００１５】ＰＭＯＳトランジスタ５は、ソースが電源
６に接続され、ゲートがＮＭＯＳトランジスタ４のゲー
トに接続され、ドレインがＮＭＯＳトランジスタ４のド
レインに接続される。ＮＭＯＳトランジスタ４のソース
はグランドに接続される。トランジスタ３のドレインと
トランジスタ２のドレインとの相互接続点は、トランジ
スタ５のゲートとトランジスタ４のゲートとの相互接続
点に接続される。出力端子７は、トランジスタ５のドレ
インとトランジスタ４のドレインとの相互接続点に接続
される。トランジスタ２及び３はＣＭＯＳインバータを
形成し、トランジスタ４及び５はＣＭＯＳインバータを
形成する。The PMOS transistor 5 has a source connected to the power supply 6, a gate connected to the gate of the NMOS transistor 4, and a drain connected to the drain of the NMOS transistor 4. The source of the NMOS transistor 4 is connected to the ground. The interconnection point between the drain of transistor 3 and the drain of transistor 2 is connected to the interconnection point between the gate of transistor 5 and the gate of transistor 4. Output terminal 7 is connected to an interconnection point between the drain of transistor 5 and the drain of transistor 4. Transistors 2 and 3 form a CMOS inverter, and transistors 4 and 5 form a CMOS inverter.
【００１６】入力端子１に入力するパルス電圧振幅がＶ
１である。出力端子７からの出力パルス電圧振幅、すな
わち電源６の電圧がＶ２である。電圧Ｖ２は、電圧Ｖ１
より大きく、レベルシフト回路は、入力端子１に入力さ
れる電圧振幅Ｖ１のパルスを電圧振幅Ｖ２のパルスに変
換して出力端子７から出力する。端子１の電位がＶ１で
ある時、トランジスタ２，３，８を通して貫通電流が流
れるが、その電流値は、ＰＭＯＳトランジスタ３のゲー
ト−ソース間の電圧Ｖｇｓで決まる。The amplitude of the pulse voltage input to the input terminal 1 is V
It is one. The amplitude of the output pulse voltage from the output terminal 7, that is, the voltage of the power supply 6 is V2. The voltage V2 is equal to the voltage V1
More specifically, the level shift circuit converts a pulse having the voltage amplitude V1 input to the input terminal 1 into a pulse having the voltage amplitude V2 and outputs the pulse from the output terminal 7. When the potential of the terminal 1 is V1, a through current flows through the transistors 2, 3, and 8, and the current value is determined by the gate-source voltage Vgs of the PMOS transistor 3.
【００１７】図５に示す従来例においては、電圧Ｖｇｓ
はＶ２−Ｖ１であったが、図１で示す本実施例では、お
よそ（Ｖ２−Ｖ１−Ｖｔｈｎ）である。ここで、Ｖｔｈ
ｎはＮＭＯＳトランジスタ８のしきい電圧値である。ト
ランジスタ３のサイズが図１と図５とで同じであるとす
ると、本実施例の貫通電流は、従来例（図５）の場合に
比べて、次式に減らすことができる。ここで、ＰＭＯＳ
トランジスタ３のしきい電圧値をＶｔｈｐとする。In the conventional example shown in FIG. 5, the voltage Vgs
Was V2-V1, but in the present embodiment shown in FIG. 1, it is approximately (V2-V1-Vthn). Where Vth
n is a threshold voltage value of the NMOS transistor 8. Assuming that the size of the transistor 3 is the same in FIG. 1 and FIG. 5, the through current of the present embodiment can be reduced to the following equation as compared with the conventional example (FIG. 5). Where PMOS
The threshold voltage value of the transistor 3 is set to Vthp.
【００１８】（Ｖ２−Ｖ１−Ｖｔｈｐ−Ｖｔｈｎ）2／
（Ｖ２−Ｖ１−Ｖｔｈｐ）2 (V2-V1-Vthp-Vthn) 2 /
(V2-V1-Vthp) 2
【００１９】例えば、Ｖ２＝５Ｖ、Ｖ１＝３．３Ｖ、Ｖ
ｔｈｐ＝Ｖｔｈｎ＝０．８Ｖとすると、上式の貫通電流
の比は１／８１であるので、本実施例による貫通電流の
抑制効果は非常に大きいものとなる。For example, V2 = 5V, V1 = 3.3V, V
If thp = Vthn = 0.8 V, the through current ratio in the above equation is 1/81, so that the effect of suppressing the through current according to this embodiment is very large.
【００２０】入力端子１の電位がグランドレベルの場
合、ＮＭＯＳトランジスタ２がオフ状態になり、ＰＭＯ
Ｓトランジスタ３がオン状態になる。その時、第１のイ
ンバータ２，３の出力、すなわちトランジスタ４及び５
のゲート電位は、トランジスタ３のドレイン、すなわち
トランジスタ８のソースと同電位であり、（Ｖ２−Ｖｔ
ｈｎ）からＶ２までの間の値をとる。トランジスタ４，
５のゲート電位が（Ｖ２−Ｖｔｈｎ）の時、第２のイン
バータ４，５の貫通電流が最も大きいことになるが、ト
ランジスタ５のしきい電圧値もＶｔｈｐとした時、Ｖｔ
ｈｐ≧Ｖｔｈｎであれば、トランジスタ５はオフ状態に
あるため、貫通電流はほとんど流れない。よって、図１
のような構成のレベルシフト回路での貫通電流は図５の
従来例と比べて、大幅に削減することができる。When the potential of the input terminal 1 is at the ground level, the NMOS transistor 2 is turned off and the PMO
S transistor 3 is turned on. At that time, the outputs of the first inverters 2 and 3, ie, the transistors 4 and 5
Has the same potential as the drain of the transistor 3, that is, the source of the transistor 8, and (V2-Vt
hn) to V2. Transistor 4,
When the gate potential of the transistor 5 is (V2−Vthn), the through current of the second inverters 4 and 5 is the largest. However, when the threshold voltage of the transistor 5 is also Vthp, Vt
If hp ≧ Vthn, the through current hardly flows because the transistor 5 is off. Therefore, FIG.
Through current in the level shift circuit having such a configuration can be significantly reduced as compared with the conventional example of FIG.
【００２１】図２は、本発明の第２の実施例によるレベ
ルシフト回路を示す回路図である。第２の実施例では、
第１の実施例（図１）におけるＮＭＯＳトランジスタ８
の代わりに、ＰＭＯＳトランジスタ９を用いる。すなわ
ち、ＰＭＯＳトランジスタ９は、ソースが電源６に接続
され、ゲート及びドレインが短絡されてＰＭＯＳトラン
ジスタ３のソースに接続される。FIG. 2 is a circuit diagram showing a level shift circuit according to a second embodiment of the present invention. In the second embodiment,
NMOS transistor 8 in the first embodiment (FIG. 1)
, A PMOS transistor 9 is used. That is, the source of the PMOS transistor 9 is connected to the power supply 6, the gate and the drain are short-circuited, and the source is connected to the source of the PMOS transistor 3.
【００２２】ＰＭＯＳトランジスタ９のしきい電圧値を
Ｖｔｈｐとすると、入力端子１の電位がＶ１の時の第１
のインバータ２，３の貫通電流は、従来例（図５）に対
して、以下のようになる。Assuming that the threshold voltage value of the PMOS transistor 9 is Vthp, the first voltage when the potential of the input terminal 1 is V1
The through currents of the inverters 2 and 3 are as follows with respect to the conventional example (FIG. 5).
【００２３】（Ｖ２−Ｖ１−２Ｖｔｈｐ）2／（Ｖ２−
Ｖ１−Ｖｔｈｐ）2 (V2-V1-2Vthp) 2 / (V2-
V1-Vthp) 2
【００２４】また、入力端子１の電位がグランドレベル
の時、第２のインバータ４，５のゲート電位は（Ｖ２−
Ｖｔｈｐ）以上であるから、ＰＭＯＳトランジスタ５
は、確実にオフの状態にある。よって、第２の実施例で
は、第１の実施例（図１）のように、ＮＭＯＳトランジ
スタ８のしきい電圧値Ｖｔｈｎの値にかかわらず、第２
のインバータ４，５の貫通電流はないような構成のレベ
ルシフト回路となる。When the potential of the input terminal 1 is at the ground level, the gate potentials of the second inverters 4 and 5 are (V2-
Vthp) or more, the PMOS transistor 5
Is definitely off. Therefore, in the second embodiment, as in the first embodiment (FIG. 1), regardless of the value of the threshold voltage Vthn of the NMOS transistor 8, the second
Of the inverters 4 and 5 described above.
【００２５】図３は、本発明の第３の実施例によるレベ
ルシフト回路を示す回路図である。入力端子１は、ＰＭ
ＯＳトランジスタ３のゲートとＮＭＯＳトランジスタ２
のゲートとの相互接続点に接続される。ＮＭＯＳトラン
ジスタ２は、ソースがグランドに接続され、ドレインが
トランジスタ３のドレインに接続される。ＰＭＯＳトラ
ンジスタ１０は、ゲートとドレインとが短絡されてトラ
ンジスタ３のソースに接続される。ＰＭＯＳトランジス
タ９は、ゲートとドレインとが短絡されてトランジスタ
１０のソースに接続され、ソースが電源６に接続され
る。FIG. 3 is a circuit diagram showing a level shift circuit according to a third embodiment of the present invention. Input terminal 1 is PM
Gate of OS transistor 3 and NMOS transistor 2
Connected to the interconnection point of the gate. The NMOS transistor 2 has a source connected to the ground and a drain connected to the drain of the transistor 3. The PMOS transistor 10 is connected to the source of the transistor 3 with its gate and drain short-circuited. The PMOS transistor 9 has its gate and drain short-circuited, is connected to the source of the transistor 10, and has its source connected to the power supply 6.
【００２６】ＮＭＯＳトランジスタ１１のゲートとＰＭ
ＯＳトランジスタ１３のゲートとの相互接続点は、トラ
ンジスタ２のドレインとトランジスタ３のドレインとの
相互接続点に接続される。トランジスタ１１は、ソース
がグランドに接続され、ドレインがトランジスタ１３の
ドレインに接続される。ＰＭＯＳトランジスタ１５は、
ゲートとドレインとが短絡されてトランジスタ１３のソ
ースに接続され、ソースが電源６に接続される。The gate of the NMOS transistor 11 and PM
The interconnection point between the OS transistor 13 and the gate is connected to the interconnection point between the drain of the transistor 2 and the drain of the transistor 3. The transistor 11 has a source connected to the ground and a drain connected to the drain of the transistor 13. The PMOS transistor 15 is
The gate and the drain are short-circuited and connected to the source of the transistor 13, and the source is connected to the power supply 6.
【００２７】ＮＭＯＳトランジスタ１２のゲートとＰＭ
ＯＳトランジスタ１４のゲートとの相互接続点は、トラ
ンジスタ１１のドレインとトランジスタ１３のドレイン
との相互接続点に接続される。トランジスタ１２は、ソ
ースがグランドに接続され、ドレインがトランジスタ１
４のドレインに接続される。トランジスタ１４のソース
は、電源６に接続される。The gate of the NMOS transistor 12 and PM
An interconnection point between the OS transistor 14 and the gate is connected to an interconnection point between the drain of the transistor 11 and the drain of the transistor 13. The transistor 12 has a source connected to the ground and a drain connected to the transistor 1
4 is connected to the drain. The source of the transistor 14 is connected to the power supply 6.
【００２８】ＮＭＯＳトランジスタ４のゲートとＰＭＯ
Ｓトランジスタ５のゲートとの相互接続点は、トランジ
スタ１２のドレインとトランジスタ１４のドレインとの
相互接続点に接続される。トランジスタ４は、ソースが
グランドに接続され、ドレインがトランジスタ５のドレ
インに接続される。トランジスタ５のソースは、電源６
に接続される。The gate of the NMOS transistor 4 and the PMO
The interconnection point of the S transistor 5 with the gate is connected to the interconnection point of the drain of the transistor 12 and the drain of the transistor 14. The transistor 4 has a source connected to the ground and a drain connected to the drain of the transistor 5. The source of the transistor 5 is connected to the power supply 6
Connected to.
【００２９】出力端子７は、トランジスタ４のドレイン
とトランジスタ５のドレインとの相互接続点に接続され
る。トランジスタ２及び３の組、トランジスタ１１及び
１３の組、トランジスタ１２及び１４の組、トランジス
タ４及び５の組は、それぞれＣＭＯＳインバータを形成
する。The output terminal 7 is connected to an interconnection point between the drain of the transistor 4 and the drain of the transistor 5. The set of transistors 2 and 3, the set of transistors 11 and 13, the set of transistors 12 and 14, and the set of transistors 4 and 5 each form a CMOS inverter.
【００３０】ＰＭＯＳトランジスタ１０は、トランジス
タ２及び３で形成される第１のＣＭＯＳインバータの電
源側に、トランジスタ９と直列に挿入され、第１のイン
バータ２，３の電源電圧を実質的に（Ｖ２−２Ｖｔｈ
ｐ）とする役割を果たしている。同様に、ＰＭＯＳトラ
ンジスタ１５は、第２のインバータ１１，１３の電源電
圧を実質的に（Ｖ２−Ｖｔｈｐ）とする役割を果たして
いる。The PMOS transistor 10 is inserted in series with the transistor 9 on the power supply side of the first CMOS inverter formed by the transistors 2 and 3 to substantially reduce the power supply voltage of the first inverters 2 and 3 to (V2 -2Vth
p). Similarly, the PMOS transistor 15 plays a role of substantially setting the power supply voltage of the second inverters 11 and 13 to (V2−Vthp).
【００３１】この第３の実施例は、（Ｖ２−Ｖ１）の値
が３Ｖｔｈｐ程度である時に有効であり、第１及び第２
の実施例で説明したのと同じメカニズムにより、第１の
インバータ２，３の貫通電流は十分に小さくなり、第
２、第３及び第４のインバータ１１〜１４，４，５の貫
通電流もほとんどなくなる。The third embodiment is effective when the value of (V2-V1) is about 3 Vthp, and the first and second embodiments are effective.
By the same mechanism as described in the third embodiment, the through current of the first inverters 2 and 3 is sufficiently small, and the through current of the second, third and fourth inverters 11 to 14, 4, and 5 is almost the same. Disappears.
【００３２】第３の実施例では、ＣＭＯＳインバータの
電源電圧を実質的に下げるのに、ＰＭＯＳトランジスタ
９，１０，１５を使用しているが、ゲートとドレインと
を短絡したＮＭＯＳトランジスタを使用しても、また、
ＰＭＯＳトランジスタとＮＭＯＳトランジスタの両方を
使用してもよく、さらにこれらのＭＯＳトランジスタを
３つ以上直列に接続して構成するＣＭＯＳインバータを
使用した構成であってもよい。In the third embodiment, the PMOS transistors 9, 10, and 15 are used to substantially reduce the power supply voltage of the CMOS inverter, but the NMOS transistors having the gate and the drain short-circuited are used. Also,
Both a PMOS transistor and an NMOS transistor may be used, and a configuration using a CMOS inverter formed by connecting three or more of these MOS transistors in series may be used.
【００３３】図４は、本発明の第４の実施例によるレベ
ルシフト回路を示す回路図である。第４の実施例は、第
１の実施例（図１）のレベルシフト回路にＮＭＯＳトラ
ンジスタ１６及びＰＭＯＳトランジスタ１７を追加した
ものである。FIG. 4 is a circuit diagram showing a level shift circuit according to a fourth embodiment of the present invention. In the fourth embodiment, an NMOS transistor 16 and a PMOS transistor 17 are added to the level shift circuit of the first embodiment (FIG. 1).
【００３４】ＮＭＯＳトランジスタ１６のゲートとＰＭ
ＯＳトランジスタ１７のゲートとの相互接続点は、トラ
ンジスタ４のドレインとトランジスタ５のドレインとの
相互接続点（すなわち出力端子７）に接続される。トラ
ンジスタ１６は、ソースがグランドに接続され、ドレイ
ンがトランジスタ１７のドレインに接続される。トラン
ジスタ１７のソースは電源６に接続される。トランジス
タ１６のドレインとトランジスタ１７のドレインとの相
互接続点は、トランジスタ４のゲートとトランジスタ５
のゲートとの相互接続点に接続される。トランジスタ１
６及び１７はＣＭＯＳインバータを形成する。The gate of the NMOS transistor 16 and PM
An interconnection point between the gate of the OS transistor 17 and the drain of the transistor 4 is connected to an interconnection point between the drain of the transistor 4 and the drain of the transistor 5 (that is, the output terminal 7). The transistor 16 has a source connected to the ground and a drain connected to the drain of the transistor 17. The source of the transistor 17 is connected to the power supply 6. The interconnection point between the drain of the transistor 16 and the drain of the transistor 17 is connected to the gate of the transistor 4 and the transistor 5
Connected to the interconnection point of the gate. Transistor 1
6 and 17 form a CMOS inverter.
【００３５】トランジスタ１６及び１７で形成されるイ
ンバータのドライブ能力は、トランジスタ２，３，８で
形成されるインバータのドライブ能力よりも十分に小さ
い。入力端子１の電位がＶ１の時、トランジスタ４，５
のゲートがグランドレベル付近にあり、出力端子７の電
位はＶ２であることは、第１の実施例（図１）と同様で
ある。The drive capability of the inverter formed by transistors 16 and 17 is sufficiently smaller than the drive capability of the inverter formed by transistors 2, 3, and 8. When the potential of the input terminal 1 is V1, transistors 4, 5
Is near the ground level, and the potential of the output terminal 7 is V2, as in the first embodiment (FIG. 1).
【００３６】入力端子１の電位がＶ１からグランドレベ
ルに切り替わってまもない間は、トランジスタ４，５の
ゲートは（Ｖ２−Ｖｔｈｎ）にあるが、出力端子７がグ
ランドレベルになるため、トランジスタ１６，１７で形
成されるインバータの出力によって、トランジスタ４，
５のゲートはいずれＶ２という確定した値をとることに
なる。第４の実施例によれば、第１の実施例（図１）の
ようなトランジスタ４，５のゲートが（Ｖ２−Ｖｔｈ
ｎ）以上、場合によってはＮＭＯＳトランジスタ８の基
板と電源６に接続したドレインとで形成されるＰ−Ｎ接
合のオフ状態を保つ順バイアス電位をＶｄとすると、
（Ｖ２＋Ｖｄ）までの間で不定電位となることがなくな
り、より安定した動作のレベルシフト回路を実現でき
る。The gates of the transistors 4 and 5 are at (V2-Vthn) while the potential of the input terminal 1 is switched from V1 to the ground level, but the output terminal 7 is at the ground level. , 17 make the transistors 4, 4,
The gate of No. 5 will eventually take the determined value of V2. According to the fourth embodiment, as in the first embodiment (FIG. 1), the gates of the transistors 4 and 5 are set to (V2-Vth
n) As described above, if a forward bias potential for maintaining an off state of a PN junction formed by the substrate of the NMOS transistor 8 and the drain connected to the power supply 6 in some cases is Vd,
An undefined potential does not occur until (V2 + Vd), and a level shift circuit with more stable operation can be realized.
【００３７】以上説明したように、第１〜第４の実施例
によれば、貫通電流が著しく小さいレベルシフト回路を
提供することができる。また、第４の実施例によれば、
レベルシフトを行うＣＭＯＳインバータの出力の不定性
がなく、より安定した動作をするレベルシフト回路を提
供することができる。本実施例によるレベルシフト回路
は、固体撮像装置に利用することができる。As described above, according to the first to fourth embodiments, it is possible to provide a level shift circuit having a very small through current. According to the fourth embodiment,
It is possible to provide a level shift circuit that operates more stably without any inconsistency in the output of the CMOS inverter that performs the level shift. The level shift circuit according to the present embodiment can be used for a solid-state imaging device.
【００３８】なお、上記実施例は、何れも本発明を実施
するにあたっての具体化のほんの一例を示したものに過
ぎず、これらによって本発明の技術的範囲が限定的に解
釈されてはならないものである。すなわち、本発明はそ
の思想、またはその主要な特徴から逸脱することなく、
様々な形で実施することができる。It should be noted that each of the above-mentioned embodiments is merely an example of the embodiment for carrying out the present invention, and the technical scope of the present invention should not be interpreted in a limited manner. It is. That is, the present invention does not deviate from its idea or its main features,
It can be implemented in various forms.
【００３９】[0039]
【発明の効果】以上説明したように本発明によれば、Ｃ
ＭＯＳインバータにＭＯＳトランジスタを接続すること
により、ＣＭＯＳインバータの貫通電流を従来のものよ
りも大幅に小さくすることができる。As described above, according to the present invention, C
By connecting the MOS transistor to the MOS inverter, the through current of the CMOS inverter can be significantly reduced as compared with the conventional one.
【図１】本発明の第１の実施例によるレベルシフト回路
を示す回路図である。FIG. 1 is a circuit diagram showing a level shift circuit according to a first embodiment of the present invention.
【図２】本発明の第２の実施例によるレベルシフト回路
を示す回路図である。FIG. 2 is a circuit diagram showing a level shift circuit according to a second embodiment of the present invention.
【図３】本発明の第３の実施例によるレベルシフト回路
を示す回路図である。FIG. 3 is a circuit diagram showing a level shift circuit according to a third embodiment of the present invention.
【図４】本発明の第４の実施例によるレベルシフト回路
を示す回路図である。FIG. 4 is a circuit diagram showing a level shift circuit according to a fourth embodiment of the present invention.
【図５】従来技術によるレベルシフト回路を示す回路図
である。FIG. 5 is a circuit diagram showing a conventional level shift circuit.
１ 入力端子 ２，４，８，１１，１２ ＮチャネルＭＯＳトランジス
タ ３，５，９，１０，１３，１４，１５ ＰチャネルＭＯ
Ｓトランジスタ ６ 電源 ７ 出力端子1 input terminal 2,4,8,11,12 N-channel MOS transistor 3,5,9,10,13,14,15 P-channel MO
S transistor 6 Power supply 7 Output terminal
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J055 AX27 AX53 AX64 BX16 CX24 DX22 DX56 DX72 DX83 EX07 EX21 EY22 EZ07 FX12 FX17 FX35 GX01 5J056 AA00 AA03 AA32 BB19 CC21 DD13 DD29 DD55 EE07 EE15 GG09 ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) 5J055 AX27 AX53 AX64 BX16 CX24 DX22 DX56 DX72 DX83 EX07 EX21 EY22 EZ07 FX12 FX17 FX35 GX01 5J056 AA00 AA03 AA32 BB19 CC21 DD13 DD29 DD55 EE07 EE15 GG09
Claims (6)
Ｓインバータを複数段接続したレベルシフト回路であっ
て、 入力部である第１段目のＣＭＯＳインバータと電源電圧
との間に、ゲートとドレインとが電気的に短絡されたＭ
ＯＳトランジスタが接続されていることを特徴とするレ
ベルシフト回路。1. A CMO for converting an input voltage amplitude.
A level shift circuit having a plurality of S inverters connected in multiple stages, wherein a gate and a drain are electrically short-circuited between a first stage CMOS inverter as an input unit and a power supply voltage.
A level shift circuit to which an OS transistor is connected.
ＯＳトランジスタであることを特徴とする請求項１記載
のレベルシフト回路。2. The method according to claim 1, wherein the MOS transistor is an N-channel transistor.
2. The level shift circuit according to claim 1, wherein the level shift circuit is an OS transistor.
ＯＳトランジスタであることを特徴とする請求項１記載
のレベルシフト回路。3. The MOS transistor is a P-channel M
2. The level shift circuit according to claim 1, wherein the level shift circuit is an OS transistor.
Ｓインバータを複数段接続したレベルシフト回路であっ
て、 該複数段のＣＭＯＳインバータのうちの少なくとも１つ
のＣＭＯＳインバータと電源電圧との間に、ゲートとド
レインとが電気的に短絡されたＭＯＳトランジスタを１
つ以上直列接続したことを特徴とするレベルシフト回
路。4. A CMO for converting an input voltage amplitude.
A level shift circuit having a plurality of S inverters connected in a plurality of stages, wherein a MOS transistor having a gate and a drain electrically shorted between at least one of the plurality of CMOS inverters and a power supply voltage. 1
A level shift circuit characterized in that two or more are connected in series.
Ｓインバータを複数段接続したレベルシフト回路であっ
て、 入力部である第１段目のＣＭＯＳインバータと電源電圧
との間に、ゲートとドレインとが電気的に短絡されたＭ
ＯＳトランジスタが接続され、 出力部である最終段のＣＭＯＳインバータの出力は、ド
ライブ能力が入力部のＣＭＯＳインバータよりも小さい
ＣＭＯＳインバータの入力に接続され、該ドライブ能力
の小さいＣＭＯＳインバータの出力が該入力部のＣＭＯ
Ｓインバータの出力と電気的に短絡されたことを特徴と
するレベルシフト回路。5. A CMO for converting an input voltage amplitude.
A level shift circuit having a plurality of S inverters connected in multiple stages, wherein a gate and a drain are electrically short-circuited between a first stage CMOS inverter as an input unit and a power supply voltage.
The output of the CMOS inverter at the last stage, which is an output unit, is connected to the input of a CMOS inverter having a smaller drive capacity than the CMOS inverter at the input unit, and the output of the CMOS inverter with the smaller drive capability is connected to the input. Department CMO
A level shift circuit, wherein the output of the S inverter is electrically short-circuited.
Ｓインバータを複数段接続したレベルシフト回路であっ
て、 入力部である第１段目のＣＭＯＳインバータと電源電圧
との間に、ゲートとドレインとが電気的に短絡されたＭ
ＯＳトランジスタが接続され、 出力部である最終段のＣＭＯＳインバータの出力は、中
間段のＣＭＯＳインバータの入力に接続されたことを特
徴とするレベルシフト回路。6. A CMO for converting an input voltage amplitude.
A level shift circuit having a plurality of S inverters connected in multiple stages, wherein a gate and a drain are electrically short-circuited between a first stage CMOS inverter as an input unit and a power supply voltage.
A level shift circuit to which an OS transistor is connected, and an output of a final stage CMOS inverter as an output unit is connected to an input of an intermediate stage CMOS inverter.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000202650A JP2002026715A (en) | 2000-07-04 | 2000-07-04 | Level shift circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (1)
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|---|---|
| JP2002026715A true JP2002026715A (en) | 2002-01-25 |
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ID=18700146
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| Country | Link |
|---|---|
| JP (1) | JP2002026715A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7180356B2 (en) | 2003-12-26 | 2007-02-20 | Casio Computer Co., Ltd. | Semiconductor circuit |
| KR101156735B1 (en) | 2010-12-21 | 2012-06-14 | 전자부품연구원 | logic level shifter |
| KR101362248B1 (en) | 2012-12-17 | 2014-02-17 | (주)라닉스 | High speed and low power level shifter |
| JP2021073827A (en) * | 2021-02-12 | 2021-05-13 | 株式会社ソシオネクスト | Level shift circuit and integrated circuit |
-
2000
- 2000-07-04 JP JP2000202650A patent/JP2002026715A/en active Pending
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| JP7074218B2 (en) | 2021-02-12 | 2022-05-24 | 株式会社ソシオネクスト | Level shift circuit and integrated circuit |
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