JP3717109B2

JP3717109B2 - Semiconductor output circuit

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Publication number: JP3717109B2
Application number: JP2001145938A
Authority: JP
Inventors: 祐輔大友
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2001-05-16
Filing date: 2001-05-16
Publication date: 2005-11-16
Anticipated expiration: 2021-05-16
Also published as: JP2002344301A

Description

【０００１】
【発明の属する技術分野】
本発明は、ＣＭＯＳ出力段回路に係り、特に、チップ内部回路が、チップの出力信号電圧レベルに比較して、非常に低い電源電圧で動作しても、高速である半導体出力回路に関する。
【０００２】
【従来の技術】
図４は、従来の半導体出力回路ＳＣ１１を示す回路図である。
【０００３】
従来の半導体出力回路ＳＣ１１は、駆動回路１０と、反転信号生成回路２０と、レベル変換回路３０と、出力段回路４０とによって構成されている。
【０００４】
（参考文献：A Fully Depleted CMOS/SIMOX LSI Scheme Using a LVTTL-Compatible and Over-１０00-VESD-Hardness I/O Circuit for Reduction in Active and Static Power Consumption, Yusuke Ohtomo et.al., IEICE Trans. Electron. VOL.E80-C, p.458 Fig. 5, March 1997）。
【０００５】
駆動回路１０の入力端子が、従来の半導体出力回路ＳＣ１１の入力端子である。駆動回路１０の出力端子は、反転信号生成回路２０の入力端子に接続されている。反転信号生成回路２０の正転出力端子は、レベル変換回路３０の第１の入力端子に接続され、反転信号生成回路２０の反転出力端子は、レベル変換回路３０の第２の入力端子と、出力段回路４０の最下位に位置するＮＭＯＳトランジスタのゲートとに接続されている。
【０００６】
レベル変換回路３０の出力端子は、出力段回路４０の最上部に位置するＰＭＯＳトランジスタのゲートに接続されている。出力段回路４０の出力端子が、従来の半導体出力回路ＳＣ１１の出力端子である。
【０００７】
また、従来の半導体出力回路ＳＣ１１は、低電位電源Ｖｄｄと高電位電源ＶｄｄＯとを使用する。
【０００８】
駆動回路１０と反転信号発生回路２０との電源は、低電位電源Ｖｄｄに接続され、グランド端子はそれぞれ、従来の半導体出力回路ＳＣ１１のグランド端子に接続されている。レベル変換回路３０の電源端子は、高電位電源ＶｄｄＯに接続され、レベル固定端子は、低電位電源Ｖｄｄに接続され、グランド端子は、従来の半導体出力回路ＳＣ１１のグランド端子に接続されている。
【０００９】
出力段回路４０の電源端子は、高電位電源ＶｄｄＯに接続され、レベル固定端子は、低電位電源Ｖｄｄに接続され、グランド端子は、従来の半導体出力回路ＳＣ１１のグランド端子に接続されている。
【００１０】
次に、従来の半導体出力回路ＳＣ１１の動作について説明する。
【００１１】
従来の半導体出力回路ＳＣ１１は、低電位電源Ｖｄｄ（たとえば１．８Ｖ）で動作する内部回路の信号、すなわちハイレベルが低電位電源Ｖｄｄ（たとえば１．８Ｖ）であり、ローレベルが０Ｖである信号を、ハイレベルが高電位電源ＶｄｄＯ（たとえば３．３Ｖ）であり、ローレベルが０Ｖである大振幅信号に増幅し、出力する回路である。内部回路の小振幅信号は、駆動回路１０を介して、反転信号生成回路２０によって、正転信号と反転信号とが生成される。
【００１２】
これらの信号は、レベル変換回路３０の差動ＮＭＯＳトランジスタのゲートにそれぞれ、入力される。レベル変換回路３０は、ハイレベルが低電位電源Ｖｄｄであり、ローレベルが０Ｖである信号を、ハイレベルが高電位電源ＶｄｄＯであり、ローレベルが低電位電源Ｖｄｄである信号に変換する。
【００１３】
レベル変換回路３０の差動ＮＭＯＳトランジスタのドレインは、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとが縦列接続されている縦列接続回路におけるＮＭＯＳトランジスタのソースに接続され、上記縦列接続回路におけるＮＭＯＳトランジスタのゲートとＰＭＯＳトランジスタのゲートとに、低電位電源Ｖｄｄが印加されている。
【００１４】
これによって、レベル変換回路３０を構成するトランジスタのソース／ドレイン間に印加される電圧を、分割し、低減する。上記縦列接続されているＮＭＯＳトランジスタとＰＭＯＳトランジスタとにおけるＰＭＯＳトランジスタのソースには、クロスカップル接続されているＰＭＯＳトランジスタのドレインが接続されている。クロスカップルしたＰＭＯＳトランジスタのソースは、電源高電位電源ＶｄｄＯに接続されている。
【００１５】
クロスカップルしたＰＭＯＳトランジスタが完全にＯＮすると、出力端子のハイレベルが高電位電源ＶｄｄＯになり、クロスカップルしたＰＭＯＳトランジスタがオフ近くになると、駆動ＮＭＯＳトランジスタの駆動力で決まるローレベル（低電位電源Ｖｄｄに設計）が出力される。
【００１６】
出力段回路４０では、最上段のＰＭＯＳトランジスタと最下段のＮＭＯＳトランジスタとが出力端子Ｙを駆動する。出力段回路４０において、ゲートが低電位電源Ｖｄｄに接続されているＰＭＯＳトランジスタとＮＭＯＳトランジスタとは、各ソースを低電位電源Ｖｄｄ＋Ｖｔｈ（Ｖｔｈはトランジスタの閾値）の電位にクランプし、したがって、縦列接続されているトランジスタのソース／ドレイン間に印加される電圧を分割し、低減する。
【００１７】
これによって、出力段回路４０を構成するトランジスタのソース／ドレイン耐圧が、電源高電位電源ＶｄｄＯの電圧よりも低い場合でも、出力段回路４０とレベル変換回路３０内のトランジスタヘの印加電圧を低減しながら、ハイレベルが高電位電源ＶｄｄＯである信号を出力する。
【００１８】
【発明が解決しようとする課題】
ところで、従来の半導体出力回路ＳＣ１１では、たとえば高電位電源ＶｄｄＯの電圧を３.３Ｖとし、低電位電源Ｖｄｄの電圧を１．０Ｖ以下に低下させて使用する場合、出力段回路４０の電流駆動力が著しく低下し、信号のデューティ比が悪くなるという問題があり、しかも、高速な信号を出力できなくなるという問題がある。
【００１９】
図５は、従来の半導体出力回路ＳＣ１１において、出力段回路４０のＮＭＯＳトランジスタとＰＭＯＳトランジスタとの駆動電流を、内部電源低電位電源Ｖｄｄの電圧をパラメータとして示す図である。
【００２０】
従来の半導体出力回路ＳＣ１１では、内部回路の低電位電源Ｖｄｄが低いときに、ＮＭＯＳトランジスタ側の電流駆動力が著しく低下することが、図５を見れば、理解できる。
【００２１】
つまり、内部電源低電位電源Ｖｄｄの電圧が１．０Ｖ未満になると、ＮＭＯＳトランジスタの電流駆動力が、ＰＭＯＳトランジスタの電流駆動力の５分の１以下になる。これによって、出力信号の立ち上がり遷移時間に対して、降下遷移時間が約５倍に増大し、出力信号のデューティ比が著しく大きくなる。そして、増大した降下遷移時間によって、高速の信号を出力できなくなる。
【００２２】
これを補償する方法として、ＮＭＯＳトランジスタのトランジスタチャネル幅を５倍以上に拡大する方法がある。
【００２３】
しかし、出力段回路４０の面積が大幅に増大するという新たな問題が生じる。また、低電位電源Ｖｄｄの電圧をさらに低下させ、０．５Ｖ付近まで低下させて使用すると、ＮＭＯＳトランジスタの電流駆動力が、ＰＭＯＳトランジスタの電流駆動力の７０分の１になり、チャネル幅を増加しても、現実的な面積では対処不可能になる。
【００２４】
つまり、従来の半導体出力回路ＳＣ１１は、高電位電源ＶｄｄＯの電圧に対して、低電位電源Ｖｄｄの電圧が極めて低い場合には、出力段回路４０の電流駆動力が著しく低下し、信号のデューティ比が悪くなり、しかも、高速な信号を出力できないという問題がある。
【００２５】
本発明は、高電位電源ＶｄｄＯの電圧に対して、低電位電源Ｖｄｄの電圧が極めて低い場合でも、良好なデューティ比を持ち、高速な信号を出力することができる半導体出力回路を提供することを目的とするものである。
【００２６】
【課題を解決するための手段】
本発明は、入力信号を駆動する駆動回路と、上記駆動回路の出力信号を反転する反転信号生成回路と、上記反転信号生成回路が生成する正転信号と反転信号とを入力する第１のレベル変換回路と、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとが縦列接続されている出力段回路とを具備し、上記出力段回路を構成するトランジスタのうちで、電源に接続されているＰＭＯＳトランジスタのゲートに上記第１のレベル変換回路の出力端子が接続されている半導体出力回路において、上記反転信号生成回路が生成する正転信号と反転信号とを入力する第２のレベル変換回路を有し、上記出力段回路を構成するトランジスタのうちで、最下段ＮＭＯＳトランジスタのゲートに、上記第２のレベル変換回路の出力端子が接続され、上記第１と第２のレベル変換回路の各々は、第１と第２のＰＭＯＳトランジスタで構成されるラッチ回路と、該ラッチ回路と縦列に接続するレベルシフト回路と、該レベルシフト回路と縦列に接続し上記反転信号をゲート入力とする第１のＮＭＯＳトランジスタ及び上記正転入力をゲート入力とする第２のＮＭＯＳトランジスタで構成されるラッチ反転回路とで構成され、上記第１のレベル変換回路は、上記第２のＮＭＯＳトランジスタが縦列に接続する上記レベルシフト回路と上記ラッチ回路との接続ノードを出力端子とし、上記第２のレベル変換回路は、上記第２のＮＭＯＳトランジスタと上記レベルシフト回路との接続ノードを出力端子とすることを特徴とする半導体出力回路である。
【００２９】
【発明の実施の形態および実施例】
図１は、本発明の第１の実施例である半導体出力回路ＳＣ１を示す回路図である。
【００３０】
半導体出力回路ＳＣ１は、駆動回路１０と、反転信号生成回路５０と、第１のレベル変換回路６１と、第２のレベル変換回路６２と、出力段回路４０とを有する。
【００３１】
駆動回路１０の入力端子は、半導体出力回路ＳＣ１の入力端子である。駆動回路１０の出力端子は、反転信号生成回路５０の入力端子に接続されている。
【００３２】
反転信号生成回路５０の正転出力端子は、第１のレベル変換回路６１の第１の入力端子と、第２のレベル変換回路６２の第１の入力端子とに接続され、反転出力端子は、第１のレベル変換回路６１の第２の入力端子と、第２のレベル変換回路６２の第２の入力端子とに接続されている。
【００３３】
第１のレベル変換回路６１の出力端子は、出力段回路４０の最上部に位置するＰＭＯＳトランジスタのゲートに接続されている。第２のレベル変換回路６２の出力端子は、出力段回路４０の最下部に位置するＮＭＯＳトランジスタのゲートに接続されている。
【００３４】
出力段回路４０の出力端子は、半導体出力回路ＳＣ１の出力端子である。
【００３５】
また、半導体出力回路ＳＣ１では、低電位電源Ｖｄｄと高電位電源ＶｄｄＯとを使用する。駆動回路１０と反転信号発生回路５０との電源は、低電位電源Ｖｄｄに接続され、グランド端子はそれぞれ、半導体出力回路ＳＣ１のグランド端子に接続されている。第１のレベル変換回路６１と第２のレベル変換回路６２との電源端子は、高電位電源ＶｄｄＯに接続され、レベル固定端子は、低電位電源Ｖｄｄに接続され、グランド端子は、半導体出力回路ＳＣ１のグランド端子に接続されている。
【００３６】
出力段回路４０の電源端子は、高電位電源ＶｄｄＯに接続され、レベル固定端子は、低電位電源Ｖｄｄに接続され、グランド端子は、半導体出力回路ＳＣ１のグランド端子に接続されている。ただし、レベル固定端子に与える電圧は、低電位電源Ｖｄｄの電圧に限らず、トランジスタの耐圧に応じて、高電位電源ＶｄｄＯから生成し、低電位電源Ｖｄｄよりも高い電圧を与えることもあり得る。
【００３７】
次に、半導体出力回路ＳＣ１の動作について説明する。
【００３８】
半導体出力回路ＳＣ１は、低電位電源Ｖｄｄ（たとえば０．５Ｖ）で動作する内部回路の信号、すなわちハイレベル低電位電源Ｖｄｄ（たとえば０．５Ｖ）、ローレベル０Ｖの信号を、ハイレベルが高電位電源ＶｄｄＯ（たとえば３．３Ｖ）であり、ローレベルが０Ｖである大振幅信号に増幅し、出力する回路である。
【００３９】
内部回路の小振幅信号は、駆動回路１０を介して、反転信号生成回路５０に入力され、反転信号生成回路５０が、正転信号と反転信号とを生成する。
【００４０】
これら生成された正転信号、反転信号は、第１のレベル変換回路６１の差動ＮＭＯＳトランジスタのゲートと、第２のレベル変換回路６２の差動ＮＭＯＳトランジスタのゲートとに、それぞれ印加されている。
【００４１】
ハイレベルが低電位電源Ｖｄｄであり、ローレベルが０Ｖである信号を、第１のレベル変換回路６１が、ハイレベルが高電位電源ＶｄｄＯであり、ローレベルが低電位電源Ｖｄｄである信号に変換する。第１のレベル変換回路６１の差動ＮＭＯＳトランジスタのドレインは、縦列接続されているＮＭＯＳトランジスタとＰＭＯＳトランジスタとのうちのＮＭＯＳトランジスタのソースに接続され、縦列接続されているＮＭＯＳトランジスタとＰＭＯＳトランジスタとの各ゲートには、低電位電源Ｖｄｄ（または低電位電源Ｖｄｄと高電位電源ＶｄｄＯとの中間の電圧）が印加される。
【００４２】
これによって、レベル変換回路６１、６２を構成するトランジスタのソース／ドレイン間に印加される電圧を分割し、低減する。
【００４３】
縦列接続されているＮＭＯＳトランジスタとＰＭＯＳトランジスタとのうちのＰＭＯＳトランジスタのソースには、クロスカップル接続したＰＭＯＳトランジスタのドレインが接続されている。クロスカップルしたＰＭＯＳトランジスタのソースは、電源高電位電源ＶｄｄＯに接続されている。
【００４４】
クロスカップルしたＰＭＯＳトランジスタが完全にＯＮすると、出力端子のハイレベルが高電位電源ＶｄｄＯになり、逆に、クロスカップルしたＰＭＯＳトランジスタがオフ近くになると、駆動ＮＭＯＳトランジスタの駆動力で決まるローレベル（低電位電源Ｖｄｄに設計）が出力される。
【００４５】
一方、第２のレベル変換回路６２は、第１のレベル変換回路６１における上記動作と同様の動作を行うが、第２のレベル変換回路６２は、出力信号の取り出しノードが異なるので、その出力信号レベルが異なる。すなわち、差動ＮＭＯＳトランジスタの出力ノード側のＮＭＯＳトランジスタがオンすると、０Ｖであるローレベルを出力し、そのＮＭＯＳトランジスタがオフすると、ドレインに縦列接続されているＰＭＯＳトランジスタとＮＭＯＳトランジスタとの大きさによって決まる低電位電源Ｖｄｄと高電位電源ＶｄｄＯとの中間電位であるハイレベルを出力する。
【００４６】
出力段回路４０では、最上段のＰＭＯＳトランジスタと最下段のＮＭＯＳトランジスタとが、出力端子Ｙを駆動する。ゲートが低電位電源Ｖｄｄ（または低電位電源Ｖｄｄと高電位電源ＶｄｄＯとの中間の電圧）に接続されているＰＭＯＳトランジスタとＮＭＯＳトランジスタとは、各ソースを低電位電源Ｖｄｄ＋Ｖｔｈ（Ｖｔｈはトランジスタの閾値）の電位にクランプし、縦列接続されているトランジスタのソース／ドレイン間に印加される電圧を分割し、低減する。
【００４７】
これによって、出力段回路４０を構成するトランジスタのソース／ドレイン耐圧が、電源高電位電源ＶｄｄＯの電圧よりも低い場合でも、出力段回路４０と第１のレベル変換回路６１とにおけるトランジスタヘの印加電圧を低減しながら、ハイレベルが高電位電源ＶｄｄＯである信号を出力する。
【００４８】
すなわち、半導体出力回路ＳＣ１は、駆動回路と、上記駆動回路の出力信号を反転する反転信号生成回路と、上記反転信号生成回路が生成する正転信号と反転信号とを入力する第１のレベル変換回路と、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとが縦列接続されている出力段回路とを具備し、上記出力段回路を構成するトランジスタのうちで、電源に接続されているＰＭＯＳトランジスタのゲートに上記第１のレベル変換回路の出力端子が接続されている半導体出力回路において、上記反転信号生成回路が生成する正転信号と反転信号とを入力する第２のレベル変換回路を有し、上記出力段回路を構成するトランジスタのうちで、最下段ＮＭＯＳトランジスタのゲートに、上記第２のレベル変換回路の出力端子が接続されている半導体出力回路の例である。
【００４９】
図２は、上記実施例において、出力段回路４０を構成する全トランジスタについて、ソース／ドレイン、ゲート／ソース、ドレイン／ゲート間に印加される電圧が、トランジスタの耐圧Ｖｂ未満になる条件をまとめた図である。
【００５０】
出力段回路４０の出力電圧が０Ｖであるときには、２段のＰＭＯＳトランジスタに高電位電源ＶｄｄＯ（＝３．３Ｖ）が印加される。出力端子に接続されているＰＭＯＳトランジスタのゲートには、次の（１）式で制限される低電位電源Ｖｄｄｃを印加する必要がある。
【００５１】
３．３−Ｖｂ＜低電位電源Ｖｄｄｃ＜Ｖｂ …式（１）
このときに、出力端子Ｙから電流を引くＮＭＯＳトランジスタのゲート電位Ｖａｎ１とＶａｎ２とは、耐圧Ｖｂよりも小さい値であり、しかも、できる限り大きな値を取ることがＮＭＯＳトランジスタにおいて、高い電流駆動力を得る上で重要である。
【００５２】
一方、出力段回路４０の出力電圧が、高電位電源ＶｄｄＯ（＝３．３Ｖ）であるときには、２段のＮＭＯＳトランジスタに、高電位電源ＶｄｄＯ（＝３．３Ｖ）が印加される。出力端子Ｙに接続されているＮＭＯＳトランジスタのゲートには、やはり、上記式（１）で制限される低電位電源Ｖｄｄｃを与え、各ＮＭＯＳトランジスタに印加される電圧を、耐圧Ｖｂ未満に低減する。
【００５３】
そして、このときに、出力端子Ｙに電流を流すＰＭＯＳトランジスタのゲート電位Ｖａｐ１とＶａｐ２とは、高電位電源ＶｄｄＯ−Ｖａｐ１と高電位電源ＶｄｄＯ−Ｖａｐ２とが、耐圧Ｖｂよりも小さい値であり、しかも、ゲート電位Ｖａｐ１とＶａｐ２とは、できる限り、小さな値を取ることが、ＰＭＯＳトランジスタにおいて高い電流駆動力を得る上で重要である。
【００５４】
第２のレベル変換回路６２は、ゲート電位Ｖａｎ１が、耐圧Ｖｂよりも小さい値であり、しかも、できる限り大きな電圧を印加することを可能とする。従来例においては、ＮＭＯＳトランジスタのゲート電位は、低電位電源Ｖｄｄに制限され、低電位電源Ｖｄｄが０．５Ｖ等の非常に低い電圧である場合には、ＮＭＯＳトランジスタの駆動力が著しく低下するのに対して、上記第１の実施例では、第２のレベル変換回路６２によって、出力段回路４０のＮＭＯＳトランジスタの駆動力を高めることができる。たとえば、第２のレベル変換回路６２の出力信号ハイレベルを１０Ｖに設定すると、出力段回路４０のＰＭＯＳトランジスタとＮＭＯＳトランジスタとの電流駆動力を（ＰＭＯＳトランジスタとＮＭＯＳトランジスタのチャネル幅の調整も加えて）同等にすることが可能である。
【００５５】
つまり、半導体出力回路ＳＣ１によれば、出力段回路４０のＮＭＯＳトランジスタのゲートに高い電圧を印加することができ、内部回路の低電位電源Ｖｄｄが０．５Ｖ等の非常に低い電圧の場合でも、出力段回路４０のＮＭＯＳトランジスタの駆動力を高めることができる。これによって、出力段回路４０のＰＭＯＳトランジスタとＮＭＯＳトランジスタとの電流駆動力を同等にすることが可能になり、出力信号のデューティ比が５０％に近くなり、また、高速な信号を出力することができる。
【００５６】
図３は、本発明の第２の実施例である半導体出力回路ＳＣ２を示す図である。
【００５７】
半導体出力回路ＳＣ２は、基本的には、半導体出力回路ＳＣ１と同じであり、半導体出力回路ＳＣ１において、第３のレベル変換回路６３が付加されている点が、半導体出力回路ＳＣ１とは異なる。
【００５８】
つまり、半導体出力回路ＳＣ２は、駆動回路１０と、反転信号生成回路５０と、第１のレベル変換回路６１と、第２のレベル変換回路６２と、第３のレベル変換回路６３と、出力段回路４０とを有する。
【００５９】
次に、半導体出力回路ＳＣ２について、半導体出力回路ＳＣ１と異なる部分を説明する。
【００６０】
半導体出力回路ＳＣ２において、第３のレベル変換回路６３の入力端子が、第１のレベル変換回路６１の第２の出力端子に接続され、出力段回路４０における出力端子Ｙにドレインが接続されているＰＭＯＳトランジスタのゲートに、第３のレベル変換回路６３の出力端子が、接続されている。そして、第３のレベル変換回路６３の第１の電源端子が、低電位電源Ｖｄｄに接続され、第３のレベル変換回路６３の第２の電源端子が、高電位電源ＶｄｄＯに接続されている。グランド端子は、それぞれ、半導体出力回路ＳＣ２のグランド端子に接続されている。
【００６１】
次に、半導体出力回路ＳＣ２の動作について説明する。
【００６２】
半導体出力回路ＳＣ２における駆動回路１０と、反転信号生成回路５０と、第１のレベル変換回路６１と、第２のレベル変換回路６２との動作は、半導体出力回路ＳＣ１におけるそれらの動作と同様であるので、その説明を省略する。
【００６３】
第３のレベル変換回路６３は、第１のレベル変換回路６１の第２の出力信号を入力する。この入力信号は、およそ、ハイレベル低電位電源Ｖｄｄ（たとえば、低電位電源Ｖｄｄは０．５Ｖ）、ローレベル０Ｖの信号である。また、第３のレベル変換回路６３は、ハイレベル低電位電源Ｖｄｄ、ローレベル０Ｖの入力信号を、ハイレベル３．３Ｖ、ローレベル１．２Ｖに、レベル変換して出力する。
【００６４】
第２のレベル変換回路６２が出力段回路４０のＮＭＯＳトランジスタの駆動力を高めるのに対して、第３のレベル変換回路６３は、出力段回路４０において出力端子Ｙに接続されているＰＭＯＳトランジスタの駆動力を高める。
【００６５】
半導体出力回路ＳＣ２が、ハイレベルである高電位電源ＶｄｄＯ（＝３．３Ｖ）を出力する際に、第３のレベル変換回路６３が０Ｖを出力するので、半導体出力回路ＳＣ１において電圧低電位電源Ｖｄｄに固定されている場合と比較して、より低い電圧を、出力段回路４０におけるＰＭＯＳトランジスタのゲートに与えることができる。したがって、上記出力段回路４０におけるＰＭＯＳトランジスタは、同一のチャネル幅では、より大きな電流駆動力を得る。これによって、半導体出力回路ＳＣ２では、半導体出力回路ＳＣ１と比較して、より高速な動作が得られる。
【００６６】
つまり、半導体出力回路ＳＣ２によれば、出力段回路４０の出力端子に接続されているＰＭＯＳトランジスタのゲートに、低電位電源Ｖｄｄよりも低い電位を与えることによって、出力段回路４０のＮＭＯＳトランジスタの駆動力を強化でき、しかも、ＰＭＯＳトランジスタの電流駆動力を高めることができ、これによって、半導体出力回路ＳＣ１よりも高速な信号を出力することができる。
【００６７】
また、上記実施例において、２段のＰＭＯＳトランジスタと、２段のＮＭＯＳトランジスタとによる縦列接続回路によって、出力段回路４０を構成しているが、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの耐圧が、高電位電源ＶｄｄＯに比べて高ければ、ＰＭＯＳトランジスタを１段にし、ＮＭＯＳトランジスタを１段にし、レベル変換回路６１、６２、６３を構成するようにしてもよい。
【００６８】
すなわち、半導体出力回路ＳＣ２は、半導体出力回路ＳＣ１において、第１のレベル変換回路の第２の出力端子に入力端子が接続されている第３のレベル変換回路を有し、半導体出力回路を構成するトランジスタのうちで、上記半導体回路の出力端子に接続されているＰＭＯＳトランジスタのゲートに、上記第３のレベル変換回路の出力端子が接続されている半導体出力回路の例である。
【００６９】
なお、出力段回路４０を構成する残りのＮＭＯＳトランジスタのゲートに、第３のレベル変換回路６３の出力端子を接続するようにしてもよい。
【００７０】
つまり、半導体出力回路ＳＣ１において、上記第１のレベル変換回路の第２の出力端子に入力端子が接続されている第３のレベル変換回路を有し、上記半導体出力回路を構成するトランジスタのうちで、上記半導体回路の出力端子に接続されているＮＭＯＳトランジスタのゲートに、上記第３のレベル変換回路の出力端子が接続されている半導体出力回路であってもよい。
【００７１】
また、上記各実施例において、反転信号生成回路５０の代わりに、従来例における反転信号生成回路２０を使用するようにしてもよい。このようにしても、高電位電源ＶｄｄＯの電圧に対して、低電位電源Ｖｄｄの電圧が極めて低い場合でも、ある程度良好なデューティ比を持ち、ある程度、高速な信号を出力することができる。
【００７２】
上記のように、反転信号生成回路５０の代わりに、従来例における反転信号生成回路２０を使用した場合、反転信号生成回路５０における正転信号と反転信号との時間差は、変転信号生成回路２０における正転信号と反転信号との時間差よりも少ないので、上記各実施例において反転信号生成回路５０を使用した場合の方が、上記各実施例における出力端子Ｙにおける出力信号がより高速な信号になる。
【００７３】
【発明の効果】
本発明によれば、高電位電源ＶｄｄＯの電圧に対して、低電位電源Ｖｄｄの電圧が極めて低い場合でも、良好なデューティ比を持ち、高速な信号を出力することができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１の実施例である半導体出力回路ＳＣ１を示す回路図である。
【図２】上記実施例において、出力段回路４０を構成する全トランジスタについて、ソース／ドレイン、ゲート／ソース、ドレイン／ゲート間に印加される電圧が、トランジスタの耐圧Ｖｂ未満になる条件をまとめた図である。
【図３】本発明の第２の実施例である半導体出力回路ＳＣ２を示す図である。
【図４】従来の半導体出力回路ＳＣ１１を示す回路図である。
【図５】従来の半導体出力回路ＳＣ１１において、出力段回路４０のＮＭＯＳトランジスタとＰＭＯＳトランジスタとの駆動電流を、内部電源低電位電源Ｖｄｄの電圧をパラメータとして示す図である。
【符号の説明】
ＳＣ１、ＳＣ２…半導体出力回路、
Ｖｄｄ…低電位電源、
ＶｄｄＯ…高電位電源、
１０…駆動回路、
４０…出力段回路、
５０…反転信号生成回路、
６１…第１のレベル変換回路、
６２…第２のレベル変換回路、
６３…第３のレベル変換回路。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a CMOS output stage circuit, and more particularly, to a semiconductor output circuit that operates at a high speed even when a chip internal circuit operates at a very low power supply voltage compared to the output signal voltage level of the chip.
[0002]
[Prior art]
FIG. 4 is a circuit diagram showing a conventional semiconductor output circuit SC11.
[0003]
The conventional semiconductor output circuit SC11 includes a drive circuit 10, an inverted signal generation circuit 20, a level conversion circuit 30, and an output stage circuit 40.
[0004]
(Reference: A Fully Depleted CMOS / SIMOX LSI Scheme Using a LVTTL-Compatible and Over-1000-VESD-Hardness I / O Circuit for Reduction in Active and Static Power Consumption, Yusuke Ohtomo et.al., IEICE Trans. Electron. VOL.E80-C, p.458 Fig. 5, March 1997).
[0005]
The input terminal of the drive circuit 10 is the input terminal of the conventional semiconductor output circuit SC11. The output terminal of the drive circuit 10 is connected to the input terminal of the inverted signal generation circuit 20. The normal output terminal of the inverted signal generation circuit 20 is connected to the first input terminal of the level conversion circuit 30, and the inverted output terminal of the inverted signal generation circuit 20 is connected to the second input terminal of the level conversion circuit 30 and the output. It is connected to the gate of the NMOS transistor located at the lowest level of the stage circuit 40.
[0006]
The output terminal of the level conversion circuit 30 is connected to the gate of the PMOS transistor located at the top of the output stage circuit 40. The output terminal of the output stage circuit 40 is the output terminal of the conventional semiconductor output circuit SC11.
[0007]
Further, the conventional semiconductor output circuit SC11 uses a low potential power supply Vdd and a high potential power supply VddO.
[0008]
The power supply for the drive circuit 10 and the inverted signal generation circuit 20 is connected to the low potential power supply Vdd, and the ground terminals are respectively connected to the ground terminals of the conventional semiconductor output circuit SC11. The power supply terminal of the level conversion circuit 30 is connected to the high potential power supply VddO, the level fixed terminal is connected to the low potential power supply Vdd, and the ground terminal is connected to the ground terminal of the conventional semiconductor output circuit SC11.
[0009]
The power supply terminal of the output stage circuit 40 is connected to the high potential power supply VddO, the level fixing terminal is connected to the low potential power supply Vdd, and the ground terminal is connected to the ground terminal of the conventional semiconductor output circuit SC11.
[0010]
Next, the operation of the conventional semiconductor output circuit SC11 will be described.
[0011]
Conventional semiconductor output circuit SC11 is a signal of an internal circuit operating with low potential power supply Vdd (for example, 1.8V), that is, a signal whose high level is low potential power supply Vdd (for example 1.8V) and whose low level is 0V. Is a high-amplitude signal whose high level is a high potential power supply VddO (for example, 3.3 V) and whose low level is 0 V, and outputs the signal. For the small amplitude signal of the internal circuit, a normal signal and an inverted signal are generated by the inverted signal generation circuit 20 via the drive circuit 10.
[0012]
These signals are input to the gates of the differential NMOS transistors of the level conversion circuit 30, respectively. The level conversion circuit 30 converts a signal whose high level is the low potential power supply Vdd and low level is 0V into a signal whose high level is the high potential power supply VddO and whose low level is the low potential power supply Vdd.
[0013]
The drain of the differential NMOS transistor of the level conversion circuit 30 is connected to the source of the NMOS transistor in the column connection circuit in which the NMOS transistor and the PMOS transistor are connected in cascade. The gate of the NMOS transistor and the PMOS transistor in the column connection circuit are connected to each other. A low potential power supply Vdd is applied to the gate.
[0014]
Thereby, the voltage applied between the source / drain of the transistors constituting the level conversion circuit 30 is divided and reduced. The drains of the cross-coupled PMOS transistors are connected to the sources of the PMOS transistors in the NMOS transistors and the PMOS transistors connected in cascade. The sources of the cross-coupled PMOS transistors are connected to the power supply high potential power supply VddO.
[0015]
When the cross-coupled PMOS transistor is completely turned on, the high level of the output terminal becomes the high-potential power supply VddO, and when the cross-coupled PMOS transistor is nearly off, the low level (low-potential power supply Vdd determined by the driving force of the drive NMOS transistor) Is output).
[0016]
In the output stage circuit 40, the uppermost PMOS transistor and the lowermost NMOS transistor drive the output terminal Y. In the output stage circuit 40, the PMOS transistor and the NMOS transistor whose gates are connected to the low-potential power supply Vdd clamp their respective sources to the potential of the low-potential power supply Vdd + Vth (Vth is the threshold of the transistor), and are thus connected in cascade. The voltage applied between the source / drain of the transistors is divided and reduced.
[0017]
Thereby, even when the source / drain withstand voltage of the transistors constituting the output stage circuit 40 is lower than the voltage of the power supply high potential power supply VddO, the applied voltage to the transistors in the output stage circuit 40 and the level conversion circuit 30 is reduced. However, a signal whose high level is the high potential power supply VddO is output.
[0018]
[Problems to be solved by the invention]
By the way, in the conventional semiconductor output circuit SC11, for example, when the voltage of the high potential power supply VddO is 3.3V and the voltage of the low potential power supply Vdd is lowered to 1.0V or less, the current driving capability of the output stage circuit 40 is used. There is a problem that the signal duty ratio is deteriorated, the duty ratio of the signal is deteriorated, and a high-speed signal cannot be output.
[0019]
FIG. 5 is a diagram showing drive currents of the NMOS transistor and the PMOS transistor of the output stage circuit 40 in the conventional semiconductor output circuit SC11, with the voltage of the internal power supply low potential power supply Vdd as a parameter.
[0020]
In the conventional semiconductor output circuit SC11, it can be understood from FIG. 5 that the current driving power on the NMOS transistor side is remarkably reduced when the low potential power supply Vdd of the internal circuit is low.
[0021]
That is, when the voltage of the internal power supply low potential power supply Vdd becomes less than 1.0 V, the current driving capability of the NMOS transistor becomes 1/5 or less of the current driving capability of the PMOS transistor. As a result, the falling transition time is increased by about 5 times the rising transition time of the output signal, and the duty ratio of the output signal is remarkably increased. The high-speed signal cannot be output due to the increased descending transition time.
[0022]
As a method of compensating for this, there is a method of expanding the transistor channel width of the NMOS transistor to 5 times or more.
[0023]
However, there arises a new problem that the area of the output stage circuit 40 is greatly increased. Moreover, if the voltage of the low potential power supply Vdd is further reduced to about 0.5 V, the current driving capability of the NMOS transistor becomes 1/70 of the current driving capability of the PMOS transistor, thereby increasing the channel width. However, it is impossible to deal with in a real area.
[0024]
That is, in the conventional semiconductor output circuit SC11, when the voltage of the low-potential power supply Vdd is extremely low with respect to the voltage of the high-potential power supply VddO, the current driving capability of the output stage circuit 40 is significantly reduced, and the duty ratio of the signal However, there is a problem that high-speed signals cannot be output.
[0025]
The present invention provides a semiconductor output circuit that has a good duty ratio and can output a high-speed signal even when the voltage of the low potential power supply Vdd is extremely low with respect to the voltage of the high potential power supply VddO. It is the purpose.
[0026]
[Means for Solving the Problems]
The present invention provides a driving circuit for driving an input signal, an inverted signal generating circuit for inverting an output signal of the driving circuit, and a first level for inputting a normal signal and an inverted signal generated by the inverted signal generating circuit. A conversion circuit; and an output stage circuit in which a PMOS transistor and an NMOS transistor are connected in cascade. Among the transistors constituting the output stage circuit, the first gate is connected to the gate of the PMOS transistor connected to the power source. In the semiconductor output circuit to which the output terminal of the level conversion circuit is connected, the semiconductor output circuit has a second level conversion circuit for inputting the normal signal and the inverted signal generated by the inverted signal generation circuit, and the output stage circuit is Among the transistors constituting the output terminal, the output terminal of the second level conversion circuit is connected to the gate of the lowermost NMOS transistor, and the first and second transistors are connected. Each of the bell conversion circuits includes a latch circuit composed of first and second PMOS transistors, a level shift circuit connected to the latch circuit in a column, and a gate connected to the inverted signal connected to the level shift circuit in a column. A first NMOS transistor as an input, and a latch inversion circuit including a second NMOS transistor having the normal input as a gate input. The first level conversion circuit includes the second NMOS transistor. Is connected to the level shift circuit and the latch circuit connected in a column as an output terminal, and the second level conversion circuit has a connection node between the second NMOS transistor and the level shift circuit as an output terminal. This is a semiconductor output circuit.
[0029]
BEST MODE FOR CARRYING OUT THE INVENTION
FIG. 1 is a circuit diagram showing a semiconductor output circuit SC1 according to the first embodiment of the present invention.
[0030]
The semiconductor output circuit SC1 includes a drive circuit 10, an inverted signal generation circuit 50, a first level conversion circuit 61, a second level conversion circuit 62, and an output stage circuit 40.
[0031]
An input terminal of the drive circuit 10 is an input terminal of the semiconductor output circuit SC1. The output terminal of the drive circuit 10 is connected to the input terminal of the inverted signal generation circuit 50.
[0032]
The normal output terminal of the inverted signal generation circuit 50 is connected to the first input terminal of the first level conversion circuit 61 and the first input terminal of the second level conversion circuit 62, and the inverted output terminal is The first level conversion circuit 61 is connected to the second input terminal and the second level conversion circuit 62 is connected to the second input terminal.
[0033]
The output terminal of the first level conversion circuit 61 is connected to the gate of the PMOS transistor located at the top of the output stage circuit 40. The output terminal of the second level conversion circuit 62 is connected to the gate of the NMOS transistor located at the bottom of the output stage circuit 40.
[0034]
The output terminal of the output stage circuit 40 is the output terminal of the semiconductor output circuit SC1.
[0035]
The semiconductor output circuit SC1 uses a low potential power supply Vdd and a high potential power supply VddO. The power supply of the drive circuit 10 and the inverted signal generation circuit 50 is connected to the low potential power supply Vdd, and the ground terminals are respectively connected to the ground terminal of the semiconductor output circuit SC1. The power supply terminals of the first level conversion circuit 61 and the second level conversion circuit 62 are connected to the high potential power supply VddO, the level fixed terminal is connected to the low potential power supply Vdd, and the ground terminal is the semiconductor output circuit SC1. Connected to the ground terminal.
[0036]
The power supply terminal of the output stage circuit 40 is connected to the high potential power supply VddO, the level fixing terminal is connected to the low potential power supply Vdd, and the ground terminal is connected to the ground terminal of the semiconductor output circuit SC1. However, the voltage applied to the level fixing terminal is not limited to the voltage of the low-potential power supply Vdd, but may be generated from the high-potential power supply VddO depending on the breakdown voltage of the transistor, and may be higher than the low-potential power supply Vdd.
[0037]
Next, the operation of the semiconductor output circuit SC1 will be described.
[0038]
The semiconductor output circuit SC1 receives a signal of an internal circuit that operates with a low potential power supply Vdd (for example, 0.5V), that is, a high level low potential power supply Vdd (for example, 0.5V), a low level 0V signal, and a high level has a high potential. This is a circuit that amplifies and outputs a large amplitude signal having a power supply VddO (for example, 3.3 V) and a low level of 0 V.
[0039]
The small amplitude signal of the internal circuit is input to the inverted signal generation circuit 50 via the drive circuit 10, and the inverted signal generation circuit 50 generates a normal rotation signal and an inverted signal.
[0040]
The generated normal rotation signal and inverted signal are applied to the gate of the differential NMOS transistor of the first level conversion circuit 61 and the gate of the differential NMOS transistor of the second level conversion circuit 62, respectively. .
[0041]
The first level conversion circuit 61 converts the signal whose high level is the low potential power supply Vdd and the low level is 0 V into a signal whose high level is the high potential power supply VddO and whose low level is the low potential power supply Vdd. To do. The drain of the differential NMOS transistor of the first level conversion circuit 61 is connected to the source of the NMOS transistor of the NMOS transistor and PMOS transistor connected in cascade, and between the NMOS transistor and PMOS transistor connected in cascade. A low potential power supply Vdd (or an intermediate voltage between the low potential power supply Vdd and the high potential power supply VddO) is applied to each gate.
[0042]
Thus, the voltage applied between the source / drain of the transistors constituting the level conversion circuits 61 and 62 is divided and reduced.
[0043]
The drain of the cross-coupled PMOS transistor is connected to the source of the PMOS transistor of the NMOS transistors and the PMOS transistors connected in cascade. The sources of the cross-coupled PMOS transistors are connected to the power supply high potential power supply VddO.
[0044]
When the cross-coupled PMOS transistor is completely turned on, the high level of the output terminal becomes the high-potential power supply VddO. Conversely, when the cross-coupled PMOS transistor is nearly off, the low level (low level) determined by the driving power of the drive NMOS transistor. Is output to the potential power supply Vdd.
[0045]
On the other hand, the second level conversion circuit 62 performs the same operation as the above-described operation in the first level conversion circuit 61. However, since the second level conversion circuit 62 has a different output signal extraction node, its output signal The level is different. That is, when the NMOS transistor on the output node side of the differential NMOS transistor is turned on, a low level of 0 V is output, and when the NMOS transistor is turned off, depending on the size of the PMOS transistor and the NMOS transistor connected in cascade to the drain. A high level that is an intermediate potential between the determined low potential power supply Vdd and the high potential power supply VddO is output.
[0046]
In the output stage circuit 40, the uppermost PMOS transistor and the lowermost NMOS transistor drive the output terminal Y. The PMOS transistor and the NMOS transistor whose gates are connected to the low potential power supply Vdd (or an intermediate voltage between the low potential power supply Vdd and the high potential power supply VddO) have their sources connected to the low potential power supply Vdd + Vth (Vth is the threshold value of the transistor). The voltage applied between the source / drain of the transistors connected in series is divided and reduced.
[0047]
Thus, even when the source / drain withstand voltage of the transistors constituting the output stage circuit 40 is lower than the voltage of the power supply high potential power supply VddO, the applied voltage to the transistors in the output stage circuit 40 and the first level conversion circuit 61 A signal whose high level is the high potential power supply VddO is output.
[0048]
That is, the semiconductor output circuit SC1 receives the drive circuit, the inverted signal generation circuit that inverts the output signal of the drive circuit, and the first level conversion that receives the normal signal and the inverted signal generated by the inverted signal generation circuit. A circuit, and an output stage circuit in which a PMOS transistor and an NMOS transistor are connected in cascade, and among the transistors constituting the output stage circuit, the first transistor is connected to the gate of the PMOS transistor connected to the power source. The semiconductor output circuit to which the output terminal of the level conversion circuit is connected has a second level conversion circuit for inputting a normal signal and an inverted signal generated by the inverted signal generation circuit, and constitutes the output stage circuit A transistor in which the output terminal of the second level conversion circuit is connected to the gate of the lowermost NMOS transistor It is an example of the power circuit.
[0049]
FIG. 2 summarizes the conditions under which the voltage applied between the source / drain, gate / source, and drain / gate is less than the breakdown voltage Vb of the transistor in all the transistors constituting the output stage circuit 40 in the above embodiment. FIG.
[0050]
When the output voltage of the output stage circuit 40 is 0V, the high potential power supply VddO (= 3.3V) is applied to the two-stage PMOS transistor. It is necessary to apply a low potential power supply Vddc limited by the following equation (1) to the gate of the PMOS transistor connected to the output terminal.
[0051]
3.3-Vb <Low-potential power supply Vddc <Vb (1)
At this time, the gate potentials Van1 and Van2 of the NMOS transistor that draws current from the output terminal Y are values smaller than the withstand voltage Vb, and taking a large value as much as possible has a high current driving capability in the NMOS transistor. It is important in getting.
[0052]
On the other hand, when the output voltage of the output stage circuit 40 is the high potential power supply VddO (= 3.3V), the high potential power supply VddO (= 3.3V) is applied to the two-stage NMOS transistor. The gate of the NMOS transistor connected to the output terminal Y is also supplied with the low potential power supply Vddc limited by the above equation (1), and the voltage applied to each NMOS transistor is reduced to less than the withstand voltage Vb.
[0053]
At this time, the gate potentials Vap1 and Vap2 of the PMOS transistor that supplies current to the output terminal Y are higher than the withstand voltage Vb of the high potential power supply VddO-Vap1 and the high potential power supply VddO-Vap2. The gate potentials Vap1 and Vap2 should be as small as possible in order to obtain a high current driving capability in the PMOS transistor.
[0054]
The second level conversion circuit 62 allows the gate potential Van1 to be a value smaller than the withstand voltage Vb and apply a voltage as large as possible. In the conventional example, the gate potential of the NMOS transistor is limited to the low potential power supply Vdd, and when the low potential power supply Vdd is a very low voltage such as 0.5 V, the driving power of the NMOS transistor is significantly reduced. On the other hand, in the first embodiment, the driving capability of the NMOS transistor of the output stage circuit 40 can be increased by the second level conversion circuit 62. For example, when the output signal high level of the second level conversion circuit 62 is set to 10V, the current driving capability between the PMOS transistor and the NMOS transistor of the output stage circuit 40 (with adjustment of the channel width of the PMOS transistor and the NMOS transistor is also added). ) Can be equivalent.
[0055]
That is, according to the semiconductor output circuit SC1, a high voltage can be applied to the gate of the NMOS transistor of the output stage circuit 40, and even when the low potential power supply Vdd of the internal circuit is a very low voltage such as 0.5V, The driving capability of the NMOS transistor of the output stage circuit 40 can be increased. As a result, the current driving capability of the PMOS transistor and NMOS transistor of the output stage circuit 40 can be made equal, the duty ratio of the output signal is close to 50%, and a high-speed signal can be output. it can.
[0056]
FIG. 3 is a diagram showing a semiconductor output circuit SC2 according to the second embodiment of the present invention.
[0057]
The semiconductor output circuit SC2 is basically the same as the semiconductor output circuit SC1, and is different from the semiconductor output circuit SC1 in that a third level conversion circuit 63 is added to the semiconductor output circuit SC1.
[0058]
That is, the semiconductor output circuit SC2 includes the drive circuit 10, the inverted signal generation circuit 50, the first level conversion circuit 61, the second level conversion circuit 62, the third level conversion circuit 63, and the output stage circuit. 40.
[0059]
Next, portions of the semiconductor output circuit SC2 that are different from the semiconductor output circuit SC1 will be described.
[0060]
In the semiconductor output circuit SC2, the input terminal of the third level conversion circuit 63 is connected to the second output terminal of the first level conversion circuit 61, and the drain is connected to the output terminal Y in the output stage circuit 40. The output terminal of the third level conversion circuit 63 is connected to the gate of the PMOS transistor. The first power supply terminal of the third level conversion circuit 63 is connected to the low potential power supply Vdd, and the second power supply terminal of the third level conversion circuit 63 is connected to the high potential power supply VddO. The ground terminals are each connected to the ground terminal of the semiconductor output circuit SC2.
[0061]
Next, the operation of the semiconductor output circuit SC2 will be described.
[0062]
The operations of the drive circuit 10, the inverted signal generation circuit 50, the first level conversion circuit 61, and the second level conversion circuit 62 in the semiconductor output circuit SC2 are the same as those in the semiconductor output circuit SC1. Therefore, the description is omitted.
[0063]
The third level conversion circuit 63 receives the second output signal of the first level conversion circuit 61. This input signal is a signal having a high level low potential power supply Vdd (for example, the low potential power supply Vdd is 0.5 V) and a low level 0 V. The third level conversion circuit 63 converts the high-level low-potential power supply Vdd and the low-level 0V input signal to the high level 3.3V and the low level 1.2V, and outputs them.
[0064]
The second level conversion circuit 62 enhances the driving capability of the NMOS transistor of the output stage circuit 40, whereas the third level conversion circuit 63 has a PMOS transistor connected to the output terminal Y in the output stage circuit 40. Increase driving force.
[0065]
When the semiconductor output circuit SC2 outputs the high potential power supply VddO (= 3.3V) which is at the high level, the third level conversion circuit 63 outputs 0V, so that the voltage low potential power supply Vdd is output in the semiconductor output circuit SC1. A lower voltage can be applied to the gate of the PMOS transistor in the output stage circuit 40 as compared with the case where the voltage is fixed to. Therefore, the PMOS transistor in the output stage circuit 40 obtains a larger current driving capability with the same channel width. As a result, the semiconductor output circuit SC2 can operate at a higher speed than the semiconductor output circuit SC1.
[0066]
That is, according to the semiconductor output circuit SC2, the NMOS transistor of the output stage circuit 40 is driven by applying a potential lower than the low potential power supply Vdd to the gate of the PMOS transistor connected to the output terminal of the output stage circuit 40. The power can be strengthened, and the current driving capability of the PMOS transistor can be increased, whereby a signal faster than the semiconductor output circuit SC1 can be output.
[0067]
In the above embodiment, the output stage circuit 40 is constituted by a cascade connection circuit composed of two stages of PMOS transistors and two stages of NMOS transistors. The breakdown voltage of the PMOS transistors and NMOS transistors is high-potential power supply. If it is higher than VddO, the level conversion circuits 61, 62, and 63 may be configured with one PMOS transistor and one NMOS transistor.
[0068]
That is, the semiconductor output circuit SC2 includes a third level conversion circuit in which the input terminal is connected to the second output terminal of the first level conversion circuit in the semiconductor output circuit SC1, and configures the semiconductor output circuit. This is an example of a semiconductor output circuit in which the output terminal of the third level conversion circuit is connected to the gate of a PMOS transistor connected to the output terminal of the semiconductor circuit.
[0069]
Note that the output terminal of the third level conversion circuit 63 may be connected to the gates of the remaining NMOS transistors constituting the output stage circuit 40.
[0070]
That is, the semiconductor output circuit SC1 includes a third level conversion circuit having an input terminal connected to the second output terminal of the first level conversion circuit, and among the transistors constituting the semiconductor output circuit. A semiconductor output circuit in which the output terminal of the third level conversion circuit is connected to the gate of the NMOS transistor connected to the output terminal of the semiconductor circuit.
[0071]
In each of the above embodiments, the inverted signal generation circuit 20 in the conventional example may be used instead of the inverted signal generation circuit 50. Even in such a case, even when the voltage of the low potential power supply Vdd is extremely low with respect to the voltage of the high potential power supply VddO, it is possible to output a signal having a somewhat good duty ratio and a high speed to some extent.
[0072]
As described above, when the inverted signal generation circuit 20 in the conventional example is used instead of the inverted signal generation circuit 50, the time difference between the normal signal and the inverted signal in the inverted signal generation circuit 50 is Since the time difference between the normal signal and the inverted signal is smaller, the output signal at the output terminal Y in each of the above embodiments is a faster signal when the inverted signal generation circuit 50 is used in each of the above embodiments. .
[0073]
【The invention's effect】
According to the present invention, even when the voltage of the low potential power supply Vdd is extremely low with respect to the voltage of the high potential power supply VddO, there is an effect that a high-speed signal can be output with a good duty ratio.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a semiconductor output circuit SC1 according to a first embodiment of the present invention.
FIG. 2 summarizes the conditions under which the voltage applied between the source / drain, gate / source, and drain / gate is less than the breakdown voltage Vb of the transistor in all the transistors constituting the output stage circuit 40 in the above embodiment. FIG.
FIG. 3 is a diagram showing a semiconductor output circuit SC2 according to a second embodiment of the present invention.
FIG. 4 is a circuit diagram showing a conventional semiconductor output circuit SC11.
5 is a diagram showing drive currents of an NMOS transistor and a PMOS transistor of an output stage circuit 40 in a conventional semiconductor output circuit SC11, using the voltage of an internal power supply low potential power supply Vdd as a parameter. FIG.
[Explanation of symbols]
SC1, SC2 ... Semiconductor output circuit,
Vdd: low potential power supply,
VddO: high potential power supply,
10 ... Drive circuit,
40: Output stage circuit,
50. Inverted signal generation circuit,
61... First level conversion circuit,
62 ... Second level conversion circuit,
63: Third level conversion circuit.

Claims

A drive circuit for driving an input signal, an inverted signal generation circuit for inverting an output signal of the drive circuit, a first level conversion circuit for inputting a normal signal and an inverted signal generated by the inverted signal generation circuit, An output stage circuit in which a PMOS transistor and an NMOS transistor are connected in cascade; and among the transistors constituting the output stage circuit, the first level conversion circuit is connected to the gate of the PMOS transistor connected to the power source. In the semiconductor output circuit to which the output terminal is connected,
A second level conversion circuit for inputting a normal signal and an inverted signal generated by the inverted signal generating circuit; and the gate of the lowest NMOS transistor among the transistors constituting the output stage circuit. The output terminal of level 2 conversion circuit is connected ,
Each of the first and second level conversion circuits includes a latch circuit composed of first and second PMOS transistors, a level shift circuit connected to the latch circuit in a column, and a level shift circuit in the column. A latch inverting circuit composed of a first NMOS transistor connected and having the inverted signal as a gate input and a second NMOS transistor having the normal input as a gate input;
The first level conversion circuit has, as an output terminal, a connection node between the level shift circuit and the latch circuit in which the second NMOS transistors are connected in a column.
The second level conversion circuit has a connection node between the second NMOS transistor and the level shift circuit as an output terminal .

In claim 1,
An output terminal of the semiconductor output circuit among transistors constituting the output stage circuit, the third level conversion circuit having an input terminal connected to the second output terminal of the first level conversion circuit; A semiconductor output circuit, characterized in that the output terminal of the third level conversion circuit is connected to the gate of the PMOS transistor connected to.

In claim 1,
An output terminal of the semiconductor output circuit among transistors constituting the output stage circuit, the third level conversion circuit having an input terminal connected to the second output terminal of the first level conversion circuit; An output terminal of the third level conversion circuit is connected to a gate of an NMOS transistor connected to the semiconductor output circuit.