JP4680865B2 - Level shifter circuit - Google Patents

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Description

本発明は、入力信号のハイレベル電位を変換するレベルシフタ回路に関する。   The present invention relates to a level shifter circuit that converts a high level potential of an input signal.

一般に、入力信号のハイレベル電位を変換するレベルシフタ回路を備えた半導体装置が知られている。このレベルシフタ回路としては、例えば、図６に示されるものがある。   In general, a semiconductor device including a level shifter circuit that converts a high level potential of an input signal is known. An example of this level shifter circuit is shown in FIG.

このレベルシフタ回路１００では、受信側電源ＶＤＤ２０に次いで送信側電源ＶＤＤ１０の順に電源投入を行った場合、受信側電源ＶＤＤ２０のみの電源電圧が供給されている間、インバータ回路ＩＮＶ３０に貫通電流が発生する。   In the level shifter circuit 100, when the power is turned on in the order of the reception-side power supply VDD10 after the reception-side power supply VDD20, a through current is generated in the inverter circuit INV30 while the power supply voltage of only the reception-side power supply VDD20 is supplied.

貫通電流の発生により消費電力が増大するため、レベルシフタ回路において発生する貫通電流を低減することが望まれている。   Since the power consumption increases due to the generation of the through current, it is desired to reduce the through current generated in the level shifter circuit.

そこで、レベルシフタ回路において発生する貫通電流を低減するために、入力端子に入力信号が入力されなくても出力端子の信号レベル状態を保持するＮＭＯＳトランジスタ等の複数個のトランジスタを付加することにより、電源供給状態に起因する貫通電流の発生を防止する技術が知られている（例えば、特許文献１参照。）。
特開２００３−１９８３５８号公報 Therefore, in order to reduce the through current generated in the level shifter circuit, by adding a plurality of transistors such as NMOS transistors that maintain the signal level state of the output terminal even when no input signal is input to the input terminal, A technique for preventing the occurrence of a through current due to a supply state is known (for example, see Patent Document 1).
JP 2003-198358 A

しかしながら、上記従来の技術においても、電位をＬ（Ｌｏｗ）レベルからＨ（Ｈｉｇｈ）レベルに変化する信号が入力端子に入力されてから、出力端子に出力信号が出力されるまでに遅延が生じるため、この遅延の間、出力端子に貫通電流が発生してしまう、という問題点があった。   However, even in the above conventional technique, a delay occurs between the time when a signal whose potential changes from L (Low) level to H (High) level is input to the input terminal until the output signal is output to the output terminal. During this delay, there is a problem that a through current is generated at the output terminal.

本発明は、上記問題点を解消するためになされたもので、貫通電流を低減することができるレベルシフタ回路を提供することを目的とする。   The present invention has been made to solve the above problems, and an object of the present invention is to provide a level shifter circuit capable of reducing a through current.

上記目的を達成するために、請求項１に記載のレベルシフタ回路は、第１の電源電位が供給される第１の電源ノードと、前記第１の電源電位と異なる第２の電源電位が供給される第２の電源ノードと、前記第１の電源電位若しくは接地電位の入力信号が入力される回路入力端子と、前記第２の電源電位若しくは前記接地電位の出力信号が出力される回路出力端子と、前記回路入力端子に入力端子が接続された第１のインバータ回路と、前記第１のインバータ回路の出力信号が入力される第２のインバータ回路と、前記回路出力端子に出力端子が接続された第３のインバータ回路と、前記第１のインバータ回路の出力端子にゲートが接続され、且つ接地ノードにソースが接続された第１のＮチャネル型トランジスタと、前記第２のインバータ回路の出力端子にゲートが接続され、且つ接地ノードにソースが接続された第２のＮチャネル型トランジスタと、前記第２のＮチャネル型トランジスタのドレインにゲートが接続され、前記第２の電源ノードにソースが接続され、且つ前記第１のＮチャネル型トランジスタのドレインにドレインが接続された第１のＰチャネル型トランジスタと、前記第１のＮチャネル型トランジスタのドレインにゲートが接続され、前記第２の電源ノードにソースが接続され、且つ前記第２のＮチャネル型トランジスタのドレイン及び前記第３のインバータ回路の入力端子にドレインが接続された第２のＰチャネル型トランジスタと、前記第１のＮチャネル型トランジスタのドレインにゲートが接続され、且つ前記第２の電源ノードにソースが接続された第３のＰチャネル型トランジスタと、前記第２の電源ノードにゲートが接続され、前記第３のＰチャネル型トランジスタのドレインにソースが接続され、且つ前記第２のＮチャネル型トランジスタのゲートにドレインが接続された第３のＮチャネル型トランジスタと、が含まれている。   In order to achieve the above object, the level shifter circuit according to claim 1 is supplied with a first power supply node to which a first power supply potential is supplied and a second power supply potential different from the first power supply potential. A second power supply node, a circuit input terminal to which the input signal of the first power supply potential or the ground potential is input, and a circuit output terminal to which an output signal of the second power supply potential or the ground potential is output. A first inverter circuit having an input terminal connected to the circuit input terminal, a second inverter circuit to which an output signal of the first inverter circuit is input, and an output terminal connected to the circuit output terminal A third inverter circuit; a first N-channel transistor having a gate connected to an output terminal of the first inverter circuit and a source connected to a ground node; and the second inverter circuit. And a gate connected to the drain of the second N-channel transistor having a gate connected to the output terminal and a source connected to the ground node, and a drain connected to the second power supply node. A first P-channel transistor having a source connected and a drain connected to a drain of the first N-channel transistor; a gate connected to the drain of the first N-channel transistor; A second P-channel transistor having a source connected to the power supply node and a drain connected to the drain of the second N-channel transistor and the input terminal of the third inverter circuit; and the first N-channel transistor A third transistor having a gate connected to the drain of the channel transistor and a source connected to the second power supply node; A gate is connected to the P-channel transistor and the second power supply node, a source is connected to the drain of the third P-channel transistor, and a drain is connected to the gate of the second N-channel transistor. And a third N-channel transistor.

請求項１に記載のレベルシフタ回路では、第２の電源ノードのみに電源電圧が供給された場合、供給直後は第１のＮチャネル型トランジスタ及び第２のＮチャネル型トランジスタはオフしているが、上記電源電圧の供給に応じて第１のＰチャネル型トランジスタ、第２のＰチャネル型トランジスタ、及び第３のＰチャネル型トランジスタが動作する。このため、第２のＮチャネル型トランジスタのゲートに入力される電位が上昇し、第２のＮチャネル型トランジスタがオンする。これにより、第３のインバータ回路に入力される電位が下降し、当該電位が第３のインバータ回路の動作閾値よりも低い電位になると第３のインバータ回路が動作するため、第３のインバータ回路の出力電位が上昇し、回路出力端子の電位はＨレベルになる。   In the level shifter circuit according to claim 1, when the power supply voltage is supplied only to the second power supply node, the first N-channel transistor and the second N-channel transistor are turned off immediately after the supply, The first P-channel transistor, the second P-channel transistor, and the third P-channel transistor operate in response to the supply of the power supply voltage. For this reason, the potential input to the gate of the second N-channel transistor rises, and the second N-channel transistor is turned on. As a result, the potential input to the third inverter circuit decreases, and the third inverter circuit operates when the potential becomes lower than the operation threshold value of the third inverter circuit. The output potential rises and the potential at the circuit output terminal becomes H level.

このように本発明のレベルシフタ回路では、第２の電源ノードのみに電源電圧が供給されている間では、第２のＮチャネル型トランジスタがオンするため、第３のインバータ回路に入力される電位の下降に応じて、第３のインバータ回路が動作し、出力される電位が上昇するため、回路出力端子の電位がＨレベルで安定する結果、第３のインバータ回路における貫通電流が発生しなくなり、回路全体としての貫通電流を低減することができる。   As described above, in the level shifter circuit of the present invention, since the second N-channel transistor is turned on while the power supply voltage is supplied only to the second power supply node, the potential input to the third inverter circuit is reduced. In response to the drop, the third inverter circuit operates and the output potential rises. As a result, the potential of the circuit output terminal is stabilized at the H level. As a result, no through current is generated in the third inverter circuit. The through current as a whole can be reduced.

なお、本発明は、請求項２に記載の発明のように、前記第３のＮチャネル型トランジスタのゲートを、前記第２の電源ノードに代えて、前記出力端子に接続するものとすることもできる。   In the present invention, the gate of the third N-channel transistor may be connected to the output terminal instead of the second power supply node as in the invention described in claim 2. it can.

これにより、第３のインバータ回路の出力を第３のＮチャネル型トランジスタのゲートにフィードバックすることができるので、第３のインバータ回路の出力に応じて第３のＮチャネル型トランジスタが動作する。これにより、第３のインバータ回路の出力電位がＬレベルの場合、第３のＮチャネル型トランジスタがオフするので、回路出力端子の信号もＬレベル（電位０Ｖ）となる結果、回路全体としての貫通電流を低減することができる。   As a result, the output of the third inverter circuit can be fed back to the gate of the third N-channel transistor, so that the third N-channel transistor operates in accordance with the output of the third inverter circuit. As a result, when the output potential of the third inverter circuit is at L level, the third N-channel transistor is turned off, so that the signal at the circuit output terminal is also at L level (potential 0 V). The current can be reduced.

以上説明したように、請求項１に記載の本発明によれば、第２のＮチャネル型トランジスタのプルアップ用の第３のＮチャネル型トランジスタ及び第３のＰチャネル型トランジスタを備えたため、出力端子の電位レベルを安定させることができ、この結果として、貫通電流を低減することができる、という効果が得られる。   As described above, according to the first aspect of the present invention, since the third N-channel transistor and the third P-channel transistor for pulling up the second N-channel transistor are provided, the output The potential level of the terminal can be stabilized, and as a result, the effect that the through current can be reduced is obtained.

また、請求項２に記載の本発明によれば、第３のインバータ回路の出力を第３のＮチャネル型トランジスタのゲートにフィードバックさせることができるため、さらに貫通電流を低減することができる、という効果が得られる。   According to the second aspect of the present invention, since the output of the third inverter circuit can be fed back to the gate of the third N-channel transistor, the through current can be further reduced. An effect is obtained.

[第１の実施の形態]
図１は、本実施の形態に係るレベルシフタ回路１０の概略構成を示す回路図である。図１に示すように、レベルシフタ回路１０は、インバータ回路ＩＮＶ１、ＩＮＶ２、ＩＮＶ３と、ＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３と、ＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３とを備えている。 [First embodiment]
FIG. 1 is a circuit diagram showing a schematic configuration of a level shifter circuit 10 according to the present embodiment. As shown in FIG. 1, the level shifter circuit 10 includes inverter circuits INV1, INV2, and INV3, NMOS transistors N1, N2, and N3, and PMOS transistors P1, P2, and P3.

インバータ回路ＩＮＶ１（第１のインバータ回路）の入力端子は、レベルシフタ回路１０の入力端子１２に接続されている。また、インバータ回路ＩＮＶ２（第２のインバータ回路）の入力端子には、インバータ回路ＩＮＶ１からの出力信号が入力される。さらに、インバータ回路ＩＮＶ３（第３のインバータ回路）の出力端子は、レベルシフタ回路１０の出力端子１４に接続されている。   The input terminal of the inverter circuit INV1 (first inverter circuit) is connected to the input terminal 12 of the level shifter circuit 10. The output signal from the inverter circuit INV1 is input to the input terminal of the inverter circuit INV2 (second inverter circuit). Further, the output terminal of the inverter circuit INV3 (third inverter circuit) is connected to the output terminal 14 of the level shifter circuit 10.

ＮＭＯＳトランジスタＮ１（第１のＮチャネル型トランジスタ）は、ゲートがインバータ回路ＩＮＶ１の出力端子に接続されており、ソースがグランドラインＧＮＤに接続されている。また、ＮＭＯＳトランジスタＮ２（第２のＮチャネル型トランジスタ）は、ゲートが第２のインバータ回路ＩＮＶ１の出力端子に接続されており、ソースがグランドラインＧＮＤに接続されている。さらに、ＮＭＯＳトランジスタＮ３（第３のＮチャネル型トランジスタ）は、ゲートが電源ノードＶＤＤ２に接続されており、ソースがＰＭＯＳトランジスタＰ３のドレインに接続されており、且つドレインがＮＭＯＳトランジスタＮ２のゲートに接続されている。   The NMOS transistor N1 (first N-channel transistor) has a gate connected to the output terminal of the inverter circuit INV1, and a source connected to the ground line GND. The NMOS transistor N2 (second N-channel transistor) has a gate connected to the output terminal of the second inverter circuit INV1, and a source connected to the ground line GND. Further, the NMOS transistor N3 (third N-channel transistor) has a gate connected to the power supply node VDD2, a source connected to the drain of the PMOS transistor P3, and a drain connected to the gate of the NMOS transistor N2. Has been.

ＰＭＯＳトランジスタＰ１（第１のＰチャネル型トランジスタ）は、ゲートがＮＭＯＳトランジスタＮ２のドレインに接続されており、ソースが電源ノードＶＤＤ２に接続されており、且つドレインがＮＭＯＳトランジスタＮ１のドレインに接続されている。また、ＰＭＯＳトランジスタＰ２（第２のＰチャネル型トランジスタ）は、ゲートがＮＭＯＳトランジスタＮ１のドレインに接続されており、ソースが電源ノードＶＤＤ２に接続されており、且つドレインがＮＭＯＳトランジスタＮ２のドレイン及びインバータ回路ＩＮＶ３の入力端子に接続されている。さらに、ＰＭＯＳトランジスタＰ３（第３のＰチャネル型トランジスタ）は、ゲートがＮＭＯＳトランジスタＮ１のドレインに接続されており、ソースが電源ノードＶＤＤ２に接続されている。   The PMOS transistor P1 (first P-channel transistor) has a gate connected to the drain of the NMOS transistor N2, a source connected to the power supply node VDD2, and a drain connected to the drain of the NMOS transistor N1. Yes. The PMOS transistor P2 (second P-channel transistor) has a gate connected to the drain of the NMOS transistor N1, a source connected to the power supply node VDD2, and a drain connected to the drain of the NMOS transistor N2 and an inverter. It is connected to the input terminal of the circuit INV3. Further, the PMOS transistor P3 (third P-channel transistor) has a gate connected to the drain of the NMOS transistor N1, and a source connected to the power supply node VDD2.

次に、本実施の形態のレベルシフタ回路１０の動作について説明する。   Next, the operation of the level shifter circuit 10 of this embodiment will be described.

まず、電源ノードＶＤＤ２及び電源ノードＶＤＤ１に電源電圧が供給されている状態下で、入力端子１２に入力される信号がＨレベルからＬレベルへ移行したときのレベルシフタ回路１０の動作を説明する。なお、ＮＭＯＳトランジスタＮ３はゲートが電源ノードＶＤＤ２に接続されているため、この場合はオン状態となっている。   First, the operation of the level shifter circuit 10 when the signal input to the input terminal 12 shifts from the H level to the L level in a state where the power supply voltage is supplied to the power supply node VDD2 and the power supply node VDD1 will be described. Since the gate of the NMOS transistor N3 is connected to the power supply node VDD2, the NMOS transistor N3 is in an on state in this case.

入力端子１２からインバータ回路ＩＮＶ１に入力された信号は、反転されてＨレベルとなるため、ＮＭＯＳトランジスタＮ１がオンする。これにより、ＰＭＯＳトランジスタＰ２及びＰＭＯＳトランジスタＰ３がオンする。一方、インバータ回路ＩＮＶ２にインバータ回路ＩＮＶ１から入力されたＨレベル信号は、反転されてＬレベルとなるため、ＮＭＯＳトランジスタＮ２がオフする。従って、ＰＭＯＳトランジスタＰ１はオフし、また、インバータ回路ＩＮＶ３の入力端子はＨレベルとなり、これが反転されて出力されるので、出力端子１４からはＬレベルの信号が出力される。   Since the signal input from the input terminal 12 to the inverter circuit INV1 is inverted and becomes H level, the NMOS transistor N1 is turned on. As a result, the PMOS transistor P2 and the PMOS transistor P3 are turned on. On the other hand, since the H level signal input from the inverter circuit INV1 to the inverter circuit INV2 is inverted and becomes L level, the NMOS transistor N2 is turned off. Accordingly, the PMOS transistor P1 is turned off, and the input terminal of the inverter circuit INV3 becomes H level, which is inverted and output, so that an L level signal is output from the output terminal 14.

次に、電源ノードＶＤＤ２及び電源ノードＶＤＤ１に電源電圧が供給されている状態下で入力端子１２に入力される信号がＬレベルからＨレベルへ移行した場合を説明する。なお、この場合においても、ＮＭＯＳトランジスタＮ３はゲートが電源ノードＶＤＤ２に接続されているため、オン状態となっている。   Next, a case where the signal input to the input terminal 12 shifts from the L level to the H level in a state where the power supply voltage is supplied to the power supply node VDD2 and the power supply node VDD1 will be described. Also in this case, the NMOS transistor N3 is in the on state because the gate is connected to the power supply node VDD2.

入力端子１２からインバータ回路ＩＮＶ１に入力された信号は、反転されてＬレベルとなるため、ＮＭＯＳトランジスタＮ１がオフする。これにより、ＰＭＯＳトランジスタＰ２及びＰＭＯＳトランジスタＰ３がオフする。一方、インバータ回路ＩＮＶ２にインバータ回路ＩＮＶ１から入力されたＬレベル信号は、反転されてＨレベルとなるため、ＮＭＯＳトランジスタＮ２がオンする。従って、ＰＭＯＳトランジスタＰ１はオンし、また、インバータ回路ＩＮＶ３の入力端子はＬレベルとなり、これが反転されて出力されるので、出力端子１４からはＨレベルの信号が出力される。   Since the signal input from the input terminal 12 to the inverter circuit INV1 is inverted and becomes L level, the NMOS transistor N1 is turned off. As a result, the PMOS transistor P2 and the PMOS transistor P3 are turned off. On the other hand, since the L level signal input from the inverter circuit INV1 to the inverter circuit INV2 is inverted and becomes H level, the NMOS transistor N2 is turned on. Accordingly, the PMOS transistor P1 is turned on, and the input terminal of the inverter circuit INV3 becomes L level, which is inverted and output, so that the output terminal 14 outputs an H level signal.

次に、図１及び図２を参照して本実施の形態のレベルシフタ回路１０において、初めに電源ノードＶＤＤ２、次いで電源ノードＶＤＤ１の順に電源を供給した場合の動作を説明する。なお、図２は、レベルシフタ回路１０の動作シミュレーションの結果の一例を示すグラフである。また、ここでは一例として、電源ノードＶＤＤ１を２Ｖ系のものとし、電源ノードＶＤＤ２を３Ｖ系のものとしてシミュレーションを行っているが、電源電圧はこれに限らない。   Next, in the level shifter circuit 10 of the present embodiment, an operation when power is supplied first in the order of the power supply node VDD2 and then the power supply node VDD1 will be described with reference to FIGS. FIG. 2 is a graph showing an example of the result of the operation simulation of the level shifter circuit 10. Further, here, as an example, the simulation is performed with the power supply node VDD1 of 2V system and the power supply node VDD2 of 3V system, but the power supply voltage is not limited to this.

電源ノードＶＤＤ２のみから電源電圧が与えられている区間Ａにおいて、電源ノードＶＤＤ２に電源電圧を与えた直後は、図１に示されるノードｎ０及びノードｎ１が、ほぼＬレベルであるため、ＮＭＯＳトランジスタＮ１及びＮＭＯＳトランジスタＮ２はオフしている。   In the section A where the power supply voltage is applied only from the power supply node VDD2, immediately after the power supply voltage is applied to the power supply node VDD2, the node n0 and the node n1 shown in FIG. The NMOS transistor N2 is off.

しかしながら、電源ノードＶＤＤ２に電源電圧が投入されると、ＰＭＯＳトランジスタＰ１、ＰＭＯＳトランジスタＰ２、及びＰＭＯＳトランジスタＰ３がオンするため、ノードｎ１、ノードｎ２及びノードｎ３の電位が上昇を開始する。このように、ノードｎ１の電位が上昇するため、ＮＭＯＳトランジスタＮ２がオンする。   However, when the power supply voltage is applied to the power supply node VDD2, the PMOS transistor P1, the PMOS transistor P2, and the PMOS transistor P3 are turned on, so that the potentials at the nodes n1, n2, and n3 start to rise. Thus, since the potential of the node n1 rises, the NMOS transistor N2 is turned on.

ＮＭＯＳトランジスタＮ２がオンすると、ノードｎ３の電位が下がり、インバータ回路ＩＮＶ３に含まれるＰＭＯＳトランジスタの動作閾値よりも低くなると、インバータ回路ＩＮＶ３がオンする。これにより、出力端子１４の電位がＨレベルとなるまで上昇し安定する。   When the NMOS transistor N2 is turned on, the potential of the node n3 is lowered, and when it becomes lower than the operation threshold value of the PMOS transistor included in the inverter circuit INV3, the inverter circuit INV3 is turned on. As a result, the potential of the output terminal 14 rises and becomes stable until it becomes H level.

ここで比較のため、図６に示した従来のレベルシフタ回路１００において、初めに電源ノードＶＤＤ２０、次いで電源ノードＶＤＤ１０の順番で電源を投入した場合の動作シミュレーションの結果の一例を示すグラフを図７に示す。なお、ここでは、本実施の形態に係るレベルシフタ回路１０における動作シミュレーションと同様に、電源ノードＶＤＤ１０を２Ｖ系のものとし、電源ノードＶＤＤ２０を３Ｖ系のものとしてシミュレーションを行っている。   For comparison, FIG. 7 is a graph showing an example of an operation simulation result when the power is first turned on in the order of the power supply node VDD20 and then the power supply node VDD10 in the conventional level shifter circuit 100 shown in FIG. Show. Here, similar to the operation simulation in the level shifter circuit 10 according to the present embodiment, the simulation is performed with the power supply node VDD10 of 2V system and the power supply node VDD20 of 3V system.

電源ノードＶＤＤ２０のみから電源電圧が与えられている区間Ａ’において、電源ノードＶＤＤ２０に電源電圧を与えた直後は、図６に示されるノードｎ００及びノードｎ１０が、ほぼＬレベルであるため、ＮＭＯＳトランジスタＮ１０及びＮＭＯＳトランジスタＮ２０はオフしている。   In the section A ′ where the power supply voltage is supplied only from the power supply node VDD20, immediately after the power supply voltage is supplied to the power supply node VDD20, the node n00 and the node n10 shown in FIG. N10 and NMOS transistor N20 are off.

電源ノードＶＤＤ２０に電源電圧が投入されると、ＰＭＯＳトランジスタＰ１０及びＰＭＯＳトランジスタＰ２０がオンするため、ノードｎ２０は、電位が上昇を開始する。しかしながら、ノードｎ１０は電位が殆ど上昇しないため、ＮＭＯＳトランジスタＮ２０はオフ状態を維持し、ノードｎ３０の電位が中間電位となる。ここで中間電位とは、インバータ回路ＩＮＶ３０の動作閾値以外の値であり、該動作を確定できない電位のことを言う。このため、ノードｎ３０が中間電位である間、貫通電流が発生する。一方、本実施の形態のレベルシフタ回路１０では、図２に示したように、ノードｎ３の電位が下がっているので、出力端子１４の電位がＨレベルに安定するため、貫通電流が発生しない。   When the power supply voltage is applied to the power supply node VDD20, the PMOS transistor P10 and the PMOS transistor P20 are turned on, so that the potential of the node n20 starts to rise. However, since the potential of the node n10 hardly rises, the NMOS transistor N20 maintains an off state, and the potential of the node n30 becomes an intermediate potential. Here, the intermediate potential is a value other than the operation threshold value of the inverter circuit INV30, and means a potential where the operation cannot be determined. Therefore, a through current is generated while the node n30 is at the intermediate potential. On the other hand, in the level shifter circuit 10 of the present embodiment, as shown in FIG. 2, since the potential of the node n3 is lowered, the potential of the output terminal 14 is stabilized at the H level, so that no through current is generated.

また、本実施の形態のレベルシフタ回路１０及び従来のレベルシフタ回路１００では、電源ノードＶＤＤ２からＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３に供給される電流及び電源ノードＶＤＤ２０からＰＭＯＳトランジスタＰ１０、Ｐ２０に供給される電流等により、図２（ｂ）に示すように、電源ノードＶＤＤ２から電流がレベルシフタ回路１０外に及び図７（ｂ）に示すように、電源ノードＶＤＤ２０から電流がレベルシフタ回路１０外に、流出する。しかしながら、本実施の形態では、従来に比較して、流出する電流が減少するため、従来に比較してレベルシフタ回路１０の消費電力を減少させることもできる。   In the level shifter circuit 10 of the present embodiment and the conventional level shifter circuit 100, the current supplied from the power supply node VDD2 to the PMOS transistors P1, P2, P3, the current supplied from the power supply node VDD20 to the PMOS transistors P10, P20, etc. As a result, as shown in FIG. 2B, current flows out of the level shifter circuit 10 from the power supply node VDD2, and as shown in FIG. 7B, current flows out of the level shifter circuit 10 from the power supply node VDD20. However, in the present embodiment, since the flowing out current is reduced as compared with the conventional case, the power consumption of the level shifter circuit 10 can be reduced as compared with the conventional case.

以上説明したように、本実施の形態のレベルシフタ回路１０では、ＮＭＯＳトランジスタＮ２のプルアップ用のＮＭＯＳトランジスタＮ３及びＰＭＯＳトランジスタＰ３を備えたため、出力端子１４の電位レベルをＨレベルに安定させることができ、この結果として、インバータ回路ＩＮＶ３には貫通電流は発生しない。   As described above, the level shifter circuit 10 according to the present embodiment includes the NMOS transistor N3 and the PMOS transistor P3 for pulling up the NMOS transistor N2, so that the potential level of the output terminal 14 can be stabilized at the H level. As a result, no through current is generated in the inverter circuit INV3.

また、本実施の形態のレベルシフタ回路１０では、電源ノードＶＤＤ２から流出する電流を減少させることができるので、消費電力を減少させることができる。
[第２の実施の形態]
本第２の実施の形態では、ＮＭＯＳトランジスタＮ３のゲートが電源ノードＶＤＤ２に代えて、出力端子１４に接続されている場合の形態例について説明する。 Further, in the level shifter circuit 10 of the present embodiment, the current flowing out from the power supply node VDD2 can be reduced, so that the power consumption can be reduced.
[Second Embodiment]
In the second embodiment, an example in which the gate of the NMOS transistor N3 is connected to the output terminal 14 instead of the power supply node VDD2 will be described.

図３は、本第２の実施の形態に係るレベルシフタ回路２０の概略構成を示す回路図である。なお、図３の図１と同一部分には、図１と同一符号を付して詳細な説明は省略する。   FIG. 3 is a circuit diagram showing a schematic configuration of the level shifter circuit 20 according to the second embodiment. 3 that are the same as those in FIG. 1 are assigned the same reference numerals as in FIG. 1, and detailed descriptions thereof are omitted.

図３に示すように、本第２の実施の形態に係るレベルシフタ回路２０は、上記第１の実施の形態に係るレベルシフタ回路１０と同様に、インバータ回路ＩＮＶ１、ＩＮＶ２、ＩＮＶ３と、ＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３と、ＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３とを備えているが、ＮＭＯＳトランジスタＮ３（第３のＮ型トランジスタ）が、ゲートが電源ノードＶＤＤ２に代えて出力端子１４に接続されている点のみがレベルシフタ回路１０と異なっている。   As shown in FIG. 3, the level shifter circuit 20 according to the second embodiment is similar to the level shifter circuit 10 according to the first embodiment, and includes inverter circuits INV1, INV2, and INV3, an NMOS transistor N1, N2 and N3 and PMOS transistors P1, P2 and P3 are provided, but the NMOS transistor N3 (third N-type transistor) only has a gate connected to the output terminal 14 instead of the power supply node VDD2. Is different from the level shifter circuit 10.

次に、本第２の実施の形態のレベルシフタ回路２０の動作について説明する。   Next, the operation of the level shifter circuit 20 according to the second embodiment will be described.

まず、入力端子１２に入力される信号がＨレベルからＬレベルへ移行したときのレベルシフタ回路２０の動作を説明する。本第２の実施の形態では、ＮＭＯＳトランジスタＮ３はゲートが出力端子１４に接続されているため、インバータ回路ＩＮＶ３から出力されたＬレベル信号がゲートに入力するたま、オフする。   First, the operation of the level shifter circuit 20 when the signal input to the input terminal 12 shifts from the H level to the L level will be described. In the second embodiment, since the gate of the NMOS transistor N3 is connected to the output terminal 14, the NMOS transistor N3 is turned off when the L level signal output from the inverter circuit INV3 is input to the gate.

次に、入力端子１２に入力される信号がＬレベルからＨレベルへ移行した場合のレベルシフタ回路２０の動作を説明する。ＮＭＯＳトランジスタＮ３は、インバータ回路ＩＮＶ３から出力されたＨレベル信号がゲートに入力するため、オンする。   Next, the operation of the level shifter circuit 20 when the signal input to the input terminal 12 shifts from the L level to the H level will be described. The NMOS transistor N3 is turned on because the H level signal output from the inverter circuit INV3 is input to the gate.

なお、本第２の実施の形態のレベルシフタ回路２０において初めに電源ノードＶＤＤ２、次いで電源ノードＶＤＤ１の順に電源を供給した場合の動作は上記第１の実施の形態のレベルシフタ回路１０における動作と略同様である。   In the level shifter circuit 20 of the second embodiment, the operation when power is first supplied in the order of the power supply node VDD2 and then the power supply node VDD1 is substantially the same as the operation in the level shifter circuit 10 of the first embodiment. It is.

入力端子１２に入力される信号がＨレベルからＬレベルに移行したときの本第２の実施の形態のレベルシフタ回路２０の動作（図５）について、上記第１の実施の形態のレベルシフタ回路１０における動作（図４）と比較して説明する。   The operation (FIG. 5) of the level shifter circuit 20 of the second embodiment when the signal input to the input terminal 12 shifts from the H level to the L level in the level shifter circuit 10 of the first embodiment. This will be described in comparison with the operation (FIG. 4).

なお、図４は、上記第１の実施の形態のレベルシフタ回路１０における入力端子１２に入力される信号がＨレベルからＬレベルに移行した後、Ｈレベルに移行する場合の動作シミュレーションの結果の一例を示すグラフである。また、図５は、第２の実施の形態のレベルシフタ回路２０における入力端子１２に入力される信号がＨレベルからＬレベルに移行した後、Ｈレベルに移行する場合の動作シミュレーションの結果の一例を示すグラフである。   FIG. 4 shows an example of the result of the operation simulation when the signal input to the input terminal 12 in the level shifter circuit 10 of the first embodiment shifts from the H level to the L level and then shifts to the H level. It is a graph which shows. FIG. 5 shows an example of an operation simulation result when the signal input to the input terminal 12 in the level shifter circuit 20 of the second embodiment shifts from the H level to the L level and then shifts to the H level. It is a graph to show.

上記第１の実施の形態のレベルシフタ回路１０では、入力端子１２に入力される信号がＨレベルからＬレベルに移行を開始すると、これに遅れて、出力端子１４から出力される信号がＨレベルからＬレベルへ移行を開始する。ＮＭＯＳトランジスタＮ３のゲートは電源ノードＶＤＤ２に接続されているため、オンしており、ＰＭＯＳトランジスタＰ３もオンしているため、入力端子１２に入力される信号がＬレベル（電位０Ｖ）になっても、出力端子１４はＬレベル（電位０Ｖ）まで移行しきらない。従って、図４（ｂ）に示すように、電源ノードＶＤＤ２に貫通電流が発生する。   In the level shifter circuit 10 of the first embodiment, when the signal input to the input terminal 12 starts to shift from the H level to the L level, the signal output from the output terminal 14 is delayed from the H level. Start transition to L level. Since the gate of the NMOS transistor N3 is connected to the power supply node VDD2, it is turned on, and the PMOS transistor P3 is also turned on. Therefore, even if the signal input to the input terminal 12 becomes L level (potential 0V). The output terminal 14 does not completely shift to the L level (potential 0 V). Therefore, as shown in FIG. 4B, a through current is generated in the power supply node VDD2.

一方、本第２の実施の形態のレベルシフタ回路２０では、入力端子１２に入力される信号がＨレベルからＬレベルに移行を開始すると、これに遅れて、出力端子１４から出力される信号がＨレベルからＬレベルへ同様に移行を開始する。しかしながら、ＮＭＯＳトランジスタＮ３のゲートは出力端子１４に接続されているため、Ｌレベルの出力信号によりオフする。従って、入力端子１２に入力される信号がＬレベル（電位０Ｖ）になると、出力端子１４の出力信号もＬレベル（電位０Ｖ）になる。従って、図５（ｂ）に示すように、電源ノードＶＤＤ２に貫通電流は発生しない。また、電源ノードＶＤＤ２に発生する貫通電流を防止することができるため、さらに消費電力を低減することができる。   On the other hand, in the level shifter circuit 20 of the second embodiment, when the signal input to the input terminal 12 starts shifting from the H level to the L level, the signal output from the output terminal 14 is delayed after this. Similarly, the transition starts from the level to the L level. However, since the gate of the NMOS transistor N3 is connected to the output terminal 14, it is turned off by the L level output signal. Therefore, when the signal input to the input terminal 12 becomes L level (potential 0 V), the output signal of the output terminal 14 also becomes L level (potential 0 V). Therefore, as shown in FIG. 5B, no through current is generated in the power supply node VDD2. In addition, since a through current generated in the power supply node VDD2 can be prevented, power consumption can be further reduced.

以上説明したように、本実施の形態のレベルシフタ回路２０では、インバータ回路ＩＮＶ３の出力をＮＭＯＳトランジスタＮ３のゲートにフィードバックさせることができるため、さらに貫通電流を減少することができる。   As described above, in the level shifter circuit 20 of the present embodiment, since the output of the inverter circuit INV3 can be fed back to the gate of the NMOS transistor N3, the through current can be further reduced.

本発明の第１の実施の形態に係るレベルシフタ回路の構成を示す回路図である。1 is a circuit diagram showing a configuration of a level shifter circuit according to a first embodiment of the present invention. 本発明の第１の実施の形態に係るレベルシフタ回路の動作シミュレーション結果の一例を示すグラフである。It is a graph which shows an example of the operation simulation result of the level shifter circuit which concerns on the 1st Embodiment of this invention. 本発明の第２の実施の形態に係るレベルシフタ回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the level shifter circuit which concerns on the 2nd Embodiment of this invention. 本発明の第１の実施の形態に係るレベルシフタ回路の動作シミュレーション結果の一例を示すグラフである。It is a graph which shows an example of the operation simulation result of the level shifter circuit which concerns on the 1st Embodiment of this invention. 本発明の第２の実施の形態に係るレベルシフタ回路の動作シミュレーション結果の一例を示すグラフである。It is a graph which shows an example of the operation simulation result of the level shifter circuit which concerns on the 2nd Embodiment of this invention. 従来のレベルシフタ回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the conventional level shifter circuit. 従来のレベルシフタ回路の動作シミュレーション結果の一例を示すグラフである。It is a graph which shows an example of the operation simulation result of the conventional level shifter circuit.

符号の説明Explanation of symbols

１０、２０ レベルシフタ回路
１２ 入力端子
１４ 出力端子
ＶＤＤ１、ＶＤＤ２ 電源ノード
ＩＮＶ１、ＩＮＶ２、ＩＮＶ３ インバータ回路
Ｎ１、Ｎ２、Ｎ３ ＮＭＯＳトランジスタ
Ｐ１、Ｐ２、Ｐ３ ＰＭＯＳトランジスタ 10, 20 Level shifter circuit 12 Input terminal 14 Output terminal VDD1, VDD2 Power supply nodes INV1, INV2, INV3 Inverter circuits N1, N2, N3 NMOS transistors P1, P2, P3 PMOS transistors

Claims (2)

第１の電源電位が供給される第１の電源ノードと、
前記第１の電源電位と異なる第２の電源電位が供給される第２の電源ノードと、
前記第１の電源電位若しくは接地電位の入力信号が入力される回路入力端子と、
前記第２の電源電位若しくは前記接地電位の出力信号が出力される回路出力端子と、
前記回路入力端子に入力端子が接続された第１のインバータ回路と、
前記第１のインバータ回路の出力信号が入力される第２のインバータ回路と、
前記回路出力端子に出力端子が接続された第３のインバータ回路と、
前記第１のインバータ回路の出力端子にゲートが接続され、且つ接地ノードにソースが接続された第１のＮチャネル型トランジスタと、
前記第２のインバータ回路の出力端子にゲートが接続され、且つ接地ノードにソースが接続された第２のＮチャネル型トランジスタと、
前記第２のＮチャネル型トランジスタのドレインにゲートが接続され、前記第２の電源ノードにソースが接続され、且つ前記第１のＮチャネル型トランジスタのドレインにドレインが接続された第１のＰチャネル型トランジスタと、
前記第１のＮチャネル型トランジスタのドレインにゲートが接続され、前記第２の電源ノードにソースが接続され、且つ前記第２のＮチャネル型トランジスタのドレイン及び前記第３のインバータ回路の入力端子にドレインが接続された第２のＰチャネル型トランジスタと、
前記第１のＮチャネル型トランジスタのドレインにゲートが接続され、且つ前記第２の電源ノードにソースが接続された第３のＰチャネル型トランジスタと、
前記第２の電源ノードにゲートが接続され、前記第３のＰチャネル型トランジスタのドレインにソースが接続され、且つ前記第２のＮチャネル型トランジスタのゲートにドレインが接続された第３のＮチャネル型トランジスタと、
を含むレベルシフタ回路。 A first power supply node to which a first power supply potential is supplied;
A second power supply node to which a second power supply potential different from the first power supply potential is supplied;
A circuit input terminal to which an input signal of the first power supply potential or ground potential is input;
A circuit output terminal from which an output signal of the second power supply potential or the ground potential is output;
A first inverter circuit having an input terminal connected to the circuit input terminal;
A second inverter circuit to which an output signal of the first inverter circuit is input;
A third inverter circuit having an output terminal connected to the circuit output terminal;
A first N-channel transistor having a gate connected to an output terminal of the first inverter circuit and a source connected to a ground node;
A second N-channel transistor having a gate connected to the output terminal of the second inverter circuit and a source connected to the ground node;
A first P-channel having a gate connected to the drain of the second N-channel transistor, a source connected to the second power supply node, and a drain connected to the drain of the first N-channel transistor Type transistor,
A gate is connected to the drain of the first N-channel transistor, a source is connected to the second power supply node, and a drain of the second N-channel transistor and an input terminal of the third inverter circuit A second P-channel transistor with a drain connected;
A third P-channel transistor having a gate connected to the drain of the first N-channel transistor and a source connected to the second power supply node;
A third N-channel having a gate connected to the second power supply node, a source connected to the drain of the third P-channel transistor, and a drain connected to the gate of the second N-channel transistor Type transistor,
Including level shifter circuit. 前記第３のＮチャネル型トランジスタのゲートは、前記第２の電源ノードに代えて前記出力端子に接続されている請求項１に記載のレベルシフタ回路。   The level shifter circuit according to claim 1, wherein a gate of the third N-channel transistor is connected to the output terminal instead of the second power supply node.
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