JP4680865B2 - Level shifter circuit - Google Patents
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Description
本発明は、入力信号のハイレベル電位を変換するレベルシフタ回路に関する。 The present invention relates to a level shifter circuit that converts a high level potential of an input signal.
一般に、入力信号のハイレベル電位を変換するレベルシフタ回路を備えた半導体装置が知られている。このレベルシフタ回路としては、例えば、図6に示されるものがある。 In general, a semiconductor device including a level shifter circuit that converts a high level potential of an input signal is known. An example of this level shifter circuit is shown in FIG.
このレベルシフタ回路100では、受信側電源VDD20に次いで送信側電源VDD10の順に電源投入を行った場合、受信側電源VDD20のみの電源電圧が供給されている間、インバータ回路INV30に貫通電流が発生する。
In the
貫通電流の発生により消費電力が増大するため、レベルシフタ回路において発生する貫通電流を低減することが望まれている。 Since the power consumption increases due to the generation of the through current, it is desired to reduce the through current generated in the level shifter circuit.
そこで、レベルシフタ回路において発生する貫通電流を低減するために、入力端子に入力信号が入力されなくても出力端子の信号レベル状態を保持するNMOSトランジスタ等の複数個のトランジスタを付加することにより、電源供給状態に起因する貫通電流の発生を防止する技術が知られている(例えば、特許文献1参照。)。
しかしながら、上記従来の技術においても、電位をL(Low)レベルからH(High)レベルに変化する信号が入力端子に入力されてから、出力端子に出力信号が出力されるまでに遅延が生じるため、この遅延の間、出力端子に貫通電流が発生してしまう、という問題点があった。 However, even in the above conventional technique, a delay occurs between the time when a signal whose potential changes from L (Low) level to H (High) level is input to the input terminal until the output signal is output to the output terminal. During this delay, there is a problem that a through current is generated at the output terminal.
本発明は、上記問題点を解消するためになされたもので、貫通電流を低減することができるレベルシフタ回路を提供することを目的とする。 The present invention has been made to solve the above problems, and an object of the present invention is to provide a level shifter circuit capable of reducing a through current.
上記目的を達成するために、請求項1に記載のレベルシフタ回路は、第1の電源電位が供給される第1の電源ノードと、前記第1の電源電位と異なる第2の電源電位が供給される第2の電源ノードと、前記第1の電源電位若しくは接地電位の入力信号が入力される回路入力端子と、前記第2の電源電位若しくは前記接地電位の出力信号が出力される回路出力端子と、前記回路入力端子に入力端子が接続された第1のインバータ回路と、前記第1のインバータ回路の出力信号が入力される第2のインバータ回路と、前記回路出力端子に出力端子が接続された第3のインバータ回路と、前記第1のインバータ回路の出力端子にゲートが接続され、且つ接地ノードにソースが接続された第1のNチャネル型トランジスタと、前記第2のインバータ回路の出力端子にゲートが接続され、且つ接地ノードにソースが接続された第2のNチャネル型トランジスタと、前記第2のNチャネル型トランジスタのドレインにゲートが接続され、前記第2の電源ノードにソースが接続され、且つ前記第1のNチャネル型トランジスタのドレインにドレインが接続された第1のPチャネル型トランジスタと、前記第1のNチャネル型トランジスタのドレインにゲートが接続され、前記第2の電源ノードにソースが接続され、且つ前記第2のNチャネル型トランジスタのドレイン及び前記第3のインバータ回路の入力端子にドレインが接続された第2のPチャネル型トランジスタと、前記第1のNチャネル型トランジスタのドレインにゲートが接続され、且つ前記第2の電源ノードにソースが接続された第3のPチャネル型トランジスタと、前記第2の電源ノードにゲートが接続され、前記第3のPチャネル型トランジスタのドレインにソースが接続され、且つ前記第2のNチャネル型トランジスタのゲートにドレインが接続された第3のNチャネル型トランジスタと、が含まれている。
In order to achieve the above object, the level shifter circuit according to
請求項1に記載のレベルシフタ回路では、第2の電源ノードのみに電源電圧が供給された場合、供給直後は第1のNチャネル型トランジスタ及び第2のNチャネル型トランジスタはオフしているが、上記電源電圧の供給に応じて第1のPチャネル型トランジスタ、第2のPチャネル型トランジスタ、及び第3のPチャネル型トランジスタが動作する。このため、第2のNチャネル型トランジスタのゲートに入力される電位が上昇し、第2のNチャネル型トランジスタがオンする。これにより、第3のインバータ回路に入力される電位が下降し、当該電位が第3のインバータ回路の動作閾値よりも低い電位になると第3のインバータ回路が動作するため、第3のインバータ回路の出力電位が上昇し、回路出力端子の電位はHレベルになる。
In the level shifter circuit according to
このように本発明のレベルシフタ回路では、第2の電源ノードのみに電源電圧が供給されている間では、第2のNチャネル型トランジスタがオンするため、第3のインバータ回路に入力される電位の下降に応じて、第3のインバータ回路が動作し、出力される電位が上昇するため、回路出力端子の電位がHレベルで安定する結果、第3のインバータ回路における貫通電流が発生しなくなり、回路全体としての貫通電流を低減することができる。 As described above, in the level shifter circuit of the present invention, since the second N-channel transistor is turned on while the power supply voltage is supplied only to the second power supply node, the potential input to the third inverter circuit is reduced. In response to the drop, the third inverter circuit operates and the output potential rises. As a result, the potential of the circuit output terminal is stabilized at the H level. As a result, no through current is generated in the third inverter circuit. The through current as a whole can be reduced.
なお、本発明は、請求項2に記載の発明のように、前記第3のNチャネル型トランジスタのゲートを、前記第2の電源ノードに代えて、前記出力端子に接続するものとすることもできる。
In the present invention, the gate of the third N-channel transistor may be connected to the output terminal instead of the second power supply node as in the invention described in
これにより、第3のインバータ回路の出力を第3のNチャネル型トランジスタのゲートにフィードバックすることができるので、第3のインバータ回路の出力に応じて第3のNチャネル型トランジスタが動作する。これにより、第3のインバータ回路の出力電位がLレベルの場合、第3のNチャネル型トランジスタがオフするので、回路出力端子の信号もLレベル(電位0V)となる結果、回路全体としての貫通電流を低減することができる。 As a result, the output of the third inverter circuit can be fed back to the gate of the third N-channel transistor, so that the third N-channel transistor operates in accordance with the output of the third inverter circuit. As a result, when the output potential of the third inverter circuit is at L level, the third N-channel transistor is turned off, so that the signal at the circuit output terminal is also at L level (potential 0 V). The current can be reduced.
以上説明したように、請求項1に記載の本発明によれば、第2のNチャネル型トランジスタのプルアップ用の第3のNチャネル型トランジスタ及び第3のPチャネル型トランジスタを備えたため、出力端子の電位レベルを安定させることができ、この結果として、貫通電流を低減することができる、という効果が得られる。 As described above, according to the first aspect of the present invention, since the third N-channel transistor and the third P-channel transistor for pulling up the second N-channel transistor are provided, the output The potential level of the terminal can be stabilized, and as a result, the effect that the through current can be reduced is obtained.
また、請求項2に記載の本発明によれば、第3のインバータ回路の出力を第3のNチャネル型トランジスタのゲートにフィードバックさせることができるため、さらに貫通電流を低減することができる、という効果が得られる。 According to the second aspect of the present invention, since the output of the third inverter circuit can be fed back to the gate of the third N-channel transistor, the through current can be further reduced. An effect is obtained.
[第1の実施の形態]
図1は、本実施の形態に係るレベルシフタ回路10の概略構成を示す回路図である。図1に示すように、レベルシフタ回路10は、インバータ回路INV1、INV2、INV3と、NMOSトランジスタN1、N2、N3と、PMOSトランジスタP1、P2、P3とを備えている。
[First embodiment]
FIG. 1 is a circuit diagram showing a schematic configuration of a
インバータ回路INV1(第1のインバータ回路)の入力端子は、レベルシフタ回路10の入力端子12に接続されている。また、インバータ回路INV2(第2のインバータ回路)の入力端子には、インバータ回路INV1からの出力信号が入力される。さらに、インバータ回路INV3(第3のインバータ回路)の出力端子は、レベルシフタ回路10の出力端子14に接続されている。
The input terminal of the inverter circuit INV1 (first inverter circuit) is connected to the
NMOSトランジスタN1(第1のNチャネル型トランジスタ)は、ゲートがインバータ回路INV1の出力端子に接続されており、ソースがグランドラインGNDに接続されている。また、NMOSトランジスタN2(第2のNチャネル型トランジスタ)は、ゲートが第2のインバータ回路INV1の出力端子に接続されており、ソースがグランドラインGNDに接続されている。さらに、NMOSトランジスタN3(第3のNチャネル型トランジスタ)は、ゲートが電源ノードVDD2に接続されており、ソースがPMOSトランジスタP3のドレインに接続されており、且つドレインがNMOSトランジスタN2のゲートに接続されている。 The NMOS transistor N1 (first N-channel transistor) has a gate connected to the output terminal of the inverter circuit INV1, and a source connected to the ground line GND. The NMOS transistor N2 (second N-channel transistor) has a gate connected to the output terminal of the second inverter circuit INV1, and a source connected to the ground line GND. Further, the NMOS transistor N3 (third N-channel transistor) has a gate connected to the power supply node VDD2, a source connected to the drain of the PMOS transistor P3, and a drain connected to the gate of the NMOS transistor N2. Has been.
PMOSトランジスタP1(第1のPチャネル型トランジスタ)は、ゲートがNMOSトランジスタN2のドレインに接続されており、ソースが電源ノードVDD2に接続されており、且つドレインがNMOSトランジスタN1のドレインに接続されている。また、PMOSトランジスタP2(第2のPチャネル型トランジスタ)は、ゲートがNMOSトランジスタN1のドレインに接続されており、ソースが電源ノードVDD2に接続されており、且つドレインがNMOSトランジスタN2のドレイン及びインバータ回路INV3の入力端子に接続されている。さらに、PMOSトランジスタP3(第3のPチャネル型トランジスタ)は、ゲートがNMOSトランジスタN1のドレインに接続されており、ソースが電源ノードVDD2に接続されている。 The PMOS transistor P1 (first P-channel transistor) has a gate connected to the drain of the NMOS transistor N2, a source connected to the power supply node VDD2, and a drain connected to the drain of the NMOS transistor N1. Yes. The PMOS transistor P2 (second P-channel transistor) has a gate connected to the drain of the NMOS transistor N1, a source connected to the power supply node VDD2, and a drain connected to the drain of the NMOS transistor N2 and an inverter. It is connected to the input terminal of the circuit INV3. Further, the PMOS transistor P3 (third P-channel transistor) has a gate connected to the drain of the NMOS transistor N1, and a source connected to the power supply node VDD2.
次に、本実施の形態のレベルシフタ回路10の動作について説明する。
Next, the operation of the
まず、電源ノードVDD2及び電源ノードVDD1に電源電圧が供給されている状態下で、入力端子12に入力される信号がHレベルからLレベルへ移行したときのレベルシフタ回路10の動作を説明する。なお、NMOSトランジスタN3はゲートが電源ノードVDD2に接続されているため、この場合はオン状態となっている。
First, the operation of the
入力端子12からインバータ回路INV1に入力された信号は、反転されてHレベルとなるため、NMOSトランジスタN1がオンする。これにより、PMOSトランジスタP2及びPMOSトランジスタP3がオンする。一方、インバータ回路INV2にインバータ回路INV1から入力されたHレベル信号は、反転されてLレベルとなるため、NMOSトランジスタN2がオフする。従って、PMOSトランジスタP1はオフし、また、インバータ回路INV3の入力端子はHレベルとなり、これが反転されて出力されるので、出力端子14からはLレベルの信号が出力される。
Since the signal input from the
次に、電源ノードVDD2及び電源ノードVDD1に電源電圧が供給されている状態下で入力端子12に入力される信号がLレベルからHレベルへ移行した場合を説明する。なお、この場合においても、NMOSトランジスタN3はゲートが電源ノードVDD2に接続されているため、オン状態となっている。
Next, a case where the signal input to the
入力端子12からインバータ回路INV1に入力された信号は、反転されてLレベルとなるため、NMOSトランジスタN1がオフする。これにより、PMOSトランジスタP2及びPMOSトランジスタP3がオフする。一方、インバータ回路INV2にインバータ回路INV1から入力されたLレベル信号は、反転されてHレベルとなるため、NMOSトランジスタN2がオンする。従って、PMOSトランジスタP1はオンし、また、インバータ回路INV3の入力端子はLレベルとなり、これが反転されて出力されるので、出力端子14からはHレベルの信号が出力される。
Since the signal input from the
次に、図1及び図2を参照して本実施の形態のレベルシフタ回路10において、初めに電源ノードVDD2、次いで電源ノードVDD1の順に電源を供給した場合の動作を説明する。なお、図2は、レベルシフタ回路10の動作シミュレーションの結果の一例を示すグラフである。また、ここでは一例として、電源ノードVDD1を2V系のものとし、電源ノードVDD2を3V系のものとしてシミュレーションを行っているが、電源電圧はこれに限らない。
Next, in the
電源ノードVDD2のみから電源電圧が与えられている区間Aにおいて、電源ノードVDD2に電源電圧を与えた直後は、図1に示されるノードn0及びノードn1が、ほぼLレベルであるため、NMOSトランジスタN1及びNMOSトランジスタN2はオフしている。 In the section A where the power supply voltage is applied only from the power supply node VDD2, immediately after the power supply voltage is applied to the power supply node VDD2, the node n0 and the node n1 shown in FIG. The NMOS transistor N2 is off.
しかしながら、電源ノードVDD2に電源電圧が投入されると、PMOSトランジスタP1、PMOSトランジスタP2、及びPMOSトランジスタP3がオンするため、ノードn1、ノードn2及びノードn3の電位が上昇を開始する。このように、ノードn1の電位が上昇するため、NMOSトランジスタN2がオンする。 However, when the power supply voltage is applied to the power supply node VDD2, the PMOS transistor P1, the PMOS transistor P2, and the PMOS transistor P3 are turned on, so that the potentials at the nodes n1, n2, and n3 start to rise. Thus, since the potential of the node n1 rises, the NMOS transistor N2 is turned on.
NMOSトランジスタN2がオンすると、ノードn3の電位が下がり、インバータ回路INV3に含まれるPMOSトランジスタの動作閾値よりも低くなると、インバータ回路INV3がオンする。これにより、出力端子14の電位がHレベルとなるまで上昇し安定する。
When the NMOS transistor N2 is turned on, the potential of the node n3 is lowered, and when it becomes lower than the operation threshold value of the PMOS transistor included in the inverter circuit INV3, the inverter circuit INV3 is turned on. As a result, the potential of the
ここで比較のため、図6に示した従来のレベルシフタ回路100において、初めに電源ノードVDD20、次いで電源ノードVDD10の順番で電源を投入した場合の動作シミュレーションの結果の一例を示すグラフを図7に示す。なお、ここでは、本実施の形態に係るレベルシフタ回路10における動作シミュレーションと同様に、電源ノードVDD10を2V系のものとし、電源ノードVDD20を3V系のものとしてシミュレーションを行っている。
For comparison, FIG. 7 is a graph showing an example of an operation simulation result when the power is first turned on in the order of the power supply node VDD20 and then the power supply node VDD10 in the conventional
電源ノードVDD20のみから電源電圧が与えられている区間A’において、電源ノードVDD20に電源電圧を与えた直後は、図6に示されるノードn00及びノードn10が、ほぼLレベルであるため、NMOSトランジスタN10及びNMOSトランジスタN20はオフしている。 In the section A ′ where the power supply voltage is supplied only from the power supply node VDD20, immediately after the power supply voltage is supplied to the power supply node VDD20, the node n00 and the node n10 shown in FIG. N10 and NMOS transistor N20 are off.
電源ノードVDD20に電源電圧が投入されると、PMOSトランジスタP10及びPMOSトランジスタP20がオンするため、ノードn20は、電位が上昇を開始する。しかしながら、ノードn10は電位が殆ど上昇しないため、NMOSトランジスタN20はオフ状態を維持し、ノードn30の電位が中間電位となる。ここで中間電位とは、インバータ回路INV30の動作閾値以外の値であり、該動作を確定できない電位のことを言う。このため、ノードn30が中間電位である間、貫通電流が発生する。一方、本実施の形態のレベルシフタ回路10では、図2に示したように、ノードn3の電位が下がっているので、出力端子14の電位がHレベルに安定するため、貫通電流が発生しない。
When the power supply voltage is applied to the power supply node VDD20, the PMOS transistor P10 and the PMOS transistor P20 are turned on, so that the potential of the node n20 starts to rise. However, since the potential of the node n10 hardly rises, the NMOS transistor N20 maintains an off state, and the potential of the node n30 becomes an intermediate potential. Here, the intermediate potential is a value other than the operation threshold value of the inverter circuit INV30, and means a potential where the operation cannot be determined. Therefore, a through current is generated while the node n30 is at the intermediate potential. On the other hand, in the
また、本実施の形態のレベルシフタ回路10及び従来のレベルシフタ回路100では、電源ノードVDD2からPMOSトランジスタP1、P2、P3に供給される電流及び電源ノードVDD20からPMOSトランジスタP10、P20に供給される電流等により、図2(b)に示すように、電源ノードVDD2から電流がレベルシフタ回路10外に及び図7(b)に示すように、電源ノードVDD20から電流がレベルシフタ回路10外に、流出する。しかしながら、本実施の形態では、従来に比較して、流出する電流が減少するため、従来に比較してレベルシフタ回路10の消費電力を減少させることもできる。
In the
以上説明したように、本実施の形態のレベルシフタ回路10では、NMOSトランジスタN2のプルアップ用のNMOSトランジスタN3及びPMOSトランジスタP3を備えたため、出力端子14の電位レベルをHレベルに安定させることができ、この結果として、インバータ回路INV3には貫通電流は発生しない。
As described above, the
また、本実施の形態のレベルシフタ回路10では、電源ノードVDD2から流出する電流を減少させることができるので、消費電力を減少させることができる。
[第2の実施の形態]
本第2の実施の形態では、NMOSトランジスタN3のゲートが電源ノードVDD2に代えて、出力端子14に接続されている場合の形態例について説明する。
Further, in the
[Second Embodiment]
In the second embodiment, an example in which the gate of the NMOS transistor N3 is connected to the
図3は、本第2の実施の形態に係るレベルシフタ回路20の概略構成を示す回路図である。なお、図3の図1と同一部分には、図1と同一符号を付して詳細な説明は省略する。
FIG. 3 is a circuit diagram showing a schematic configuration of the
図3に示すように、本第2の実施の形態に係るレベルシフタ回路20は、上記第1の実施の形態に係るレベルシフタ回路10と同様に、インバータ回路INV1、INV2、INV3と、NMOSトランジスタN1、N2、N3と、PMOSトランジスタP1、P2、P3とを備えているが、NMOSトランジスタN3(第3のN型トランジスタ)が、ゲートが電源ノードVDD2に代えて出力端子14に接続されている点のみがレベルシフタ回路10と異なっている。
As shown in FIG. 3, the
次に、本第2の実施の形態のレベルシフタ回路20の動作について説明する。
Next, the operation of the
まず、入力端子12に入力される信号がHレベルからLレベルへ移行したときのレベルシフタ回路20の動作を説明する。本第2の実施の形態では、NMOSトランジスタN3はゲートが出力端子14に接続されているため、インバータ回路INV3から出力されたLレベル信号がゲートに入力するたま、オフする。
First, the operation of the
次に、入力端子12に入力される信号がLレベルからHレベルへ移行した場合のレベルシフタ回路20の動作を説明する。NMOSトランジスタN3は、インバータ回路INV3から出力されたHレベル信号がゲートに入力するため、オンする。
Next, the operation of the
なお、本第2の実施の形態のレベルシフタ回路20において初めに電源ノードVDD2、次いで電源ノードVDD1の順に電源を供給した場合の動作は上記第1の実施の形態のレベルシフタ回路10における動作と略同様である。
In the
入力端子12に入力される信号がHレベルからLレベルに移行したときの本第2の実施の形態のレベルシフタ回路20の動作(図5)について、上記第1の実施の形態のレベルシフタ回路10における動作(図4)と比較して説明する。
The operation (FIG. 5) of the
なお、図4は、上記第1の実施の形態のレベルシフタ回路10における入力端子12に入力される信号がHレベルからLレベルに移行した後、Hレベルに移行する場合の動作シミュレーションの結果の一例を示すグラフである。また、図5は、第2の実施の形態のレベルシフタ回路20における入力端子12に入力される信号がHレベルからLレベルに移行した後、Hレベルに移行する場合の動作シミュレーションの結果の一例を示すグラフである。
FIG. 4 shows an example of the result of the operation simulation when the signal input to the
上記第1の実施の形態のレベルシフタ回路10では、入力端子12に入力される信号がHレベルからLレベルに移行を開始すると、これに遅れて、出力端子14から出力される信号がHレベルからLレベルへ移行を開始する。NMOSトランジスタN3のゲートは電源ノードVDD2に接続されているため、オンしており、PMOSトランジスタP3もオンしているため、入力端子12に入力される信号がLレベル(電位0V)になっても、出力端子14はLレベル(電位0V)まで移行しきらない。従って、図4(b)に示すように、電源ノードVDD2に貫通電流が発生する。
In the
一方、本第2の実施の形態のレベルシフタ回路20では、入力端子12に入力される信号がHレベルからLレベルに移行を開始すると、これに遅れて、出力端子14から出力される信号がHレベルからLレベルへ同様に移行を開始する。しかしながら、NMOSトランジスタN3のゲートは出力端子14に接続されているため、Lレベルの出力信号によりオフする。従って、入力端子12に入力される信号がLレベル(電位0V)になると、出力端子14の出力信号もLレベル(電位0V)になる。従って、図5(b)に示すように、電源ノードVDD2に貫通電流は発生しない。また、電源ノードVDD2に発生する貫通電流を防止することができるため、さらに消費電力を低減することができる。
On the other hand, in the
以上説明したように、本実施の形態のレベルシフタ回路20では、インバータ回路INV3の出力をNMOSトランジスタN3のゲートにフィードバックさせることができるため、さらに貫通電流を減少することができる。
As described above, in the
10、20 レベルシフタ回路
12 入力端子
14 出力端子
VDD1、VDD2 電源ノード
INV1、INV2、INV3 インバータ回路
N1、N2、N3 NMOSトランジスタ
P1、P2、P3 PMOSトランジスタ
10, 20
Claims (2)
前記第1の電源電位と異なる第2の電源電位が供給される第2の電源ノードと、
前記第1の電源電位若しくは接地電位の入力信号が入力される回路入力端子と、
前記第2の電源電位若しくは前記接地電位の出力信号が出力される回路出力端子と、
前記回路入力端子に入力端子が接続された第1のインバータ回路と、
前記第1のインバータ回路の出力信号が入力される第2のインバータ回路と、
前記回路出力端子に出力端子が接続された第3のインバータ回路と、
前記第1のインバータ回路の出力端子にゲートが接続され、且つ接地ノードにソースが接続された第1のNチャネル型トランジスタと、
前記第2のインバータ回路の出力端子にゲートが接続され、且つ接地ノードにソースが接続された第2のNチャネル型トランジスタと、
前記第2のNチャネル型トランジスタのドレインにゲートが接続され、前記第2の電源ノードにソースが接続され、且つ前記第1のNチャネル型トランジスタのドレインにドレインが接続された第1のPチャネル型トランジスタと、
前記第1のNチャネル型トランジスタのドレインにゲートが接続され、前記第2の電源ノードにソースが接続され、且つ前記第2のNチャネル型トランジスタのドレイン及び前記第3のインバータ回路の入力端子にドレインが接続された第2のPチャネル型トランジスタと、
前記第1のNチャネル型トランジスタのドレインにゲートが接続され、且つ前記第2の電源ノードにソースが接続された第3のPチャネル型トランジスタと、
前記第2の電源ノードにゲートが接続され、前記第3のPチャネル型トランジスタのドレインにソースが接続され、且つ前記第2のNチャネル型トランジスタのゲートにドレインが接続された第3のNチャネル型トランジスタと、
を含むレベルシフタ回路。 A first power supply node to which a first power supply potential is supplied;
A second power supply node to which a second power supply potential different from the first power supply potential is supplied;
A circuit input terminal to which an input signal of the first power supply potential or ground potential is input;
A circuit output terminal from which an output signal of the second power supply potential or the ground potential is output;
A first inverter circuit having an input terminal connected to the circuit input terminal;
A second inverter circuit to which an output signal of the first inverter circuit is input;
A third inverter circuit having an output terminal connected to the circuit output terminal;
A first N-channel transistor having a gate connected to an output terminal of the first inverter circuit and a source connected to a ground node;
A second N-channel transistor having a gate connected to the output terminal of the second inverter circuit and a source connected to the ground node;
A first P-channel having a gate connected to the drain of the second N-channel transistor, a source connected to the second power supply node, and a drain connected to the drain of the first N-channel transistor Type transistor,
A gate is connected to the drain of the first N-channel transistor, a source is connected to the second power supply node, and a drain of the second N-channel transistor and an input terminal of the third inverter circuit A second P-channel transistor with a drain connected;
A third P-channel transistor having a gate connected to the drain of the first N-channel transistor and a source connected to the second power supply node;
A third N-channel having a gate connected to the second power supply node, a source connected to the drain of the third P-channel transistor, and a drain connected to the gate of the second N-channel transistor Type transistor,
Including level shifter circuit.
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