JP2004207867A

JP2004207867A - Level conversion circuit

Info

Publication number: JP2004207867A
Application number: JP2002372306A
Authority: JP
Inventors: Kenichiro Kobayashi; 賢一郎小林
Original assignee: Kawasaki Microelectronics Inc
Current assignee: Kawasaki Microelectronics Inc
Priority date: 2002-12-24
Filing date: 2002-12-24
Publication date: 2004-07-22
Anticipated expiration: 2022-12-24
Also published as: JP4053417B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a level conversion circuit capable of high speed operation with low power consumption. <P>SOLUTION: The level conversion circuit comprises a circuit for assisting transition of the voltage level at a second joint between a second P type MOS transistor and a second N type MOS transistor from a low level to a high level when a low voltage signal makes a transition from a high level to a low level. Consequently, the voltage level at the second joint, i.e. the gate of a first P type MOS transistor, exceeds its threshold level at a fast timing and the first P type MOS transistor can be turned off quickly. Since a period where the first P type MOS transistor and the first N type MOS transistor are turned on simultaneously can be shortened, a converted signal can be transited from a high level to a low level at a high rate and power consumption can be reduced by reducing a through current. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、低電圧の信号を高電圧の信号に変換して出力するレベル変換回路に関するものである。
【０００２】
【従来の技術】
図４は、従来のレベル変換回路の一例の構成回路図である。
同図に示すレベル変換回路３６は、特許文献１の図６に記載されているように、低電圧の信号Ｓｉを高電圧の信号Ｓｏに変換して出力する従来公知のものであり、２つのＰ型ＭＯＳトランジスタ（以下、ＰＭＯＳという）１２，１４と、２つのＮ型ＭＯＳトランジスタ（以下、ＮＭＯＳという）１６，１８と、低電圧電源ＶＬで動作するインバータ２０とを備えている。
【０００３】
ここで、ＰＭＯＳ１２およびＮＭＯＳ１６は、高電圧電源ＶＨとグランドとの間に直列に接続され、同様にＰＭＯＳ１４およびＮＭＯＳ１８も高電圧電源ＶＨとグランドとの間に直列に接続されている。ＰＭＯＳ１２のゲートは、ＰＭＯＳ１４とＮＭＯＳ１８との間の接続点である内部ノードＡ（高電圧の信号Ｓｏ）に接続され、ＰＭＯＳ１４のゲートは、ＰＭＯＳ１２とＮＭＯＳ１６との間の接続点である内部ノードＢに接続されている。
【０００４】
また、ＮＭＯＳ１６のゲートには低電圧の信号Ｓｉが入力され、ＮＭＯＳ１８のゲートには、低電圧電源ＶＬで動作するインバータ２０を介して低電圧の信号Ｓｉが入力されている。すなわち、ＮＭＯＳ１８のゲートには低電圧の信号Ｓｉの反転信号が入力されている。また、ＰＭＯＳ１２，１４の基板は共に高電圧電源ＶＨに接続され、ＮＭＯＳ１６，１８の基板は共にグランドに接続されている。
【０００５】
なお、低電圧電源ＶＬの電圧レベル＜高電圧電源ＶＨの電圧レベルの関係がある。また、低電圧の信号Ｓｉのハイレベルは低電圧電源ＶＬの電圧レベルであり、高電圧の信号Ｓｏのハイレベルは高電圧電源ＶＨの電圧レベルである。
【０００６】
このレベル変換回路３６において、低電圧の信号Ｓｉとしてハイレベル（低電圧電源ＶＬの電圧レベル）が入力されている時、ＮＭＯＳ１６はオン状態、インバータ２０の出力はローレベル（グランドレベル）であり、ＮＭＯＳ１８はオフ状態である。従って、内部ノードＢはローレベルであり、ＰＭＯＳ１４はオン状態であるから、内部ノードＡすなわち高電圧の信号Ｓｏはハイレベル（高電圧電源ＶＨの電圧レベル）であり、ＰＭＯＳ１２はオフ状態である。
【０００７】
信号Ｓｉがハイレベルからローレベルに遷移すると、ＮＭＯＳ１６がオフし、インバータ２０の出力はハイレベルとなってＮＭＯＳ１８がオンする。従って、内部ノードＡはハイレベルからローレベルへと遷移し始め、その電圧レベルがＰＭＯＳ１２のしきい値よりも下回るとＰＭＯＳ１２がオンして、内部ノードＢがハイレベル（高電圧電源ＶＨの電圧レベル）へと遷移し始め、その電圧レベルがＰＭＯＳ１４のしきい値よりも上回るとＰＭＯＳ１４がオフする。
【０００８】
また、信号Ｓｉがローレベルからハイレベルに遷移すると、ＮＭＯＳ１６がオンし、インバータ２０の出力がローレベルとなってＮＭＯＳ１８がオフする。従って、内部ノードＢがハイレベルからローレベルへと遷移し始め、その電圧レベルがＰＭＯＳ１４のしきい値よりも下回るとＰＭＯＳ１４がオンして、内部ノードＡがハイレベル（高電圧電源ＶＨの電圧レベル）へと遷移し始め、その電圧レベルがＰＭＯＳ１２のしきい値よりも上回るとＰＭＯＳ１２がオフする。
【０００９】
このように、従来のレベル変換回路３６では、低電圧の信号Ｓｉがハイレベルからローレベルに遷移する場合に、ＰＭＯＳ１４およびＮＭＯＳ１８が同時にオンしている期間が長いため、高電圧の信号Ｓｏの出力遅延時間が大きくなるという問題があった。また、ＰＭＯＳ１４およびＮＭＯＳ１８が同時にオンしている期間、高電圧電源ＶＨからグランドに対し貫通電流が流れるため、消費電力も大きくなるという問題があった。
【００１０】
【特許文献１】
特開平９−２０００２０号公報
【００１１】
【発明が解決しようとする課題】
本発明の目的は、前記従来技術に基づく問題点を解消し、低消費電力で、なおかつ高速動作が可能なレベル変換回路を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するために、本発明は、高電圧電源とグランドとの間に直列に接続された第１のＰ型ＭＯＳトランジスタおよび第１のＮ型ＭＯＳトランジスタと、前記高電圧電源と前記グランドとの間に直列に接続された第２のＰ型ＭＯＳトランジスタおよび第２のＮ型ＭＯＳトランジスタと、低電圧電源で動作するインバータとを備え、
前記第２のＰ型ＭＯＳトランジスタのゲートは、前記第１のＰ型ＭＯＳトランジスタと前記第１のＮ型ＭＯＳトランジスタとの間の第１の接続点に接続され、前記第１のＰ型ＭＯＳトランジスタのゲートは、前記第２のＰ型ＭＯＳトランジスタと前記第２のＮ型ＭＯＳトランジスタとの間の第２の接続点に接続され、前記第２のＮ型ＭＯＳトランジスタのゲートには低電圧の信号が入力され、前記第１のＮ型ＭＯＳトランジスタのゲートには、前記インバータを介して前記低電圧の信号が入力され、
前記低電圧の信号がハイレベルからローレベルに遷移する場合に、前記第２の接続点の電圧レベルがローレベルからハイレベルに遷移するのを補助する補助回路を備え、前記第１の接続点から、前記低電圧の信号を高電圧の信号に変換して出力するレベル変換回路を提供するものである。
【００１３】
ここで、前記補助回路は、前記第２の接続点と前記インバータの出力との間に接続された第３のＮ型ＭＯＳトランジスタを備え、当該第３のＮ型ＭＯＳトランジスタのゲートが前記低電圧電源に接続されているのが好ましい。
【００１４】
また、前記補助回路は、前記低電圧電源と前記第２の接続点との間に直列に接続された第３のＰ型ＭＯＳトランジスタおよび第３のＮ型ＭＯＳトランジスタを備え、前記第３のＰ型ＭＯＳトランジスタのゲートには前記低電圧の信号が入力され、前記第３のＮ型ＭＯＳトランジスタのゲートには前記高電圧の信号が入力されているのが好ましい。
【００１５】
また、前記補助回路は、前記高電圧電源と前記第２の接続点との間に直列に接続された第３のＰ型ＭＯＳトランジスタおよび第３のＮ型ＭＯＳトランジスタと、前記高電圧電源と前記グランドとの間に直列に接続された第４のＰ型ＭＯＳトランジスタおよび第４のＮ型ＭＯＳトランジスタとを備え、前記第４のＰ型ＭＯＳトランジスタのゲートは前記第２の接続点に接続され、前記第４のＮ型ＭＯＳトランジスタのゲートには前記インバータの出力が入力され、前記第３のＰ型ＭＯＳトランジスタのゲートは、前記第４のＰ型ＭＯＳトランジスタと前記第４のＮ型ＭＯＳトランジスタとの間の接続点に接続され、前記第３のＮ型ＭＯＳトランジスタのゲートには前記高電圧の信号が入力されているのが好ましい。
【００１６】
【発明の実施の形態】
以下に、添付の図面に示す好適実施形態に基づいて、本発明のレベル変換回路を詳細に説明する。
【００１７】
図１は、本発明のレベル変換回路の第１の実施形態の構成回路図である。
同図に示すレベル変換回路１０は、入力される低電圧の信号Ｓｉを、この信号Ｓｉよりも高電圧の信号Ｓｏに変換して出力するものであり、２つのＰＭＯＳ１２，１４と、２つのＮＭＯＳ１６，１８と、インバータ２０と、ＮＭＯＳ２２とを備えている。すなわち、レベル変換回路１０は、図４に示す従来のレベル変換回路３６において、さらにＮＭＯＳ２２を備えている。
【００１８】
ここで、ＮＭＯＳ２２は、内部ノードＢと、インバータ２０の出力とＮＭＯＳ１８のゲートとの間の接続点である内部ノードＣと、の間に接続されている。ＮＭＯＳ２２のゲートは低電圧電源ＶＬに接続され、その基板はグランドに接続されている。なお、これ以外のレベル変換回路１０の構成は、図４に示す従来のレベル変換回路３６と同じであるから、ここでは同一の構成要素に同一の符号を付して説明を省略する。
【００１９】
このレベル変換回路１０において、低電圧の信号Ｓｉとしてハイレベル（低電圧電源ＶＬの電圧レベル）が入力されている時、ＮＭＯＳ２２以外の回路の動作は、図４に示す従来のレベル変換回路３６と同じである。
【００２０】
すなわち、ＮＭＯＳ１６はオン状態、インバータ２０の出力はローレベル（グランドレベル）であり、ＮＭＯＳ１８はオフ状態である。従って、内部ノードＢはローレベルであり、ＰＭＯＳ１４はオン状態であるから、内部ノードＡすなわち高電圧の信号Ｓｏはハイレベル（高電圧電源ＶＨの電圧レベル）であり、ＰＭＯＳ１２はオフ状態である。また、ＮＭＯＳ２２はオン状態であり、内部ノードＢと内部ノードＣとはＮＭＯＳ２２を介して導通状態である。
【００２１】
信号Ｓｉがハイレベルからローレベルに遷移する場合も、ＮＭＯＳ２２以外の回路の動作は、図４に示す従来のレベル変換回路３６と同じである。
【００２２】
すなわち、ＮＭＯＳ１６がオフし、インバータ２０の出力はハイレベルとなってＮＭＯＳ１８がオンする。従って、内部ノードＡはハイレベルからローレベルへと遷移し始め、その電圧レベルがＰＭＯＳ１２のしきい値よりも下回るとＰＭＯＳ１２がオンして、内部ノードＢがハイレベル（高電圧電源ＶＨの電圧レベル）へと遷移し始め、その電圧レベルがＰＭＯＳ１４のしきい値よりも上回るとＰＭＯＳ１４がオフする。
【００２３】
ここで、レベル変換回路１０では、信号Ｓｉがハイレベルからローレベルに遷移してインバータ２０の出力がハイレベル（低電圧電源ＶＬの電圧レベル）になると、内部ノードＢの電圧レベルがＮＭＯＳ２２を介して（ＶＬ−Ｖｔｈ）の電圧レベル（ＶｔｈはＮＭＯＳ２２のしきい値電圧）まで瞬時に充電される。なお、ＮＭＯＳ２２は、内部ノードＢが充電されて（ＶＬ−Ｖｔｈ）の電圧レベルを超えるとオフする。
【００２４】
これにより、内部ノードＢすなわちＰＭＯＳ１４のゲートの電圧レベルが、ＰＭＯＳ１４のしきい値電圧を上回るタイミングが早まり、ＰＭＯＳ１４を素早くオフできる。従って、ＰＭＯＳ１４とＮＭＯＳ１８が同時にオンしている期間を短縮することができるので、変換後の信号Ｓｏがハイレベルからローレベルに遷移するのを高速化することができると共に、貫通電流を削減して低消費電力化を図ることができる。
【００２５】
また、信号Ｓｉがローレベルからハイレベルに遷移する場合も、ＮＭＯＳ２２以外の回路の動作は、図４に示す従来のレベル変換回路３６と同じである。
【００２６】
すなわち、ＮＭＯＳ１６がオンし、インバータ２０の出力がローレベルとなってＮＭＯＳ１８がオフする。従って、内部ノードＢがハイレベルからローレベルへと遷移し始め、その電圧レベルがＰＭＯＳ１４のしきい値よりも下回るとＰＭＯＳ１４がオンして、内部ノードＡがハイレベル（高電圧電源ＶＨの電圧レベル）へと遷移し始め、その電圧レベルがＰＭＯＳ１２のしきい値よりも上回るとＰＭＯＳ１２がオフする。
【００２７】
なお、ＮＭＯＳ２２は、そのソース・ドレイン、すなわち内部ノードＢおよびＣが瞬時にローレベルとなるため、オフ状態を維持する。
【００２８】
次に、本発明の第２の実施形態のレベル変換回路について説明する。
図２に示す第２実施形態のレベル変換回路２４は、図４に示す従来のレベル変換回路３６において、さらにＰＭＯＳ２６と、ＮＭＯＳ２８とを備えている。
【００２９】
ここで、ＰＭＯＳ２６およびＮＭＯＳ２８は低電圧電源ＶＬと内部ノードＢとの間に直列に接続されている。ＰＭＯＳ２６のゲートには低電圧の信号Ｓｉが入力され、その基板は高電圧電源ＶＨに接続されている。また、ＮＭＯＳ２８のゲートには高電圧の信号Ｓｏが入力され、その基板はグランドに接続されている。なお、同様に、従来のレベル変換回路３６と同一の構成要素には同一の符号を付して、その説明を省略する。
【００３０】
このレベル変換回路２４において、低電圧の信号Ｓｉとしてハイレベル（低電圧電源ＶＬの電圧レベル）が入力されている時、ＰＭＯＳ２６およびＮＭＯＳ２８以外の回路の動作は、図４に示す従来のレベル変換回路３６と同じであるから、ここではその説明は省略する。この時、低電圧の信号ＳｉのハイレベルによってＰＭＯＳ２６はオフ状態であり、高電圧の信号ＳｏのハイレベルによってＮＭＯＳ２８はオン状態である。
【００３１】
信号Ｓｉがハイレベルからローレベルに遷移する場合も、ＰＭＯＳ２６およびＮＭＯＳ２８以外の回路の動作は、図４に示す従来のレベル変換回路３６と同じであるから、ここではその説明は省略する。
【００３２】
レベル変換回路２４では、信号Ｓｉがハイレベルからローレベルに遷移すると、ＰＭＯＳ２６がオンし、内部ノードＢの電圧レベルが、高電圧電源ＶＨが低電圧電源ＶＬよりもＮＭＯＳ２８のしきい値電圧Ｖｔｈ以上大きい場合はＶＬの電圧レベルまで、あるいは高電圧電源ＶＨが低電圧電源ＶＬよりもＶｔｈ以上大きくない場合は（ＶＨ−Ｖｔｈ）の電圧レベルまで、ＰＭＯＳ２６およびＮＭＯＳ２８を介して瞬時に充電される。
【００３３】
これにより、内部ノードＢすなわちＰＭＯＳ１４のゲートの電圧レベルが、ＰＭＯＳ１４のしきい値電圧を上回るタイミングが早まり、ＰＭＯＳ１４を素早くオフできる。従って、ＰＭＯＳ１４とＮＭＯＳ１８が同時にオンしている期間を短縮することができるので、変換後の信号Ｓｏがハイレベルからローレベルに遷移するのを高速化することができると共に、貫通電流を削減して低消費電力化を図ることができる。
【００３４】
なお、ＮＭＯＳ２８は、高電圧の信号Ｓｏがローレベルになるとオフする。これにより、ＮＭＯＳ２８は、高電圧電源ＶＨから低電圧電源ＶＬへのリーク電流を防止する役割を果たす。
【００３５】
また、信号Ｓｉがローレベルからハイレベルに遷移する場合も、ＰＭＯＳ２６およびＮＭＯＳ２８以外の回路の動作は、図４に示す従来のレベル変換回路３６と同じであるから、ここではその説明を省略する。なお、信号Ｓｉがローレベルからハイレベルに遷移すると、ＰＭＯＳ２６はオフする。また、ＮＭＯＳ２８は、信号Ｓｉがハイレベルに遷移し、信号Ｓｏがハイレベルに遷移した後にオンする。
【００３６】
次に、本発明の第３の実施形態のレベル変換回路について説明する。
図３に示す第３実施形態のレベル変換回路３０は、図２に示す実施形態のレベル変換回路２４において、ＰＭＯＳ２６のソースの接続先が低電圧電源ＶＬから高電圧電源ＶＨに変更されており、さらにＰＭＯＳ３２と、ＮＭＯＳ３４とを備えている。
【００３７】
ここで、ＰＭＯＳ３２およびＮＭＯＳ３４は高電圧電源ＶＨとグランドとの間に直列に接続されている。ＰＭＯＳ３２のゲートは内部ノードＢに接続され、その基板は高電圧電源ＶＨに接続されている。また、ＮＭＯＳ３４のゲートは内部ノードＣに接続され、その基板はグランドに接続されている。また、ＰＭＯＳ２６のソースおよび基板は高電圧電源ＶＨに接続され、そのゲートは、ＰＭＯＳ３２とＮＭＯＳ３４との間の接続点である内部ノードＤに接続されている。同様に、ここでは従来のレベル変換回路３６と同一の構成要素には同一の符号を付して、その説明を省略する。
【００３８】
このレベル変換回路３０において、低電圧の信号Ｓｉとしてハイレベル（低電圧電源ＶＬの電圧レベル）が入力されている時、ＰＭＯＳ２６，３２およびＮＭＯＳ２８，３４以外の回路の動作は、図４に示す従来のレベル変換回路３６と同じである。この時、内部ノードＢのローレベルによってＰＭＯＳ３２はオン状態、内部ノードＣのローレベルによってＮＭＯＳ３４はオフ状態であり、内部ノードＤはハイレベルである。その内部ノードＤのハイレベルによってＰＭＯＳ２６はオフ状態、高電圧の信号ＳｏのハイレベルによってＮＭＯＳ２８はオン状態である。
【００３９】
信号Ｓｉがハイレベルからローレベルに遷移する場合も、ＰＭＯＳ２６，３２およびＮＭＯＳ２８，３４以外の回路の動作は、図４に示す従来のレベル変換回路３６と同じである。
【００４０】
レベル変換回路３０では、信号Ｓｉがハイレベルからローレベルに遷移してインバータ２０の出力、すなわち内部ノードＣがハイレベルになると、ＮＭＯＳ３４がオンし、内部ノードＤの電圧レベルがハイレベルからローレベルに遷移し始め、その電圧レベルがＰＭＯＳ２６のしきい値を下回ると、ＰＭＯＳ２６がオンして内部ノードＢが（ＶＨ−Ｖｔｈ）の電圧レベル（ＶｔｈはＮＭＯＳ２８のしきい値）まで瞬時に充電される。
【００４１】
これにより、内部ノードＢすなわちＰＭＯＳ１４のゲートの電圧レベルが、ＰＭＯＳ１４のしきい値電圧を上回るタイミングが早まり、ＰＭＯＳ１４を素早くオフできる。従って、ＰＭＯＳ１４とＮＭＯＳ１８が同時にオンしている期間を短縮することができるので、変換後の信号Ｓｏがハイレベルからローレベルに遷移するのを高速化することができると共に、貫通電流を削減して低消費電力化を図ることができる。
【００４２】
なお、内部ノードＢの電圧レベルが、ＰＭＯＳ３２のしきい値を上回ると、ＰＭＯＳ３２はオフする。また、図２に示すレベル変換回路２４の場合と同様に、ＮＭＯＳ２８は、高電圧の信号Ｓｏがローレベルになるとオフする。
【００４３】
また、信号Ｓｉがローレベルからハイレベルに遷移する場合も、ＰＭＯＳ２６，３２およびＮＭＯＳ２８，３４以外の回路の動作は、図４に示す従来のレベル変換回路３６と同じである。なお、信号Ｓｉがローレベルからハイレベルに遷移してインバータ２０の出力、すなわち内部ノードＣがローレベルになると、ＮＭＯＳ３４はオフする。また、内部ノードＢの電圧レベルがＰＭＯＳ３２のしきい値を下回ると、ＰＭＯＳ３２がオンして内部ノードＤがハイレベルとなり、ＰＭＯＳ２６はオフする。また、ＮＭＯＳ２８は、信号Ｓｉがハイレベルに遷移し、信号Ｓｏがハイレベルに遷移した後にオンする。
【００４４】
上記第１の実施形態のレベル変換回路１０のＮＭＯＳ２２、第２実施形態のレベル変換回路２４のＰＭＯＳ２６およびＮＭＯＳ２８、第３実施形態のレベル変換回路３０のＰＭＯＳ２６，３２ならびにＮＭＯＳ２８，３４は、低電圧の信号Ｓｉがハイレベルからローレベルに遷移する場合に、内部ノードＢの電圧レベルがローレベルからハイレベルに遷移するのを補助する補助回路として機能する。これにより、ＰＭＯＳ１４がオフするタイミングが早められるため、高速動作と低消費電力の両方を同時に達成可能である。
【００４５】
上記第１、第２および第３の実施形態を挙げて補助回路の例を説明したが、本発明において、補助回路の具体的な回路構成はこれらの実施形態に限定されるわけではなく、同様の機能を実現するどのような回路構成であってもよい。なお、第３実施形態のレベル変換回路３０における補助回路は、低電圧電源ＶＬに依存せずに内部ノードＢの電圧レベルを補助することができるため、特に高電圧電源ＶＨの電圧レベルと低電圧電源ＶＬの電圧レベルとの差が大きい場合に有効な回路である。
【００４６】
また、第１、第２および第３の実施形態のレベル変換回路１０，２４，３０の補助回路を適宜組合せて使用することも可能である。また、動作電圧に応じてゲート耐圧の異なる複数種のトランジスタを作成可能な製造プロセスを用いれば、本発明のレベル変換回路の内部でこれらのトランジスタを最適配置（例えば、低電圧電源ＶＬで動作する部分にゲート耐圧の低いトランジスタを採用する）することにより、さらなる高速化も可能である。
【００４７】
本発明は、基本的に以上のようなものである。
以上、本発明のレベル変換回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【００４８】
【発明の効果】
以上詳細に説明した様に、本発明のレベル変換回路は、低電圧の信号がハイレベルからローレベルに遷移する場合に、第２のＰ型ＭＯＳトランジスタと第２のＮ型ＭＯＳトランジスタとの間の第２の接続点の電圧レベルがローレベルからハイレベルに遷移するのを補助する補助回路を備えるものである。
これにより、本発明のレベル変換回路によれば、第２の接続点すなわち第１のＰ型ＭＯＳトランジスタのゲートの電圧レベルが、そのしきい値電圧を上回るタイミングが早まり、第１のＰ型ＭＯＳトランジスタを素早くオフできる。従って、第１のＰ型ＭＯＳトランジスタと第１のＮ型ＭＯＳトランジスタが同時にオンしている期間を短縮することができるので、変換後の信号がハイレベルからローレベルに遷移するのを高速化することができると共に、貫通電流を削減して低消費電力化を図ることができる。
【図面の簡単な説明】
【図１】本発明のレベル変換回路の第１の実施形態の構成回路図である。
【図２】本発明のレベル変換回路の第２の実施形態の構成回路図である。
【図３】本発明のレベル変換回路の第３の実施形態の構成回路図である。
【図４】従来のレベル変換回路の一例の構成回路図である。
【符号の説明】
１０，２４，３０，３６レベル変換回路
１２，１４，２６，３２Ｐ型ＭＯＳトランジスタ
１６，１８，２２，２８，３４Ｎ型ＭＯＳトランジスタ
２０インバータ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a level conversion circuit that converts a low voltage signal into a high voltage signal and outputs the signal.
[0002]
[Prior art]
FIG. 4 is a configuration circuit diagram of an example of a conventional level conversion circuit.
As shown in FIG. 6 of Patent Document 1, the level conversion circuit 36 shown in the figure is a conventionally known circuit that converts a low-voltage signal Si into a high-voltage signal So and outputs it. P-type MOS transistors (hereinafter referred to as PMOS) 12 and 14, two N-type MOS transistors (hereinafter referred to as NMOS) 16 and 18, and an inverter 20 that operates with a low-voltage power supply VL.
[0003]
Here, the PMOS 12 and the NMOS 16 are connected in series between the high voltage power source VH and the ground, and similarly, the PMOS 14 and the NMOS 18 are also connected in series between the high voltage power source VH and the ground. The gate of the PMOS 12 is connected to an internal node A (high voltage signal So) that is a connection point between the PMOS 14 and the NMOS 18, and the gate of the PMOS 14 is connected to an internal node B that is a connection point between the PMOS 12 and the NMOS 16. It is connected.
[0004]
Further, a low voltage signal Si is input to the gate of the NMOS 16, and a low voltage signal Si is input to the gate of the NMOS 18 via the inverter 20 that operates with the low voltage power supply VL. That is, the inverted signal of the low-voltage signal Si is input to the gate of the NMOS 18. The substrates of PMOS 12 and 14 are both connected to the high voltage power supply VH, and the substrates of NMOS 16 and 18 are both connected to the ground.
[0005]
Note that there is a relationship of the voltage level of the low voltage power supply VL <the voltage level of the high voltage power supply VH. The high level of the low voltage signal Si is the voltage level of the low voltage power supply VL, and the high level of the high voltage signal So is the voltage level of the high voltage power supply VH.
[0006]
In this level conversion circuit 36, when a high level (voltage level of the low voltage power supply VL) is input as the low voltage signal Si, the NMOS 16 is in an on state, and the output of the inverter 20 is at a low level (ground level). The NMOS 18 is off. Therefore, since the internal node B is at the low level and the PMOS 14 is in the on state, the internal node A, that is, the high voltage signal So is at the high level (the voltage level of the high voltage power supply VH), and the PMOS 12 is in the off state.
[0007]
When the signal Si transitions from the high level to the low level, the NMOS 16 is turned off, the output of the inverter 20 becomes the high level, and the NMOS 18 is turned on. Therefore, the internal node A starts to transition from the high level to the low level, and when the voltage level falls below the threshold value of the PMOS 12, the PMOS 12 is turned on and the internal node B is set to the high level (the voltage level of the high voltage power supply VH). When the voltage level exceeds the threshold of the PMOS 14, the PMOS 14 is turned off.
[0008]
Further, when the signal Si transitions from the low level to the high level, the NMOS 16 is turned on, the output of the inverter 20 becomes the low level, and the NMOS 18 is turned off. Therefore, when the internal node B starts to transition from the high level to the low level and the voltage level falls below the threshold value of the PMOS 14, the PMOS 14 is turned on, and the internal node A is set to the high level (the voltage level of the high voltage power supply VH). When the voltage level exceeds the threshold value of the PMOS 12, the PMOS 12 is turned off.
[0009]
As described above, in the conventional level conversion circuit 36, when the low-voltage signal Si transits from the high level to the low level, the period during which the PMOS 14 and the NMOS 18 are simultaneously turned on is long, and thus the output of the high-voltage signal So. There was a problem that the delay time increased. Further, since the through current flows from the high voltage power supply VH to the ground while the PMOS 14 and the NMOS 18 are turned on at the same time, there is a problem that power consumption increases.
[0010]
[Patent Document 1]
Japanese Patent Laid-Open No. 9-200020
[Problems to be solved by the invention]
An object of the present invention is to provide a level conversion circuit which solves the problems based on the above-described prior art, and which can operate at high speed with low power consumption.
[0012]
[Means for Solving the Problems]
In order to achieve the above object, the present invention provides a first P-type MOS transistor and a first N-type MOS transistor connected in series between a high-voltage power supply and a ground, the high-voltage power supply, and the ground. A second P-type MOS transistor and a second N-type MOS transistor connected in series with each other, and an inverter operating with a low-voltage power supply,
The gate of the second P-type MOS transistor is connected to a first connection point between the first P-type MOS transistor and the first N-type MOS transistor, and the first P-type MOS transistor Is connected to a second connection point between the second P-type MOS transistor and the second N-type MOS transistor, and a low voltage signal is applied to the gate of the second N-type MOS transistor. And the low voltage signal is input to the gate of the first N-type MOS transistor via the inverter.
An auxiliary circuit for assisting the voltage level of the second connection point to transition from a low level to a high level when the low voltage signal transits from a high level to a low level; To a level conversion circuit for converting the low voltage signal into a high voltage signal and outputting the signal.
[0013]
Here, the auxiliary circuit includes a third N-type MOS transistor connected between the second connection point and the output of the inverter, and the gate of the third N-type MOS transistor has the low voltage. It is preferably connected to a power source.
[0014]
The auxiliary circuit includes a third P-type MOS transistor and a third N-type MOS transistor connected in series between the low-voltage power supply and the second connection point, and the third P-type MOS transistor. It is preferable that the low voltage signal is input to the gate of the type MOS transistor, and the high voltage signal is input to the gate of the third N type MOS transistor.
[0015]
The auxiliary circuit includes a third P-type MOS transistor and a third N-type MOS transistor connected in series between the high-voltage power supply and the second connection point, the high-voltage power supply, A fourth P-type MOS transistor and a fourth N-type MOS transistor connected in series with a ground, and a gate of the fourth P-type MOS transistor is connected to the second connection point; The output of the inverter is input to the gate of the fourth N-type MOS transistor, and the gate of the third P-type MOS transistor is connected to the fourth P-type MOS transistor and the fourth N-type MOS transistor. It is preferable that the high-voltage signal is input to the gate of the third N-type MOS transistor.
[0016]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, a level conversion circuit of the present invention will be described in detail based on a preferred embodiment shown in the accompanying drawings.
[0017]
FIG. 1 is a configuration circuit diagram of a first embodiment of a level conversion circuit of the present invention.
The level conversion circuit 10 shown in the figure converts an input low-voltage signal Si into a signal So higher in voltage than the signal Si and outputs the signal. The two PMOSs 12 and 14 and the two NMOS 16 , 18, an inverter 20, and an NMOS 22. That is, the level conversion circuit 10 further includes an NMOS 22 in the conventional level conversion circuit 36 shown in FIG.
[0018]
Here, the NMOS 22 is connected between the internal node B and the internal node C which is a connection point between the output of the inverter 20 and the gate of the NMOS 18. The gate of the NMOS 22 is connected to the low voltage power supply VL, and its substrate is connected to the ground. Since the other configuration of the level conversion circuit 10 is the same as that of the conventional level conversion circuit 36 shown in FIG. 4, the same components are denoted by the same reference numerals and description thereof is omitted here.
[0019]
In this level conversion circuit 10, when a high level (voltage level of the low voltage power supply VL) is input as the low voltage signal Si, the operation of the circuits other than the NMOS 22 is the same as that of the conventional level conversion circuit 36 shown in FIG. The same.
[0020]
That is, the NMOS 16 is in an on state, the output of the inverter 20 is at a low level (ground level), and the NMOS 18 is in an off state. Therefore, since the internal node B is at the low level and the PMOS 14 is in the on state, the internal node A, that is, the high voltage signal So is at the high level (the voltage level of the high voltage power supply VH), and the PMOS 12 is in the off state. The NMOS 22 is in an on state, and the internal node B and the internal node C are in a conductive state via the NMOS 22.
[0021]
Even when the signal Si transitions from the high level to the low level, the operation of the circuits other than the NMOS 22 is the same as that of the conventional level conversion circuit 36 shown in FIG.
[0022]
That is, the NMOS 16 is turned off, the output of the inverter 20 becomes high level, and the NMOS 18 is turned on. Therefore, the internal node A starts to transition from the high level to the low level, and when the voltage level falls below the threshold value of the PMOS 12, the PMOS 12 is turned on and the internal node B is set to the high level (the voltage level of the high voltage power supply VH). When the voltage level exceeds the threshold of the PMOS 14, the PMOS 14 is turned off.
[0023]
Here, in the level conversion circuit 10, when the signal Si changes from the high level to the low level and the output of the inverter 20 becomes the high level (the voltage level of the low voltage power supply VL), the voltage level of the internal node B passes through the NMOS 22. (VL-Vth) to the voltage level (Vth is the threshold voltage of the NMOS 22). The NMOS 22 is turned off when the internal node B is charged and exceeds the voltage level of (VL−Vth).
[0024]
As a result, the timing at which the voltage level of the internal node B, that is, the gate of the PMOS 14 exceeds the threshold voltage of the PMOS 14 is advanced, and the PMOS 14 can be quickly turned off. Therefore, the period during which the PMOS 14 and the NMOS 18 are simultaneously turned on can be shortened, so that the converted signal So can be speeded up from the high level to the low level, and the through current can be reduced. Low power consumption can be achieved.
[0025]
Even when the signal Si transitions from the low level to the high level, the operation of the circuits other than the NMOS 22 is the same as that of the conventional level conversion circuit 36 shown in FIG.
[0026]
That is, the NMOS 16 is turned on, the output of the inverter 20 becomes low level, and the NMOS 18 is turned off. Therefore, when the internal node B starts to transition from the high level to the low level and the voltage level falls below the threshold value of the PMOS 14, the PMOS 14 is turned on, and the internal node A is set to the high level (the voltage level of the high voltage power supply VH). When the voltage level exceeds the threshold value of the PMOS 12, the PMOS 12 is turned off.
[0027]
Note that the NMOS 22 maintains an off state because its source and drain, that is, the internal nodes B and C instantaneously become a low level.
[0028]
Next, a level conversion circuit according to a second embodiment of the present invention will be described.
The level conversion circuit 24 of the second embodiment shown in FIG. 2 is further provided with a PMOS 26 and an NMOS 28 in the conventional level conversion circuit 36 shown in FIG.
[0029]
Here, the PMOS 26 and the NMOS 28 are connected in series between the low voltage power supply VL and the internal node B. A low voltage signal Si is input to the gate of the PMOS 26, and its substrate is connected to a high voltage power supply VH. A high voltage signal So is input to the gate of the NMOS 28, and its substrate is connected to the ground. Similarly, the same components as those of the conventional level conversion circuit 36 are denoted by the same reference numerals, and the description thereof is omitted.
[0030]
In this level conversion circuit 24, when a high level (voltage level of the low voltage power supply VL) is inputted as the low voltage signal Si, the operation of the circuits other than the PMOS 26 and the NMOS 28 is the conventional level conversion circuit shown in FIG. 36, the description thereof is omitted here. At this time, the PMOS 26 is turned off by the high level of the low voltage signal Si, and the NMOS 28 is turned on by the high level of the high voltage signal So.
[0031]
Even when the signal Si transitions from the high level to the low level, the operations of the circuits other than the PMOS 26 and the NMOS 28 are the same as those of the conventional level conversion circuit 36 shown in FIG.
[0032]
In the level conversion circuit 24, when the signal Si transitions from the high level to the low level, the PMOS 26 is turned on, and the voltage level of the internal node B is higher than the threshold voltage Vth of the NMOS 28 by the high voltage power supply VH than the low voltage power supply VL. When it is large, it is charged through the PMOS 26 and the NMOS 28 instantaneously up to the voltage level of VL, or when the high voltage power supply VH is not larger than the low voltage power supply VL by Vth or more (VH−Vth).
[0033]
As a result, the timing at which the voltage level of the internal node B, that is, the gate of the PMOS 14 exceeds the threshold voltage of the PMOS 14 is advanced, and the PMOS 14 can be quickly turned off. Therefore, the period during which the PMOS 14 and the NMOS 18 are simultaneously turned on can be shortened, so that the converted signal So can be speeded up from the high level to the low level, and the through current can be reduced. Low power consumption can be achieved.
[0034]
The NMOS 28 is turned off when the high-voltage signal So becomes low level. Thereby, the NMOS 28 plays a role of preventing a leakage current from the high voltage power supply VH to the low voltage power supply VL.
[0035]
Even when the signal Si transitions from low level to high level, the operation of the circuits other than the PMOS 26 and NMOS 28 is the same as that of the conventional level conversion circuit 36 shown in FIG. When the signal Si transitions from the low level to the high level, the PMOS 26 is turned off. The NMOS 28 is turned on after the signal Si transits to a high level and the signal So transits to a high level.
[0036]
Next, a level conversion circuit according to a third embodiment of the present invention will be described.
In the level conversion circuit 30 of the third embodiment shown in FIG. 3, the connection destination of the source of the PMOS 26 is changed from the low voltage power supply VL to the high voltage power supply VH in the level conversion circuit 24 of the embodiment shown in FIG. Further, a PMOS 32 and an NMOS 34 are provided.
[0037]
Here, the PMOS 32 and the NMOS 34 are connected in series between the high voltage power supply VH and the ground. The gate of the PMOS 32 is connected to the internal node B, and its substrate is connected to the high voltage power supply VH. The gate of the NMOS 34 is connected to the internal node C, and its substrate is connected to the ground. The source and substrate of the PMOS 26 are connected to the high voltage power supply VH, and the gate thereof is connected to the internal node D that is a connection point between the PMOS 32 and the NMOS 34. Similarly, the same components as those of the conventional level conversion circuit 36 are denoted by the same reference numerals, and the description thereof is omitted.
[0038]
In this level conversion circuit 30, when a high level (voltage level of the low voltage power supply VL) is input as the low voltage signal Si, the operation of the circuits other than the PMOSs 26 and 32 and the NMOSs 28 and 34 is as shown in FIG. This is the same as the level conversion circuit 36 of FIG. At this time, the PMOS 32 is turned on by the low level of the internal node B, the NMOS 34 is turned off by the low level of the internal node C, and the internal node D is at the high level. The PMOS 26 is turned off by the high level of the internal node D, and the NMOS 28 is turned on by the high level of the high voltage signal So.
[0039]
Even when the signal Si transitions from the high level to the low level, the operations of the circuits other than the PMOSs 26 and 32 and the NMOSs 28 and 34 are the same as those of the conventional level conversion circuit 36 shown in FIG.
[0040]
In the level conversion circuit 30, when the signal Si changes from the high level to the low level and the output of the inverter 20, that is, the internal node C becomes the high level, the NMOS 34 is turned on, and the voltage level of the internal node D changes from the high level to the low level. When the voltage level falls below the threshold value of the PMOS 26, the PMOS 26 is turned on and the internal node B is instantaneously charged to the voltage level of (VH−Vth) (Vth is the threshold value of the NMOS 28). .
[0041]
As a result, the timing at which the voltage level of the internal node B, that is, the gate of the PMOS 14 exceeds the threshold voltage of the PMOS 14 is advanced, and the PMOS 14 can be quickly turned off. Therefore, the period during which the PMOS 14 and the NMOS 18 are simultaneously turned on can be shortened, so that the converted signal So can be speeded up from the high level to the low level, and the through current can be reduced. Low power consumption can be achieved.
[0042]
When the voltage level of the internal node B exceeds the threshold value of the PMOS 32, the PMOS 32 is turned off. As in the case of the level conversion circuit 24 shown in FIG. 2, the NMOS 28 is turned off when the high-voltage signal So becomes a low level.
[0043]
Even when the signal Si transitions from low level to high level, the operation of the circuits other than the PMOSs 26 and 32 and the NMOSs 28 and 34 is the same as that of the conventional level conversion circuit 36 shown in FIG. Note that when the signal Si transits from a low level to a high level and the output of the inverter 20, that is, the internal node C becomes a low level, the NMOS 34 is turned off. When the voltage level of the internal node B falls below the threshold value of the PMOS 32, the PMOS 32 is turned on, the internal node D becomes high level, and the PMOS 26 is turned off. The NMOS 28 is turned on after the signal Si transits to a high level and the signal So transits to a high level.
[0044]
The NMOS 22 of the level conversion circuit 10 of the first embodiment, the PMOS 26 and NMOS 28 of the level conversion circuit 24 of the second embodiment, the PMOS 26 and 32 and the NMOS 28 and 34 of the level conversion circuit 30 of the third embodiment are low voltage. When the signal Si transits from a high level to a low level, it functions as an auxiliary circuit that assists the voltage level of the internal node B to transit from a low level to a high level. As a result, the timing at which the PMOS 14 is turned off is advanced, so that both high-speed operation and low power consumption can be achieved simultaneously.
[0045]
Although the example of the auxiliary circuit has been described with reference to the first, second, and third embodiments, the specific circuit configuration of the auxiliary circuit is not limited to these embodiments in the present invention. Any circuit configuration that realizes the above functions may be used. Since the auxiliary circuit in the level conversion circuit 30 of the third embodiment can assist the voltage level of the internal node B without depending on the low voltage power supply VL, the voltage level of the high voltage power supply VH and the low voltage are particularly high. This circuit is effective when the difference from the voltage level of the power supply VL is large.
[0046]
In addition, the auxiliary circuits of the level conversion circuits 10, 24, and 30 of the first, second, and third embodiments can be used in appropriate combination. Further, if a manufacturing process capable of producing a plurality of types of transistors having different gate breakdown voltages according to the operating voltage is used, these transistors are optimally arranged inside the level conversion circuit of the present invention (for example, operated with a low voltage power supply VL). By adopting a transistor with a low gate breakdown voltage for the part), further speeding up is possible.
[0047]
The present invention is basically as described above.
The level conversion circuit of the present invention has been described in detail above. However, the present invention is not limited to the above embodiment, and various improvements and modifications may be made without departing from the spirit of the present invention. is there.
[0048]
【The invention's effect】
As described above in detail, the level conversion circuit according to the present invention is provided between the second P-type MOS transistor and the second N-type MOS transistor when a low voltage signal transits from a high level to a low level. And an auxiliary circuit for assisting the voltage level of the second connection point to transition from the low level to the high level.
Thus, according to the level conversion circuit of the present invention, the timing at which the voltage level of the second connection point, that is, the gate of the first P-type MOS transistor exceeds the threshold voltage is advanced, and the first P-type MOS The transistor can be turned off quickly. Accordingly, since the period during which the first P-type MOS transistor and the first N-type MOS transistor are simultaneously turned on can be shortened, it is possible to speed up the transition of the converted signal from the high level to the low level. In addition, the through current can be reduced and the power consumption can be reduced.
[Brief description of the drawings]
FIG. 1 is a configuration circuit diagram of a first embodiment of a level conversion circuit of the present invention.
FIG. 2 is a configuration circuit diagram of a second embodiment of a level conversion circuit of the present invention.
FIG. 3 is a configuration circuit diagram of a third embodiment of a level conversion circuit of the present invention.
FIG. 4 is a configuration circuit diagram of an example of a conventional level conversion circuit.
[Explanation of symbols]
10, 24, 30, 36 Level conversion circuits 12, 14, 26, 32 P-type MOS transistors 16, 18, 22, 28, 34 N-type MOS transistor 20 Inverter

Claims

A first P-type MOS transistor and a first N-type MOS transistor connected in series between the high-voltage power supply and the ground, and a second P-type MOS transistor connected in series between the high-voltage power supply and the ground A P-type MOS transistor and a second N-type MOS transistor, and an inverter operating with a low-voltage power supply,
The gate of the second P-type MOS transistor is connected to a first connection point between the first P-type MOS transistor and the first N-type MOS transistor, and the first P-type MOS transistor Is connected to a second connection point between the second P-type MOS transistor and the second N-type MOS transistor, and a low voltage signal is applied to the gate of the second N-type MOS transistor. And the low voltage signal is input to the gate of the first N-type MOS transistor via the inverter.
An auxiliary circuit for assisting the voltage level of the second connection point to transition from a low level to a high level when the low voltage signal transits from a high level to a low level; The level conversion circuit which converts the low voltage signal into a high voltage signal and outputs the high voltage signal.

The auxiliary circuit includes a third N-type MOS transistor connected between the second connection point and the output of the inverter, and a gate of the third N-type MOS transistor is connected to the low voltage power source. The level conversion circuit according to claim 1.

The auxiliary circuit includes a third P-type MOS transistor and a third N-type MOS transistor connected in series between the low-voltage power supply and the second connection point, and the third P-type MOS transistor 2. The level conversion circuit according to claim 1, wherein the low voltage signal is input to a gate of the transistor, and the high voltage signal is input to a gate of the third N-type MOS transistor.

The auxiliary circuit includes a third P-type MOS transistor and a third N-type MOS transistor connected in series between the high-voltage power supply and the second connection point, the high-voltage power supply, and the ground. A fourth P-type MOS transistor and a fourth N-type MOS transistor connected in series between each other, and a gate of the fourth P-type MOS transistor is connected to the second connection point, and The output of the inverter is input to the gate of the fourth N-type MOS transistor, and the gate of the third P-type MOS transistor is between the fourth P-type MOS transistor and the fourth N-type MOS transistor. The level conversion circuit according to claim 1, wherein the high-voltage signal is input to a gate of the third N-type MOS transistor.