JP4763924B2

JP4763924B2 - Level shift circuit

Info

Publication number: JP4763924B2
Application number: JP2001196582A
Authority: JP
Inventors: 秀昭岩崎
Original assignee: Kawasaki Microelectronics Inc
Current assignee: Kawasaki Microelectronics Inc
Priority date: 2001-06-28
Filing date: 2001-06-28
Publication date: 2011-08-31
Anticipated expiration: 2021-06-28
Also published as: JP2003017996A

Description

【０００１】
【発明の属する技術分野】
本発明は、低電圧の信号を高電圧の信号に変換するレベルシフト回路に関するものである。
【０００２】
【従来の技術】
図８は、従来のレベルシフト回路の一例の構成回路図である。
同図に示すレベルシフト回路３０は、低電圧の信号ＶＩＮを高電圧の信号ＶＯＵＴに変換するもので、プリドライバの２つのインバータ１２，１４と、レベルシフタ１６と、出力最終段ドライバのインバータ１８とを備えている。ここで、電源ＶＤＤ１は低電圧の電源であり、電源ＶＤＤ２は高電圧の電源である。すなわち、電源ＶＤＤ１＜電源ＶＤＤ２である。
【０００３】
以下、通常動作時の、すなわち、電源ＶＤＤ１，ＶＤＤ２が共に供給されている場合のレベルシフト回路３０の動作を説明する。
【０００４】
まず、信号ＶＩＮがロウレベルの時、内部ノードＡは、信号ＶＩＮのロウレベルがインバータ１２により反転されてハイレベル（電源ＶＤＤ１の電圧レベル）、内部ノードＢは、内部ノードＡのハイレベルがインバータ１４により反転されてロウレベルである。
【０００５】
これに応じて、レベルシフタ１６のＮ型ＭＯＳトランジスタ（ＮＭＯＳ）Ｎ３はオン、ＮＭＯＳＮ４はオフであり、内部ノードＣはロウレベルである。また、内部ノードＣのロウレベルにより、Ｐ型ＭＯＳトランジスタ（ＰＭＯＳ）Ｐ４はオンであり、内部ノードＤはハイレベル（電源ＶＤＤ２の電圧レベル）、ＰＭＯＳＰ３はオフである。
【０００６】
したがって、内部ノードＤのハイレベルはインバータ１８により反転され、信号ＶＯＵＴとしてロウレベルが出力される。
【０００７】
一方、信号ＶＩＮがハイレベル（電源ＶＤＤ１の電圧レベル）の時、内部ノードＡは、信号ＶＩＮのハイレベルがインバータ１２により反転されてロウレベル、内部ノードＢは、内部ノードＡのロウレベルがインバータ１４により反転されてハイレベル（電源ＶＤＤ１の電圧レベル）である。
【０００８】
これに応じて、レベルシフタ１６のＮＭＯＳＮ３はオフ、ＮＭＯＳＮ４はオンであり、内部ノードＤはロウレベルである。また、内部ノードＤのロウレベルにより、ＰＭＯＳＰ３はオンであり、内部ノードＣはハイレベル（電源ＶＤＤ２の電圧レベル）、ＰＭＯＳＰ４はオフである。
【０００９】
したがって、内部ノードＤのロウレベルはインバータ１８により反転され、信号ＶＯＵＴとしてハイレベル（電源ＶＤＤ２の電圧レベル）が出力される。
【００１０】
次に、電源ＶＤＤ１，ＶＤＤ２の投入時（立ち上げ時）の動作を説明する。
【００１１】
まず、電源ＶＤＤ２よりも先に電源ＶＤＤ１が立ち上がった場合、内部ノードＡ，Ｂは、ハイレベル（電源ＶＤＤ１の電圧レベル）またはロウレベルのどちらかに確定する。
続いて、電源ＶＤＤ２が立ち上がった時、内部ノードＣ，Ｄは、内部ノードＡ，Ｂの状態に応じて、ハイレベル（電源ＶＤＤ２の電圧レベル）またはロウレベルのどちらかに確定し、貫通電流は流れないので何ら問題はない。
【００１２】
これに対し、電源ＶＤＤ１よりも先に電源ＶＤＤ２が立ち上がった場合、図９のタイミングチャートに示すように、内部ノードＡ，Ｂは、電源ＶＤＤ１が立ち上がるまでの期間は、不定電圧状態である。
【００１３】
したがって、もしも内部ノードＡ，Ｂが中間レベルの場合は、レベルシフタ１６のＰＭＯＳＰ３およびＮＭＯＳＮ３、もしくは、ＰＭＯＳＰ４およびＮＭＯＳＮ４を介して貫通電流が流れる。また、ＰＭＯＳＰ４およびＮＭＯＳＮ４を介して貫通電流が流れて内部ノードＤが中間レベルになると、さらに出力最終段ドライバのインバータ１８のＰＭＯＳＰ５およびＮＭＯＳＮ５を介して貫通電流が流れるという問題が発生する。
【００１４】
【発明が解決しようとする課題】
本発明の目的は、前記従来技術に基づく問題点を解消し、電源電圧の異なる２つの電源の投入順序に係わらず、電源投入時の貫通電流を防止することができるレベルシフト回路を提供することにある。
【００１５】
【課題を解決するための手段】
上記目的を達成するために、本発明は、低電圧の電源が供給されて低電圧の信号を出力するプリドライバと、高電圧の電源が供給されて前記低電圧の信号を高電圧の信号に変換するレベルシフタとを備えるレベルシフト回路であって、
前記レベルシフタは、前記低電圧の信号が入力される入力用のトランジスタを備え、この入力用のトランジスタのオン／オフの状態に応じて当該レベルシフタの出力信号を発生するものであり、
前記低電圧の電源よりも先に前記高電圧の電源が投入された場合に、前記レベルシフタの入力用のトランジスタへの入力信号を確定する手段を備えていることを特徴とするレベルシフト回路を提供するものである。
【００１６】
ここで、前記レベルシフタの入力用のトランジスタへの入力信号を確定する手段は、前記高電圧の電源もしくはグランドと前記レベルシフタの入力用のトランジスタの入力端子との間に設けられた容量素子、ないしは抵抗素子であるのが好ましい。
【００１７】
【発明の実施の形態】
以下に、添付の図面に示す好適実施例に基づいて、本発明のレベルシフト回路を詳細に説明する。
【００１８】
図１は、本発明のレベルシフト回路の一実施例の構成回路図である。
同図に示すレベルシフト回路１０は、低電圧の信号を高電圧の信号にレベル変換して出力するもので、プリドライバの２つのインバータ１２，１４と、レベルシフタ１６と、出力最終段ドライバのインバータ１８と、２つの容量素子Ｃ１，Ｃ２とを備えている。ここで、電源ＶＤＤ１は低電圧の電源であり、電源ＶＤＤ２は高電圧の電源である（電源ＶＤＤ１＜電源ＶＤＤ２）。
【００１９】
図示例のレベルシフト回路１０において、まず、プリドライバのインバータ１２は、低電圧の信号ＶＩＮを反転出力するもので、Ｐ型ＭＯＳトランジスタ（以後、ＰＭＯＳと記す）Ｐ１と、Ｎ型ＭＯＳトランジスタ（以後、ＮＭＯＳと記す）Ｎ１とを備えている。これらのＰＭＯＳＰ１およびＮＭＯＳＮ１は、低電圧の電源ＶＤＤ１とグランドとの間に直列に接続され、そのゲートは共に信号ＶＩＮに接続され、そのドレインは共に内部ノードＡに接続されている。
【００２０】
また、プリドライバのインバータ１４は、インバータ１２の出力信号（内部ノードＡ）を反転出力するもので、ＰＭＯＳＰ２と、ＮＭＯＳＮ２とを備えている。これらのＰＭＯＳＰ２およびＮＭＯＳＮ２は、低電圧の電源ＶＤＤ１とグランドとの間に直列に接続され、そのゲートは共に内部ノードＡに接続され、そのドレインは共に内部ノードＢに接続されている。
【００２１】
続いて、レベルシフタ１６は、プリドライバの２つのインバータ１２，１４の低電圧の出力信号に応じて、信号ＶＩＮをこれに対応する高電圧の信号に変換するもので、プリドライバのインバータ１２，１４の出力信号が入力される入力用トランジスタのＮＭＯＳＮ３およびＮ４と、この入力用トランジスタのオン／オフの状態に応じて、レベルシフタ１６の出力信号を発生する出力負荷としてのＰＭＯＳＰ３およびＰ４とを備えている。
【００２２】
ここで、ＰＭＯＳＰ３およびＮＭＯＳＮ３は、高電圧の電源ＶＤＤ２とグランドとの間に直列に接続され、そのゲートは、それぞれ内部ノードＤおよび内部ノードＡに接続されている。同じく、ＰＭＯＳＰ４およびＮＭＯＳＮ４は、高電圧の電源ＶＤＤ２とグランドとの間に直列に接続され、そのゲートは、それぞれ内部ノードＣおよび内部ノードＢに接続されている。
【００２３】
出力最終段ドライバのインバータ１８は、レベルシフタ１６の出力信号（内部ノードＤ）を反転し、信号ＶＯＵＴとして出力するもので、ＰＭＯＳＰ５と、ＮＭＯＳＮ５とを備えている。これらのＰＭＯＳＰ５およびＮＭＯＳＮ５は、高電圧の電源ＶＤＤ２とグランドとの間に直列に接続され、そのゲートは共に内部ノードＤに接続され、そのドレインは共に信号ＶＯＵＴに接続されている。
【００２４】
また、容量素子Ｃ１は、低電圧の電源ＶＤＤ１よりも先に高電圧の電源ＶＤＤ２が投入された場合に、レベルシフタ１６の入力用トランジスタのＮＭＯＳＮ３への入力信号（内部ノードＡ）を確定するもので、高電圧の電源ＶＤＤ２と内部ノードＡとの間に接続されている。この容量素子Ｃ１により、電源投入時の内部ノードＡの電圧レベルは、高電圧の電源ＶＤＤ２の電圧レベル付近まで上昇される。
【００２５】
最後に、容量素子Ｃ２は、低電圧の電源ＶＤＤ１よりも先に高電圧の電源ＶＤＤ２が投入された場合に、レベルシフタ１６の入力用トランジスタのＮＭＯＳＮ４への入力信号（内部ノードＢ）を確定するもので、内部ノードＢとグランドとの間に接続されている。この容量素子Ｃ２により、電源投入時の内部ノードＢの電圧レベルは、グランドの電圧レベル付近に抑えられる。
【００２６】
以下、レベルシフト回路１０の動作を説明する。
【００２７】
まず、通常動作時の、すなわち、電源ＶＤＤ１，ＶＤＤ２が共に供給されている場合のレベルシフト回路１０の動作、および、電源ＶＤＤ２よりも先に電源ＶＤＤ１が立ち上がった場合のレベルシフト回路１０の動作は、図８に示す従来のレベルシフト回路３０の動作と全く同じである。
したがって、以下の説明では、電源ＶＤＤ１よりも先に電源ＶＤＤ２が立ち上がった場合のレベルシフト回路１０の動作について説明を行う。
【００２８】
図２のタイミングチャートに示すように、レベルシフト回路１０では、電源ＶＤＤ１により先に電源ＶＤＤ２が立ち上がると、内部ノードＡは、容量素子Ｃ１を介して電源ＶＤＤ２に交流的に接続されているので、容量素子Ｃ１のカップリングにより電源ＶＤＤ２の立ち上がりと共に立ち上がる。
【００２９】
また、内部ノードＢは、容量素子Ｃ２を介してグランドに交流的に接続されているので、電源ＶＤＤ２が立ち上がる過渡状態ではほぼグランド近傍の電圧レベルとなる。そして、内部ノードＡが立ち上がり、プリドライバのインバータ１４のＮＭＯＳＮ２がオンすると、内部ノードＢは、このＮＭＯＳＮ２を介してグランドの電圧レベルに引き落とされる。
【００３０】
この結果、レベルシフタ１６のＮＭＯＳＮ３はオン、ＮＭＯＳＮ４はオフとなり、内部ノードＣはロウレベルになる。また、内部ノードＣがロウレベルになると、ＰＭＯＳＰ４はオンし、内部ノードＤはハイレベル（電源ＶＤＤ２の電圧レベル）となり、ＰＭＯＳＰ３はオフする。
【００３１】
また、内部ノードＤのハイレベルは出力最終段ドライバのインバータ１８により反転され、信号ＶＯＵＴとしてロウレベルが出力される。すなわち、レベルシフト回路１０では、電源ＶＤＤ１，ＶＤＤ２の投入順序に係わらず、貫通電流は流れない。
【００３２】
なお、上記実施例では、内部ノードＢとグランドとの間に容量素子Ｃ２を設けているが、前述のように、電源ＶＤＤ２の投入時に、容量素子Ｃ１によって内部ノードＡが立ち上がると、インバータ１４により内部ノードＢはグランドの電圧レベルに引き落とされるので、容量素子Ｃ２は必須の要件ではない。従って、図３に示すレベルシフト回路２０のように、容量素子Ｃ１を設けるだけでも図１の場合とほぼ同じ効果が得られる。
【００３３】
また、上記実施例の場合とは逆に、内部ノードＡとグランドとの間に容量素子Ｃ１を設け、かつ、電源ＶＤＤ２と内部ノードＢとの間に容量素子Ｃ２を設けるようにしても当然よい。この場合も、容量素子Ｃ２は必須の要件ではないが、電源ＶＤＤ２の投入時に、容量素子Ｃ１によって内部ノードＡの電圧レベルはグランド近傍の電圧レベルとなり、完全にグランドの電圧レベルとはならないので、容量素子Ｃ２を設ける方が好ましい。
【００３４】
また、上記実施例では、容量素子Ｃ１，Ｃ２を用いたが、これに限定されず、図４に示すレベルシフト回路２２のように、容量素子Ｃ１，Ｃ２の代わりに抵抗素子Ｒ１，Ｒ２を用いても同様の効果が得られる。ここで、抵抗素子Ｒ１，Ｒ２は、共に通常動作時には殆ど問題にならない程度の高抵抗値であるとする。
【００３５】
図４に示すレベルシフト回路２２では、電源ＶＤＤ１よりも先に電源ＶＤＤ２が立ち上がると、内部ノードＡは、抵抗素子Ｒ１を介して電源ＶＤＤ２の立ち上がりと共に立ち上がる。また、内部ノードＢは、抵抗素子Ｒ２を介してほぼグランドの電圧レベルとなる。以後の動作は、図１に示すレベルシフト回路１０の場合と同じである。
【００３６】
また、図４に示すレベルシフト回路２２のように、抵抗素子Ｒ１，Ｒ２を用いた場合も、抵抗素子Ｒ２は必須の要件ではない。また、図４に示す例の場合とは逆に、内部ノードＡとグランドとの間に抵抗素子Ｒ１を設け、かつ、電源ＶＤＤ２と内部ノードＢとの間に抵抗素子Ｒ２を設けるようにしても当然よい。この場合も、抵抗素子Ｒ２は必須の要件ではないが、容量素子Ｃ２の場合と同じ理由で抵抗素子Ｒ２を設ける方が好ましい。
【００３７】
また、プリドライバおよび出力最終段ドライバは、必ずしもインバータである必要はない。また、レベルシフタは、プリドライバの出力信号が入力される入力用トランジスタを備え、この入力用トランジスタのオン／オフの状態に応じてレベルシフタの出力信号を発生するものであって、プリドライバの出力信号に応じて、低電圧の信号ＶＩＮを高電圧の信号に変換するものであれば、その回路構成は図示例のものに何ら限定されない。
【００３８】
以下、本発明の範囲を明らかにするために、図５〜７に示す本発明のレベルシフト回路の別の実施例を挙げて説明する。
【００３９】
まず、図５に示すレベルシフト回路２４は、図３に示すレベルシフト回路２０において、レベルシフタ１６の代わりに、ＰＭＯＳＰ３とＮＭＯＳＮ３との間にＰＭＯＳＰ６を挿入し、かつ、ＰＭＯＳＰ４とＮＭＯＳＮ４との間にＰＭＯＳＰ７を挿入したレベルシフタ１６ｂを用いたものである。このレベルシフタ１６ｂのＰＭＯＳＰ６，Ｐ７のゲートは、それぞれ内部ノードＡおよびＢに接続されている。
【００４０】
次に、図６に示すレベルシフト回路２６は、図３に示すレベルシフト回路２０において、レベルシフタ１６の代わりに、ＰＭＯＳＰ３とＮＭＯＳＮ３との間にＮＭＯＳＮ６を挿入し、かつ、ＰＭＯＳＰ４とＮＭＯＳＮ４との間にＮＭＯＳＮ７を挿入したレベルシフタ１６ｃを用いたものである。このレベルシフタ１６ｃのＮＭＯＳＮ６，Ｎ７のゲートは、共に電源ＶＤＤ１に接続されている。
【００４１】
これらの図５および図６に示すレベルシフト回路２４，２６の動作は、基本的に図１に示すレベルシフト回路１０の動作と同じである。
【００４２】
また、図７に示すレベルシフト回路２８は、図５に示すレベルシフト回路２４において、プリドライバとして直列に接続した２つのインバータ１２ｂを用い、レベルシフタ１６ｂの代わりに、図中左側半分のＰＭＯＳＰ３，Ｐ６およびＮＭＯＳＮ３からなるレベルシフタ１６ｄを用いたものである。レベルシフタ１６ｄのＰＭＯＳＰ３のゲートは信号ＶＯＵＴに接続され、出力最終段ドライバのＮＭＯＳＮ５のゲートは内部ノードＢに接続されている。
【００４３】
図７に示すレベルシフト回路２８では、通常動作時に、信号ＶＩＮがロウレベルの場合、内部ノードＡおよびＢは、それぞれロウレベルおよびハイレベル（電源ＶＤＤ１の電圧レベル）である。
【００４４】
したがって、インバータ１４のＰＭＯＳＰ２はオン、ＮＭＯＳＮ２はオフであり、出力最終段ドライバのインバータ１８の出力信号ＶＯＵＴはロウレベルである。また、信号ＶＯＵＴのロウレベルにより、レベルシフタ１６ｄのＰＭＯＳＰ３はオン、ＰＭＯＳＰ６はオン、ＮＭＯＳＮ３はオフであり、従って、内部ノードＣはハイレベル（電源ＶＤＤ２の電圧レベル）であり、出力最終段ドライバのインバータ１８のＰＭＯＳＰ５はオフである。
【００４５】
一方、通常動作時に、信号ＶＩＮがハイレベル（電源ＶＤＤ１の電圧レベル）の場合、内部ノードＡおよびＢは、それぞれハイレベル（電源ＶＤＤ１の電圧レベル）およびロウレベルである。
【００４６】
したがって、レベルシフタ１６ｄのＰＭＯＳＰ６はオフ、ＮＭＯＳＮ３はオンであり、内部ノードＣはロウレベルである。これに応じて、出力最終段ドライバのインバータ１８のＰＭＯＳＰ５はオン、ＮＭＯＳＮ５はオフであり、その出力信号ＶＯＵＴはハイレベル（電源ＶＤＤ２の電圧レベル）である。また、信号ＶＯＵＴのハイレベルにより、レベルシフタ１６ｄのＰＭＯＳＰ３はオフである。
【００４７】
次に、電源ＶＤＤ１，ＶＤＤ２の投入時において、まず、電源ＶＤＤ２よりも先に電源ＶＤＤ１が立ち上がった場合、内部ノードＡ，Ｂは、ハイレベル（電源ＶＤＤ１の電圧レベル）またはロウレベルのどちらかに確定する。
続いて、電源ＶＤＤ２が立ち上がった時、内部ノードＣは、内部ノードＡ，Ｂの状態に応じて、ハイレベル（電源ＶＤＤ２の電圧レベル）またはロウレベルのどちらかに確定し、貫通電流は流れない。
【００４８】
一方、電源ＶＤＤ１よりも先に電源ＶＤＤ２が立ち上がった場合、内部ノードＡは、容量素子Ｃ１により電源ＶＤＤ２の立ち上がりと共に立ち上がる。また、内部ノードＢは、内部ノードＡが立ち上がり、プリドライバのインバータ１４のＮＭＯＳＮ２がオンすると、このＮＭＯＳＮ２を介してグランドの電圧レベルに引き落とされる。
【００４９】
また、レベルシフタ１６ｄのＰＭＯＳＰ６はオフ、ＮＭＯＳＮ３はオンとなり、内部ノードＣはロウレベルになる。従って、出力最終段ドライバのインバータ１８のＰＭＯＳＰ５はオン、ＮＭＯＳＮ５はオフし、その出力信号ＶＯＵＴはハイレベル（電源ＶＤＤ２の電圧レベル）となり、レベルシフタ１６ｄのＰＭＯＳＰ３はオフする。すなわち、レベルシフト回路２８においても、電源ＶＤＤ１，ＶＤＤ２の投入順序に係わらず、貫通電流は流れない。
【００５０】
本発明のレベルシフト回路は、低電圧の電源ＶＤＤ１よりも先に高電圧の電源ＶＤＤ２が投入された場合に、レベルシフタの入力用トランジスタへの入力信号を確定する手段を備えることを特徴とするものであり、プリドライバ、レベルシフタおよび出力最終段ドライバの具体的な回路構成は、図５〜図７に一例を示すように各種の変更が可能である。なお、図５〜７では、容量素子Ｃ１を用いているが、もちろん抵抗素子を使用してもよい。
【００５１】
上記容量の構成に関しては、ゲート容量、ポリシリコン層−絶縁体層−ポリシリコン層で形成された容量、金属層−絶縁体層−ポリシリコン層で形成した容量等の様々な構成が可能で、特に限定されない。また、上記抵抗素子に関しても、拡散抵抗、ポリシリコン抵抗、金属抵抗等の様々な構成が可能で、特に限定されない。
【００５２】
本発明のレベルシフト回路は、基本的に以上のようなものである。
以上、本発明のレベルシフト回路について詳細に説明したが、本発明は上記実施例に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【００５３】
【発明の効果】
以上詳細に説明した様に、本発明のレベルシフト回路は、低電圧の電源よりも先に高電圧の電源が投入された場合に、レベルシフタの入力用のトランジスタへの入力信号を確定する手段を備えるものである。
これにより、本発明のレベルシフト回路によれば、高電圧および低電圧の電源の投入順序に係わらず、電源投入時の貫通電流を防止することができるという効果がある。
【図面の簡単な説明】
【図１】本発明のレベルシフト回路の一実施例の構成回路図である。
【図２】本発明のレベルシフト回路の動作を表す一実施例のタイミングチャートである。
【図３】本発明のレベルシフト回路の別の実施例の構成回路図である。
【図４】本発明のレベルシフト回路の別の実施例の構成回路図である。
【図５】本発明のレベルシフト回路の別の実施例の構成回路図である。
【図６】本発明のレベルシフト回路の別の実施例の構成回路図である。
【図７】本発明のレベルシフト回路の別の実施例の構成回路図である。
【図８】従来のレベルシフト回路の一例の構成回路図である。
【図９】従来のレベルシフト回路の動作を表す一例のタイミングチャートである。
【符号の説明】
１０，２０，２２，２４，２６，２８，３０レベルシフト回路
１２，１２ｂ，１４，１８インバータ
１６，１６ｂ，１６ｃ，１６ｄレベルシフタ
Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｐ６，Ｐ７Ｐ型ＭＯＳトランジスタ（ＰＭＯＳ）
Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５，Ｎ６，Ｎ７Ｎ型ＭＯＳトランジスタ（ＮＭＯＳ）
Ｃ１，Ｃ２容量素子
Ｒ１，Ｒ２抵抗素子
ＶＤＤ１，ＶＤＤ２電源
Ａ，Ｂ，Ｃ，Ｄ内部ノード
ＶＩＮ，ＶＯＵＴ信号[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a level shift circuit that converts a low voltage signal into a high voltage signal.
[0002]
[Prior art]
FIG. 8 is a configuration circuit diagram of an example of a conventional level shift circuit.
The level shift circuit 30 shown in the figure converts a low voltage signal VIN into a high voltage signal VOUT, and includes two inverters 12 and 14 of a pre-driver, a level shifter 16, and an inverter 18 of an output final stage driver. It has. Here, the power supply VDD1 is a low voltage power supply, and the power supply VDD2 is a high voltage power supply. That is, power supply VDD1 <power supply VDD2.
[0003]
Hereinafter, the operation of the level shift circuit 30 during normal operation, that is, when both the power supplies VDD1 and VDD2 are supplied will be described.
[0004]
First, when the signal VIN is at a low level, the internal node A has the low level of the signal VIN inverted by the inverter 12 to be a high level (voltage level of the power supply VDD1), and the internal node B has the high level of the internal node A by the inverter 14. Inverted and low level.
[0005]
Accordingly, the N-type MOS transistor (NMOS) N3 of the level shifter 16 is on, the NMOS N4 is off, and the internal node C is at the low level. Further, due to the low level of the internal node C, the P-type MOS transistor (PMOS) P4 is on, the internal node D is high level (voltage level of the power supply VDD2), and the PMOS P3 is off.
[0006]
Therefore, the high level of the internal node D is inverted by the inverter 18 and a low level is output as the signal VOUT.
[0007]
On the other hand, when the signal VIN is at the high level (the voltage level of the power supply VDD1), the internal node A is inverted by the inverter 12 to the low level, and the internal node B has the low level of the internal node A by the inverter 14. Inverted and high level (voltage level of power supply VDD1).
[0008]
Accordingly, the NMOS N3 of the level shifter 16 is off, the NMOS N4 is on, and the internal node D is at the low level. Further, due to the low level of the internal node D, the PMOS P3 is on, the internal node C is at the high level (voltage level of the power supply VDD2), and the PMOS P4 is off.
[0009]
Therefore, the low level of the internal node D is inverted by the inverter 18, and a high level (voltage level of the power supply VDD2) is output as the signal VOUT.
[0010]
Next, the operation at the time of turning on (starting up) the power supplies VDD1 and VDD2 will be described.
[0011]
First, when the power supply VDD1 rises before the power supply VDD2, the internal nodes A and B are determined to be either high level (voltage level of the power supply VDD1) or low level.
Subsequently, when the power supply VDD2 rises, the internal nodes C and D are determined to be either high level (voltage level of the power supply VDD2) or low level according to the state of the internal nodes A and B, and the through current flows. There is no problem because there is no.
[0012]
On the other hand, when the power supply VDD2 rises before the power supply VDD1, as shown in the timing chart of FIG. 9, the internal nodes A and B are in an indefinite voltage state until the power supply VDD1 rises.
[0013]
Therefore, if internal nodes A and B are at an intermediate level, a through current flows through PMOSP3 and NMOSN3 of level shifter 16 or through PMOSP4 and NMOSN4. Further, when a through current flows through the PMOS P4 and the NMOS N4 and the internal node D becomes an intermediate level, there arises a problem that the through current further flows through the PMOS P5 and the NMOS N5 of the inverter 18 of the output final stage driver.
[0014]
[Problems to be solved by the invention]
SUMMARY OF THE INVENTION An object of the present invention is to provide a level shift circuit that solves the problems based on the above prior art and can prevent a through current at the time of power-on regardless of the order of power-on of two power supplies having different power-supply voltages. It is in.
[0015]
[Means for Solving the Problems]
In order to achieve the above object, the present invention provides a pre-driver that outputs a low-voltage signal when supplied with a low-voltage power supply, and a low-voltage signal that is supplied with a high-voltage power supply into a high-voltage signal. A level shift circuit comprising a level shifter for conversion,
The level shifter includes an input transistor to which the low voltage signal is input, and generates an output signal of the level shifter according to the on / off state of the input transistor.
Wherein when the power supply of the high voltage before the power supply of low voltage is turned on, providing a level shift circuit, characterized in that it comprises a means for determining an input signal to the transistor for input of the level shifter To do.
[0016]
Here, means for determining an input signal to the input transistor of the level shifter is a capacitive element or resistor provided between the high voltage power supply or ground and the input terminal of the input transistor of the level shifter. An element is preferred.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
The level shift circuit of the present invention will be described below in detail with reference to the preferred embodiments shown in the accompanying drawings.
[0018]
FIG. 1 is a configuration circuit diagram of an embodiment of a level shift circuit according to the present invention.
The level shift circuit 10 shown in FIG. 1 converts a low voltage signal into a high voltage signal and outputs it. The two inverters 12 and 14 of the pre-driver, the level shifter 16, and the inverter of the output final stage driver are output. 18 and two capacitive elements C1 and C2. Here, the power supply VDD1 is a low voltage power supply, and the power supply VDD2 is a high voltage power supply (power supply VDD1 <power supply VDD2).
[0019]
In the level shift circuit 10 of the illustrated example, first, the pre-driver inverter 12 inverts and outputs a low-voltage signal VIN, and includes a P-type MOS transistor (hereinafter referred to as PMOS) P1 and an N-type MOS transistor (hereinafter referred to as PMOS). N1). These PMOSP1 and NMOSN1 are connected in series between the low-voltage power supply VDD1 and the ground, their gates are both connected to the signal VIN, and their drains are both connected to the internal node A.
[0020]
Further, the inverter 14 of the pre-driver is an output that inverts the output signal (internal node A) of the inverter 12, and includes a PMOS P2 and an NMOS N2. These PMOSP2 and NMOSN2 are connected in series between the low-voltage power supply VDD1 and the ground, their gates are both connected to the internal node A, and their drains are both connected to the internal node B.
[0021]
Subsequently, the level shifter 16 converts the signal VIN into a high-voltage signal corresponding to the low-voltage output signal of the two inverters 12 and 14 of the pre-driver. NMOS transistors N3 and N4, which are input transistors, and PMOS P3 and P4 as output loads for generating output signals of the level shifter 16 in accordance with the on / off state of the input transistors. .
[0022]
Here, the PMOS P3 and the NMOS N3 are connected in series between the high-voltage power supply VDD2 and the ground, and their gates are connected to the internal node D and the internal node A, respectively. Similarly, the PMOS P4 and the NMOS N4 are connected in series between the high-voltage power supply VDD2 and the ground, and their gates are connected to the internal node C and the internal node B, respectively.
[0023]
The inverter 18 of the final output driver inverts the output signal (internal node D) of the level shifter 16 and outputs it as a signal VOUT, and includes a PMOS P5 and an NMOS N5. These PMOSP5 and NMOSN5 are connected in series between the high-voltage power supply VDD2 and the ground, their gates are both connected to the internal node D, and their drains are both connected to the signal VOUT.
[0024]
The capacitive element C1 determines an input signal (internal node A) to the NMOS N3 of the input transistor of the level shifter 16 when the high voltage power supply VDD2 is turned on before the low voltage power supply VDD1. The high voltage power supply VDD2 and the internal node A are connected. The capacitive element C1 raises the voltage level of the internal node A when the power is turned on to near the voltage level of the high-voltage power supply VDD2.
[0025]
Finally, the capacitive element C2 determines an input signal (internal node B) to the NMOS N4 of the input transistor of the level shifter 16 when the high voltage power supply VDD2 is turned on before the low voltage power supply VDD1. Thus, it is connected between the internal node B and the ground. By this capacitive element C2, the voltage level of the internal node B when the power is turned on is suppressed to the vicinity of the ground voltage level.
[0026]
Hereinafter, the operation of the level shift circuit 10 will be described.
[0027]
First, the operation of the level shift circuit 10 during normal operation, that is, when both the power supplies VDD1 and VDD2 are supplied, and the operation of the level shift circuit 10 when the power supply VDD1 rises before the power supply VDD2 are described. The operation of the conventional level shift circuit 30 shown in FIG. 8 is exactly the same.
Therefore, in the following description, the operation of the level shift circuit 10 when the power supply VDD2 rises before the power supply VDD1 will be described.
[0028]
As shown in the timing chart of FIG. 2, in the level shift circuit 10, when the power supply VDD2 rises first by the power supply VDD1, the internal node A is AC-connected to the power supply VDD2 via the capacitive element C1, It rises with the rise of the power supply VDD2 by the coupling of the capacitive element C1.
[0029]
Further, since the internal node B is AC-connected to the ground via the capacitive element C2, the voltage level is almost near the ground in the transient state where the power supply VDD2 rises. When the internal node A rises and the NMOS N2 of the pre-driver inverter 14 is turned on, the internal node B is pulled down to the ground voltage level via the NMOS N2.
[0030]
As a result, the NMOS N3 of the level shifter 16 is turned on, the NMOS N4 is turned off, and the internal node C becomes low level. Further, when the internal node C becomes low level, the PMOS P4 is turned on, the internal node D becomes high level (voltage level of the power supply VDD2), and the PMOS P3 is turned off.
[0031]
The high level of the internal node D is inverted by the inverter 18 of the output final stage driver, and the low level is output as the signal VOUT. That is, in the level shift circuit 10, the through current does not flow regardless of the turn-on order of the power supplies VDD1 and VDD2.
[0032]
In the above embodiment, the capacitive element C2 is provided between the internal node B and the ground. However, as described above, when the internal node A rises by the capacitive element C1 when the power supply VDD2 is turned on, the inverter 14 Since the internal node B is pulled down to the ground voltage level, the capacitive element C2 is not an essential requirement. Therefore, as in the level shift circuit 20 shown in FIG. 3, the same effect as in FIG. 1 can be obtained only by providing the capacitive element C1.
[0033]
Contrary to the case of the above embodiment, the capacitive element C1 may be provided between the internal node A and the ground, and the capacitive element C2 may be provided between the power supply VDD2 and the internal node B. . In this case as well, the capacitive element C2 is not an essential requirement, but when the power supply VDD2 is turned on, the voltage level of the internal node A becomes a voltage level near the ground by the capacitive element C1, and is not completely the ground voltage level. It is preferable to provide the capacitor element C2.
[0034]
In the above-described embodiment, the capacitive elements C1 and C2 are used. However, the present invention is not limited to this, and resistive elements R1 and R2 are used instead of the capacitive elements C1 and C2, as in the level shift circuit 22 shown in FIG. However, the same effect can be obtained. Here, it is assumed that both of the resistance elements R1 and R2 have a high resistance value that hardly causes a problem during normal operation.
[0035]
In the level shift circuit 22 shown in FIG. 4, when the power supply VDD2 rises before the power supply VDD1, the internal node A rises with the rise of the power supply VDD2 via the resistance element R1. Also, the internal node B is at a ground voltage level via the resistance element R2. The subsequent operation is the same as that of the level shift circuit 10 shown in FIG.
[0036]
Further, when the resistance elements R1 and R2 are used as in the level shift circuit 22 shown in FIG. 4, the resistance element R2 is not an essential requirement. In contrast to the example shown in FIG. 4, a resistance element R1 may be provided between the internal node A and the ground, and a resistance element R2 may be provided between the power supply VDD2 and the internal node B. Naturally good. Also in this case, the resistance element R2 is not an essential requirement, but it is preferable to provide the resistance element R2 for the same reason as in the case of the capacitance element C2.
[0037]
Further, the pre-driver and the output final stage driver do not necessarily need to be inverters. The level shifter includes an input transistor to which the output signal of the predriver is input, and generates an output signal of the level shifter according to the on / off state of the input transistor. Accordingly, as long as the low-voltage signal VIN is converted into a high-voltage signal, the circuit configuration is not limited to that of the illustrated example.
[0038]
Hereinafter, in order to clarify the scope of the present invention, another embodiment of the level shift circuit of the present invention shown in FIGS.
[0039]
First, in the level shift circuit 24 shown in FIG. 5, in the level shift circuit 20 shown in FIG. 3, instead of the level shifter 16, a PMOS P6 is inserted between the PMOS P3 and the NMOS N3, and the PMOS P7 is inserted between the PMOS P4 and the NMOS N4. The level shifter 16b in which is inserted is used. The gates of the PMOSs P6 and P7 of the level shifter 16b are connected to the internal nodes A and B, respectively.
[0040]
Next, in the level shift circuit 26 shown in FIG. 6, in the level shift circuit 20 shown in FIG. 3, instead of the level shifter 16, an NMOS N6 is inserted between the PMOS P3 and the NMOS N3, and between the PMOS P4 and the NMOS N4. The level shifter 16c with the NMOS N7 inserted is used. The gates of the NMOSs N6 and N7 of the level shifter 16c are both connected to the power supply VDD1.
[0041]
The operations of the level shift circuits 24 and 26 shown in FIGS. 5 and 6 are basically the same as the operation of the level shift circuit 10 shown in FIG.
[0042]
Further, the level shift circuit 28 shown in FIG. 7 uses two inverters 12b connected in series as pre-drivers in the level shift circuit 24 shown in FIG. 5, and instead of the level shifter 16b, PMOSs P3 and P6 in the left half in the figure. And a level shifter 16d made of NMOS N3. The gate of the PMOS P3 of the level shifter 16d is connected to the signal VOUT, and the gate of the NMOS N5 of the output final stage driver is connected to the internal node B.
[0043]
In the level shift circuit 28 shown in FIG. 7, when the signal VIN is at a low level during normal operation, the internal nodes A and B are at a low level and a high level (voltage level of the power supply VDD1), respectively.
[0044]
Accordingly, the PMOS P2 of the inverter 14 is on, the NMOS N2 is off, and the output signal VOUT of the inverter 18 of the output final stage driver is at a low level. Further, due to the low level of the signal VOUT, the PMOSP3 of the level shifter 16d is on, the PMOSP6 is on, and the NMOS N3 is off. Therefore, the internal node C is at the high level (voltage level of the power supply VDD2). The PMOS P5 is off.
[0045]
On the other hand, when signal VIN is at a high level (voltage level of power supply VDD1) during normal operation, internal nodes A and B are at a high level (voltage level of power supply VDD1) and a low level, respectively.
[0046]
Accordingly, the PMOS P6 of the level shifter 16d is off, the NMOS N3 is on, and the internal node C is at the low level. Accordingly, the PMOS P5 of the inverter 18 of the output final stage driver is on, the NMOS N5 is off, and the output signal VOUT is at a high level (voltage level of the power supply VDD2). Further, the PMOSP3 of the level shifter 16d is off due to the high level of the signal VOUT.
[0047]
Next, when the power supply VDD1 or VDD2 is turned on, first, when the power supply VDD1 rises before the power supply VDD2, the internal nodes A and B are determined to be either high level (voltage level of the power supply VDD1) or low level. To do.
Subsequently, when the power supply VDD2 rises, the internal node C is determined to be either high level (voltage level of the power supply VDD2) or low level according to the state of the internal nodes A and B, and no through current flows.
[0048]
On the other hand, if the previous power supply VDD2 rises to than the power supply VDD 1, the internal node A, rises with the rise of the power supply VDD2 by capacitive element C1. The internal node B is pulled down to the ground voltage level via the NMOS N2 when the internal node A rises and the NMOS N2 of the inverter 14 of the pre-driver is turned on.
[0049]
Also, the PMOS P6 of the level shifter 16d is turned off, the NMOS N3 is turned on, and the internal node C is at the low level. Accordingly, the PMOS P5 of the inverter 18 of the output final stage driver is turned on, the NMOS N5 is turned off, the output signal VOUT becomes a high level (voltage level of the power supply VDD2), and the PMOS P3 of the level shifter 16d is turned off. That is, in the level shift circuit 28, no through current flows regardless of the order of turning on the power supplies VDD1 and VDD2.
[0050]
The level shift circuit according to the present invention includes means for determining an input signal to the input transistor of the level shifter when the high voltage power supply VDD2 is turned on before the low voltage power supply VDD1. The specific circuit configurations of the pre-driver, level shifter, and output final stage driver can be variously changed as shown in FIGS. 5-7, the capacitive element C1 is used, but a resistive element may be used as a matter of course.
[0051]
Regarding the configuration of the capacitor, various configurations such as a gate capacitor, a capacitor formed of a polysilicon layer-insulator layer-polysilicon layer, a capacitor formed of a metal layer-insulator layer-polysilicon layer, and the like are possible. There is no particular limitation. In addition, the resistance element can be variously configured such as a diffusion resistance, a polysilicon resistance, and a metal resistance, and is not particularly limited.
[0052]
The level shift circuit of the present invention is basically as described above.
The level shift circuit of the present invention has been described in detail above. However, the present invention is not limited to the above-described embodiments, and various modifications and changes may be made without departing from the spirit of the present invention. is there.
[0053]
【The invention's effect】
As described above in detail, the level shift circuit of the present invention has means for determining an input signal to the input transistor of the level shifter when the high voltage power supply is turned on before the low voltage power supply. It is to be prepared.
As a result, according to the level shift circuit of the present invention, there is an effect that it is possible to prevent a through current when the power is turned on regardless of the turn-on order of the high-voltage and low-voltage power supplies.
[Brief description of the drawings]
FIG. 1 is a configuration circuit diagram of an embodiment of a level shift circuit of the present invention.
FIG. 2 is a timing chart of an embodiment illustrating the operation of the level shift circuit of the present invention.
FIG. 3 is a configuration circuit diagram of another embodiment of the level shift circuit of the present invention.
FIG. 4 is a configuration circuit diagram of another embodiment of the level shift circuit of the present invention.
FIG. 5 is a configuration circuit diagram of another embodiment of the level shift circuit of the present invention.
FIG. 6 is a configuration circuit diagram of another embodiment of the level shift circuit of the present invention.
FIG. 7 is a configuration circuit diagram of another embodiment of the level shift circuit of the present invention.
FIG. 8 is a configuration circuit diagram of an example of a conventional level shift circuit.
FIG. 9 is an example timing chart showing the operation of a conventional level shift circuit.
[Explanation of symbols]
10, 20, 22, 24, 26, 28, 30 Level shift circuits 12, 12b, 14, 18 Inverters 16, 16b, 16c, 16d Level shifters P1, P2, P3, P4, P5, P6, P7 P-type MOS transistors ( PMOS)
N1, N2, N3, N4, N5, N6, N7 N-type MOS transistor (NMOS)
C1, C2 Capacitance elements R1, R2 Resistance elements VDD1, VDD2 Power supplies A, B, C, D Internal nodes VIN, VOUT signals

Claims

A level shift circuit comprising a pre-driver that is supplied with a low voltage power and outputs a low voltage signal, and a level shifter that is supplied with a high voltage power and converts the low voltage signal into a high voltage signal. ,
The level shifter includes an input transistor to which the low voltage signal is input, and generates an output signal of the level shifter according to the on / off state of the input transistor,
Wherein when the power supply of the high voltage before the power supply of low voltage is turned on, the level shift circuit, characterized in that it comprises a means for determining an input signal to the transistor for input of the level shifter.

The means for determining an input signal to the input transistor of the level shifter is a capacitive element provided between the high-voltage power supply or ground and an input terminal of the input transistor of the level shifter. The level shift circuit described.

The means for determining an input signal to the input transistor of the level shifter is a resistance element provided between the high-voltage power supply or ground and an input terminal of the input transistor of the level shifter. The level shift circuit described.