JP2004153577A

JP2004153577A - Inverter circuit

Info

Publication number: JP2004153577A
Application number: JP2002316748A
Authority: JP
Inventors: Shigetaka Kasuga; 繁孝春日; Takumi Yamaguchi; 琢己山口
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2002-10-30
Filing date: 2002-10-30
Publication date: 2004-05-27

Abstract

<P>PROBLEM TO BE SOLVED: To provide an inverter circuit employing an n-type MOS transistor capable of obtaining a supply voltage as a high-level output even on the occurrence of a short channel phenomenon. <P>SOLUTION: An inverter circuit 10 includes transistors T31, T32, T33, and a bootstrap capacitor C35. As to the transistor T31, the drain is connected to the power supply, and the source is connected to the output terminal. As to the transistor T32, the drain is connected to the output nodal point, the source is grounded, and the gate is connected to the input terminal. As to the bootstrap capacitor C35, one electrode is connected to the source of the transistor T33, while the other electrode is connected to the output terminal. Further, as to the transistor T33, the drain is connected to the power supply, the source is connected to the gate of the load MOS transistor, and the gate is connected to the input nodal point. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、駆動ＭＯＳ及び負荷ＭＯＳの両方にＮ型ＭＯＳトランジスタを利用したインバータ回路に関する。
【０００２】
【従来の技術】
ＭＯＳ集積回路の基本回路であるインバータ回路は、組み合わせるＭＯＳの種類により各種形式が存在するが、中でもＮ型ＭＯＳトランジスタのみを組み合わせて構成されるインバータ回路は、製造コストが低く、製造工程がシンプルであるという特長により需要が高い。
【０００３】
図３は、Ｎ型ＭＯＳトランジスタで構成された、従来技術における基本的なインバータ回路を示す。
同図のインバータ回路５０は、直列接続されたＮ型ＭＯＳトランジスタＴ５１とＮ型ＭＯＳトランジスタＴ５２とを備える。Ｎ型ＭＯＳトランジスタＴ５１及びＴ５２は、一般に、それらの機能から負荷ＭＯＳ、駆動ＭＯＳと呼ばれている。
【０００４】
Ｎ型ＭＯＳトランジスタＴ５１は、ゲート及びドレインが電源電圧Ｖｄｄの電源に接続され、ソースがＮ型ＭＯＳトランジスタＴ５２のドレインに接続される。Ｎ型ＭＯＳトランジスタＴ５１はゲート電圧が変化しないことにより定電流特性を示し、インバータ回路５０における負荷抵抗として機能する。
Ｎ型ＭＯＳトランジスタＴ５２は、ドレインがＮ型ＭＯＳトランジスタＴ５１のソースと接続され、ソースが接地される。このゲートに入力電圧Ｖｉｎが印加されると、ローレベルのときオフとなり、ハイレベルのときオンとなる。
【０００５】
この構成により、節点Ｎ５３から出力される出力電圧Ｖｏｕｔは、Ｎ型ＭＯＳトランジスタＴ５１とＴ５２との抵抗比により分圧される。よって、入力電圧Ｖｉｎがハイレベルのとき出力電圧Ｖｏｕｔがローレベルとなり、入力電圧Ｖｉｎがローレベルのとき、出力電圧Ｖｏｕｔがハイレベルとなる。
ただしこのハイレベル出力は、電源電圧Ｖｄｄと同じではなく、電源電圧ＶｄｄからＮ型ＭＯＳトランジスタＴ５１のしきい値電圧Ｖｔ５１を差し引いた電圧（Ｖｄｄ−Ｖｔ５１）までにしかならないという欠点がある。
【０００６】
特に、複数のインバータ回路を連結させた回路構成、具体的には例えば、１つのインバータ回路の出力電圧Ｖｏｕｔを次段のインバータ回路の負荷ＭＯＳへの入力として複数段連結させた回路構成の場合、出力パルス波形の振幅は後段へいくほど狭くなり、十分な振幅の出力パルス波形を伝達することができなくなる。これを改善するために、負荷ＭＯＳに高い電圧を印加することにより、しきい値電圧分の低下が発生しないように改良したものが図４に示すブートストラップ法を用いたインバータ回路である（例えば、非特許文献１）。
【０００７】
同図においてインバータ回路６０は、Ｎ型ＭＯＳトランジスタＴ６１、Ｔ６２、Ｔ６３及びブートストラップ容量Ｃ６５を備える。
Ｎ型ＭＯＳトランジスタＴ６１及びＴ６２のそれぞれは、図３の回路におけるＴ５１及びＴ５２に対応する。ただし、Ｎ型ＭＯＳトランジスタＴ６１のゲートはＮ型ＭＯＳトランジスタＴ６３のソースに接続されている。
【０００８】
Ｎ型ＭＯＳトランジスタＴ６３はブートストラップ容量Ｃ６５を充電するための素子で、ゲート及びドレインが電源に接続され、ソースがブートストラップ容量Ｃ６５の一方の電極に接続される。
ブートストラップ容量Ｃ６５は、コンデンサであり、一方の電極がＮ型ＭＯＳトランジスタＴ６３のソースに接続され、他方の電極が出力節点Ｎ６６に接続されている。
【０００９】
続いて、インバータ回路６０の動作を説明する。
入力電圧Ｖｉｎがハイレベルの場合、Ｎ型ＭＯＳトランジスタＴ６２がオンとなって、出力電圧Ｖｏｕｔがローレベルとなる。この時、Ｎ型ＭＯＳトランジスタＴ６３のソース電圧によって、節点Ｎ６４は充電され、またＮ型ＭＯＳトランジスタＴ６１はオンとなる。
【００１０】
節点Ｎ６４の充電電圧が、電源電圧ＶｄｄからＮ型ＭＯＳトランジスタＴ６３のしきい値電圧Ｖｔ６３を差し引いた値（Ｖｄｄ−Ｖｔ６３）にまで上昇した後、Ｎ型ＭＯＳトランジスタＴ６３はオフとなり、その結果、節点Ｎ６４はフローティング状態になる。
次に、入力電圧Ｖｉｎがローレベルになった時、Ｎ型ＭＯＳトランジスタＴ６２はオフとなるが、Ｎ型ＭＯＳトランジスタＴ６１はオンとなっているので、出力節点Ｎ６６の電圧は高くなる。そして、この出力節点Ｎ６６の電圧に、ブートストラップ容量Ｃ６５の両端電圧（Ｖｄｄ−Ｖｔ６３）が加えられ、節点Ｎ６４が昇圧される。この昇圧された電圧が再びＮ型ＭＯＳトランジスタＴ６１のゲートに帰還するために、最終的にＮ型ＭＯＳトランジスタＴ６１のゲートには高い電圧が印加されることになり、ハイレベル出力Ｖｏｕｔがしきい値電圧Ｖｔ６１分低下せず、電源電圧Ｖｄｄと同じ高さの電圧を出力することができる。
【００１１】
【非特許文献１】
原央編著、「超ＬＳＩ入門シリーズ▲５▼、ＭＯＳ集積回路の基礎」、初版、株式会社近代科学社、１９９２年５月、ｐ．９４−９５
【００１２】
【発明が解決しようとする課題】
ところが図４のインバータ回路６０においても、Ｎ型ＭＯＳトランジスタＴ６３にショートチャネル現象が発生した場合には、出力電圧Ｖｄｄのハイレベル出力は電源電圧ＶｄｄからＮ型ＭＯＳトランジスタＴ６１のしきい値電圧Ｖｔ６１を差し引いた値（Ｖｄｄ−Ｖｔ６１）より高くすることができなくなるという問題がある。
【００１３】
ここでショートチャネル現象とは、ソース−ドレイン間に電流が流れやすくなり、Ｎ型ＭＯＳトランジスタが常にオンの状態になり、オフの状態にならなくなる現象を言う。この現象は、近年のトランジスタの微細化プロセスにより、トランジスタのゲート長が短くなってゲート下の電位障壁が小さくなることによって、発生しやすくなったものである。
【００１４】
Ｎ型ＭＯＳトランジスタＴ６３のソース・ドレイン間が常に電流が流れた状態になると、節点Ｎ６４が電源電圧Ｖｄｄよりも高くできなくなって固定されてしまう。固定された状態では、入力電圧Ｖｉｎがローレベルのとき、Ｎ型ＭＯＳトランジスタＴ６１のゲートにＶｄｄより高い電圧を印加することができなくなるので、出力電圧Ｖｏｕｔのハイレベル出力は（Ｖｄｄ−Ｖｔ６１）となるのである。
【００１５】
上記の問題に鑑みて、本発明は、Ｎ型ＭＯＳトランジスタを用いたインバータ回路において、ショートチャネル現象が発生した場合においても、電源電圧Ｖｄｄ以上のハイレベル出力を得ることのできるインバータ回路を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記問題を解決するため、本発明のインバータ回路は、駆動ＭＯＳ、負荷ＭＯＳ、ブートストラップ容量及び充電用ＭＯＳを備え、入力節点より印加される入力電圧を位相反転して出力節点から出力するインバータ回路であって、前記負荷ＭＯＳは、ドレインが電源に接続され、ソースが前記出力節点に接続され、前記駆動ＭＯＳは、ドレインが前記出力節点に接続され、ソースが接地され、ゲートが前記入力節点に接続され、前記ブートストラップ容量は、一方の電極が前記充電用ＭＯＳのソースに接続され、他の一方の電極が前記出力節点に接続され、前記充電用ＭＯＳは、ドレインが電源に接続され、ソースが前記負荷ＭＯＳのゲートに接続され、ゲートが前記入力節点に接続されていることを特徴とする。
【００１７】
また、駆動ＭＯＳ、負荷ＭＯＳ、ブートストラップ容量及び充電用ＭＯＳを備え、入力節点より印加される入力電圧を位相反転して出力節点から出力するインバータ回路であって、前記負荷ＭＯＳは、ドレインが電源に接続され、ソースが前記出力節点に接続され、前記駆動ＭＯＳは、ドレインが前記出力節点に接続され、ソースが接地され、ゲートが前記入力節点に接続され、前記ブートストラップ容量は、一方の電極が前記充電用ＭＯＳのソースに接続され、他の一方の電極が前記出力節点に接続され、前記充電用ＭＯＳは、ソースが前記負荷ＭＯＳのゲートに接続され、ゲート及びドレインが前記入力節点に接続されていることを特徴とする。
【００１８】
【発明の実施の形態】
以下、本発明の実施形態について説明する。
図１は第１の実施形態に係るインバータ回路を示す。
同図のインバータ回路１０が図４に示す従来のインバータ回路６０と異なる点は、ブートストラップ容量Ｃ１５に充電するＮ型ＭＯＳトランジスタＴ１３のゲートが電源電圧Ｖｄｄではなく入力電圧Ｖｉｎの入力端子に接続されている点にある。
【００１９】
同図においてインバータ回路１０は、Ｎ型ＭＯＳトランジスタＴ１１、Ｔ１２、Ｔ１３及びブートストラップ容量Ｃ１５を備える。
Ｎ型ＭＯＳトランジスタＴ１１は、Ｎ型ＭＯＳトランジスタであり、ドレインが電源電圧Ｖｄｄの電源に接続され、ソースが出力節点Ｎ１６でＮ型ＭＯＳトランジスタＴ１２のドレインと接続され、ゲートが節点Ｎ１４でＮ型ＭＯＳトランジスタＴ１３のソースとブートストラップ容量Ｃ１５の片側電極とに接続されている。
【００２０】
Ｎ型ＭＯＳトランジスタＴ１２は、Ｎ型ＭＯＳトランジスタであり、ドレインが出力節点Ｎ１６でＮ型ＭＯＳトランジスタＴ１１のソースに接続され、ソースが接地され、ゲートに入力電圧Ｖｉｎが入力される。
Ｎ型ＭＯＳトランジスタＴ１３は、Ｎ型ＭＯＳトランジスタであり、ドレインが電源電圧Ｖｄｄに接続され、ソースが節点Ｎ１４でブートストラップ容量Ｃ１５の電極とＮ型ＭＯＳトランジスタＴ１１のゲートとに接続され、ゲートが入力電圧Ｖｉｎの入力端子に接続されており、入力電圧Ｖｉｎがハイレベルかローレベルかに応じてオンオフし、節点Ｎ１４に対して充電する。
【００２１】
ブートストラップ容量Ｃ１５は、コンデンサであり、一方の電極が節点Ｎ１４でＮ型ＭＯＳトランジスタＴ１３のソースに接続され、他方の電極が出力節点Ｎ１６に接続されている。
続いて、インバータ回路１０の動作を説明する。
入力電圧Ｖｉｎがハイレベルの場合、Ｎ型ＭＯＳトランジスタＴ１２とＮ型ＭＯＳトランジスタＴ１３とがオンとなる。
【００２２】
Ｎ型ＭＯＳトランジスタＴ１３のオンによって、節点Ｎ１４は充電され、Ｎ型ＭＯＳトランジスタＴ１１はオンとなる。Ｎ型ＭＯＳトランジスタＴ１１とＮ型ＭＯＳトランジスタＴ１２とがオンとなることによって、出力節点Ｎ１６より出力される出力電圧Ｖｏｕｔは、入力電圧Ｖｉｎの位相反転であるローレベルとなる。
【００２３】
またこのとき節点Ｎ１４には、電源電圧ＶｄｄからＮ型ＭＯＳトランジスタＴ１３のしきい値電圧Ｖｔ１３を差し引いた値（Ｖｄｄ−Ｖｔ１３）が充電される。そして、Ｎ型ＭＯＳトランジスタＴ１３がショートチャネル現象を起こさず正常に動作している場合には、節点Ｎ１４に（Ｖｄｄ−Ｖｔ１３）が充電された後、Ｎ型ＭＯＳトランジスタＴ１３はオフとなり、節点Ｎ１４はフローティング状態になる。
【００２４】
次に、入力電圧Ｖｉｎがローレベルになると、Ｎ型ＭＯＳトランジスタＴ１２はオフとなる。
Ｎ型ＭＯＳトランジスタＴ１２がオフとなることにより、出力節点Ｎ１６はＮ型ＭＯＳトランジスタＴ１１により充電され、出力電圧Ｖｏｕｔは入力電圧Ｖｉｎの位相反転であるハイレベルに近づいていく。
【００２５】
そして出力節点Ｎ１６が充電されていくことにより、節点Ｎ１４は、出力節点Ｎ１６の充電電圧にブートストラップ容量Ｃ１５の両端電圧（Ｖｄｄ−Ｖｔ１３）が加えられて昇圧される。
この昇圧された節点Ｎ１４の電圧が再びＮ型ＭＯＳトランジスタＴ１１のゲートに帰還するために、最終的にＮ型ＭＯＳトランジスタＴ１１のゲートには、Ｖｄｄ＋Ｖｔ１３以上の高い電圧が印加されることになり、出力節点Ｎ１６から出力される出力電圧Ｖｏｕｔは、電源電圧Ｖｄｄと同じ高さのハイレベル出力になる。
【００２６】
以上は、Ｎ型ＭＯＳトランジスタＴ１３がショートチャネル現象を起こしていない、正常な場合の動作を説明したが、インバータ回路１０は、Ｎ型ＭＯＳトランジスタＴ１３がショートチャネル現象を起こした場合であっても、十分な大きさの出力パルス波形を出力することを保障する。
では以下に、Ｎ型ＭＯＳトランジスタＴ１３がショートチャネル現象を起こした場合における、インバータ回路１０の動作を説明する。
【００２７】
入力電圧Ｖｉｎがハイレベルのとき、Ｎ型ＭＯＳトランジスタＴ１２とＮ型ＭＯＳトランジスタＴ１３とがオンとなり、これによりＮ型ＭＯＳトランジスタＴ１１もオンとなって、出力節点Ｎ１６より出力される出力電圧Ｖｏｕｔは、ローレベルとなる。
またこのとき節点Ｎ１４は、Ｎ型ＭＯＳトランジスタＴ１３により充電される。ここで、Ｎ型ＭＯＳトランジスタＴ１３は、正常動作時には節点Ｎ１４の充電電圧が（Ｖｄｄ−Ｖｔ１３）になるとオフとなるはずであるが、ショートチャネル現象を起こしているためにオフとはならず、電流を流し続ける。
【００２８】
次に、入力電圧Ｖｉｎがハイレベルからローレベルになると、Ｎ型ＭＯＳトランジスタＴ１２はオフとなり、出力節点Ｎ１６はＮ型ＭＯＳトランジスタＴ１１により充電され、出力電圧Ｖｏｕｔは入力電圧Ｖｉｎの位相反転であるハイレベルに近づいていく。
また、入力電圧Ｖｉｎがローレベルとなって、Ｎ型ＭＯＳトランジスタＴ１３に入力されると、Ｎ型ＭＯＳトランジスタＴ１３はオフとなる。このオフによって、よりショートチャネル現象によりＮ型ＭＯＳトランジスタＴ１３のソース−ドレイン間に流れつづけていた電流が非導通となり、節点Ｎ１４は、電源電圧Ｖｄｄが充電された状態でフローティング状態になる。
【００２９】
フローティング状態となった節点Ｎ１４は、出力節点Ｎ１６の昇圧にともなって、ブートストラップ容量Ｃ１５の両端電圧が加えられて昇圧され、Ｎ型ＭＯＳトランジスタＴ１１のゲートに高い電圧（Ｖｄｄ＋Ｖｔ１３）が印加されることになり、出力節点Ｎ１６から出力される出力電圧Ｖｏｕｔは、Ｎ型ＭＯＳトランジスタＴ１３が正常に動作している場合と同様に、電源電圧Ｖｄｄと同じ高さのハイレベル出力になる。
【００３０】
以上のように、Ｎ型ＭＯＳトランジスタＴ１３のゲートに入力電圧Ｖｉｎが印加される構成としたことにより、ショートチャネル現象が発生している場合であっても、入力電圧Ｖｉｎがローレベルになった時には必ず、Ｎ型ＭＯＳトランジスタＴ１３がオフとなり、節点Ｎ１４がフローティング状態になり、節点Ｎはブートストラップ容量Ｃ１５により昇圧され、その結果、出力電圧Ｖｏｕｔは電源電圧Ｖｄｄをハイレベル出力することができる。
【００３１】
図２は第２の実施形態に係るインバータ回路を示す。
本実施形態が図１のインバータ回路１０と異なる点は、Ｎ型ＭＯＳトランジスタＴ１３に対応するＮ型ＭＯＳトランジスタＴ３３のドレインが、電源ではなく、ゲートに接続されている点にある。
入力電圧Ｖｉｎがハイレベルになった時、Ｎ型ＭＯＳトランジスタＴ３２とＮ型ＭＯＳトランジスタＴ３３がオンとなり、これによりＮ型ＭＯＳトランジスタＴ３１もオンとなって、出力節点Ｎ３６より出力される出力電圧Ｖｏｕｔはローレベルとなる。
【００３２】
またこのとき節点Ｎ３４は、入力電圧ＶｉｎからＮ型ＭＯＳトランジスタＴ３３のしきい値電圧Ｖｔ３３を差し引いた値（Ｖｉｎ−Ｖｔ３３）が充電される。そして、Ｎ型ＭＯＳトランジスタＴ３３が正常動作している場合には、節点Ｎ３４に（Ｖｉｎ−Ｖｔ３３）が充電された後、Ｎ型ＭＯＳトランジスタＴ３３はオフとなり、節点Ｎ１４がフローティング状態になる。
【００３３】
ここでＮ型ＭＯＳトランジスタＴ３３がショートチャネル現象を起こしている場合であっても、次に入力電圧Ｖｉｎがローレベルになると、Ｎ型ＭＯＳトランジスタＴ３３はオフとなり、節点Ｎ３４はフローティング状態となる。
フローティング状態となった節点Ｎ３４は、出力節点Ｎ３６の昇圧にともなって、ブートストラップ容量Ｃ３５の両端電圧が加えられて昇圧され、Ｎ型ＭＯＳトランジスタＴ３１のゲートに高い電圧が印加されることになり、出力節点Ｎ３６から出力される出力電圧Ｖｏｕｔは、Ｎ型ＭＯＳトランジスタＴ１３が正常動作している場合も、ショートチャネル現象を起こしている場合も、電源電圧Ｖｄｄをハイレベル出力することができる。
【００３４】
なお、第１、第２実施形態において入力電圧Ｖｉｎは、ブートストラップ容量への充電のため、初期値をハイレベルとする必要があり、これによりショートチャネル現象が発生した場合であっても、出力電圧Ｖｏｕｔのハイレベル出力を電源電圧Ｖｄｄ以上にすることができる。
【００３５】
【発明の効果】
本発明のインバータ回路は、駆動ＭＯＳ、負荷ＭＯＳ、ブートストラップ容量及び充電用ＭＯＳを備え、入力節点より印加される入力電圧を位相反転して出力節点から出力するインバータ回路であって、前記負荷ＭＯＳは、ドレインが電源に接続され、ソースが前記出力節点に接続され、前記駆動ＭＯＳは、ドレインが前記出力節点に接続され、ソースが接地され、ゲートが前記入力節点に接続され、前記ブートストラップ容量は、一方の電極が前記充電用ＭＯＳのソースに接続され、他の一方の電極が前記出力節点に接続され、前記充電用ＭＯＳは、ドレインが電源に接続され、ソースが前記負荷ＭＯＳのゲートに接続され、ゲートが前記入力節点に接続されていることを特徴とする。
【００３６】
また、駆動ＭＯＳ、負荷ＭＯＳ、ブートストラップ容量及び充電用ＭＯＳを備え、入力節点より印加される入力電圧を位相反転して出力節点から出力するインバータ回路であって、前記負荷ＭＯＳは、ドレインが電源に接続され、ソースが前記出力節点に接続され、前記駆動ＭＯＳは、ドレインが前記出力節点に接続され、ソースが接地され、ゲートが前記入力節点に接続され、前記ブートストラップ容量は、一方の電極が前記充電用ＭＯＳのソースに接続され、他の一方の電極が前記出力節点に接続され、前記充電用ＭＯＳは、ソースが前記負荷ＭＯＳのゲートに接続され、ゲート及びドレインが前記入力節点に接続されていることを特徴とする。
【００３７】
この構成のように、充電用ＭＯＳのゲートが入力節点されていることにより、充電用ＭＯＳは入力電圧がハイレベルであるときオンとなり、ローレベルであるときオフとなる。この動作により、ショートチャネル現象が発生している場合であっても、入力電圧がハイレベルからローレベルに変化した時には必ず、充電用ＭＯＳがオフとなり、ブートストラップ容量はフローティング状態になり、出力節点の電圧上昇とともに負荷ＭＯＳのゲート電圧は、ブートストラップ容量の容量結合により昇圧され、その結果、出力節点からは電源電圧が損失されることなくハイレベルとして出力される。
【図面の簡単な説明】
【図１】第１の実施形態に係るインバータ回路を示す。
【図２】第２の実施形態に係るインバータ回路を示す。
【図３】従来技術における基本的なインバータ回路を示す。
【図４】ブートストラップ法によるインバータ回路を示す。
【符号の説明】
１０インバータ回路
Ｔ１１Ｎ型ＭＯＳトランジスタ
Ｔ１２Ｎ型ＭＯＳトランジスタ
Ｔ１３Ｎ型ＭＯＳトランジスタ
Ｃ１５ブートストラップ容量
Ｔ３１Ｎ型ＭＯＳトランジスタ
Ｔ３２Ｎ型ＭＯＳトランジスタ
Ｔ３３Ｎ型ＭＯＳトランジスタ
Ｃ３５ブートストラップ容量
５０インバータ回路
Ｔ５１Ｎ型ＭＯＳトランジスタ
Ｔ５２Ｎ型ＭＯＳトランジスタ
６０インバータ回路
Ｔ６１Ｎ型ＭＯＳトランジスタ
Ｔ６２Ｎ型ＭＯＳトランジスタ
Ｔ６３Ｎ型ＭＯＳトランジスタ
Ｃ６５ブートストラップ容量[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an inverter circuit using N-type MOS transistors for both a driving MOS and a load MOS.
[0002]
[Prior art]
There are various types of inverter circuits, which are basic circuits of MOS integrated circuits, depending on the type of MOS to be combined. Among them, an inverter circuit formed by combining only N-type MOS transistors has a low manufacturing cost and a simple manufacturing process. Demand is high due to its features.
[0003]
FIG. 3 shows a basic inverter circuit according to the prior art constituted by N-type MOS transistors.
The inverter circuit 50 shown in the figure includes an N-type MOS transistor T51 and an N-type MOS transistor T52 connected in series. The N-type MOS transistors T51 and T52 are generally called a load MOS and a drive MOS because of their functions.
[0004]
The N-type MOS transistor T51 has a gate and a drain connected to the power supply of the power supply voltage Vdd, and a source connected to the drain of the N-type MOS transistor T52. The N-type MOS transistor T51 exhibits a constant current characteristic because the gate voltage does not change, and functions as a load resistance in the inverter circuit 50.
The drain of the N-type MOS transistor T52 is connected to the source of the N-type MOS transistor T51, and the source is grounded. When the input voltage Vin is applied to this gate, it turns off when it is at low level and turns on when it is at high level.
[0005]
With this configuration, the output voltage Vout output from the node N53 is divided by the resistance ratio between the N-type MOS transistors T51 and T52. Therefore, when the input voltage Vin is at a high level, the output voltage Vout is at a low level, and when the input voltage Vin is at a low level, the output voltage Vout is at a high level.
However, this high-level output is not the same as the power supply voltage Vdd, and has a drawback that it is only up to a voltage (Vdd-Vt51) obtained by subtracting the threshold voltage Vt51 of the N-type MOS transistor T51 from the power supply voltage Vdd.
[0006]
In particular, in the case of a circuit configuration in which a plurality of inverter circuits are connected, specifically, for example, in a circuit configuration in which the output voltage Vout of one inverter circuit is connected in multiple stages as an input to the load MOS of the next-stage inverter circuit, The amplitude of the output pulse waveform becomes narrower toward the subsequent stage, and it becomes impossible to transmit an output pulse waveform having a sufficient amplitude. In order to improve this, an inverter circuit using the bootstrap method shown in FIG. 4 is improved by applying a high voltage to the load MOS so that the threshold voltage does not decrease (for example, FIG. 4). , Non-Patent Document 1).
[0007]
In the figure, the inverter circuit 60 includes N-type MOS transistors T61, T62, T63 and a bootstrap capacitance C65.
The N-type MOS transistors T61 and T62 respectively correspond to T51 and T52 in the circuit of FIG. However, the gate of the N-type MOS transistor T61 is connected to the source of the N-type MOS transistor T63.
[0008]
The N-type MOS transistor T63 is an element for charging the bootstrap capacitance C65. The gate and the drain are connected to a power supply, and the source is connected to one electrode of the bootstrap capacitance C65.
The bootstrap capacitance C65 is a capacitor. One electrode is connected to the source of the N-type MOS transistor T63, and the other electrode is connected to the output node N66.
[0009]
Next, the operation of the inverter circuit 60 will be described.
When the input voltage Vin is at a high level, the N-type MOS transistor T62 is turned on, and the output voltage Vout is at a low level. At this time, the node N64 is charged by the source voltage of the N-type MOS transistor T63, and the N-type MOS transistor T61 is turned on.
[0010]
After the charging voltage at the node N64 rises to a value (Vdd-Vt63) obtained by subtracting the threshold voltage Vt63 of the N-type MOS transistor T63 from the power supply voltage Vdd, the N-type MOS transistor T63 is turned off. N64 is in a floating state.
Next, when the input voltage Vin becomes low level, the N-type MOS transistor T62 is turned off, but since the N-type MOS transistor T61 is turned on, the voltage of the output node N66 becomes high. Then, the voltage at both ends of the bootstrap capacitor C65 (Vdd-Vt63) is added to the voltage of the output node N66, and the node N64 is boosted. Since the boosted voltage is fed back to the gate of the N-type MOS transistor T61, a high voltage is finally applied to the gate of the N-type MOS transistor T61, and the high-level output Vout becomes the threshold. A voltage having the same height as the power supply voltage Vdd can be output without lowering by the voltage Vt61.
[0011]
[Non-patent document 1]
Edited by Hara Haro, "Introduction to Super LSI Series # 5, Basics of MOS Integrated Circuits", First Edition, Modern Science Co., Ltd., May 1992, p. 94-95
[0012]
[Problems to be solved by the invention]
However, also in the inverter circuit 60 of FIG. 4, when a short-channel phenomenon occurs in the N-type MOS transistor T63, the high-level output of the output voltage Vdd changes the threshold voltage Vt61 of the N-type MOS transistor T61 from the power supply voltage Vdd. There is a problem that it cannot be made higher than the subtracted value (Vdd-Vt61).
[0013]
Here, the short channel phenomenon refers to a phenomenon in which a current easily flows between the source and the drain, and the N-type MOS transistor is always turned on and not turned off. This phenomenon is more likely to occur because the gate length of the transistor is reduced and the potential barrier below the gate is reduced by the recent transistor miniaturization process.
[0014]
If a current always flows between the source and the drain of the N-type MOS transistor T63, the node N64 cannot be higher than the power supply voltage Vdd and is fixed. In the fixed state, when the input voltage Vin is at a low level, a voltage higher than Vdd cannot be applied to the gate of the N-type MOS transistor T61. Therefore, the high level output of the output voltage Vout is (Vdd-Vt61). It becomes.
[0015]
In view of the above problems, the present invention provides an inverter circuit using an N-type MOS transistor that can obtain a high-level output equal to or higher than the power supply voltage Vdd even when a short channel phenomenon occurs. The purpose is to:
[0016]
[Means for Solving the Problems]
In order to solve the above problem, an inverter circuit according to the present invention includes a driving MOS, a load MOS, a bootstrap capacitor, and a charging MOS, and inverts a phase of an input voltage applied from an input node and outputs the inverted voltage from an output node. In the load MOS, a drain is connected to a power supply, a source is connected to the output node, and the driving MOS is a drain connected to the output node, a source is grounded, and a gate is connected to the input node. Connected, the bootstrap capacitor has one electrode connected to the source of the charging MOS, the other electrode connected to the output node, the charging MOS having a drain connected to the power supply, Are connected to the gate of the load MOS, and the gate is connected to the input node.
[0017]
Further, the inverter circuit includes a driving MOS, a load MOS, a bootstrap capacitor, and a charging MOS, and inverts the phase of an input voltage applied from an input node and outputs the inverted voltage from an output node. , The source is connected to the output node, the driving MOS has a drain connected to the output node, a source is grounded, a gate is connected to the input node, and the bootstrap capacitance is connected to one of the electrodes. Is connected to the source of the charging MOS, the other electrode is connected to the output node, and the charging MOS has a source connected to the gate of the load MOS, and a gate and a drain connected to the input node. It is characterized by having been done.
[0018]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described.
FIG. 1 shows an inverter circuit according to the first embodiment.
4 differs from the conventional inverter circuit 60 shown in FIG. 4 in that the gate of the N-type MOS transistor T13 that charges the bootstrap capacitor C15 is connected not to the power supply voltage Vdd but to the input terminal of the input voltage Vin. It is in the point.
[0019]
In FIG. 1, the inverter circuit 10 includes N-type MOS transistors T11, T12, T13 and a bootstrap capacitance C15.
The N-type MOS transistor T11 is an N-type MOS transistor, the drain is connected to the power supply of the power supply voltage Vdd, the source is connected to the drain of the N-type MOS transistor T12 at the output node N16, and the gate is connected to the N-type MOS at the node N14. The source is connected to the source of the transistor T13 and one electrode of the bootstrap capacitor C15.
[0020]
The N-type MOS transistor T12 is an N-type MOS transistor. The drain is connected to the source of the N-type MOS transistor T11 at the output node N16, the source is grounded, and the input voltage Vin is input to the gate.
The N-type MOS transistor T13 is an N-type MOS transistor, the drain is connected to the power supply voltage Vdd, the source is connected at the node N14 to the electrode of the bootstrap capacitor C15 and the gate of the N-type MOS transistor T11, and the gate is input. It is connected to the input terminal of the voltage Vin, and turns on and off according to whether the input voltage Vin is at a high level or a low level, and charges the node N14.
[0021]
The bootstrap capacitor C15 is a capacitor. One electrode is connected to the source of the N-type MOS transistor T13 at a node N14, and the other electrode is connected to an output node N16.
Next, the operation of the inverter circuit 10 will be described.
When the input voltage Vin is at a high level, the N-type MOS transistor T12 and the N-type MOS transistor T13 are turned on.
[0022]
When the N-type MOS transistor T13 is turned on, the node N14 is charged, and the N-type MOS transistor T11 is turned on. When the N-type MOS transistor T11 and the N-type MOS transistor T12 are turned on, the output voltage Vout output from the output node N16 becomes a low level which is a phase inversion of the input voltage Vin.
[0023]
At this time, the node N14 is charged with a value (Vdd-Vt13) obtained by subtracting the threshold voltage Vt13 of the N-type MOS transistor T13 from the power supply voltage Vdd. When the N-type MOS transistor T13 is operating normally without causing the short channel phenomenon, after the node N14 is charged with (Vdd-Vt13), the N-type MOS transistor T13 is turned off, and the node N14 is turned off. Floating state.
[0024]
Next, when the input voltage Vin becomes low level, the N-type MOS transistor T12 is turned off.
When the N-type MOS transistor T12 is turned off, the output node N16 is charged by the N-type MOS transistor T11, and the output voltage Vout approaches a high level which is a phase inversion of the input voltage Vin.
[0025]
Then, as the output node N16 is charged, the voltage at the node N14 is boosted by adding the voltage (Vdd-Vt13) across the bootstrap capacitor C15 to the charging voltage of the output node N16.
Since the boosted voltage of the node N14 is fed back to the gate of the N-type MOS transistor T11, a high voltage of Vdd + Vt13 or more is finally applied to the gate of the N-type MOS transistor T11. The output voltage Vout output from the node N16 is a high-level output having the same height as the power supply voltage Vdd.
[0026]
In the above, the operation in the normal case in which the N-type MOS transistor T13 does not cause the short-channel phenomenon has been described. However, even when the N-type MOS transistor T13 causes the short-channel phenomenon, Ensuring that a sufficiently large output pulse waveform is output.
Hereinafter, the operation of the inverter circuit 10 when the N-type MOS transistor T13 causes the short channel phenomenon will be described.
[0027]
When the input voltage Vin is at the high level, the N-type MOS transistor T12 and the N-type MOS transistor T13 are turned on, whereby the N-type MOS transistor T11 is also turned on, and the output voltage Vout output from the output node N16 becomes Low level.
At this time, the node N14 is charged by the N-type MOS transistor T13. Here, the N-type MOS transistor T13 is supposed to be turned off when the charging voltage of the node N14 becomes (Vdd-Vt13) during the normal operation, but it does not turn off due to the short channel phenomenon, and the current does not flow. Keep flowing.
[0028]
Next, when the input voltage Vin changes from the high level to the low level, the N-type MOS transistor T12 is turned off, the output node N16 is charged by the N-type MOS transistor T11, and the output voltage Vout is high, which is the phase inversion of the input voltage Vin. Get closer to the level.
When the input voltage Vin becomes low level and is input to the N-type MOS transistor T13, the N-type MOS transistor T13 is turned off. By this turning off, the current that has been flowing between the source and the drain of the N-type MOS transistor T13 due to the short channel phenomenon becomes non-conductive, and the node N14 enters a floating state with the power supply voltage Vdd charged.
[0029]
The node N14 in the floating state is boosted by adding the voltage between both ends of the bootstrap capacitor C15 with the boosting of the output node N16, and a high voltage (Vdd + Vt13) is applied to the gate of the N-type MOS transistor T11. And the output voltage Vout output from the output node N16 becomes a high-level output having the same height as the power supply voltage Vdd, as in the case where the N-type MOS transistor T13 operates normally.
[0030]
As described above, since the input voltage Vin is applied to the gate of the N-type MOS transistor T13, even when the short channel phenomenon occurs, when the input voltage Vin becomes low level, The N-type MOS transistor T13 is always turned off, the node N14 enters a floating state, and the node N is boosted by the bootstrap capacitor C15. As a result, the output voltage Vout can output the power supply voltage Vdd at a high level.
[0031]
FIG. 2 shows an inverter circuit according to the second embodiment.
This embodiment differs from the inverter circuit 10 of FIG. 1 in that the drain of the N-type MOS transistor T33 corresponding to the N-type MOS transistor T13 is connected to the gate instead of the power supply.
When the input voltage Vin becomes high level, the N-type MOS transistor T32 and the N-type MOS transistor T33 are turned on, whereby the N-type MOS transistor T31 is also turned on, and the output voltage Vout output from the output node N36 becomes Low level.
[0032]
At this time, the node N34 is charged with a value (Vin-Vt33) obtained by subtracting the threshold voltage Vt33 of the N-type MOS transistor T33 from the input voltage Vin. When the N-type MOS transistor T33 is operating normally, after (Vin-Vt33) is charged to the node N34, the N-type MOS transistor T33 is turned off and the node N14 enters a floating state.
[0033]
Here, even if the N-type MOS transistor T33 is causing the short channel phenomenon, when the input voltage Vin goes low next time, the N-type MOS transistor T33 is turned off, and the node N34 enters a floating state.
The node N34 in the floating state is boosted by adding the voltage between both ends of the bootstrap capacitor C35 with the boosting of the output node N36, and a high voltage is applied to the gate of the N-type MOS transistor T31. The output voltage Vout output from the output node N36 can output the power supply voltage Vdd at a high level both when the N-type MOS transistor T13 operates normally and when the short-channel phenomenon occurs.
[0034]
In the first and second embodiments, the input voltage Vin needs to have an initial value of a high level in order to charge the bootstrap capacitance. Therefore, even when a short channel phenomenon occurs, the output voltage Vin is not changed. The high-level output of the voltage Vout can be equal to or higher than the power supply voltage Vdd.
[0035]
【The invention's effect】
An inverter circuit according to the present invention includes a driving MOS, a load MOS, a bootstrap capacitor, and a charging MOS, and inverts a phase of an input voltage applied from an input node and outputs the inverted voltage from an output node. Has a drain connected to a power supply, a source connected to the output node, the driving MOS having a drain connected to the output node, a source grounded, a gate connected to the input node, and a bootstrap capacitor. Has one electrode connected to the source of the charging MOS, the other electrode connected to the output node, the charging MOS having a drain connected to a power supply, and a source connected to the gate of the load MOS. And a gate is connected to the input node.
[0036]
Further, the inverter circuit includes a driving MOS, a load MOS, a bootstrap capacitor, and a charging MOS, and inverts the phase of an input voltage applied from an input node and outputs the inverted voltage from an output node. , The source is connected to the output node, the driving MOS has a drain connected to the output node, a source is grounded, a gate is connected to the input node, and the bootstrap capacitance is connected to one of the electrodes. Is connected to the source of the charging MOS, the other electrode is connected to the output node, and the charging MOS has a source connected to the gate of the load MOS, and a gate and a drain connected to the input node. It is characterized by having been done.
[0037]
As in this configuration, since the gate of the charging MOS is at the input node, the charging MOS is turned on when the input voltage is at a high level and turned off when the input voltage is at a low level. By this operation, even when the short channel phenomenon occurs, the charging MOS is turned off and the bootstrap capacitance is in a floating state whenever the input voltage changes from the high level to the low level. As the voltage rises, the gate voltage of the load MOS is boosted by the capacitive coupling of the bootstrap capacitance. As a result, the output node is output as a high level without loss of the power supply voltage.
[Brief description of the drawings]
FIG. 1 shows an inverter circuit according to a first embodiment.
FIG. 2 shows an inverter circuit according to a second embodiment.
FIG. 3 shows a basic inverter circuit in the prior art.
FIG. 4 shows an inverter circuit by a bootstrap method.
[Explanation of symbols]
10 Inverter circuit T11 N-type MOS transistor T12 N-type MOS transistor T13 N-type MOS transistor C15 Bootstrap capacitance T31 N-type MOS transistor T32 N-type MOS transistor T33 N-type MOS transistor C35 Bootstrap capacitance 50 Inverter circuit T51 N-type MOS transistor T52 N-type MOS transistor 60 Inverter circuit T61 N-type MOS transistor T62 N-type MOS transistor T63 N-type MOS transistor C65 Bootstrap capacitance

Claims

An inverter circuit including a driving MOS, a load MOS, a bootstrap capacitor, and a charging MOS, inverting a phase of an input voltage applied from an input node, and outputting the inverted voltage from an output node,
The load MOS has a drain connected to a power supply, a source connected to the output node,
The drive MOS has a drain connected to the output node, a source grounded, a gate connected to the input node,
The bootstrap capacitor has one electrode connected to the source of the charging MOS, the other electrode connected to the output node,
An inverter circuit, wherein the charging MOS has a drain connected to a power supply, a source connected to a gate of the load MOS, and a gate connected to the input node.

An inverter circuit including a driving MOS, a load MOS, a bootstrap capacitor, and a charging MOS, inverting a phase of an input voltage applied from an input node, and outputting the inverted voltage from an output node,
The load MOS has a drain connected to a power supply, a source connected to the output node,
The drive MOS has a drain connected to the output node, a source grounded, a gate connected to the input node,
The bootstrap capacitor has one electrode connected to the source of the charging MOS, the other electrode connected to the output node,
An inverter circuit, wherein the charging MOS has a source connected to the gate of the load MOS, and a gate and a drain connected to the input node.